Claims (11)
전류부하를 구동시키기 위해 집적회로의 스위칭중에 발생된 과도적 잡음의 레벨을 감소시키기 위한 회로에 있어서, 부하 콘덴서가 방전하도록 작동되는 출력구동기, 집적회로의 인덕턴스를 대표하는 패키지인덕턴스, 출력구동기의 작동중에 방전하는 부하콘덴서로부터 수신되고 패키지 인덕턴스를 통하여 흐르는 입력전류, 그리고, 부하콘덴서로부터 방전된 입력전류가 부하콘덴서의 방전시작과 함께 일정시간 동안 선형증가 함수를 나타내도록 하기 위한 바이어싱 수단을 포함을 특징으로 하는 회로.A circuit for reducing the level of transient noise generated during switching of an integrated circuit to drive a current load, the output driver operating to discharge the load capacitor, the package inductance representing the inductance of the integrated circuit, and the operation of the output driver. And biasing means for causing the input current received from the load capacitor discharged during the discharge to flow through the package inductance, and the input current discharged from the load capacitor to exhibit a linear increase function for a predetermined time with the start of discharge of the load capacitor. Characterized by a circuit.
제1항에 있어서, 선형증가 전압을 더욱 더 포함하며, 전술한 바이어싱 수단이, 전술한 입력전류가 통과할 부하콘덴서에 전기적으로 연결된 제1단자, 선형증가 전압이 가해질 제2단자, 그리고 입력전류의 패키인덕턴스에 전기적으로 연결되는 제3단자를 갖는 상호 콘덕턴스 소자를 포함하고, 이같은 상호 콘덕턴스소자가 제1단자로 가해진 전류가 제2단자로 가해진 전압과 같은 선형증가 형식을 나타내도록 함을 특징으로 하는 회로.The method according to claim 1, further comprising a linear increase voltage, wherein the biasing means includes: a first terminal electrically connected to a load capacitor through which the above-described input current will pass, a second terminal to which a linear increase voltage is applied, and an input; A mutual conductance element having a third terminal electrically connected to the package inductance of the current, such that the mutual conductance element causes the current applied to the first terminal to exhibit a linear increasing form such as the voltage applied to the second terminal Circuit characterized in that.
제2항에 있어서, 바이어싱 수단(biasing means)이, 제1 및 제2단자를 가지며, 제1단자가 상호 콘덕턴스 소자에 전기적으로 연결된 콘덴서, 출력구동기의 작동중에 콘덴서에 고정전류를 충전시키기 위한 콘덴서의 제2단자에 연결되므로써 상호 콘덕턴스 소자의 제2단자에 가해진 선형증가 전압을 발생시키는 고정전류전원을 더욱 더 포함함을 특징으로 하는 회로.3. A capacitor according to claim 2, wherein the biasing means has first and second terminals, the first terminal of which is electrically connected to a mutual conductance element, to charge the capacitor with a fixed current during operation of the output driver. And a fixed current power supply for generating a linear increasing voltage applied to the second terminal of the mutual conductance element by being connected to the second terminal of the capacitor.
제3항에 있어서, 고정전류전원이 한 쌍의 불균형 트랜지스터와 저항기 하나를 포함하며, 전류전원이 콘덴서의 제2단자로 상승된 크기의 전류를 공급하도록 온도가 상승하는 때 불균형 트랜지스터가 저항기에서의 전압증가를 발생시키도록 함을 특징으로 하는 회로.4. The method of claim 3, wherein the fixed current supply comprises a pair of unbalanced transistors and a resistor, wherein the unbalanced transistors at the resistor are increased when the temperature rises such that the current supply supplies an increased magnitude of current to the second terminal of the capacitor. Circuitry for causing an increase in voltage.
제2항에 있어서, 전술한 상호 콘덕덴스 소자가 게이트, 소스 그리고 드레인을 갖는 MOS트랜지스터이며, 게이트가 선형증가 전압이 가해지는 상호 콘덕턴스 소자의 제2단자이고, 소스는 부하 콘덴서에 전기적으로 연결된 상호 콘덕턴스 소자의 제1단자이며, 그리고 드레인은 집적회로의 패키지 인덕턴스에 전기적으로 상호 콘덕턴스 소자의 제2단자임을 특징으로 하는 회로.3. The method of claim 2 wherein the cross-conductance element described above is a MOS transistor having a gate, a source and a drain, the gate is a second terminal of the cross-conductance element to which a linear increase voltage is applied, and the source is electrically connected to the load capacitor. A first terminal of the mutual conductance element, and the drain being a second terminal of the mutual conductance element electrically to the package inductance of the integrated circuit.
제5항에 있어서, MOS트랜지스터가 자신이 전기 전도성이도록 하는 임계전압을 가지며, 바이어싱수단이 MOS트랜지스터가 전도되기 이전에 MOS트랜지스터의 임계전압 이하의 사전 결정된 크기에서 MOS트랜지스터의 게이트로 전하를 제공하는 콘덴서를 더욱 포함함을 특징으로 하는 회로.6. The MOS transistor of claim 5, wherein the MOS transistor has a threshold voltage to make it electrically conductive, and the biasing means provides charge to the gate of the MOS transistor at a predetermined magnitude below the threshold voltage of the MOS transistor before the MOS transistor is conducted. The circuit further comprises a capacitor.
패키지 인덕턴스를 갖는 집적회로의 출력구동기 작동중에 발생된 과도적 잡음의 레벨을 줄이기 위한 방법에 있어서, 출력구동기의 작동중에 패키지 인덕턴스를 통해 전류를 방전시키는 부하콘덴서를 제공하고, 그리고 부하콘덴서로부터 방전되는 전류가 출력구동기 작동중에 대략 선형 증가하는 함수를 나타내도록 바이어스 함을 포함함을 특징으로 하는 방법.A method for reducing the level of transient noise generated during operation of an output driver of an integrated circuit having a package inductance, the method comprising: providing a load capacitor for discharging current through the package inductance during operation of the output driver; Biasing the current to represent a function that increases approximately linearly during operation of the output driver.
제7항에 있어서, 전술한 바이어싱 단계가, 제1단자와 제2단자를 가지며, 제1단자가 부하콘덴서에 연결되고 이 같은 부하 콘덴서로부터 전류가 방전되는 상호 콘덕턴스 소자를 제공하여 상호 콘덕턴스 소자가 제1단자에 가해진 전류의 기능이 제2단자에서의 파라미터와 같은 기능을 나타내도록 바이어스하도록 하고, 시간에 대하여 대략 선형으로 증가하는 전압함수를 발생시키도록 하며, 그리고 제2단자로 시간에 대하여 대략 선형으로 증가하는 함수를 적용하도록 함을 포함함을 특징으로 하는 방법.8. The method of claim 7, wherein the biasing step described above provides a mutual conductance element having a first terminal and a second terminal, the first terminal being connected to a load capacitor and discharging current from the load capacitor. The bias element is biased so that the function of the current applied to the first terminal exhibits the same function as the parameter at the second terminal, generating a voltage function that increases approximately linearly with time, and the time with the second terminal. And applying a function that increases approximately linearly with respect to.
제8항에 있어서, 대략 선형으로 증가하는 전압함수발생 단계가, 최초 방전된 콘덴서를 제공하고, 그리고 고정크기의 전류를 최초 방전된 콘덴서의 한 단자로 적용시킴을 포함함을 특징으로 하는 방법.9. The method of claim 8, wherein the step of generating a voltage function that increases approximately linearly includes providing a capacitor that was initially discharged, and applying a fixed amount of current to one terminal of the capacitor that was initially discharged.
제1항에 있어서, 전원전압, 게이트, 소스 그리고 드레인을 가지며, 소스는 전원전압에 연결되고 드레인은 패키지 인덕턴스에 연결되는 제1 MOS트랜지스터, 제1 MOS트랜지스터에서와 같은 전도도타입으로 게이트, 소스 그리고 다이오드 배치로 게이트에 연결된 드레인으로 가지며, 소스가 전원전압에 연결된 제2 MOS트랜지스터, 제2 MOS트랜지스터의 드레인과 제1MOS트랜지스터의 게이트 사이에 연결된 저항기, 제1 MOS트랜지스터의 게이트와 패키지 인덕턴스 사이에 제공된 콘덴서, 그리고 제2 MOS트랜지스터의 게이트와 드레인에 연결되며 부하 콘덴서의 전하량 감소에 기인하는 과도적 감소전류를 탐지하며 패키지 인덕턴스로 추가의 순시전류를 제공하는 전류클램프에 연결된 전류전원을 더욱 더 포함함을 특징으로 하는 회로.The gate, source and gate of claim 1 having a power supply voltage, a gate, a source and a drain, the source connected to the power supply voltage and the drain connected to the package inductance, the same conductivity type as in the first MOS transistor, the first MOS transistor. A diode-connected drain having a drain connected to the gate, the source of which is provided between a second MOS transistor connected to a supply voltage, a resistor connected between the drain of the second MOS transistor and the gate of the first MOS transistor, a gate of the first MOS transistor and the package inductance. And further includes a current supply connected to the capacitor and the gate and the drain of the second MOS transistor, the current supply being coupled to a current clamp that detects transient decay current due to a decrease in the charge amount of the load capacitor and provides additional instantaneous current as a package inductance. Circuit characterized in that.
제3항에 있어서, 회로가 전원장치를 더욱 더 포함하며, 고정 전류전원이 채널 길이에 대한 특성의 채널폭비를 갖는 MOS트랜지스터를 포함하고, MOS트랜지스터가 전력전원으로부터 콘덴서의 제2단자로 바이어스 전류를 제공하도록 하며, 집적회로의 스위칭속도가 구동된 같은 크기의 전류부하에 대하여 제공되고, MOS트랜지스터의 채널길이에 대한 특성 채널폭을 변경시키므로써 동 스위칭속도에 대하여 구동된 전류부하의 크기가 변경될 수 있도록 함을 특징으로 하는 회로.4. The circuit of claim 3, wherein the circuit further comprises a power supply, wherein the fixed current power supply comprises a MOS transistor having a channel width ratio characteristic to channel length, wherein the MOS transistor is bias current from the power supply to the second terminal of the capacitor. The switching speed of the integrated circuit is provided for the same size of the current load driven, and the magnitude of the driven current load for the switching speed is changed by changing the characteristic channel width for the channel length of the MOS transistor. Circuitry characterized in that
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.