KR880001927B1 - 비데오신호 피이크(peak) 시스템내의 보상클램핑 회로 - Google Patents

비데오신호 피이크(peak) 시스템내의 보상클램핑 회로 Download PDF

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KR880001927B1
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로렌 스탠리 2세 로버트
프레스톤 파커 로버트
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글렌 에이취 · 브르스틀
알씨에이 라이센싱 코포레이션
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Abstract

내용 없음.

Description

비데오신호 피이크(peak) 시스템내의 보상글램핑 회로
제 1 도는 본 발명의 일실시예와 연관작동 되는 칼러텔레비젼 수신기의 부분을 개략회로 및 블록구성으로 도시한 도면.
제 2 도 및 제 3 도는 제 1 도의 장치의 부분들에 대한 상세도.
* 도면의 주요부분에 대한 부호의 설명
10 : 공급원 12 : 색도신호 처리기
15 : 공급원 25 : 명도신호 처리 회로망
30 : 이득제어 증폭기 32 : 신호결합 회로망
35 : 매트릭스 증폭기 40 : 이득제어 회로망
42 : 이득제어 전위차계 44 : 바이어스 회로망
50 : 비교기 55 : 출력 게이트 회로망
60 : 지연선 65 : 수평피이크 회로망
66 : 감쇄기 68 : 증폭기
70 : 합성기 72 : 타이밍신호 발생기
74 : 해독기 146,149 : 전류원
본 발명은 비데오신호를 피이크(peak)하기 위한 수단을 포함하는 비데오신호처리 회로에 대하여 작동하여, 발진에 대하여 안정화된 클램핑 회로에 관한 것이다.
텔레비젼 수신기내에서 발견된 바와같이, 비데오신호처리 시스템의 응답이 비데오신호 진폭천이의 기울기 또는 "경사도"를 증가시키므로서 확실하게 개량되어서, 시스템의 고주파수 응답을 효율적으로 증가시킨다는 것은 공지된 사실이다. 여기에 대하여, 비데오신호 응답을 진폭전이 바로 전에 신호 "프리슈트(preshoot)"를 그리고 진폭천이 바로 후에신호 "오우버슈트(overshoot)"를 발생시키므로서 개량되어 지므로, 흑-백 및 백-흑 진폭전이들이 강조된다. 이러한 결과는 강조된 진폭전이들을 갖는 피이크 비데오신호를 제공하도록 비데오 신호에 가산되는 피이크신호 성분을 유출하므로서 공통적으로 달성된다. 종종, 피이크 비데오신호 성분에 응답하여 피이크 비데오신호를 유출하기 위한 장치는 예를들어 제목이 "자체제한 비데오신호 피이크 회로"인 W.E Harlan의 연관 미국특허원 제 255,982호에 설명된 바와같은 "반응소자"를 포함한다.
통상적으로 텔레비젼신호처리 시스템은 비데오신호의 직류 기준레벨을 자동으로 제어하기 위한 PC복귀 클램핑 회로를 필요로 한다. 클램핑 회로가 피이크 성분을 발생하는 회로들에 관한 궤환 제어 루프내에 장치된 경우, 제어 회로는 궤환 루프가 발진되지 않도록 설계되어야만 하며, 특히 피이크 회로가 반응소자들을 포함하며 큰신호 이득을 나타내는 경우에는 더욱더 그렇다. 궤환 제어 루프의 발진은 제어회로망의 출력제어신호를 왜곡하게 되며, 그리고 제어 회로의 원래기능을 파훼하게 된다. 또한, 이러한 발진은 시스템내의 다른 신호 처리회로를 간섭하는 불필요한 신호를 제공하게 된다.
제어 회로의 발진은 루프 AC이득 및 위상변이(이상)가 발진을 일으키지 않도록 제어루프를 설계하므로서 방지될 수 있다. 예를 들자면, 발진의 가능성은 제어 루프와 상호 연관하여 부가적인 AC신호통과 회로망(즉 필터 콘덴서를 포함시킴)이나, 다른 형태의 주파수선택, 대역폭 제한 회로망을 활용시미크로서 극소화되어질 수 있다. 그러나, 이러한 부가적 회로망은 불필요하게 제어 회로망의 가격은 상승시키고, 통상적으로 제어 회로를 집적회로로 형성하고자 할 때, 반응소자들은 집적하거나 어렵거나 불가능하므로 필요치 않은 반응소자를 포함하게 된다. 비록 집적 회로필터 콘덴서들이 공지되어 있지 않지만, 이들은 집적회로 표면영역을 크게 점유하게 된다. 또한 집적제어 회로와 연관된 별개의 회로망은 갯수가 제한되는 집적회로의 하나 또는 그 이상의 외부단자에 의하여 집적회로에 접속 되어야만 한다.
여기에서 설명된 제어회로는 피이크 비데오신호의 흑 기준 레벨을 자동제어 하기 위한 회로망을 포함하는 텔레비젼 수신기내에 특히 유용하다. 피이크 비데오신호는 비데오신호를 제어 회로의 궤환루프가 연결된 피이크 회로에 의하여 발생된 피이크 성분에 합성하므로서 유출된다. 제어루프는 제어 회로망이 비데오신호기준 레벨을 감지하고 제어하도록 작동될 때 제어 간격동안 피이크 성분을 감쇄하므로서 발진이 방지된다. 제어 루프를 안정하는 데에 부가하여, 제어 간격동안 피이크 성분을 감쇄하는 것은 제어 회로망에 의하여 감지되는 잡음을 포함하는 그리고 강조된 의사 고주파수 신호에 즉 손훼된 출력제어신호에 제어 회로망을 응답하지 않도록 구동한다.
본 발명에 의한 제어 회로망은 대부분이 집적회로형으로 구성될 수 있으며 그리고제어 루프 발진의 가능성을 극소화 하는 목적으로 부가적 반응신호 통과 또는 대역폭 제한 회로 망들을 필요로 하지 않는다.
이하 첨부된 도면을 참조하면서 본 발명을 상세히 설명하겠다.
제 1 도에서 공급원(10)에 의하여 공급된 색도신호와 공급원(15)에 의하여 공급된 명도 휘도신호는 텔레비젼 신호의 색도 및 명도 성분을 분리하는 적당한 필터 회로망의 공지된 방법으로 합성칼러 텔레비젼 신호에서 유출된다. 특히, 필터 회로망은 공급원(15)에 의하여 공급된 바와같은 명도신호 내의, 제각기 수평 영상소거 간격의 소위 "백 포치(back porch)"간격동안, 발생하는 색도기준 버스트 성분을 포함하는, 색도 성분을 감쇄하도록 구동한다.
공급원(10)에서의 색도 신호는 R-Y, G-Y 및 B-Y 색차신호를 유출하기 위하여 색도신호처리기(12)에 공급된다.
공급원(15)에서의 명도신호들은 에미터 플로워 트랜지스터(18) 저항(20) 및 AC신호 결합 콘덴서(22)를 통하여 이후에 설명될 비데오신호 피이크 회로를 포함하는 명도신호처리 회로망(25)에 인가된다. 절점(A)에서 나타나는 회로망(25)에서의 피이크 명도신호는 이득제어 증폭기(30) 및 신호 결합 회로망(32)을 통하여 매트릭스 증폭기(35)에 공급된다. 매트릭스(35)는 색차신호들을 피이크 명도신호(Y)와 합성하여 칼라영상 표현 출력신호들 R, G 및 B를 제공한다.
증폭기(30)는 차동 이득 제어 전압 V1및 V2에 응답하여 이득제어 되는 차동 증폭기를 포함한다. 이들 제어 전압들은 회로망(40)과 작동적으로 연관된 이득제어 전위차계(42의 셀팅에 따라서 이득제어 회로망(40)에서 유출된다. 바이어스 회로망(44)은 이득제어 회로망(40)의 직류작동 바이어스를 설정하도록 구동한다. 또한 회로망(40)은 직류 보상전압(V3)를 증폭기(30)에 공급하여 증폭기(30)의 직류출력 레벨을 일정하게 유지하도록 하며, 증폭기(30)는 전압들(V1및 V2)에 응답하여 이득 제어 된다. 이득 제어 회로망(40)은 제목이 "차동증폭기를 선형이득 제어하기 위한 회로"인 L.A. Harwood씨 등이 외다수의 미합중국 특허원 제296,865내에서 더욱 상세히 설명되었다.
절점(A)에서 유출된 바와같은, 공급원(15)에 의하여 공급된 명도 신호는 영상 소거간격에 의하여 분리된 주기적 수평 영상 기간을 포함한다. 제각기의 수평 소거 간격은 비데오 신호 흑기준 레벨이 발생하는 동안 수평동기 펄스 간격과 기준간격(즉, 소위 "백 포치"간격)을 포함한다. 증폭기 30에 의하여 처리된 명도 신호의 흑 기준 레벨은 연관 출력 게이트 회로망(55), 저항(58) 및 비교기(50)에 의하여 유출된 출력 제어 전압을 축적하도록 구동하는 입력 AC결합콘덴서(22)를 포함하는 흑 레벨 크램핑 회로망에 의하여 적당한 값에서 유지된다.
비교기(50)는 타이밍신호(VK)에 응답하여 작동되도록 키이된다. 작동시에 비교기(50)는 절점(A)에서 나타나는 피이크 명도신호 흑 기준 레벨을 바이어스 공급원(44)로부터 유출된 기준전압(VR)과 비교한다. 비교기(50)에서 출력 제어전압은 명도신호의 흑기준 레벨과 기준전압(VR)의 사이의 차이를 나타낸다. 또한 게이트(55)는 제어전압을 축적하는, 입력 AC 결합콘덴서(22)에 저항(58) 및 지연선(60)을 통하여 제어전압을 도통하는 키신호(VK)에 응답하여 명도 신호의 흑레벨 기준 간격동안 도전한다. 제어전압은 명도신호의 흑 기준 레벨을 변화하기 위한 진폭 및 감도를 나타내므로, 흑 기준 레벨과 비교기(50)에 의하여 감지된 바와같은 기준전압 VR사이의 차이가 감소된다. 이러한 폐쇠루프 제어작용에 의하여, 명도신호의 흑 기준 레벨은 적당한 값에서 유지된다. 비교기(50)를 포함하는 기술된 흑 기준 레벨 제어 회로망의 구조 및 작동에 대한 부가적인 정보는 제목이 "DC보상의 신호 이득 제어"인 R.L Shanley 씨 이외 다수의 미합중국 특허원 제296,864호에 설명되어 있다.
지연선(60)은 색도신호에 대하여 명도신호의 신호 전이시간을 동등하도록 하므로서, 명도 및 색도신호들은 적당한 시간 관계로 매트릭스(35)에 인가된다. 지연선(60)은 명도신호 대역폭인 대략 4.0MHz에 걸쳐서 광대역 선형위상장치이며 그리고 제 2 도의 회로에 관하여 더욱 상세히 설명될 수평 피이크신호 성분을 제공하기 위하여 DC결합 차동 입력 수평피이크 회로망(65)내의 회로와 상호 작동한다. 지연선(60)의 출력단자에 DC에 연결된 증폭기(68)의 출력에서의 상보위상이 광대역 명도 성분들은 신호합성기(70)내에서 회로망(65)에서의 상보 위상의 수평 피이크 성분과 합성된다. 절점(A)에서 파형으로 표시된 바와같이 합성기(70)에서의 피이크 출력 명도신호는 명도 신호의 진폭전이를 강조하는 피이크 프리슈트 성분 Vp1과 피이크 오버슈트 성분 Vp2를 포함한다.
피이크 회로망(65)에서의 피이크신호 출력 결합 통로는 비교기(50)이 흑 레벨 제어 전압을 발생하도록 작동 할 때, 명도신호 기준간격을 둘러 쌓는 피이크 금지 제어신호 V1에 응답하는 감쇄기(66)에 의하여 금지된다. 이러한 방법으로 피이크 통로를 금지하는 것은 흑 레벨 궤환 제어루프를 안정하도록 구동하여 그리고 비교기가 비교기에 의하여 유출된 제어전압에 악영향을 주며 또한 피이크 회로망에 의하여 강조될 잡음을 포함하는 의사신호에 응답하지 못하도록 한다. 피이크 금지신호 V1는 명도신호의 수평소거 간격에 걸쳐 발생되며, 그리고 타이밍신호(VK)와 동시에 신호(V1)는 타이밍신호 발생기(72) 및 해독기(74)를 포함하는 회로망에 의하여 발생된다. 신호발생기(72)는 명도신호에서 유출된 수평 동기신호에 응답하며 그리고 공지된 방법으로 수신기의 편향회로에서 유출된 수평소거 및 수직 소거신호에 응답한다. 신호발생기(72)에서의 합성출력 타이밍신호는 해독기(74)에 의하여 해독되어서, 출력 타이밍신호들(V1및 VK)을 제공한다. 파형으로 도시된 바와같이, 타이밍신호(V1)는 수평 소거 간격(TH)에 걸쳐 발생하며 그리고 티이밍신호(VK)는 수평소거 간격의 "백 포치"부분에 대응하는 간격(TK) 동안 발생한다. 타이밍 신호발생기(72)와 해독기(74)의 장치는 예를들어 R. L. Shanley씨의 미국특허 제4, 263, 610호에서 도시된 형태의 것일수도 있다.
설명된 제어 회로망의 특징에 대하여, 제어회로망이 두개의 궤환통로를 포함함을 주지한다. 제 1 궤환통로는 비교기(50), 게이트(55), 저항(58), 증폭기(68) 및 합성기(70)을 포함한다. 제 2 궤환통로는 비교기(50), 게이트(55), 저항(58) 지연선(60), 피이크 회로망(65) 및 합성기(70)을 포함한다. 이러한 예로서, 비교기(50)는 대략 10의 신호이득을 나타내며, 피이크 회로망(65)는 대략 8의 신호이득을 나타내므로, 제 2 궤환루프는 대략 80의 높은 이득을 나타낸다. 제 2 제어루프내의 반응소자인 지연선(60)를 포함시키는 것은 제 2 제어루프가 불안정해지고 어떤 주파수에서의 발진 정도를 증가시킨다.
특히, 지연선(60)이 명도 신호 대역폭에 걸쳐 증가신호 주파수로서 선형으로 증가하는 위상 변위를 나타내는 선형 위상 장치이다. 비교기(50)과 게이트(55)가 작동되도록 키되고 제 2 제어루프가 폐쇠될 때, 루프이득과 루프 위상변이가 어떤 신호 주파수(들)에서 발진이 유지되기에 충분하다면, 제 2 제어 루프는 발진에 만감하여 진다. 설명하자면, 루프 위상변이가 0도 이고 루프 AC이득이 1보다 크거나 같다면, 발진은 어떤 신호주파수에서 발생된다. 0도와는 다른 루프 위상변이(즉 0도 위상변이에서 30도 떨어진)는, 루프 이득이 충분히 크다면(즉 1보다충분히 크다면), 발진으로 유도 된다.
제 2 제어 루프는 저주파수에서 약 180˚의 위상변이를 나타낸다. 그러나. 제 2 제어루프는 하나 또는 그 이상의 비데오 고주파수들(즉 2MHz와 10MHz사이)에서 지연선(60)과 연관된 위상변이에 분포된 180도의 부가적 위상변이와 연관하여 제 2 제어 루프의 고이득에 기인하여 누ㅍ은 비데오 신호 주파수에서 발진이 된다. 기생 용량은 신호 고주파수들에서 발진을 돕게 된다. 발진제어루프에 의하여 유출된 발진 신호는 수신기에 의하여 처리된 다른 신호에 악영향을 주며, 비교기(50)에서의 제어신호를 파괴하고 (즉 발진신호는 제어 루프내에서 정류된다), 적정 작동용의 비데오 신호 흑 기준 레벨상에 따른 어떤 수신기 회로들의 작동을 손상시킨다.
제 2 제어루프는 제생 루프 작동을 방해 하기에 충분한 량에 의하여 피이크 금지 신호에 응답하는 제 2 제어 루프의 이득을 감소시킴에 의하여 발진이 방지되다. 특히, 이러한 경우에, 피이크 회로망(65)의 출력에서부터 피이크 신호 결합통로는 피이크 금지신호에 응답하여 피이크 신호가 도전되지 않는다. 이러한 방법으로 회로망(65)에서의 피이크 출력신호를 급지하는 것은 비교기(50)에서의 출력제어 전압을 손상하고 피이크 회로망에 의하여 강조된 의사신호에 응답하지 못하게 한다. 이러한 강조된 의사신호는 고주파수 잡음과, 색도 버스트 성분을 완전히 여파하기가 어렵다는 데에 기인하여 비교기가 작동될 때 소거 "백포치"간격 동안 존재하는 잔여색도 버스트 성분을 포함한다. 제어장치이러한 특징에 관한 또 다른 정보는 이후에 설명될 제 2 도의 회로와 연관하여 설명되어 진다.
지연선(60)은 직류에서 무시할 수 있는 임피던스를 나타내며, 그리고 축적 콘덴서(58)을 충전하도로록 비교기(50)와 저항(58)으로 부터의 직류 흑 레벨 제어신호를 결합하도록 구동한다.그러므로 축적된 흑 레벨 제어전압은 지연선(60)을 통하여 증폭기(68)의 입력을 통하여 처리기(25)의 광대역 명도신호 처리통로내에서 처리된 명도신호에 그리고 수평 피이크 회로망(65)의 차동 입력들을 통하여 피이크 신호 통로에 인가된다.
제 2 도에서 도시된 회로의 설명에서 알 수 있는 바와같이, 이러한 장치는 신호들이 합성기(70)내에서 합성될 때 회로망(65)에서의 피이크 성분의 DC레벨이 필요한 값을 나타내며 증폭기(68)에서의 광대역 명도신호의 직류레벨이 필요한 값을 나타내도록 한다. 특히, 명도신호의 직류결정 흑 레벨이 제어되며, 그리고 제어된 명도신호가 불필요한 직류 오프셀은 광대역 명도신호와 합성된 피이크 성분 사이에 존재하는 정도를 감소시키는 방법으로 피이크 성분과 합성된다. 따라서, 피이크 명도신호내의 직류오차의 정도와 재생된 영상의 회색 스케일 내용에서의 연관오차가 확실하게 감소된다. 또한, 피이크 명도신호의 필요한 피이크 응답(즉 대칭성 피이크)은 신호 피이크 응답을 손훼하는 DC오프셀 오차의 기회를 감소시킴에 의하여 보지된다. (즉, 광대역 및 피이크신호들이 DC오프셀 오차와 합성될 때 비대칭 피이크 응답이 유출됨에 의하여).
설명된 명도신호 처리 및 제어장치는 결합 콘덴서(22)의 출력에서 매트릭스(35)의 입력에 직류 결합된다. 이러한 시스템은 단지 입력 AC결합 및 제어전압 축적용의 콘덴서 즉, 콘덴서(22)만을 필요로 하고, 장치가 집적 회로로 설비될 때 최소의 외부단자수를 필요로 하게 된다. 여기에 대하여서는 제 1도의 장치는 집적 회로로서 집접 구성될 수 있으며 여기에서 콘덴서(22)와 지연선(60) 및 이득제어 전위차계(42)는 제어된다. 이러한 경우, 두 개의 외부 집적회로 단자들이 증폭기(68)와 피이크 회로망(65)에 지연선(60)의 입출력 단자들을 연결하기 위하여 필요하게 된다. 이들 단자들 중 하나는 집적회로에 콘덴서(22)를 연결하기 위하여 활용된다. 따라서, 설명된 장치는 외부접속용으로 유용한 제한된 수의 집적회로 단자들을 경제적으로 사용할 수 있다.
제 2 도는 명도신호 처리기 (25)를 상세하게 도시한다.
지연선(60)의 입력에 인가된 바와같은 광대역 명도는 에미터 폴로워 트랜지스터들(75,76)과 저항(78)을 통하여 트랜지스터들(80 및 82 : 제1도의 피이킹 회로망(65)을 포함)을 포함하는 차동증폭기의 한쪽 입력에 인가된다. 지연선(60)의 출력에서 지연된 명도시호들은 에미터 플로워 트랜지스터들의(85,86) 및 저항(88)을 통하여 차동 증폭기 (80,82)의 다른쪽 입력에 인가된다. 그러므로, 지연선(60)은 트랜지스터들(80 및 82)의 베이스 입력들 사이에 연결된다. 또한 지연선(60)의 출력에서의 지연된 광대역 명도신호는 플로워 트랜지스터(85)를 통하여 트랜지스터들(90 및 92)를 포함하는 차동 증폭기(제1도의 증폭기(68)를 포함함)에 인가된다. 차동증폭기(90,92)는 명도 처리기(25)의 광대역 명도신호 처리 통로내에 포함되며 그리고 차동 증폭기(80,82)는 처리기(25)의 수평 피이크 통로내에 포함된다.
지연선(60)은 140 나노초의 신호 지연을 제공하므로, 수평 피이크 회로망의 진폭대 응답 주파수는 대략 1.8MHz에서 피이크 진폭 응답을 갖는다. 지연선(60)의 출력은 트랜지스터(85)의 고 입력 임피던스에 의하여 종단되므로, 지연선 출력은 그 자체의 임피던스 특성에 비하여 근본적으로 종단된 것이 아니므로 지연선은 대략 1의 반영계수로 전압 반영되므로 동작한다. 지연선(60)의 입력은 제 1 도에서 도시된 저항(20)에 의하여 자체 임피던스 특성으로 종단된다.
지연된 명도신호는 트랜지스터(80)의 베이스 입력에서 유출된다. 명도신호와 반사되고 두번 지연된 명도신호는 트랜지스터(82)의 베이스 입력에서 합으로 유출 된다. 트랜지스터들(80 및 82)의 베이스 전극들에서 유출된 신호들은 차동 증폭기(80,82)가 트랜지스터들(80,82)의 보상위상의 콜렉터 회로내의 프리슈트 및 오우버슈트 피이크 신호 성분을 유출하도록 한다.
트랜지스터들(94-97)을 포함하는 회로는 신호합성기(70)을 포함한다. 에미터 결합 트랜지스터들(94,95)은 트랜지스터(80)에서의 피이크 성분을 수신하며 그리고 에미터 결합 트랜지스터들(96,97)은 트랜지스터(82)에서 상보 위상의 피이크 성분을 수신한다. 트랜지스터(82)에서의 피이크 성분은 절점(B)에서 트랜지스터(92)에서의 광대역 명도신호와 합성되며, 트랜지스터(80)에서의 피이크 성분은 절점(C)에서 트랜지스터(90)에서의 광대역 명도 신호와 합성된다. 따라서 상호 보상위상의 수평 피이크 명도 신호들은 절점(B 및 C)에서 나타난다. 설명된 형태의 수평 피이크 성분 발생기의 작동에 대한 더이상의 정보는(즉, 지연선(60)과 차동 증폭기(80,82)를 포함함) W.E.Harlan의 상기 미합중국 특허원 제255,982호에서 설명되고 있다.
피이크 성분의 진폭은 피이크 제어 전압(Vp)에 의한 바와같이 트랜지스터(94-97)의 도통을 제어하므로서 제어될 수 있다. 제어전압(Vp)는 수동조절되는 사용자 제어 전위차계에서 유출된다. 또한 자동 피이크 제어는 W.E.Harlan씨의 미합중국 특허원에서 설명된 바와같이 유출된 제어전압에 응답하여 이루어진다.
피이크 신호 결합통로는 제 1 도와 연관하여 설명한 바와같이 트랜지스터(98)의 도전을 제어하는 피이크 금지 제어전압(V1)에 응답하여 금지된다. 비교기(50)가 작동될 때의 제어 간격동안, 트랜지스터(98)은 비도통되고, 다이오드(99)는 도통되므로 전체 피이크 신호 전류는 트랜지스터들(94,96)에 의한 것 대신에 트랜지스터들(95,97)에 의하여 도통된다. 따라서 피이크 전류들은 절정들(B 및 C)에서 비데오신호 전류와 합산된다. 다른 시간에서는, 트래지스터(98)는 도통되고 다이오드(99)는 비도통 되므로 피이크신호 전류들은 트랜지스터들(94 및 96)은 통하여 절점(B 및 C)로 도통된다. 제어신호(V1)는 설명된 바와같이 전체 수평영상소거 간격을 포함하거나 또는 비교기(50)이 작동하는 동안 소거 간격의 비교적 작은 부분만을 포함한다. 그러나, 후자의 예에서 피이크신호 결합통로가 비교기 작동간격의 전체기간에 걸쳐 비구동하여 루프 발진이 발생되지 않도록 주의하여야만 한다. 그러므로 후자의 경우에서, 금지 제어신호(V1)의 발생을 시간측정하여서, 제각기 수평 소거 간격 동안 비교기 제어간격의 시작 및 종단에 약간 증첩되는 간격에 걸쳐 발생시키도록 하는 것이 필요하다.
증폭기(90,92)에 의하여 처리되고 신호 합성절점들(B,C)에서 유출되는 바와같은 광대역 명도신호의 흑기준 레벨은 콘덴서(22)에 축적된 바와같은 비교기(50)에서의 출력제어전압에 응답하여 설정된다. 이러한 흑 레벨 제어전압은 폴로워 트랜지스터(85)를 통하여 트랜지스터(90)의 베이스 입력에 인가 된다.
흑 레벨 제어 전압은 제 1 및 제 2 대칭 결합통로를 통하여 피이크 차동 증폭기 트랜지스터들(80,82)의 베이스 입력들에 인가된다. 제 1 결합통로는 제어전압을 트랜지스터(80)의 베이스에 인가하기 위하여 에미터 플로워 트랜지스터들(85,86)과 저항(88)을 포함한다. 제 2 결합통로는 제어전압을 트랜지스터(82)의 베이스에 인가하기 위하여 에미터 폴로워 트랜지스터들(75,76) 저항(78) 및 지연선(60)을 포함한다. 여기에서 지연선(60)이 직류에서 무시할 수 있는 임피던스를 나타냄을 주지하라, 따라서 폴로워 트랜지스터들(75,85)의 DC베이스 전압들과 피이크 증폭기 트랜지스터들(80,82)의 차동 베이스입력 DC전압들은 동등하며 그리고 비교기(50)에서의 흑 기준 제어전압의 레벨에서의 변동을 따르게 된다.
트랜지스터들(80,82)의 DC베이스 전압들은 실제적으로 동등하다. 차동 증폭기(80,82)의 공통모우드 반려 특성은 증폭기(80,82)가 흑 레벨 제어신호의 변동에 의한 동등 DC베이스전압 변동을 포함하는 공통모우드 입력신호에 응답하지 않도록 한다. 그러므로 흑 레벨 제어전압을 변화시키는 것은 증폭기(80,82)에 의하여 발생된 피이크 성분의 바람직스러운 DC값은 엎셋(upset)하지 못한다. 결과로서, 피이크 신호 및 명도신호의 합성으로부터의 피이크 명도신호는 적당한 DC레벨을 갖는다. 여기에서, 피이크 성분은 0의 DC값을 갖음을 주지하라, 이것은 피이크 증폭기(80,82)의 공통 모우드 입력 반려에 의하여, 그리고 콘덴서(22)를 (흑 레벨 제어 전압을 축적하도록 작동함) 통한 입력 AC결합에 의하여, 또한 지연선(60)과 증폭기(80,82)의 차동 입력들 사이의 대칭 결합통로의 수단에 의하여 상술된 장치가 이루어 진다.
설명된 흑 레벨 제어장치는 본 경우에서는 증폭기(68)의 입력회로와 피이크신호 발진기(65)가 차동 입력 증폭기를 포함하는 경우에, 제목이 "베데오 신호 피이크 시스템용 클램핑장치"인 L.A.Harwood씨 이외 다수의 미합중국 특허원 제304, 346호에서 상세히 기술된 바와같이 부가적인 장점을 제공한다.
제 3 도는 제 1 도의 이득 제어 회로망(40)과 증폭기(30)의 상세도이다.
제 3 도에서 제 2 도의 절점들(B 및 C)에서의 상보위상의 피이크 명도 신호들이 절점들(B,C)에서 명도신호를 수신하며 이들 신호를 차등 접속된 트랜지스터들(112,114)에 제각기 인가하는 입력공통 베이스 트렌지스터들(100,102)을 포함하는 회로망(110)에 인가된다. 단일위상의 피이크 명도 신호는 트랜지스터(112)의 콜렉터 출력회로내에서 유출되며 그리고 트랜지스터(118), 저항(121) 및 에미터 폴로워 트랜지스터(123)을 통하여 증폭기(30)내에 포함된 트랜지스터(130)에 인가된다.
증폭기(30)은 차동 결합된 트랜지스터(132, 134)을 포함한다. 트랜지스터(130)은 에미터 저항(138)과 함께 트랜지스터(132, 134)에 대하여 전류원으로 작동하며, 그리고 증폭될 명도신호와 작동바이어스 전류를 증폭기 트랜지스터들(132,134)에 공급한다. 증폭된 피이크 명도신호는 콜렉터 부하 저항(139) 양단에서 유출되며 그리고 제 1 도에서 도시된 명도신호 연결 회로망(32)에 공급된다. 증폭기 트랜지스터들(132, 134)은 설명될 이득제어회로(40)에서 제공된 차동 이득 제어전압들(V1및 V2)에 응답하여 차동 이득제어 된다. 또한 회로(40)에서 제공된 DC보상 전압(V3)은 트랜지스터(134)의 DC콜렉터 정 전압 및 전류를 일정하게 유지하기 위하여 트랜지스터(134)의 콜렉터 출력에 인가되므로 증폭기 트랜지스터들(132,134)는 이득제어 된다.
이득 제어회로(40)은 트랜지스터(142)와 다이오드접속 트랜지스터(144)를 포함하는 차동 연결 전류 분할기를 포함한다. 저항(145), 전류원(146)과 저항(148), 전류원(149)을 포함하는 대칭 바이어스 회로망들은 제각기 트랜지스터(142)와 다이오드 접속 트랜지스터(144)와 연합된다. 차동 이득 제어전압들(V1, V2)는 이득 제어 전위차계(42)의 설정에 응답하여 전류원(146)의 도전을 변화시킴에 의하여 변화한다. 이득 제어 회로(40)의 바이어스는 트랜지스터(150) 및 연관 에미터 저항(152)를 포함하는 전류원에서 트랜지스터(142)와 다이오드(144)에 공급되는 직류 직동 공급전류에 의한다. 트랜지스터(150)는 제 1 도에서 도시된 바이어스원(44)에서 유출된 안정 DC 기준전압(VR)에 의하여 바이어스 된다.
증폭기(30)가 이득제어 되어 증폭기(30)의 DC출력 레벨이 일정하게 유지되므로 증폭기(30)의 설명된 DC보상은 증폭기(30)의 전류원(30)에 의하여 그리고 선정된 관계(이경우에 동등하게)를 나타내는 이득제어 전류(40)의 전류원(150)에 의하여 제공되는 바이어스 전류의 길이 만큼 유지된다. 이러한 관계는 비교기(50)을 포함하는 제어루프에 의하여 유지되며, 전술된 바와같이 비데오 신호의 흑 기준 레벨을 설정하도록 구동한다.
특히, 제각기 흑 레벨 간격동안, 비교기(50)은 전류원 트랜지스터들(130, 150)의 제각기 에미터저항(138, 152) 양단에서 유출된 DC전압들을 감지하고 비교한다. 제 1 도 및 제 2 도의 설명에서 논지된 바와같이, 비교기(50)에서의 출력제어 전압은 이들 감지된 전압들의 차이를 나타내며 그리고 이들 전압들 사이의 차이를 감소시키도록 축적 콘덴서(22)상의 전하를 변형시키기 위하여 사용된다. 그러므로, 비교기(50)을 포함하는 제어루프는 전류원 트랜지스터들(130,150)에 의하여 제공된 DC바이어스 전류를 동등하게 하도록 구동하므로, 이득제어 증폭기(30)의 필요한 DC보상은 유지되며, 이러한 것은 R. L. Shanley씨 이외 다수의 미합중국 특허원 제296, 864호에서 상세히 설명되어 있다.

Claims (11)

  1. 기준레벨을 내포한 기준간격을 포함한 귀선소거 간격 및 영상간격을 갖는 비데오신호의 공급원(15)을 구비한 비데오신호 처리 시스템에 있어서, 출력에서 피이크성분을 발생하기 위한 상기 비데오신호에 응답하는 수단(65)과 피이크 비데오 신호를 제공하도록 상기 비데오신호와 상기 피이크성분을 합성하기 위한 수단(70)을 포함하는 비데오 신호 처리 통로(25)와, 상기 기준간격 동안, 상기 피이크 비데오신호에 응답하며 그리고 비데오 통로에 의하여 처리된 비데오신호의 기준 레벨의 바람직한 상태를 자동적을 유지하기 위하여 상기 비데오신호 통로에 연결된 제어 회로망(50)과, 상기 기준 간격동안 상기 피이크 수단의 신호출력을 감쇄하기 위한 수단(66)을 특징으로 하는 시스템.
  2. 제 1 항에 있어서, 상기 제어 회로망이 상기 비데오신호 처리 통로와 상기 피이크 발생수단을 갖는 궤환 제어 루프내에 장치되는 시스템.
  3. 제 2 항에 있어서, 상기 감쇄수단(66)이 상기 비데오신호의 상기 기준간격을 포함하는 상기 소거 간격동안 상기 피이크 발생수단의 상기 피이크 성분 출력을 금지하는 시스템.
  4. 제 2 항에 있어서, 상기 피이크 발생수단이 비데오신호 지연선(60)을 포함하는 시스템.
  5. 제 4 항에 있어서, 상기 지연선(60)이 비데오신호의 상기 공급원(15)와 상기 비데오통로(25)와 상기 피이크 회로망의 상기 입력들 사이에 접속되는 시스템.
  6. 제 2 항에 있어서, 콘덴서(22)가 상기 공급원(15)에서의 비데오 신호들을 상기 베데오통로(25)와 상기 피이크 회로망의 상기 입력들에 AC결합시키며, 상기 피이크 발생수단이 상기 결합콘덴서(22)의 출력과 상기 비데오 통로 및 피이크 회로망(65)의 상기 입력들 사이에 연결되는 시스템.
  7. 제 6 항에 있어서, 상기 비데오신호 기준 레벨의 필요한 상태를 유지하기 위하여 상기 제어 회로망에 의하여 유출된 출력 제어 전압을 축적하기 위한 수단(22)를 특징으로 하는 시스템.
  8. 제 7 항에 있어서, 상기 축적수단(22)이 상기 AC결합 콘덴서로 구성된 시스템.
  9. 제 7 항에 있어서, 상기 감쇄 수단(66)이 상기 비데오 신호기준 간격들 동안 상기 피이크 발생수단의 상기 피이크 성분 출력을 완전히 금지하는 시스템.
  10. 제 7 항 또는 제 8 항에 있어서, 상기 제어 회로망이 상기 기준 레벨과 상기 기준 전압 사이의 차이를 나타내는 출력제어 전압을 유출하도록 기준전압과 상기 기준 레벨을 비교하는 상기 기준 간격동안 작동하는 비교기(50)를 포함하며, 상기 제어 전압이 축적된 전하를 변화 시키기 위한 상기 축적수단에 연결되므로서 상기 차이를 감소시키는 시스템.
  11. 제 10 항에 있어서, 상기 비데오신호 기준 레벨의 함수가 되는 상기 증폭기 수단의 DC바이어스를 설정하기 위하여 연관 바이어스 수단(44)를 갖으며, 상기 피이크 비데오 신호에 응답하는 증폭기(30)와, 상기 증폭기가 상기 이득제어 신호에 응답하여 이득제어 되므로서 상기 증폭기의 DC출력 레벨이 일정하게 유지되도록 보상되는 상기 증폭기용 DC보상신호를 제공하며, 상기 증폭기의 신호 이득을 제어하기 위한 이득제어 신호를 제공하는 상기 이득제어 회로의 DC바이어스를 설립하기 위한 연관 바이어스 수단을 갖는 이득제어회로(40)와, 상기 비교기(50)가 상기 이득 제어회로의 상기 DC바이어스를 나타내는 기준 전압과 상기 비데오 신호 기준간격 동안 상기 증폭기의 상기 PC바이어스를 나타내는 전압을 비교하는 것을 특징으로 하는 시스템.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4388647A (en) * 1981-10-09 1983-06-14 Rca Corporation Predictably biased DC coupled video signal peaking control system
GB2113051A (en) * 1981-12-04 1983-07-27 Philips Electronic Associated Data pulse waveform shaper
US4644198A (en) * 1984-10-31 1987-02-17 Rca Corporation Signal clamp
US4899221A (en) * 1986-12-15 1990-02-06 North American Philips Consumer Electronics Corp. Television signal processing apparatus including rise time normalization and noise reduction
JPS6439185A (en) * 1987-08-04 1989-02-09 Victor Company Of Japan Enhancing circuit
US5194964A (en) * 1988-09-15 1993-03-16 Canon Kabushiki Kaisha Apparatus for processing color or black and white video signals
US5099154A (en) * 1989-08-25 1992-03-24 Thomson Consumer Electronics, Inc. Amplifier arrangement for producing a controllable non-linear transfer characteristic useful for improving the contrast of an image
US5245434A (en) * 1992-05-22 1993-09-14 Thomson Consumer Electronics, Inc. Autopix circuit with inserted vertical blanking
US6002447A (en) * 1996-03-07 1999-12-14 Thomson Consumer Electronics, Inc. Video signal processing apparatus
EP0913060B1 (en) * 1996-07-25 2002-01-16 Thomson Consumer Electronics, Inc. Video signal processing apparatus
EP0969657A1 (en) * 1998-06-29 2000-01-05 NuWave Technologies, Inc. Apparent image clarity improving apparatus and method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4110790A (en) * 1977-01-19 1978-08-29 Gte Sylvania Incorporated Video processing system providing gain control, aperture control, and black level control
JPS5526784A (en) * 1978-08-17 1980-02-26 Toshiba Corp Video amplifier
JPS5538164A (en) * 1978-09-12 1980-03-17 Tokico Ltd Cloth feed gear
US4263616A (en) * 1979-12-03 1981-04-21 Zenith Radio Corporation Signal peaking method and apparatus
US4263610A (en) * 1980-01-18 1981-04-21 Rca Corporation Controlled output composite keying signal generator for a television receiver
US4316210A (en) * 1980-08-28 1982-02-16 Rca Corporation Video signal processing apparatus
US4316214A (en) * 1980-08-29 1982-02-16 Rca Corporation Keying signal generator with input control for false output immunity
US4338630A (en) * 1980-12-15 1982-07-06 Zenith Radio Corporation One-chip chroma/luma IC: D.C. coupling reduction circuit
US4351003A (en) * 1981-04-20 1982-09-21 Rca Corporation Automatic video signal peaking control

Also Published As

Publication number Publication date
GB2106746A (en) 1983-04-13
AU557339B2 (en) 1986-12-18
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ATA353382A (de) 1988-06-15
FR2513466A1 (fr) 1983-03-25
DE3234797A1 (de) 1983-03-31
AT387483B (de) 1989-01-25
DE3234797C2 (de) 1986-03-27
HK67389A (en) 1989-09-01

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