KR870002314Y1 - Non-signal record blank formation circuit - Google Patents
Non-signal record blank formation circuit Download PDFInfo
- Publication number
- KR870002314Y1 KR870002314Y1 KR2019840013036U KR840013036U KR870002314Y1 KR 870002314 Y1 KR870002314 Y1 KR 870002314Y1 KR 2019840013036 U KR2019840013036 U KR 2019840013036U KR 840013036 U KR840013036 U KR 840013036U KR 870002314 Y1 KR870002314 Y1 KR 870002314Y1
- Authority
- KR
- South Korea
- Prior art keywords
- terminal
- transistor
- output terminal
- pause
- recording
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
Abstract
내용 없음.No content.
Description
제 1 도는 본 고안의 회로도.1 is a circuit diagram of the present invention.
제 2 도는 본 고안의 각부에 나타나는 타이밍 챠트.2 is a timing chart of each part of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 공지의 구동 데크 IC 20 : 공지의 구동 드라이브 회로10: known drive deck IC 20: known drive drive circuit
30 : 데크 메카니즘 40 : 플립플롭30: Deck Mechanism 40: Flip-Flop
100 : 게이트 회로부 200 : 부전압 검출부100: gate circuit unit 200: negative voltage detection unit
N1-N3: 낸드 게이트 I1-I4: 인버터N 1 -N 3 : NAND gate I 1 -I 4 : Inverter
TR1-TR5: 트랜지스터 D1-D3: 다이오드TR 1 -TR 5 : Transistor D 1 -D 3 : Diode
C1-C3: 콘덴서 R1-R10: 저항C 1 -C 3 : Capacitor R 1 -R 10 : Resistance
SW1-SW6: 선택 보턴 스위치SW 1 -SW 6 : Selection Button Switch
본 고안은 전자식 구동 카세트 데크에 있어, 테이프 녹음시에 별도의 스위치 조작없이 기존 일시정지(PAUSE)스위치를 이용하여 곡과 곡 사이의 무신호 녹음부분(Blank)을 간편하게 형성시키기 위한 회로에 관한 것이다.The present invention relates to a circuit for easily forming a signal-free recording section between songs using an existing PAUSE switch in an electronic drive cassette deck without a separate switch operation when recording a tape. .
일반적으로 자동 선곡기능을 가진 테코오더에 사용되는 테이프에는 곡과 곡 사이에 무신호 녹음 부분이 형성되어져 있어 레코오더 자체에서 이 블랭크를 감지하므로서 사용자가 원하는 곡을 선택하여 재생하도록 되어 있다.In general, a tape used in a recorder with an automatic selection function has a no-signal recording portion formed between the song and the song so that the recorder detects the blank and selects and plays the desired song.
이러한 자동 선곡 기능을 효율적으로 사용하기 위하여는 테이프 녹음시에 곡과 곡 사이를 일정시간(약 4)초동안 녹음이 되지 않게 하여 블랭크를 형성시켜야만 하는데, 종래에는 이를 위하여 데크의 외부에 별도의 편집용(Peck, Editor) 스위치를 설치하거나, 임의로 일시정지(PAUSE) 스위치를 사용하여 블랭크가 형성되도록 하므로서, 사용자로 하여금 스위치 조작의 번거로움이 뒤따랐으며, 임의로 블랭크를 형성하여 재생시킬 경우에는 그 블랭크의 기간이 일정치 못하여 자동 선곡 기능을 효율적으로 사용할 수 없는 문제점이 있었다.In order to use the automatic selection function efficiently, blanks must be formed by not recording for a certain period of time (approximately 4 seconds) between tapes during tape recording. By installing a Peck (Editor) switch or arbitrarily using a PAUSE switch, the blank was formed, so that the user was cumbersome to operate the switch. There was a problem that the automatic period selection function could not be used efficiently because the period of the blank was not fixed.
본 고안은 이와같은 점을 감안하여, 별도의 편집용 스위치를 사용하지 않고도 데크내의 기존 일시정지 스위치만을 조작하여 재생시에는 본래 목적인 일시정지 스위치로서의 역활을 수행하고, 녹음시에는 자동적으로 일정시간(약 4초)동안 블랭크를 형성한후, 일시정지 상태로 전환 되도록 안출한 것으로,In view of this, the present invention operates only the existing pause switch in the deck without using a separate editing switch, and plays the role of a pause switch as originally intended during playback, and automatically records a certain amount of time during recording. 4 seconds) to form a blank, and then ready to switch to the pause state,
이하 첨부도면에 의하여 상세히 설명하면 다음과 같다.When described in detail by the accompanying drawings as follows.
제 1 도에서, 공지의 구동 데크 IC(10)의 각 입력단자(PB, SP, RW, FF, REC)는 선택보턴 스위치(SW1-SW5)에 각각 연결하고, 그의 각 출력단자(O-PB, O-RW, O-FF, O-REC, O-PAUSE)는 각각 구동 드라이브회로(20)에 연결하고, 낸드 게이트(N1-N3), 인버터(I1-I3) 및 다이오드(D1)를 연결시킨 게이트 회로부(100) 내의 낸드 게이트(N1)의 일측 입력단자는, 각각 구동데크(10)의 재생출력단자(O-PB)와 녹음출력단자(O-REC)에 연결된 낸드 게이트(N2)의 출력단과 낸드 게이트(N3)의 일측 입력단에 연결된 인버터(I2)를 연결한다.In FIG. 1, each input terminal PB, SP, RW, FF, REC of the known drive deck IC 10 is connected to the select button switches SW 1- SW 5 , respectively, and each output terminal O thereof. -PB, O-RW, O-FF, O-REC, O-PAUSE) are connected to the drive circuit 20, respectively, and the NAND gates (N 1 -N 3 ), inverters (I 1 -I 3 ) and One input terminal of the NAND gate N 1 in the gate circuit unit 100 to which the diode D 1 is connected is a regeneration output terminal O-PB and a recording output terminal O-REC of the driving deck 10, respectively. The output terminal of the NAND gate N 2 connected to the inverter I 2 connected to the input terminal of one side of the NAND gate N 3 is connected.
또한, 낸드 게이트(N1)의 타측 입력단자는, 일시정지 스위치(SW6) 및 저항(R1)에 연결된 인버터(I1)와 낸드 케이트(N3)의 타측 입력단자에 연결하고, 플립플롭(40)의 클럭입력단자(C)는 인버터(I3)를 통하여 낸드 케이트(N3)의 출력단자에 그의 출력단자(Q)는, 다이오드(D3) 및 콘덴서(C2)에 연결된 저항(R4)과, 트랜지스터(TR5), 저항(R9), (R10) 및 콘덴서(C3)로 연결된 부전압 검출부(200)내의 트랜지스터(TR5)의 베이스와 저항(R10)에 연결된 콘덴서(C3)와, 트랜지스터(TR4)의 베이스에 연결된 저항(R8)에 연결한다.In addition, the other input terminal of the NAND gate (N 1), the pause switch (SW 6) and a resistor (R 1) connected to the other input terminal of the inverter (I 1) and a NAND Kate (N 3) connected to the flip The clock input terminal C of the flop 40 is connected to the output terminal of the NAND Kate N 3 through the inverter I 3 , and its output terminal Q is connected to the diode D 3 and the capacitor C 2 . The base and the resistor R 10 of the transistor TR 5 in the negative voltage detector 200 connected by the resistor R 4 , the transistor TR 5 , the resistors R 9 , R 10 , and the capacitor C 3 . ) Is connected to a capacitor (C 3 ) connected to the C) and a resistor (R 8 ) connected to the base of the transistor (TR 4 ).
또한, 플립플롭(40)의 리세트단자(RE)는 다이오드(D2)를 통하여 트랜지스터(TR2)의 베이스에 연결된 저항(R3)과, 저항(R5), 콘덴서(C1)에 연결된 인버터(I4)에 연결하고, 녹음증폭부(50)는 베이스에 저항(R7)을 통하여 트랜지스터(TR4)의 에미터가 연결된 트랜지스터(TR3)의 콜렉터와, 저항(R6)을 통하여는 녹음신호 입력단자(RS)에 연결한다.In addition, the reset terminal RE of the flip-flop 40 is connected to the resistor R 3 , the resistor R 5 , and the capacitor C 1 connected to the base of the transistor TR 2 through the diode D 2 . Connected to the connected inverter (I 4 ), the recording amplifier 50 is connected to the collector of the transistor (TR 3 ) is connected to the emitter of the transistor (TR 4 ) through a resistor (R 7 ) to the base, the resistor (R 6 ) Through is connected to the recording signal input terminal (RS).
또한 구동 데크 IC(10)의 일시정지 입력단자(PAUSE)에는 베이스에 저항(R2)과 트랜지스터(TR2)의 콜렉터가 연결된 트랜지스터(TR1)의 콜렉터를 접속하고, 다이오드(D1)를 통하여는 낸드게이트(N1)에 출력단자에 연결하여 구성한다.In addition, a collector of transistor TR 1 connected to a resistor R 2 and a collector of transistor TR 2 is connected to a temporary input terminal PAUSE of the driving deck IC 10, and a diode D 1 is connected. Through the NAND gate (N 1 ) is connected to the output terminal is configured.
미설명 부호 VCC는 직류 전원, RH는 녹음 헤드, EH는 소거 헤드, 30은 공지의 데크 메카니즘이다.Reference numeral V CC denotes a DC power supply, RH denotes a recording head, EH denotes an erase head, and 30 denotes a known deck mechanism.
이와같이 구성된 본 고안의 작용효과를 설명하면 다음과 같다.Referring to the effect of the present invention configured as described above are as follows.
제 1 도에 있어, 초기에 전원(VCC)이 인가되면, 저항(R5)을 통하여 콘덴서(C1)에 충전되기 시작하는데 인버터(I4)의 임계전압 이전까지는 인버터(I4)의 출력은 고전위가 되어, 제 2(a)도와 같이 시간(t0-t1)동안 플립플롭(40)의 리세트단자(RE)에 다이오드(D2)를 통하여 고전위가 인가되므로, 플립플롭(40)은 리세트 상태가 되어, 그의 출력단자(Q)는 고전위로 출력되고, 출력단자(Q)는 저전위 상태이다.In FIG. 1, when initially applied to the power supply (V CC), a resistance (R 5) of the capacitor until the threshold voltage before the inverter (I 4) to begin to charge the (C 1) inverter (I 4) through the Since the output becomes high potential, the high potential is applied through the diode D 2 to the reset terminal RE of the flip-flop 40 during the time t 0 -t 1 as shown in FIG. The flop 40 is in a reset state, its output terminal Q is output at high potential, and the output terminal Q is in a low potential state.
또한, 인버터(I4)출력단의 고전위 신호는 저항(R3)을 통하여 트랜지스터(TR2)를 온 시키게 되므로, 트랜지스터(TR1)는 시간(t0-t1)동안은 오프 상태가 된다.In addition, since the high potential signal of the output terminal of the inverter I 4 turns on the transistor TR 2 through the resistor R 3 , the transistor TR 1 is turned off during the time t 0 -t 1 . .
이는 부전압 검출부(200)의 출력단인 트랜지스터(TR5)의 콜렉터 신호는 초기 전원 투입시간(t0-t1) 동안에 하이 상태가 되어 이에 따라 데크가 일시정지 상태로 전환되어 오동작되는 것을 방지한다.The collector signal of the transistor TR 5 , which is the output terminal of the negative voltage detection unit 200, becomes high during the initial power-on time t 0- t 1 , thereby preventing the deck from switching to a pause state and malfunctioning. .
이와같은 상태에서 테이프를 재생상태로 하기 위하여, 제 2(e)도에 나타낸 임의의 시간(t2)에서 재생스위치(SW1)를 눌러 온시키게 되면, 구동데크 IC(10)의 재생출력단자(O-PB)에 시간(t2)에서 고전위가 출력되어 데크 구동부(20)에 의하여 데크 메카니즘(30)은 재생동작을 수행하게 된다.In such a state, in order to bring the tape to the playback state, when the playback switch SW 1 is turned on at any time t 2 shown in FIG. 2 (e), the playback output terminal of the drive deck IC 10 is turned on. The high potential is output at time t 2 at (O-PB) so that the deck mechanism 30 performs the regeneration operation by the deck driver 20.
이후에 사용자가 일시정지를 시키기 위하여 시간(t3)에서 스위치(SW6)를 눌러 온 시키게 되면, 제 2(f)도에서와 같이 스위치(SW6)가 온상태인 시간(t3-t4)동안 게이트회로부(100)내의 인버터(I1)의 출력단 신호는 고전위 상태가 되고, 이때 낸드 게이트(N2)의 일측 입력단에 연결된 구동데크IC(10)의 녹음출력단자(O-REC)는 녹음 선택 스위치(SW5)가 오프인 상태에서 저전위 상태이므로, 낸드게이트(N2)의 출력단자에는 제 2(d)도에서와 같이 고전위가 나타나게 되어, 낸드 게이트(N1)의 출력단에는 제 2(g)도에서와 같이 시간(t3-t4)동안 저전위가 신호가 출력되고, 이는 다이오드(D1)를 통전여 구동 데크 IC(10)의 일시정지 입력단자(PAUSE)에 인가되어 데크는 일시정지 상태로 전환된다.Afterwards, when the user presses the switch SW 6 at the time t 3 to pause, the time when the switch SW 6 is on (t 3 -t) as shown in FIG. 2 (f). 4 ) The output terminal signal of the inverter I 1 in the gate circuit unit 100 becomes a high potential state, and at this time, the recording output terminal O-REC of the driving deck IC 10 connected to the input terminal of one side of the NAND gate N 2 . ) Is a low potential state when the recording select switch (SW 5 ) is off, the high potential appears in the output terminal of the NAND gate (N 2 ) as shown in the second (d), NAND gate (N 1 ) As shown in FIG. 2 (g), a low-potential signal is output for a time t 3 -t 4 , which is supplied via a diode D 1 to a pause input terminal of the driving deck IC 10. PAUSE), the deck is put into the paused state.
이와같은 상태에서, 재생(PB), 빨리감기(FF), 되감기(RW) 등의 경우에서는 스위치(SW6)를 누르고있는 동안, 구동데크IC(10)의 일시정지 입력단자(PAUSE) 신호가 저전위 상태를 유지하고 있으므로 일시정지 상태로 직접 전환되도록 되어 있다.In such a state, in the case of the playback (PB), fast-forward (FF), rewind (RW), etc., while the switch SW 6 is pressed, the pause input terminal PAUSE signal of the drive deck IC 10 is applied. Since the state of low potential is maintained, it is switched to the pause state directly.
한편 녹음을 하고자 하여 시간(t5)에서 스위치(SW1, SW5)를 동시에 눌러 온 시키게 되면, 구동 데크IC(10)의 재생 출력단자(O-PB)와 녹음 출력단자(O-REC)에 고전위가 나타나게 되어, 데크 구동 드라이브회로(20)에 의하여 데크 메카니즘(30)은 녹음 동작을 수행하게 되며, 녹음 입력신호단자(RS)에 공급되는 신호는 녹음 헤드를 통하여 테이프를 녹음신호에 따라 자화시키며, 소거헤드(EH)는 소거동작을 시작한다.On the other hand, if you want to record and press the switch (SW 1 , SW 5 ) at the same time at time (t 5 ), the playback output terminal (O-PB) and the recording output terminal (O-REC) of the drive deck IC 10 When the high potential appears in the deck drive drive circuit 20, the deck mechanism 30 performs a recording operation, the signal supplied to the recording input signal terminal (RS) is a tape to the recording signal through the recording head Magnetization is performed accordingly, and the erase head EH starts an erase operation.
이와같은 상태로 계속 녹음을 하다가 다음곡의 녹음을 중단하거나 불필요한 코멘트(Comment)를 녹음시키지 않기 위하여는 일시 정지 스위치(SW6)를 눌러 온 시키게 된다.To continue recording in this state, press the pause switch (SW 6 ) to turn it on to stop recording the next song or not record unnecessary comments.
즉, 임의의 시간(t5)에서 녹음시키기 위하여 재생 및 녹음 스위치(SW1), (SW5)를 동시에 온 시키게 되면, 구동 데크IC(10)의 재생 출력단자(O-PB)와 녹음 출력단자(O-REC) 신호가 동시에 고전위 상태가 되어 제 2(d)도에서와 같이 낸드 게이트(N2)의 출력은 시간(t5)에서 저전위가 된다.That is, when the playback and recording switches SW 1 and SW 5 are turned on at the same time to record at an arbitrary time t 5 , the playback output terminal O-PB and the recording output of the drive deck IC 10 are recorded. The terminal O-REC signals are simultaneously in a high potential state, so that the output of the NAND gate N 2 becomes low potential at time t 5 as shown in FIG. 2 (d).
이후에, 데크를 일시정지 시키기 위하여, 일시 정지 스위치(SW6)를 제 2(f)도에서와 같이 시간(t6-t7)동안 온 시켰다고 하면, 인버터(I2)의 출력은 고전위 상태이고,Subsequently, to pause the deck, if the pause switch SW 6 is turned on for a time t 6- t 7 as in Fig. 2 (f), the output of the inverter I 2 is at high potential. State,
이때 인버터(I1)의 출력은 시간(t6-t7)동안 제 2(f)도에서와 같이 고전위 이므로 낸드게이트(N3)의 출력은 저전위로 되고, 이 저전위 신호는 인버터(I3)를 통하여 시간(t6-t7)동안 고전위 상태가 된다.At this time, the output of the inverter I 1 has a high potential as shown in FIG. 2 (f) during the time t 6 -t 7 , so that the output of the NAND gate N 3 becomes low potential, and the low potential signal is the inverter ( I 3 ) is brought into a high potential state for time t 6 -t 7 .
이와같이 인버터(I3)의 출력이 시간(t6)에서 고전위가 되어 플립플롭(40)의 클럭단자(C)에 가해지므로 그의 출력단자(Q)에는 제 2(c)도에서와 같이 시간(t6)에서 고전위 신호가 나타난다.In this way, the output of the inverter I 3 becomes high potential at time t 6 and is applied to the clock terminal C of the flip-flop 40, so that the output terminal Q thereof has a time as shown in FIG. 2 (c). At (t 6 ) a high potential signal appears.
이 고전위 신호는 시간(t6)에서부터 저항(R4)을 통하여 콘덴서(C2)에 제 2(b)도에서와 같이 충전되기 시작하여 콘덴서(C2)의 충전 전위가 다이오드(D3)를 통하여 플립플롭(40)의 리세트단자(RE)에 공급되어 리세트단자(RE)의 전압이 임계전압(VTH) 이상이 되는 제 2(b)도에 나타낸 시간(t8)에서 플립플롭(40)의 출력단자(Q)에는 제 2(c)도에서와 같이 시간(t8)에서 저전위 신호가 출력되고, 시간(t8) 이후에 콘덴서(2)에 충전되어 있던 전위는 저항(R4)을 통하여 제 2(b)도에서와 같이 완전히 방전된다.The high potential signal begins to charge as in claim 2 (b) also in the capacitor (C 2) via the resistor (R 4) from the time (t 6) the charge potential of the capacitor (C 2) a diode (D 3 ) Is supplied to the reset terminal RE of the flip-flop 40 at a time t 8 shown in FIG. 2 (b) when the voltage of the reset terminal RE is equal to or higher than the threshold voltage V TH . The low-potential signal is output to the output terminal Q of the flip-flop 40 at time t 8 as shown in FIG. 2 (c), and the potential that has been charged in the capacitor 2 after the time t 8 . Is completely discharged through the resistor R 4 as in FIG. 2 (b).
그리고, 플립플롭(40)의 출력단자(Q)에 고전위 신호가 출력되는 시간(t6-t8), 즉 블랭크 형성 시간을 조정하기 위하여는 저항(R4), 콘덴서(C2)의 시정수 값으로 결정한다.In addition, in order to adjust the time t 6 -t 8 , that is, the blank formation time, at which the high potential signal is output to the output terminal Q of the flip-flop 40, the resistor R 4 and the capacitor C 2 are used. Determined by the time constant value.
즉, 시간(t6)에서 사용자가 일시 정지스위치(SW6)를 온시킨 상태이므로 시간(t6)에서부터 플립플롭(40)의 출력단자(Q)에 고전위 신호가 출력되고, 이 고전위 신호는 저항(R8)을 통하여 트랜지스터(TR4)를 온시키고 이어서 저항(R7)을 통하여 트랜지스터(TR3)를 온시키므로 녹음신호 입력단자(RS)에 공급되는 녹음신호가 녹음 증폭부(50)에 가해지지 않도록 하기 때문에 테이프는 시간(t6)에서부터 지워지기 시작하여 플립플롭(40)의 출력단자(Q) 신호가 고전위가 되는 시간(t8)까지 블랭크 부분이 형성되는 것이다.That is, the user is output to the output terminal (Q) of the so that turning on the pause switch (SW 6) status from the time (t 6), the flip-flop 40 is a high potential signal at the time (t 6), above the classic Since the signal turns on the transistor TR 4 through the resistor R 8 and then turns on the transistor TR 3 through the resistor R 7 , the recording signal supplied to the recording signal input terminal RS receives the recording amplification unit ( Since the tape is not applied at 50), the tape starts to be erased from time t 6 until the blank portion is formed until time t 8 at which the output terminal Q signal of the flip-flop 40 becomes high potential.
시간(t8) 이후에, 트랜지스터(TR3)는 오프되어 녹음헤드(RH)에 녹음전류가 흐르지만, 시간(t3)에서 플립플롭(40)의 출력단자(Q)의 하강에지(Negative Edge)를 트랜지스터(TR5), 저항(R9), (R10) 및 콘덴서(C3)로 연결 구성된 부전압 검출부(200)에서 제 2(i)도에서와 같이 제 2(i)도점전위를 검출하게 된다.After the time t 8 , the transistor TR 3 is turned off and a recording current flows through the recording head RH, but at the time t 3 , the falling edge of the output terminal Q of the flip-flop 40 is negative. The second (i) diagram as shown in FIG. 2 (i) in the negative voltage detector 200 configured by connecting the edges with the transistors TR 5 , resistors R 9 , R 10 , and capacitor C 3 . The potential is detected.
즉, 출력단자(Q) 신호의 하강에지에서 전원(VCC)이 저항(R10)을 통하여 콘덴서(C3)에 충전되는 시간(t8-t9)동안 트랜지스터(TR1)는 오프되어 그의 콜렉터(i)는 고전위 이므로 트랜지스터(TR1)를 온 시키게 되므로 구동데크 IC(10)의 일시정지 입력단자(PAUSE) 신호가 제 2(j)도에서와 같이 시간(t8-t9)동안은 저전위 상태가 되어 데크는 일지정지 상태가 되므로 녹음 헤드(RH)에는 녹음 전류가 흐르더라도 테이프에는 자화되지 않는다.That is, the transistor TR 1 is turned off during the time t 8 -t 9 when the power supply V CC is charged to the capacitor C 3 through the resistor R 10 at the falling edge of the output terminal Q signal. Since the collector i has a high potential, the transistor TR 1 is turned on, so the pause input terminal PAUSE signal of the drive deck IC 10 is time t 8 -t 9 as shown in FIG. 2 (j). During this time, the low potential state and the deck enters the standstill state, so the recording head RH does not magnetize the tape even though the recording current flows.
이후에 사용자가 데크를 녹음 상태로 하게 되면, 테이프에 녹음을 시작하게 된다.Later, when the user puts the deck in a recording state, it will begin recording to tape.
따라서, 시간(t8)에서 구동데크 IC(10)의 일시정지단자(PAUSE) 신호가 저전위 상태에 있으므로, 낸드게이트(N2)의 출력단 신호는 제 2(d)도에서와 같이 고전위 상태가 된다.Therefore, since the PAUSE signal of the drive deck IC 10 is in the low potential state at time t 8 , the output terminal signal of the NAND gate N 2 has a high potential as shown in FIG. 2 (d). It becomes a state.
이와같이 동작하게 되어 녹음상태에서 일시정지 스위치(SW6)를 온 시키게되면, 자동적으로 대략 4초간의 블랭크 부분이 형성된 후에, 데크는 일시정지 상태로 전환하게 되어 다음 녹음에 대비하게 자동 선곡 기능을 위한 곡간의 무신호 부분의 형성이 확실하게 되는 것이어서, 별도의 편집용 스위치를 설치할 필요가 없을 뿐만 아니라, 사용 조작이 간편하여 데크의 자동선곡 기능을 효율적으로 수행할 수 있는 효과가 있는 것이다.In this way, when the pause switch (SW 6 ) is turned on in the recording state, the blank portion is automatically formed for about 4 seconds, and then the deck switches to the pause state for the automatic selection function for the next recording. Since the formation of the non-signal portion between the grains is ensured, it is not necessary to provide a separate editing switch, and the use operation is simple, so that the automatic selection function of the deck can be efficiently performed.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019840013036U KR870002314Y1 (en) | 1984-12-11 | 1984-12-11 | Non-signal record blank formation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019840013036U KR870002314Y1 (en) | 1984-12-11 | 1984-12-11 | Non-signal record blank formation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR860008543U KR860008543U (en) | 1986-07-28 |
| KR870002314Y1 true KR870002314Y1 (en) | 1987-06-30 |
Family
ID=70163040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019840013036U KR870002314Y1 (en) | 1984-12-11 | 1984-12-11 | Non-signal record blank formation circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR870002314Y1 (en) |
-
1984
- 1984-12-11 KR KR2019840013036U patent/KR870002314Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR860008543U (en) | 1986-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5097461A (en) | Synchronizing circuitry for the playback and recording units of a dubbing apparatus | |
| KR870002314Y1 (en) | Non-signal record blank formation circuit | |
| US4115821A (en) | Nonrecorded section detection in a tape recorder apparatus | |
| JPH0333945Y2 (en) | ||
| KR880002807Y1 (en) | Power automatic breaking circuit of video tape recorder | |
| KR900008855Y1 (en) | Double deck reproducing control apparatus | |
| KR870000985Y1 (en) | Recording adjustment device of video tape recorder | |
| KR880002415Y1 (en) | Reservation circuit of a video tape recorder | |
| JPS624913Y2 (en) | ||
| KR900004309B1 (en) | Auto fade-in dubbing control device of double deck cassette tape | |
| KR860000363Y1 (en) | Non-recording control circuit | |
| KR870001159Y1 (en) | Driving circuit of double cassette tape recorder | |
| JPS5914914Y2 (en) | No-signal portion detection device for tape recorder | |
| KR900008788Y1 (en) | Program searching circuit for vtr | |
| JPS6235Y2 (en) | ||
| KR830000461Y1 (en) | Recording Function Retention Circuit During Scheduled Recording of Video Tape Recorder (VTR) | |
| KR840001447Y1 (en) | Circuit for making a nonsignal (blank) portion on a tape between music pieces | |
| KR850001425Y1 (en) | Automatic music selecting device for tape recorders | |
| KR890000836B1 (en) | Continuous reproducing circuit of tape recorder | |
| JPS6325549Y2 (en) | ||
| KR880004218Y1 (en) | Function selection automatic modulation circuit | |
| KR900010886Y1 (en) | Automatic rewinding and reproducing circuit | |
| KR950010536Y1 (en) | High speed circuit when no signal of vcr | |
| JPS58199460A (en) | Motor driving circuit | |
| KR870001883Y1 (en) | A rapid que and review control circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 19941227 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |