KR870001231B1 - Arrangement for starting electric motor - Google Patents

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KR870001231B1
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강진구
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02P1/00—Arrangements for starting electric motors or dynamo-electric converters

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Abstract

The control circuit includes a reference sig. genrtr. comprising a sig. genrtr, cir., a crystal oscillator and a ref. counter, a mono- stable multivibrator giving the output of the desired sig. phase thru variable resistor, a pulse generator cir. giving sampling sigs., a data counter counting width of the pulse from the multivibrtr. by demulcified sig. from the ref. sig. genertr., a decoder controlling phases for mode opertns of cirs., and pulse width modulator giving sig. outputs to control the phase of a motor. The whole function of the control cir. can be digitalized to be integrated into a chip for highly precise control operation.

Description

펄스폭 변조기를 이용한 일반모터의 디지털위상 제어회로Digital Phase Control Circuit of General Motor Using Pulse Width Modulator

제1도는 종래기술에 의한 위상제어회로를 설명한 블록도.1 is a block diagram illustrating a phase control circuit according to the prior art.

제2도는 제1도의 위상제어회로를 설명하기 위한 타이밍 파형도.2 is a timing waveform diagram for explaining the phase control circuit of FIG.

제3도는 본 발명에 따른 펄스폭 변조기를 사용한 모터의 디지털 위상제어회로의 블럭도.3 is a block diagram of a digital phase control circuit of a motor using a pulse width modulator according to the present invention.

제4도는 제3도에 도시된 기준계수기의 상세회로도.4 is a detailed circuit diagram of the reference counter shown in FIG.

제5도는 제3도에 도시된 데이터 계수기 및 디지털 메모리의 상세회로도.FIG. 5 is a detailed circuit diagram of the data counter and digital memory shown in FIG.

제6도는 제3도에 도시된 펄스폭 변조기의 상세회로도.6 is a detailed circuit diagram of the pulse width modulator shown in FIG.

제7도는 제6도에 도시된 펄스폭 변조기의 주요부분에서의 입출력 파형도.7 is an input / output waveform diagram of a main part of the pulse width modulator shown in FIG.

제8도는 본 발명에 따른 제3도에 도시된 위상제어회로의 동작설명을 위한 파형도.8 is a waveform diagram for explaining the operation of the phase control circuit shown in FIG. 3 according to the present invention;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 기준신호발생기 20 : 단안정멀티바이브레이터10: reference signal generator 20: monostable multivibrator

30 : 트래킹회로 40 : 펄스발생회로30: tracking circuit 40: pulse generating circuit

50 : 데이터계수기 60 : 디코더50: data counter 60: decoder

70 : 디지털메모리 80 : 펄스폭 변조기70: digital memory 80: pulse width modulator

본 발명은 모터의 위상제어 방식에 관한 것으로써, 특히 펄스폭 변조기를 사용한 일반모터의 디지털위상제어회로에 관한 것이다.The present invention relates to a phase control method of a motor, and more particularly, to a digital phase control circuit of a general motor using a pulse width modulator.

종래 기술에 의한 모터의 위상 제어회로는 제1도에 도시한 바와같이 아날로그방식을 사용하였다. 즉 종래의 아날로그방식의 모터 위상제어방식은 제1도에 도시한 바와 같이, 수정발진기와 이 발전기에 의해 발생된 펄스를 기준신호로 분주하는 분주기로 구성된 기준발생기(1)와 상기 분주기에 의해 발생된 주파수를 인입하여 사다리꼴의 파형을 만들어 비교기(2)의 한 입력단자에 인가하는 트라페조이드 신호발생기(Trapezoid type signal generator)(3)와 모터(4)의 위상센서(5)에서 얻어진 펄스를 인입하여 비교신호를 출력하는 단안정 멀티바이브레이터 (monostable―multivibrator) 및 증폭기로 구성된 비교신호발생기(6)와 상기 발생기(6)에서 인출된 신호를 샘플링(Sampling)하여 비교기(2)의 다른 입력단자에 인가하는 샘플링신호발생기(7)와 시정수를 결정하여주는 콘덴서와 홀딩을 하기 위한 콘덴서로 구성된다.The phase control circuit of the motor according to the prior art uses an analog method as shown in FIG. That is, in the conventional analog motor phase control method, as shown in FIG. 1, a reference generator 1 comprising a crystal oscillator and a divider for dividing a pulse generated by the generator into a reference signal and the divider Pulses obtained from the trapezoid type signal generator 3 and the phase sensor 5 of the motor 4 which introduce the generated frequency into a trapezoidal waveform and apply it to one input terminal of the comparator 2. The other signal of the comparator 2 is sampled by sampling the signal outputted from the generator 6 and the comparator signal generator 6 comprising a monostable multivibrator and an amplifier to output a comparison signal. It consists of a sampling signal generator 7 applied to the terminal, a capacitor for determining the time constant, and a capacitor for holding.

상술한 바와같이 구성된 종래의 아날로그 위상제어 방식은 하기와 같이 동작된다.The conventional analog phase control scheme configured as described above operates as follows.

기준신호발생기(1)의 수정발진기에 의해 발생된 펄스가 기준신호분주기를 통하여 비교신호와 같은 주파수로 분주된 신호가 트라페조이드신호발생기(3)에서 사다리꼴 모양의 트라페조이드 파형으로 만들어져 비교기(2)의 한 압력단자에 인가되고, 또 한편으로는 모터(4)의 위상센서(5)를 통하여 인가된 신호를 비교신호발생기 (6)를 통해 위상이 조정증폭된 후 샘플링신호발생기(7)를 거쳐 비교기(2)의 다른 입력단자에 인가된다.The pulse generated by the crystal oscillator of the reference signal generator 1 is divided into the same frequency as the comparison signal through the reference signal divider to make a trapezoidal trapezoidal waveform in the trapezoid signal generator 3. The signal applied to one of the pressure terminals of (2) and on the other hand through the phase sensor 5 of the motor 4 is adjusted and amplified by the comparison signal generator 6, and then the sampling signal generator 7 Is applied to the other input terminal of the comparator 2.

상기 트라페조이드 파형과 샘플링신호가 각각 비교기(2)에 인가되면, 이 비교기(2)에는 제2도에 예시한 바와같이 트라페조이드신호(이하 사다리꼴신호라 칭함)와 샘플링신호를 비교하여 샘플링펄스에 의해 사다리꼴신호의 전압이 샘플링되어 모터(4)로 인가하게 된다.When the trapezoid waveform and the sampling signal are applied to the comparator 2, the comparator 2 compares the sampling signal with the trapezoid signal (hereinafter referred to as trapezoidal signal) and sampling signal as illustrated in FIG. The voltage of the trapezoidal signal is sampled by the pulse and applied to the motor 4.

즉, 모터(4)의 정상 회전시기에는 제2도(a)에 도시한 바와같이 사다리꼴신호의 중간 레벨을 샘플링하고, 모터(4)의 회전수가 감소될 때에는 제2도(b)와 같이 (a)보다 높은 레벨로 샘플링펄스의 위상이 늦게되어 오차전압이 크게 되며, 또한 모터(4)의 회전수가 증가할 때에는 (a)보다 낮은 레벨로 샘플링펄스의 위상이 앞서게 되어 2차 전압이 작게되기 때문에 이를 검출함으로써 모터를 위상제어하는 것이다.That is, when the motor 4 is normally rotated, the intermediate level of the trapezoidal signal is sampled as shown in FIG. 2A, and when the rotational speed of the motor 4 is decreased, as shown in FIG. When the phase of the sampling pulse is delayed to a level higher than a), the error voltage becomes large, and when the number of revolutions of the motor 4 increases, the phase of the sampling pulse is advanced to the level lower than (a) and the secondary voltage becomes smaller. Therefore, the phase control of the motor by detecting this.

이와같은 종래의 아날로그 위상제어방식은 회로의 특성상 시정수를 결정해 주기 위하여 비교적 큰 저항값을 지니는 저항과 콘덴서를 필요로 하기 때문에 회로를 집적화하는데 상당한 제약이 따르고 고도의 정밀도를 가질수 없는 결점이 있었다.Such conventional analog phase control method requires a resistor and a capacitor having a relatively large resistance value in order to determine the time constant due to the characteristics of the circuit. Therefore, there are some drawbacks in that there is a significant limitation in integrating the circuit and high accuracy. .

따라서 본 발명의 목적은 상술한 종래결점을 해소한 디지털방식의 펄스폭 변조기를 이용한 일반모터의 위상제어회로를 제공하는데 있다. 이하 첨부도면 제3도 내지 제8도에 의거 본 발명을 상세히 설명한다.Accordingly, an object of the present invention is to provide a phase control circuit of a general motor using a digital pulse width modulator that solves the above-mentioned drawbacks. Hereinafter, the present invention will be described in detail with reference to FIGS. 3 to 8.

제3도는 본발명에 따른 펄스폭 변조기를 사용한 디지털 제어방식의 모터 위상제어회로의 전체적인 회로구성을 예시한 블록도이다.3 is a block diagram illustrating the overall circuit configuration of a digital phase motor phase control circuit using a pulse width modulator according to the present invention.

제3도에서, 수정발진자(11)에 의해 3.58MHz신호를 발진하는 3.58MHz 신호 발생회로(12)와 이 신호를 인가하여 447MHz에서 30Hz까지 분주하여서 각 회로에 공급하는 기준계수기(13)로 구성되는 기준신호발생기(10)와, 모타(4)의 위상센서(5)에서 위상데이터를 발생시켜 내부의 가변저항기(VR)에 의해 임으로 신호의 위상을 조절하여 출력하는 단안정멀티바이브레이터(20)와, 트래킹회로(30)에 의해 30H.마다 인가되는 클럭게이트신호를 입력하여 30Hz마다 샘플링신호를 한번씩 만들어 내는 펄스발생회로(40)와, 단안정멀티바이브레이터(20)에서 인가되는 펄스의 폭을 기준신호발생기(10)에서 출력되는 분주신호로 카운트하는 데이터계수기(50)와 상기한 펄스발생회로(40)의 출력신호에 의해 동기되는 데이터계수기(50)의 카운트되어 출력되는 9비트신호를 저장하는 디지털메모리(70)와 상기한 데이터계수기(50)의 4비트신호를 인가하여 회로의 각 모드동작시의 위상제어를 하는 디코더(60)와, 디지털 메모리(70)에 저장된 데이터에 비례하는 펄스폭을 갖는 신호를 출력하여 모타(4)의 위상을 조절하는 펄스폭 변조기(80)로 구성된다.3, a 3.58 MHz signal generating circuit 12 for oscillating a 3.58 MHz signal by the crystal oscillator 11 and a reference counter 13 for applying the signal and dividing from 447 MHz to 30 Hz are supplied to each circuit. The monostable multivibrator 20 generates phase data from the reference signal generator 10 and the phase sensor 5 of the motor 4 and adjusts the phase of the signal randomly by the internal variable resistor VR. And a pulse generation circuit 40 for inputting a clock gate signal applied every 30H. By the tracking circuit 30 to generate a sampling signal once every 30 Hz, and a pulse width applied by the monostable multivibrator 20. Stores a 9-bit signal that is counted and output by the data counter 50 that counts as the divided signal output from the reference signal generator 10 and the data counter 50 that is synchronized by the output signal of the pulse generator circuit 40. Digital memo And a pulse width proportional to the data stored in the digital memory 70 and the decoder 60 for applying the 4-bit signal of the data processor 50 and the data counter 50 to perform phase control in each mode operation of the circuit. And a pulse width modulator 80 for outputting a signal to adjust the phase of the motor 4.

제4도는 제3도에 도시된 기준신호발생기(10)의 구성요소인 기준계수기의 상세회로도이다. 도면에서, 기준계수기(13)는 기준신호발생기(10)의 수정발진기(11)에 의해 인가된 3.58MHz로 동기되어 분주하는 플립플롭(T1―T14)과 모드신호(A―K)를 발전시키는 낸드게이트군(NM1)과 상기한 플립플롭(T4,T4)의 출력신호T4Q,T14Q와 분주된 447KHz신호를 인가하여 분주비가 다른 각 모드별로 기준계수기를 프리세트 (Preset)시키는 플립플롭(F1)과 상기한 분주용 플립플롭(T4―T4)을 세트시키는 낸드게이트군(NM1)의 출력신호와 프리세트용 플립플롭(F1)의 출력신호를 인가하여 플립플롭(T4-T4)을 리세트시키는 낸드게이트군(NM2)으로 구성된다. 상기한 모드신호 (A―K)는 모터를 장치한 시스템에서의 검색, 되감기, 녹음, 빨리보내기등의 모드에 대응하는 신호로서 이 신호에 의해 분주비가 결정된다. 그리고, 상기한 플립플롭 (T4―T14)은 T1의 출력단(Q)신호가 다음 T2의 동기단자(CK)로 T2의 출력단(Q)신호가 다음 T2의 동기단자(CK)로 T2의 출력단자(Q)신호가 다음 T3의 동기단자로 인가되게 다음의 플립플롭 T3―T14도 상기와 동일하게 연결하여서 분주동작이 실행된다.4 is a detailed circuit diagram of a reference counter that is a component of the reference signal generator 10 shown in FIG. In the figure, the reference counter 13 receives the flip-flops T 1- T 14 and the mode signal A-K, which are synchronously divided at 3.58 MHz applied by the crystal oscillator 11 of the reference signal generator 10. Preset the reference counter for each mode with different division ratios by applying the NAND gate group NM 1 to be generated , the output signals T 4 Q, T 14 Q and the divided 447 KHz signals of the flip-flop T 4 and T 4 . The output signal of the NAND gate group NM 1 for setting the preset flip-flop F 1 and the above-mentioned division flip-flops T 4 -T 4 , and the output signal of the preset flip-flop F 1 . Is applied to the NAND gate group NM 2 which resets the flip-flops T 4 -T 4 . The mode signal A-K described above corresponds to a mode such as searching, rewinding, recording, and fast forwarding in a system equipped with a motor, and the division ratio is determined by this signal. In addition, the flip-flop (T 4 -T 14) is synchronous terminals of the output terminal (Q) signal of the output terminal (Q) of the signal T 1 T 2 at a synchronous terminal (CK) of the following: T 2 T 2, and then (CK ) presented to the output terminal (Q) of the signal T 2 is in synchronization with the terminal of the next flip-flop of the T 3 hayeoseo then T 3 -T 14 to make the same connection with the dispensing operation is executed.

제5도는 제3도에 도시된 데이터계수기(50)와 디지털메모리(70)의 상세회로도로서, 데이터계수기(50)는 펄스발생회로(40)의 출력신호와 분주된 447KHz를 논리조합하는 낸드게이트의 출력신호로 동기되는 플립플롭(D1―13)과 단안정멀티바이브레이터(20)의 출력신호를 반전하여 플립플롭(D1―D13)의 리세트단자에 인가되게 하는 반전게이트군(IN1)으로 구성되어서 단안정멀티바이브레이터(20)에서 출력되는 펄스폭을 카운트한다. 상기한 플립플롭(D1―D13)은 기준계수기(12)의 플립플롭(T1―T14)의 연결구성과 동일하게 연결한다. 그리고, 디지털메모리(70)는 데이터계수기(50)의 플립플롭(D1―D9)에서 출력되는 9비트 신호를 펄스발생회로(20)에서 출력된 펄스신호에 의해 저장하는 9비트메모리(M1―M9)로 이루어지고, 디코더(60)는 데이터계수기 (50)의 플립플롭(D10―D13)를 논리합하는 오아게이트(OR)와, 이 오아게이트(OR)의 출력신호와 반전게이트군(IN1)을 통한 단안정멀티바이브레이터(20)의 출력신호를 논리곱하는 앤드게이트(AND)의 출력신호를 인가하여 각 모드의 동작시 위상 제어하는 신호로 이용한다.FIG. 5 is a detailed circuit diagram of the data counter 50 and the digital memory 70 shown in FIG. 3, where the data counter 50 logically combines the output signal of the pulse generating circuit 40 and the divided 447 KHz. flip-flop is synchronized with an output signal of the (D 1 - 13) and the monostable inverts the output signal of the multivibrator 20, the flip-flop inverted gate group to be applied to the reset terminal of the (D 1 -D 13) (iN 1 ), the pulse width output from the monostable multivibrator 20 is counted. The flip-flops D 1 -D 13 are connected in the same manner as the connection configuration of the flip-flops T 1 -T 14 of the reference counter 12. The digital memory 70 stores a 9-bit signal output from the flip-flops D 1 -D 9 of the data counter 50 by a pulse signal output from the pulse generation circuit 20. 1- M 9 , and the decoder 60 inverts an oragate OR that ORs the flip-flops D 10 -D 13 of the data counter 50, and inverts the output signal of the oragate OR. The output signal of the AND gate AND, which logically multiplies the output signal of the monostable multivibrator 20 through the gate group IN 1 , is used as a phase control signal during operation of each mode.

따라서, 제8도에서와 같이, 모타(4)의 위상센서(5)에서 검출한 모타의 위상신호(제8도의 a)는 단안정멀티바이브레이터(20)에 입력되어서 제8도(b)와 같은 구형파 펄스로 조절되어 출력되고, 이 단안정 멀티바이브레이터(20)에서 출력되는 구형파펄스(b)는 반전게이트(IN1)를 거쳐 반전되어서 데이터계수기(50)이 각 플립플롭 (D1―D13)의 리세트단자에 인가된다.Therefore, as shown in FIG. 8, the phase signal of the motor (a in FIG. 8) detected by the phase sensor 5 of the motor 4 is input to the monostable multivibrator 20, and FIG. The square wave pulse b, which is adjusted and output by the same square wave pulse and output from the monostable multivibrator 20, is inverted through the inversion gate IN 1 so that the data counter 50 is flip-flop D 1 -D. 13 ) is applied to the reset terminal.

이 때, 상기한 플립플롭(D1―D13)은 분주된 447KHz의 신호에 의해 동작되기 시작하여 단안정멀티바이브레이터(20)의 출력펄스폭을 카운트한다.At this time, the flip-flop D 1 -D 13 starts to be operated by the divided 447 KHz signal to count the output pulse width of the monostable multivibrator 20.

상기한 데이터계수기(50)의 플립플롭(D1―D13)의 내용은 제8도(c)와 같이 단안정멀티바이 브레이터(20)의 출력펄스(b)의 상승엣지(Edge)에서 로우레벨로 떨어지면서 점차 하이레벨로 증가하게 되는 것을 나타내고, 각 플립플롭(D1―D9)의 9비트 신호의 파형은 제8도(d)와같이 톱니파모양의 출력 신호로 나타내게 된다. 한편 트래킹회로(30)와 펄스발생회로(40)에 의해 만들어지는 클럭게이트신호와 샘플링신호로 적당한 시기에 상술한 데이터계수기(10)의 카운트된 내용을 디지털메모리(70)에 저장시키는데, 즉 클럭게이트신호에 의해 데이터계수기(10)의 플립플롭(D1―D9)의 각 출력신호가 디지탈메모리(70)의 메모리요소(M1―M9)에 각각 입력된다.The contents of the flip-flop D 1 -D 13 of the data counter 50 are shown at the rising edge Edge of the output pulse b of the monostable multivibrator 20 as shown in FIG. As it falls to a low level, it gradually increases to a high level, and the waveform of the 9-bit signal of each flip-flop D 1 -D 9 is represented by a sawtooth-like output signal as shown in FIG. On the other hand, the clock gate signal and sampling signal generated by the tracking circuit 30 and the pulse generator circuit 40 store the counted contents of the data counter 10 in the digital memory 70 at a suitable time, that is, the clock. Each output signal of the flip-flops D 1 -D 9 of the data counter 10 is input to the memory elements M 1 -M 9 of the digital memory 70 by the gate signal.

이때 디지털 메모리(70)에 저장되는 데이터는 모타(4)에서 감지한 위상에 대응하는 디지털 신호이다. 그리고, 디코더(60)는 데이터계수기(50)의 플립플롭 (D10―D13)출력신호와 단안정멀티바이브레이터(20)의 출력신호를 인가하여 플립플롭 (D1―D9)의 9비트신호를 샘플링할 때만 후술하는 펄스폭변조기(80)에서 모타의 위상에 대응하는 디지탈 데이터를 변조한 신호를 출력하게 한다.At this time, the data stored in the digital memory 70 is a digital signal corresponding to the phase sensed by the motor 4. The decoder 60 applies the flip-flop (D 10 -D 13 ) output signal of the data counter 50 and the output signal of the monostable multivibrator 20 so that 9 bits of the flip-flop (D 1 -D 9 ) are applied. Only when sampling the signal, the pulse width modulator 80 to be described later outputs a signal obtained by modulating the digital data corresponding to the phase of the motor.

즉, 제8도(e)와 같은 샘플링신호가 로우레벨로 떨어질 때에만 펄스폭 변조신호(제8도의 f)가 펄스폭변조기(80)에서 출력된다.That is, the pulse width modulated signal (f in FIG. 8) is output from the pulse width modulator 80 only when the sampling signal as shown in FIG. 8 (e) falls to the low level.

다음은 제6도에 도시한 펄스폭 변조기(80)의 상세회로도를 설명한다.The following is a detailed circuit diagram of the pulse width modulator 80 shown in FIG.

펄스폭변조기(80)는 상술한 디지털메모리(70)의 출력신호(M1Q―M9Q)와 기준계수기(13)의 출력신호(T4Q―T12Q)의 각 9비트신호들을 비교하는 낸드게이트군(NM3)과 이 낸드게이트군(NM3)의 출력신호가 모두 하이레벨일때에만 로우신호가 출력되게하는 낸드게이트군(G1)와 이 낸드게이트(G1)의 출력신호와 플립플롭(F3)의 출력단(Q)신호가 낸드게이트(G2)를 거쳐 동기단자에 인가되어 동기되는 플립플롭(F2)과, 이 플립플롭(F2)의 출력단(Q)신호가 반전되어 인가되는 신호에 의해 리세트됨과 아울러 기준계수기신호(T12Q)가 버퍼용 두 반전게이트를 거쳐 동기단자에 인가되어 동기되는 플립플롭(F3)과, 디코더(60)의 출력신호를 직접인가하는 낸드게이트(G3)와 반전하여 인가하는 낸드게이트(G4)에 플립플롭(F3)의 출력단(Q)신호와 기준계수기신호 (T12Q)를 각각 인가되어하여 출력되는 신호는 논리곱하는 논리게이트(G5)를 통해 출력되도록 구성되어 있다.The pulse width modulator 80 outputs each of the nine bit signals of the output signal M 1 Q-M 9 Q of the digital memory 70 and the output signal T 4 Q-T 12 Q of the reference counter 13. comparing the NAND gate group which (NM 3) and the NAND output of the aND gate group (NM 3) of NAND gate group (G 1) and a NAND gate (G 1) to cause the output signal are both high level when the low level signal output only on the The signal and the output terminal Q of the flip-flop F 3 are applied to the synchronous terminal through the NAND gate G 2 , and are synchronized with the flip-flop F 2 , and the output terminal Q of the flip-flop F 2 . The flip-flop F 3 and the output of the decoder 60 which are reset by the inverted signal and the reference counter signal T 12 Q is applied to the synchronous terminal through two inverting gates for the buffer and are synchronized. The output terminal Q of the flip-flop F 3 and the reference counter signal T 12 Q are applied to the NAND gate G 3 to which the signal is directly applied and inverted to the NAND gate G 4 . ) And the signal outputted by each is configured to be output through the logic gate (G 5 ) to be ANDed.

이와같이 논리게이트(G5)를 통해 출력되는 신호는 모타의 위상에 대응하는 디지탈메모리(70)의 저장데이터에 비례하는 펄스폭을 갖는 변조신호이다.As such, the signal output through the logic gate G 5 is a modulated signal having a pulse width proportional to the stored data of the digital memory 70 corresponding to the phase of the motor.

따라서, 디지털메모리(70)의 데이터(M1Q―M9Q)와 기준계수기(13)의 출력신호 (T4Q―T12Q)의 각 9비트의 신호가 순간적으로 일치할 때, 낸드게이트(G1)의 출력신호 (제7도의S1)는 신호레벨이 바뀌게 된다. 한편 상기한 비교용 낸드게이트군(NM3)과 이 출력신호를 입력하는 낸드게이트(G1)는 일종의 배타적오아게이트로서 동작하여 비교되는 두 입력신호가 서로 다른 레벨일 때에만 에러가 발생하나 다음에 연결되어 있는 단으로 구성된 플립플롭(F2,F3)에 의해 출력되는 신호는 아무런 영향을 미치지 않는다.Therefore, when the data (M 1 Q-M 9 Q) of the digital memory 70 and the signals of each 9 bits of the output signal (T 4 Q-T 12 Q) of the reference counter 13 coincide instantaneously, NAND The signal level of the output signal (S 1 in FIG. 7) of the gate G 1 is changed. On the other hand, the above-mentioned comparison NAND gate group NM 3 and the NAND gate G 1 for inputting the output signal operate as a kind of exclusive OR gate, and an error occurs only when the two input signals to be compared have different levels. The signal output by the flip-flops (F 2 , F 3 ) consisting of stages connected to is not affected.

따라서, 기준계수기(13)의 가장 낮은 주파수인 T12Q신호가 로우레벨에서 하이레벨로 변하고, 아울러 모타의 위상에 따른 낸드게이트(G1)의 출력신호(제71도의 S1)가 하이레벨에서 로우레벨로 떨어질 때, 비로서 펄스폭변조기(80)의 출력단에 펄스폭 변조신호(제7도의 S2)가 출력된다.Accordingly, the T 12 Q signal, which is the lowest frequency of the reference counter 13, changes from low level to high level, and the output signal of the NAND gate G 1 (S 1 in FIG. 71) according to the phase of the motor is high level. When falling to the low level at, the pulse width modulated signal (S 2 in FIG. 7) is output to the output terminal of the pulse width modulator 80 as a ratio.

만일, 제8도(d)와 같이 데이터계수기(50)의 첫번째 9비트데이터에서 샘플링하지 않을 경우에는 디코더(60)출력신호가 로우레벨이 되어 펄스폭변조기(80)의 출력신호를 차단시키고, 기준계수기(13)의 대칭성신호인 T12Q신호가 펄스폭변조기(80)의 출력단을 통해 출력된다. 이에 따라 펄스폭변조기(80)의 출력단에 나타난 펄스폭변조신호(S2)는 모타의 위상에 따라 달라져서 모타에 인가된다.If the sampling is not performed on the first 9-bit data of the data counter 50 as shown in FIG. 8 (d), the output signal of the decoder 60 becomes a low level to block the output signal of the pulse width modulator 80, The T 12 Q signal, which is a symmetry signal of the reference counter 13, is output through the output terminal of the pulse width modulator 80. Accordingly, the pulse width modulated signal S 2 shown at the output terminal of the pulse width modulator 80 is applied to the motor depending on the phase of the motor.

이상 상술한 바와같이 본 발명의 펄스폭변조기를 이용한 일반모타의 위상제어회로는 종래의 아날로그제어 방식에서 위상의 시정수를 결정하여 조는 콘덴서가 필요없이 상술한 펄스폭변조기로 전기능을 디지털화할 수 있으므로 하나의 힘으로 집적화할 수 있는 장점을 가질 뿐만 아니라 고도의 정밀도를 제공해 주는 효과를 기대할 수 있다.As described above, the general motor phase control circuit using the pulse width modulator of the present invention can digitize all functions with the pulse width modulator described above without the need for a capacitor to determine the time constant of the phase in the conventional analog control method. Therefore, it can be expected not only to have the advantage of integration in one force but also to provide a high degree of precision.

Claims (2)

펄스폭변조기를 이용하여 모타의 위상을 제어하는 디지털회로에 있어서,In a digital circuit for controlling the phase of the motor using a pulse width modulator, 수정발진자(11)에 의해 3.58MHz신호를 발진하는 3.58MHz 신호발생회로(12)와 이 발진신호를 인가하여 447KHz에서 30Hz까지 분주하여 각 회로에 공급하는 기준계수기(13)로 구성되는 기준신호발생기(10)와, 모타(4)의 위상센서(5)에서 검출한 위상신호를 인가하여 가변저항으로 출력펄스의 폭을 결정하는 단안정멀티바이브레이터(20)와 트래킹회로(30)에 의해 30Hz마다 클럭게이트신호와 샘플링신호를 발생하는 펄스발생회로(40)와,A reference signal generator consisting of a 3.58 MHz signal generator circuit 12 for oscillating a 3.58 MHz signal by the crystal oscillator 11 and a reference counter 13 for applying the oscillation signal and dividing it from 447 kHz to 30 Hz to supply to each circuit. (10) and every 30 Hz by the monostable multivibrator 20 and tracking circuit 30 which apply the phase signal detected by the phase sensor 5 of the motor 4 to determine the width of the output pulse with the variable resistor. A pulse generator circuit 40 for generating a clock gate signal and a sampling signal; 상기한 단안정멀티바이브레이터(20)의 출력되는 펄스신호를 기준신호발생기 (10)에서 출력되는 3.58MHz에 의해 동기되어 카운트하는 데이터계수기(50)와 상기한 펄스발생회로(40)의 출력펄스신호에 의해 카운트된 데이터를 출력하는 데이터계수기(50)의 13비트신호중 4비트신호와 단안정멀티바이브레이터(20)의 출력신호를 인가하여 펄스폭변조기(80)의 출력을 제어하는 디코더(60)와,The output pulse signal of the pulse counting circuit 40 and the data counter 50 which counts the pulse signal output from the monostable multivibrator 20 in synchronization with the 3.58 MHz output from the reference signal generator 10. Decoder 60 for controlling the output of the pulse width modulator 80 by applying the 4-bit signal of the 13-bit signal of the data counter 50 and the output signal of the monostable multivibrator 20 to output the data counted by , 상기한 데이터계수기(50)의 출력되는 9비트신호를 펄스발생회로(40)에 의해 저장하는 디지탈 메모리(70)와, 상기한 디지탈 메모리(70)의 출력신호와 기준계수기(13)의 출력신호를 비교하여 디지탈메모리(70)의 저장된 데이터에 대응하는 위상차만큼 펄스폭을 조절하여 출력하는 펄스폭변조기(80)를 포함하여 이루어진 것을 특징으로하는 펄스폭 변조기를 이용한 일반모타의 디지탈 위상제어방식.A digital memory 70 for storing the 9-bit signal output from the data counter 50 by the pulse generating circuit 40, an output signal of the digital memory 70, and an output signal of the reference counter 13; And a pulse width modulator (80) for adjusting and outputting the pulse width by a phase difference corresponding to the stored data of the digital memory (70). 제1항에 있어서, 펄스폭변조기(80)는 디지탈 메모리(70)의 9비트데이터와 기준계수기(13)의 9비트데이터가 일치할때 신호레벨이 배타적으로 논리합동작을 하는 낸드게이트군(NM3)과 오아게이트(G1)를 연결하고, 상기 두 입력신호레벨이 서로 다를 때 발생하는 에러가 출력펄스에 영향이 미치지 않도록 에러제거용 플립플롭 (F2,F3)을 2단으로 연결하며, 기준계수기(13)의 가장 낮게 분주된 신호와 상기한 플립플롭(F3)의 출력신호가 디코더(60)의 출력신호에 의해 제어되어 출력되도록 한 낸드게이트(G3,G4)를 연결하고, 이 두 낸드게이트(G3,G4)의 출력신호는 논리곱동작을 하는 논리게이트(G5)를 통해 출력되도록 연결한 것을 특징으로 하는 펄스폭변조기를 이용한 일반모타의 디지탈 위상제어방식.The NAND gate group NM according to claim 1, wherein the pulse width modulator 80 performs an exclusive OR operation when the signal level is exclusively logic operation when the 9-bit data of the digital memory 70 and the 9-bit data of the reference counter 13 match. 3 ) and OA gate (G 1 ) are connected, and the error elimination flip-flops (F 2 , F 3 ) are connected in two stages so that errors occurring when the two input signal levels are different do not affect the output pulse. And the NAND gates G 3 and G 4 in which the lowest divided signal of the reference counter 13 and the output signal of the flip-flop F 3 are controlled and output by the output signal of the decoder 60. Digital phase control of a general motor using a pulse width modulator, wherein the output signals of the two NAND gates G 3 and G 4 are connected to be output through a logic gate G 5 performing an AND operation. system.
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