Claims (21)
빽 바이어스 전압이 공급되는 기체 게이트를 가진 절연게이트 전계효과 트랜지스터를 포함하고, 그 동작이 제어신호에 의해서 제어되는 제1회로와, 상기 빽 바이어스 전압을 발생하는 빽 바이어스 발생회로와, 상기 빽 바이어스 발생회로는 그 동작이 상기 제어신호에 따라서, 제어되는 것에 의해서 그 전압 출력 능력이 상기 제1회로의 동작상태에 동기해서 변화되는 반도체 집적 회로 장치.A first circuit having an insulated gate field effect transistor having a gas gate supplied with a back bias voltage, the operation of which is controlled by a control signal, a back bias generation circuit for generating the back bias voltage, and the back bias generation The circuit is a semiconductor integrated circuit device in which the operation of the circuit is controlled according to the control signal so that the voltage output capability thereof is changed in synchronization with the operation state of the first circuit.
특허청구의 범위 제1항의 반도체 집적회로 장치에 있어서, 상기 빽 바이어스 발생회로는 , 캐파시터와 다수개의 정류소자로 구성되여, 주기적인 펄스신호를 받는 제1정류회로와, 캐파시터와 다수개의 정류소자로 구성된 제2정류회로 및 상기 제어신호에 따라서, 상기 제2정류회로로 공급되는 펄스신호를 제어하는 제어회로로 된다.In the semiconductor integrated circuit device of claim 1, the back bias generation circuit is composed of a capacitor and a plurality of rectifier elements, and includes a first rectifier circuit receiving periodic pulse signals, a capacitor and a plurality of rectifier elements. A control circuit for controlling the pulse signal supplied to the second rectifying circuit in accordance with the configured second rectifying circuit and the control signal.
특허청구의 범위 제2항의 반도체 집적회로 장치에 있어서, 상기 제2정류회로로 공급되는 펄스신호는, 상기 제어신호가 상기 제1회로를 비동작상태로 하는 레벨로 되어 있을때, 상기 제2정류회로의 상기 캐파시터를 푸리 챠아지 상태로 시키는 레벨로 된다.In the semiconductor integrated circuit device of claim 2, the pulse signal supplied to the second rectifying circuit is the second rectifying circuit when the control signal is at a level at which the first circuit is in an inoperative state. It becomes the level which makes the said capacitor of put into a Fourier charge state.
특허청구의 범위 제2의 반도체 집적회로 장치에 있어서, 상기 빽 바이어스 발생회로는, 사이 제1정류회로에 공급되여야할 펄스신호를 발생하느 제1발진회로와, 상기 제어회로에서 출력되는 동작 제어신호에 응답해서 그 동작이 제어되고, 동작상태에 있어서, 상기 제2정류회로에 공급되어야 할 펄스 신호를 발생하는 제2발진회로로 된다.In the second semiconductor integrated circuit device, the back bias generation circuit includes a first oscillation circuit for generating a pulse signal to be supplied to a first rectifying circuit and an operation control output from the control circuit. In response to the signal, its operation is controlled, and in the operating state, the second oscillation circuit generates a pulse signal to be supplied to the second rectifier circuit.
특허청구의 범위 제4의 반도체 집적회로 장치에 있어서, 상기 제2발진회로는, 상기 제어 신호에 따라서, 그에 있어서의 귀환 루우프(feed-back loop)가 형성되는 링 발진회로로 된다.In the fourth semiconductor integrated circuit device, the second oscillation circuit is a ring oscillation circuit in which a feedback loop therein is formed in accordance with the control signal.
특허청구의 범위 제4항의 반도체 집적회로 장치는 , 또, 상기 빽 바이어스 전압의 레벨을 검출하는 레벨 검출회로로 되며, 상기 제어회로는, 상기 제어 신호에 따라서, 상기 제1회로가 동작상태로 되어 있는 기간 및 상기 검출신호가 출력되여 있는 기간의 사이에, 상기 제2발진회로를 동작상태로 하기 위한 상기 동작제어 신호를 출력한다.The semiconductor integrated circuit device of claim 4 further comprises a level detecting circuit for detecting the level of the back bias voltage, wherein the control circuit is configured to operate the first circuit in accordance with the control signal. The operation control signal for putting the second oscillation circuit into an operation state between the period of time in which the signal is detected and the period in which the detection signal is output.
특허청구의 범위 제6항의 반도체 집적회로 장치에 있어서, 상기 레벨 검출회로는, 상기 빽 바이어스 전압을 받는 것에 의해서, 상기 빽 바이어스 전압에 대해 레벨 쉬프트된 출력전압을 출력하는 레벨 쉬프트 회로와 상기 레벨 쉬프트 회로의 출력을 받는 레벨 판정회로로 된다.In the semiconductor integrated circuit device of claim 6, the level detecting circuit includes a level shift circuit and a level shift outputting an output voltage level shifted with respect to the back bias voltage by receiving the back bias voltage. It becomes a level judgment circuit which receives the output of a circuit.
특허청구의 범위 제7항의 반도체 집적회로 장치에 있어서, 상기 레벨쉬프트 회로는, 가각 다이오드 접속된 절연 게이트 전계효과 트랜지스터로 되고, 서로가 직열 접속된 레벨쉬프트 소자와 상기 레벨 쉬프트 소자에 바이어스 전류를 부여하는 바이어스 소자로 된다.In the semiconductor integrated circuit device of claim 7, the level shift circuit is an insulated gate field effect transistor connected to each diode, and a bias current is applied to the level shift element and the level shift element that are directly connected to each other. To be a bias element.
특허청구의 범위 제8항의 반도체 집적회로 장치에 있어서, 상기 레벨 판정회로는, 히스테리지이스(hysteresis)회로로 된다.In the semiconductor integrated circuit device of claim 8, the level determining circuit is a hysteresis circuit.
특허청구의 범위 제4항의 반도체 집적회로 장치에 있어서, 상기 제1발진회로의 발진주파수는, 상기 제2발진회로의 그것보다도 낮게 되어있다.In the semiconductor integrated circuit device of claim 4, the oscillation frequency of the first oscillation circuit is lower than that of the second oscillation circuit.
특허청구의 범위 제4항의 반도체 집적회로 장치에 있어서, 상기 제1회로는, 그 동작이 상기 제어신호에 의해서 제어되는 메모리로 된다.In the semiconductor integrated circuit device according to claim 4, the first circuit is a memory whose operation is controlled by the control signal.
특허청구의 범위 제11항의 반도체 집적회로 장치에 있어서, 상기 메모리는, 다이나믹 형 랜덤 액세스 메모리로 되고, 상기 제어신호는, 적어도 칩 선택신호로 된다.In the semiconductor integrated circuit device according to claim 11, the memory is a dynamic random access memory, and the control signal is at least a chip select signal.
특허청구의 버위 제12항의 반도체 집적회로 장치에 있어서, 상기 다이나믹형 랜덤 액세스 메모리는, 상기 칩 선택 신호에 의해서, 결정되는 칩 선택시오 재새 제어신호에 의해서 결정되는 재생동작시에 동작 상태로 되고, 상기 제어회로는 상기 칩 선택신호와 상기 재생제어신호에 따라서, 상기 다이나믹형 랜덤 액세스 메모리가 동작사애로 되면, 동기해서 상기 제2발진회로를 동작상태로 하기 위한 상기 동작 제어 신호를 출력한다.In the semiconductor integrated circuit device according to claim 12, the dynamic random access memory is brought into an operating state during a reproducing operation determined by a chip select signal and a new control signal determined by the chip select signal, The control circuit outputs the operation control signal for synchronously setting the second oscillation circuit when the dynamic random access memory is in operation according to the chip select signal and the reproduction control signal.
특허청구의 범위 제13항의 반도체 집적회로 장치는 또, 상기 빽 바이어스 전압의 레벨을 검출하는 레벨검출 회로로 되고, 상기 제어회로는, 상기 칩 선택신호와, 상기 재새 제어신호에 따라서, 상기 다이나믹 형 랜덤 액세스 메모리가 동작상태로 되어 있는 기간 및 상기 레벨 검출회로로부터 검출신호가 출력되여 있는 기간의 사이에, 상기 제2발진 회로를 동작상태로 하기 위한 상기 동작 제어신호를 출력한다.The semiconductor integrated circuit device of claim 13 further comprises a level detection circuit for detecting the level of the back bias voltage, wherein the control circuit is configured to be the dynamic type according to the chip select signal and the renewal control signal. The operation control signal for operating the second oscillation circuit is output between the period during which the random access memory is in the operating state and the period during which the detection signal is output from the level detection circuit.
특허청구의 범위 제2항의 반도체 집적회로 장치에 있어서, 상기 빽 바이어스 발생회로는, 상기 제1, 제2정류회로, 상기 제어회로 및 상기 제1 및 제2정류회로로 공급되어야 할 펄스신호를 형성하는 공통의 발진회로로 되고, 상기 제어회로는, 상기 제1회로가 비동작 상태로 되여 있을 때에 상기 제2정류회로의 동작을 금지하는 게이트회로를 포함하고 있다.In the semiconductor integrated circuit device of claim 2, the back bias generating circuit forms a pulse signal to be supplied to the first, second rectifying circuit, the control circuit, and the first and second rectifying circuit. And a common oscillation circuit, wherein the control circuit includes a gate circuit for prohibiting the operation of the second rectifying circuit when the first circuit is in an inoperative state.
특허청구의 범위 제15항의 반도체 집적회로 장치에 있어서, 상기 게이트 회로는, 상기 발진회로의 출력단자와, 상기 제2정류회로의 입력단자와의 사이에 마련되여 있고, 그 동작이 상기 제어신호에 의해서 제어된다.In the semiconductor integrated circuit device according to claim 15, the gate circuit is provided between an output terminal of the oscillation circuit and an input terminal of the second rectifier circuit, and the operation is applied to the control signal. Controlled by
특허청구의 범위 제15항의 반도체 집적회로 장치는 또 상기 빽 바이어스 전압의 레벨을 검출하는 레벨 검출회로로 되고, 상기 게이트 회로는, 상기 제1회로가 비동작 상태로 되어 있을때, 상기 레벨 검출회로로부터 검출신호가 출력되어 있지 않을때 상기 제2정류회로의 동작을 금지한다.The semiconductor integrated circuit device according to claim 15 is also a level detecting circuit for detecting the level of the back bias voltage, and the gate circuit is separated from the level detecting circuit when the first circuit is in an inoperative state. When the detection signal is not output, the operation of the second rectifier circuit is prohibited.
특허청구의 범위 제17항의 반도체 집적회로 장치에 있어서, 상기 레벨 검출회로는, 상기 빽 바이어스 전압을 받음으로서, 성기 빽 바이어스 전압에 대해 레벨 쉬프트 된 출력전압을 출력하는 레벨 쉬프트 회로와 상기 레벨 쉬프트 회로의 출력을 받는 레벨 판정회로으로 된다.17. The semiconductor integrated circuit device of claim 17, wherein the level detecting circuit receives the back bias voltage and outputs a level shifted output voltage with respect to the genital back bias voltage and the level shift circuit. The level judgment circuit receives the output of.
특허청구의 범위 제18항의 반도체 집적회로 장치에 있어서, 상기 레벨쉬프트 회로는, 각각 다이오드 접속된 절연게이트 전계효과 트랜지스터로 되고, 또한 서로가 직열 접속된 레벨 쉬프트 소자와 상기 레벨 쉬프트 소자에 바이어스 전류를 부여하는 소자으로 된다.In the semiconductor integrated circuit device according to claim 18, the level shift circuit is each a diode-connected insulated gate field effect transistor, and a bias current is applied to the level shift element and the level shift element in series connection with each other. It becomes an element to provide.
특허청구의 범위 제1항의 반도체 집적회로 장치에 있어서, 상기 빽 바이어스 발생회로는, 주기적인 펄스신호의 제1레벨에 응답해서 푸리챠아지되고, 또한 상기 펄스신호의 제2레벨에 응답해서 상기 기체 게이트로 공급하여야 할 바이어스 전위를 제1노오드에 부여하는 제1캐파시터, 상기 제1노오드에 결합되고, 상기 제1캐파시터에 대한 푸리 챠아지 펄스를 형성하는 제1스위치 회로, 상기 제1노오드와, 상기 기체 게이트와의 사이에 마련되여, 상기 제1스위치 회로에 대해 실질적인 상보적으로 스위치 동작되는 제2스위치 회로 및 상기 제어신호에 응답되여 상기 제1회로가 동작 상태로 되였을때에, 상기 제1캐파시터의 푸리 챠아지 레벨을 증대시키는 제2캐파시터로 된다.In the semiconductor integrated circuit device according to claim 1, the back bias generation circuit is precharged in response to the first level of the periodic pulse signal and further in response to the second level of the pulse signal. A first capacitor providing a bias potential to be supplied to a gate to a first node, a first switch circuit coupled to the first node, and forming a Fourier charge pulse for the first capacitor, the first capacitor A second switch circuit provided between the first node and the gas gate, the second switch circuit being substantially complementary to the first switch circuit and the control signal in response to the control signal. At this time, the second capacitor increases the Fourier charge level of the first capacitor.
다음 사항을 포함하는 반도체 집적회로 장치 빽 바이어스 전압이 공급되는 기체 게이트를 가진 절연게이트 전계효과 트랜지스터를 포함하는 제1회로와, 펄스 신호를 받음으로서 상기 빽 바이어스 전압을 발생하는 빽 바이어스 발생회로와, 레벨 판정회로, 상기 레벨 판정회로의 입력단자와 상기 기체게이트와의 사이에 마련되고, 상기 빽 바이어스 전압에 대해서 소정의 레벨만큼 레벨 쉬프트된 전압을 상기 레벨 판정회로의 입력에 공급하는 레벨쉬프트 회로 및 상기 레벨 쉬프트 회로를 위한 바이어스 전류를 형성하는 바이어스 소자로 되는 레벨 검출회로, 그리고 상기 레벨 판정회로의 출력에 응답해서 상기 빽 바이어스 발생회로에 공급되여야 할 상기 펄스 신호를 제어하는 게이트 회로으로 된다.A first circuit including an insulated gate field effect transistor having a gas gate to which a back bias voltage is supplied, a back bias generation circuit for generating the back bias voltage by receiving a pulse signal; A level shift circuit provided between a level determining circuit, an input terminal of the level determining circuit and the gas gate, and supplying a voltage shifted by a predetermined level with respect to the back bias voltage to an input of the level determining circuit; A level detection circuit serving as a bias element for forming a bias current for the level shift circuit, and a gate circuit for controlling the pulse signal to be supplied to the back bias generation circuit in response to an output of the level determining circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.