KR860001069B1 - Time sharing access control method of common ram in multiprocessor system - Google Patents

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Abstract

A time sharing access control method for a common RAM prevents signal conflict at the data bus while communicating with different systems. One period of the pulse posseses n control pulses (n is a number of CPUs connected in this system) which are provided to each CPU sequentially. While one control pulse is provided to one CPU, other accesses of different CPUs are prohibited so that simultaneous read or write functions with a number of CPUs in the common RAM are not possible.

Description

다중 중앙제어장치 시스템의 공유 RAM의 시분할 ACCESS 제어방법Time Division ACCESS Control Method for Shared RAM in Multiple Central Control System

제1a도, 제1b도는 본 발명에 의한 공유 RAM 제어원리를 도시한 도면.1A and 1B illustrate a shared RAM control principle according to the present invention.

제2도는 본 발명을 적용한 일실시예의 개략 구성도.2 is a schematic configuration diagram of an embodiment to which the present invention is applied.

제3도는 제2도의 상세회로도.3 is a detailed circuit diagram of FIG.

제4도는 제3도의 공유 RAM의 ACCESS 제어신호 파형도.4 is an ACCESS control signal waveform diagram of a shared RAM of FIG.

본 발명은 다중 중앙제어장치(CPU) 시스템의 제어방법에 관한 것이며 특히 각각의 CPU들 사이의 정보 교환을 공유 RAM을 통하여 이루도록 하되 공유 RAM의 ACCESS를 시분할 제어방식으로 하여 사용 데이타 버스(DATABUS)에서의 신호의 충돌(Conflict)을 방지하도록 한 다중 CPU 시스템의 공유 RAM의 시분할 ACCESS 제어방법에 관한 것이다.The present invention relates to a control method of a multiple CPU (CPU) system. In particular, the information exchange between each CPU is performed through a shared RAM, but the ACCESS of the shared RAM is used as a time division control method. The present invention relates to a time division access control method of shared RAM of a multi-CPU system to prevent a collision of signals.

종래 하나의 CPU를 갖는 시스템을 또 다른 하나의 CPU를 갖는 시스템들과 연결하여 하나의 시스템을 구성하거나 서로 버스 제어방식이 다른 다수개의 CPU로서 하나의 시스템을 구성할 때에는 통상 공유(共有)되는 RAM 장치의 제어방법이 큰 문제점으로 지목되어 왔다. 즉 공유 RAM에 연결된 데이타버스에 각각의 CPU에서의 제어신호가 동시에 실리는 경우에는 데이타 버스내에서 충돌이 발생될 뿐 아니라 RAM 기억 DATA가 손실되거나 RAM의 기능마비를 초래하게 된다는 단점이 존재하게 된다.In the past, when a system having one CPU is connected to systems having another CPU to configure one system or when configuring a system as a plurality of CPUs having different bus control methods, a shared RAM is commonly used. The control method of the device has been pointed out as a big problem. In other words, when control signals from each CPU are simultaneously loaded on the data bus connected to the shared RAM, not only a collision occurs in the data bus but also a RAM memory DATA is lost or a RAM malfunction occurs. .

본 발명의 목적은 같은 종류의 CPU들이나 다른 종류의 CPU들로서 다중 CPU 시스템을 구성할 때 Address 및 Bus 처리방식의 차이로 인해 발생하는 버스내의 충돌을 방지하며 동시에 극히 간단한 구성을 공유 RAM이 장치된 CPU에 구성하여 다수의 CPU들 사이에 정보를 교환할 수 있도록 하는 공유 RAM의 시분할 ACCESS 제어방법을 제공하는 것이다.An object of the present invention is to prevent collisions in the bus caused by differences in address and bus processing methods when configuring a multi-CPU system with the same type of CPUs or different types of CPUs, and at the same time, a CPU equipped with a shared RAM having an extremely simple configuration. It is to provide a time-sharing ACCESS control method of shared RAM that can be configured to exchange information between multiple CPUs.

본 발명에 의한 공유 RAM의 시분할 ACCESS 제어방식은 다수개의 CPU부분들로서 구성되는 다중 CPU 시스템인 경우 하나의 펄스 주기 동안 다수개의 CPU 부분에 각각 공급될 수 있는 다수개의 제어펄스들을 포함시켜 이러한 제어펄스들을 다수개의 CPU에 순차적으로 인가되도록 하되 하나의 제어펄스가 하나의 CPU에 인가되는 제어펄스 기간 동안에는 그외의 CPU의 ACCESS를 금지하도록 하는 것이다.The time-sharing ACCESS control method of the shared RAM according to the present invention includes a plurality of control pulses that can be supplied to a plurality of CPU parts during one pulse period in case of a multiple CPU system configured as a plurality of CPU parts. It is to be applied to a plurality of CPUs sequentially, but to prohibit ACCESS of other CPUs during a control pulse period in which one control pulse is applied to one CPU.

이렇게 하므로서 다수의 CPU가 동시에 공유 RAM을 해독 또는 기록할 수 없게 하여 데이타 버스내의 신호충돌을 방지하도록 한 것이다.This prevents multiple CPUs from simultaneously reading or writing shared RAM to prevent signal conflicts in the data bus.

본 발명의 또 다른 장점 및 특징을 첨부된 도면을 참조하면서 이하에서 더욱 상세히 설명하겠다.Further advantages and features of the present invention will be described in more detail below with reference to the accompanying drawings.

제1a도에서는 다수의 CPU들(1,2,3,4,5)을 버스 선택장치(6)에 연결하고 타이밍 제어장치(7)를 버스 선택장치(6)에 연결함과 동시에 공유 RAM(8)을 버스 선택장치(6)에 연결한 것이 도시되어 있다. 즉 CPU들(1-5)을 시분할 방식으로 타이밍 제어회로(7)로 선택제어하여 공유 RAM(8)에 연결시키는 것이다. 이것은 제1b도에서의 펄스파형에서와 같이 소정펄스주기(T)내에는 각 CPU에 대한 ACCESS 제어펄스들이 포함된다.In FIG. 1A, a plurality of CPUs 1, 2, 3, 4, and 5 are connected to a bus selector 6, and a timing controller 7 is connected to a bus selector 6, and a shared RAM ( 8) is shown connecting bus selector 6. That is, the CPUs 1-5 are selectively controlled by the timing control circuit 7 in a time division manner and connected to the shared RAM 8. This includes ACCESS control pulses for each CPU within a predetermined pulse period T, as in the pulse waveform in FIG.

이때 ACCESS 제어펄스의 주기들(t1-t5)은 상호 같다. 또한 ACCESS 제어펄스의 주기는 각 CPU가 공유 RAM을 ACCESS하는 시간이 된다.At this time, the cycles t 1- t 5 of the ACCESS control pulses are the same. In addition, the cycle of the ACCESS control pulse is the time for each CPU to access the shared RAM.

그러므로, 이러한 ACCESS 제어펄스에 의하여 CPU(1-5) 완전히 분리된 CPU 부이고, CPU, 부(#2, #3)는 어드레스 버스와 데이타 버스를 공통으로 사용하는 다중 버스 시스템이다. 즉 주 CPU 부(#1)에는 각 CPU 부(#2, #3)의 공유 RAM의 ACCESS 제어를 시분할 제어하기 위한 타이밍 펄스를 발생하도록 타이밍 펄스 제어회로(55)와 입출력 펄스를 제어하는 플립플롭(54)가 설치되어 CPU 부(#1)을 포함한 다수의 CPU의 공유 RAM ACCESS 가능시간을 균등하게 시분할로 분배하여 버스에서 충돌 없이 원활한 공유 RAM ACCESS가 성취되도록 한다.Therefore, the CPU 1-5 are completely separate CPU units by this ACCESS control pulse, and the CPUs (# 2, # 3) are a multi-bus system using the address bus and the data bus in common. That is, the main CPU unit # 1 flip-flops that control the timing pulse control circuit 55 and the input / output pulses to generate timing pulses for time-division control of the ACCESS control of the shared RAMs of the CPU units # 2 and # 3. 54 is provided to equally time-divided the shared RAM ACCESS possible times of a plurality of CPUs including the CPU section # 1 so that a smooth shared RAM ACCESS is achieved without collisions on the bus.

제3도에서는 제2도의 상세회로도가 도시되어 있다. 우선 전원이 시스템에 공급되면 전력온리세(8)의 신호에 의하여 스트로브 및 리세용 플립플롭(32-34)의 출력(11)을 논리 "1"이 되도록 하고 출력(10)은 논리 "0"으로 하며, 3상 버퍼게이트(41-43)의 출력(

Figure kpo00002
)을 모두 논리 "1"로 하고, 주 eCPU부(#1)용 3상 버퍼제어용 신호인 인버터(40)의 출력들은 순차적으로 공유 RAM을 ACCESS하게 되는 것이다.In FIG. 3, the detailed circuit diagram of FIG. 2 is shown. First, when power is supplied to the system, the output 11 of the strobe and reset flip-flop 32-34 becomes a logic " 1 " according to the signal of the power ONLY 8, and the output 10 is a logic " 0 ". The output of the three-phase buffer gate 41-43
Figure kpo00002
) Are all logic " 1 ", and the outputs of the inverter 40, which is a three-phase buffer control signal for the main eCPU unit # 1, sequentially access the shared RAM.

제2도에서는 본 발명을 실시한 일실시예의 개략샤시도가 도시되어 있다. 여기에서는 스트로브 및 리세신호용 플립플롭(54)과 타이밍 제어장치(55)로서 구성되는 시분할 타이밍 발생 및 제어회로와 다수의 CPU부(#1, #2, ‥#N)들의 공유 RAM을 ACCESS할 때 신호의 버퍼작용을 하는 3상버퍼(30,31,38,47,49) 및 3상랫치(48)와 공유 RAM(39) 그리고 이들 장치들을 연결하는 어드레스 및 데이타버스들로 구성된다. 또한 여기에서는 3개의 CPU부(#1, #2, #3)로 구성되는 다중 CPU 시스템에서 CPU부(#1)가 K 바이트의 공유 RAM과 ACCESS 제어장치를 호함하는 주 CPU로서 구성하였을 때의 예이다. 물론 다른 CPU(#2, #3)들 중 하나를 주 CPU부로서 구성하여도 마찬가지 구성이 된다.2 shows a schematic chassis diagram of one embodiment of the invention. Here, when the time division timing generation and control circuit constituted as the strobe and reset signal flip-flop 54 and the timing controller 55 and the shared RAM of the plurality of CPU units # 1, # 2, ... # N are used. It consists of three-phase buffers 30, 31, 38, 47, 49, and three-phase latches 48, a shared RAM 39, and address and data buses connecting these devices. In addition, in this case, in a multi-CPU system composed of three CPU units (# 1, # 2, # 3), the CPU unit (# 1) is configured as a main CPU that calls K bytes of shared RAM and the ACCESS controller. Yes. Of course, even if one of the other CPUs # 2 and # 3 is comprised as a main CPU part, it will become the same structure.

주 CPU부(#1)는 어드레스 버스와 데이타버스가(

Figure kpo00003
)을 논리 "0"으로 하여, 주 CPU부(#1)의 공유 RAM ACCESS만을 허용하여 최초의 공유 RAM 내용의 소거등과 같은 준비작동을 수행시킨다. CPU부(#2, #3)용 어드레스버스와 데이타버스용 버퍼를 3상으로 하여 전체 CPU부가 정상 동작 준비완료될 때까지 CPU부(#2, #3)가 공유 RAM을 ACCESS하는 것을 방지한다. 다음에 모든 CPU부가 작동에 필요한 동작을 수행완료하여 공유 RAM 전송준비가 완료되면, 주 CPU부(#1)는
Figure kpo00004
신호를 논리 "0"으로 하여 논리 "0"의 WR1 신호와 함께 OR 게이트(32)에 공급하므로서 신호들(
Figure kpo00005
)이 제4도와 같은 파형이 되어 순차적으로 CPU부(#1-#3)가 공유 RAM을 순차 ACCESS하도록 한다.The main CPU unit # 1 has an address bus and a data bus (
Figure kpo00003
) Is set to logic "0" to allow only shared RAM ACCESS of the main CPU unit # 1 to perform preparatory operations such as erasing the contents of the first shared RAM. The address bus for the CPU units # 2 and # 3 and the buffer for the data bus are three-phase to prevent the CPU units # 2 and # 3 from accessing the shared RAM until the entire CPU unit is ready for normal operation. . Next, when all CPU units have performed the operations required for operation and the shared RAM transfer preparation is completed, the main CPU unit # 1
Figure kpo00004
By setting the signal to logic " 0 " and supplying it to the OR gate 32 with the WR1 signal of logic " 0 "
Figure kpo00005
) Becomes a waveform as shown in FIG. 4 so that the CPU units # 1- # 3 sequentially access the shared RAM.

또한 3상버퍼(47, 49)를 통하여 CPU부(#2, #3)에 전달되는 신호(CLK2, CLK3)는 각각의 CPU에 가로채기를 하도록 하여 각각의 CPU이 가로채기 처리 과정에서 공유 RAM으로의 데이타 해독/기록 작동을 수행하도록 한다.In addition, the signals CLK 2 and CLK 3 transmitted to the CPU units # 2 and # 3 through the three-phase buffers 47 and 49 are intercepted to the respective CPUs so that the respective CPUs intercept each other. Allows data decryption / write operations to shared RAM.

또한 신호(ENB2, ENB)는 각 CPU부(#2, #3)에 인가되어 공유 RAM의 ACCESS 가동/비가동 상태를 표시하는 플랙신호로서 사용된다. 또한 이 신호와 신호(

Figure kpo00006
)는 NAND 게이트(46)로 구성된 회로에 인가되어서 CPU부(#2, #3)에서의 각각 공유 RAM ACCESS 허용시간내에 3상랫치(48)로 입력되는 어드레스 신호 랫치 제어신호로 사용되는 NAND 게이트(46)의 출력신호(20)를 발생하는데 사용된다.In addition, the signals ENB 2 and ENB are applied to each of the CPU units # 2 and # 3 and used as a flag signal for indicating the ACCESS on / off state of the shared RAM. This signal and the signal (
Figure kpo00006
NAND gate is applied to a circuit composed of NAND gates 46 and used as an address signal latch control signal input to the three-phase latch 48 within the shared RAM ACCESS allowable time in the CPU units # 2 and # 3, respectively. It is used to generate the output signal 20 of 46.

주 CPU(#1)가 공유 RAM을 ACCESS할 때에는, 출력신호(

Figure kpo00007
)와 공유 RAM 선택신호(
Figure kpo00008
)에 의하여 3상 버퍼(30-31)가 개방되도록 한다.When the main CPU # 1 accesses the shared RAM, the output signal (
Figure kpo00007
) And shared RAM select signal (
Figure kpo00008
By the three-phase buffer (30-31).

또한 각 CPU부의 해독 및 기록신호들(

Figure kpo00009
)은 각각 3상 버퍼의 방향선택과 공유 RAM의 신호(RD, WR)로서 작동하는 효과가 있다.Also, the decoding and writing signals of each CPU unit (
Figure kpo00009
) Has the effect of acting as the direction selection of the three-phase buffer and the signals RD and WR of the shared RAM, respectively.

제2도 및 제3도에서는 3개의 CPU부(#1, #2, #3)로 구성된 다중 CPU 시스템의 실시예로서 설명하였으나 더 이상의 CPU부들이 개까지 증설이 가능한 것이다.2 and 3 illustrate an embodiment of a multi-CPU system composed of three CPU units # 1, # 2, and # 3, but more CPU units can be added.

이상에서 설명된 바와 같이, 본 발명에 의하면 다중 CPU 시스템에 있어서 공유 을 원활하게 각각의 CPU 사이의 신호충돌 없이 사용할 수 있는 것이다.As described above, according to the present invention, sharing can be smoothly used in a multi-CPU system without signal collision between each CPU.

Claims (1)

다수의 CPU부를 포함하며 공유 RAM을 갖는 다중 CPU 시스템에 있어서, 시분할 타이밍 제어회로(55)와 3상 버퍼 및 랫치(30, 38, 47, 48, 49)로서 각 CPU부의 공유 RAM ACCESS가 시분할 펄스로 순차 ACCESS 되도록 한 것을 특징으로 하는 공유 RAM ACCESS 제어방법.In a multi-CPU system including a plurality of CPU units and having a shared RAM, the time-sharing timing control circuit 55, the three-phase buffers and the latches 30, 38, 47, 48, and 49 are shared RAM ACCESS time-division pulses. Shared RAM ACCESS control method characterized in that to enable the sequential ACCESS.
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