KR860000023B1 - Bridge rectifying circuit and it's manufactur methode by use of mosfet in mos i.c. - Google Patents
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Abstract
Description
제1도는 종래의 다이오우드를 이용한 브리지형 정류회로도.1 is a bridge type rectification circuit diagram using a conventional diode.
제2도는 제1도의 브리지형 정류회로의 입,출력 파형도.2 is an input and output waveform diagram of the bridge rectifier circuit of FIG.
제3(a)도-제3(h)도는 본 발명에 따라 집적회로내에 구성한 모오스 전계효과 트랜지스터를 사용한 브리지형 정류회로의 제조공정의 수직단면도.3 (a) to 3 (h) are vertical cross-sectional views of a manufacturing process of a bridge rectifier circuit using a MOS field effect transistor constructed in an integrated circuit according to the present invention.
제4도는 제3도의 구체화된 회로도.4 is an embodied circuit diagram of FIG.
본 발명은 모오스 전계효과 트랜지스터와 다이오우드를 사용한 브리지형 정류회로의 제조방법 및 브리지형 정류회로에 관한 것으로 특히 모오스 집적회로 내에 모오스 전계효과 트랜지스터와 다이오우드로 구성한 브리지형 정류회로의 제조방법 및 브리지형 정류회로에 관한 것이다.The present invention relates to a method for manufacturing a bridge type rectifier circuit using a MOS field effect transistor and a diode, and a bridge type rectifier circuit. In particular, a method for manufacturing a bridge type rectifier circuit comprising a MOS field effect transistor and a diode in a MOS integrated circuit and a bridge type rectifier. It is about a circuit.
종래의 교류 입력에서 직류출력을 얻기 위한 정류회로로서는 개별소자인 다이오우드를 이용하여 반파 또는 전파정류를 하여 집적회로와는 별도로 만들어 사용하여 왔다.Conventional rectifying circuits for ac direct current output from ac inputs have been used separately from integrated circuits by half-wave or full-wave rectification using diodes, which are individual devices.
제1도는 종래의 개별소자인 다이오우드를 사용하여 브리지형태로 구성한 전파정류 회로도이다.1 is a full-wave rectification circuit diagram constructed in the form of a bridge using a diode, which is a conventional discrete element.
도면중 D1-D4는 정류용 다이오우드이며, 1,2는 교류입력단자, 3,4는 정류된 맥류의 출력단자이다.In the figure, D 1 -D 4 is a rectifying diode, 1,2 is an AC input terminal, 3,4 is an output terminal of the rectified pulse flow.
제2(a)도 및 제2(b)도는 제1도의 브리지형 정류회로의 교류입력과 정류된 맥류출력의 파형도로서 제2(a)도는 제1도의 교류 입력단자 1,2에 입력되는 교류입력이며 제2(b)도는 제1도의 출력단자 3,4로 출력되는 전파정류된 파형도이다.2 (a) and 2 (b) are waveform diagrams of the AC input and rectified pulse current output of the bridge type rectifier circuit of FIG. 1, and FIG. 2 (a) is input to the
제2(a)도의 교류의 양의 전압이 제1도의 교류입력단자 1에 입력하면 다이오우드 D1과 다이오우드 D3가 도통이 되어 전류는 교류입력단자 1. 다이오우드 D1, 출력단자 3,4,에 걸리는 부하, 다이오우드 D3를 통해 교류입력단자 2로 전류가 흘러 출력단자 3에 양의 전압이 걸리게 되고, 제2(a)도의 교류의 음의 전압이 제1도의 교류 입력단자 1에 걸리면 교류입력단자 2는 양의 전압이 걸리게 되어 다이오우드 D2및 다이오우드 D4가 온이 되어 전류가 교유입력단자 2, 다이오우드 D2, 출력단자 3,4,에 걸리는 부하, 다이오우드 D4를 통해 교류입력단자 1로 전류가 흘러 상기와 마찬가지로 출력단자 3에 양의 전압이 걸리게 되므로 제2(b)도와 같은 전파정류된 맥류가 출력단자 3,4,에 나타나게된다.When the positive voltage of the alternating current of FIG. 2 (a) is inputted to the alternating
상기와 같은 제1도의 다이오우드 D1-D4를 사용하는 브리지형 정류회로 내에 집적회로화 하는 경우에 있어서는 많은 결점을 갖게된다. 즉, 실리콘웨이퍼를 출발물로 하여 제작한 집적회로에 있어서의 다이오우드는 다이오우드의 도통시의 임계전압(threshold voltage)에 의한 0.6-0.7볼트의 전압강하가 반드시 존재하며 도통시의 도통에 의한 온 저항(on resitance)과 함께 전력손실의 원인이 된다.There are many drawbacks in the case of integrated circuits in the bridge rectifier circuit using the diodes D 1 -D 4 of FIG. In other words, in the integrated circuit fabricated using the silicon wafer as a starting material, a voltage drop of 0.6-0.7 volts must exist due to the threshold voltage at the time of conduction of the diode and the on-resistance caused by the conduction at the time of conduction. (on resitance) together with the power loss.
따라서 제1도와 같은 4개의 다이오우드 D1-D4를 사용하는 전파정류 브리지형 정류회로는 교류입력 1주기에 대해 4개의 다이오우드가 도통되므로 상기 1개의 다이오우드에 의한 0.6-0.7 볼트의 전압강하와 도통시의 온저항에의한 전력손실의 4배의 전력손실에 의한 발열을 초래하며 상기 4개의 다이오우드를 사용하는 브리지형 정류회로를 내장하는 집적회로 칩(chip)에 있어서는 상기 발열로 인해 칩 내의 브리지형 정류회로 내장부분과 인접부분 및 원격한 지역의 온도차에 의한 각 부분간의 집적회로 구성 트랜지스터의 특성변화를 초래하여 안정된 집적회로로서의 동작을 기대할 수 없는 결점을 갖게되므로 상기 다이오우드 D1-D4를 사용하는 브리지형 정류회로를 집적회로 내에 내장시키는 것은 실효성이 없는 것으로 된다.Therefore, in the full-wave rectified bridge type rectifier circuit using four diodes D 1 -D 4 as shown in FIG. 1, four diodes are conducted for one cycle of the AC input, so the voltage drop and conduction of 0.6-0.7 volts by the one diode are conducted. In an integrated circuit chip in which a bridge-type rectifier circuit using the four diodes is incorporated, which causes heat generation by four times the power loss due to on-resistance of the time, the bridge in the chip is caused by the heat generation. The diodes D 1- D 4 cannot be expected because of the characteristics of the integrated circuit components of the integrated rectifier circuit, the characteristics of the integrated circuits of the respective parts due to the temperature difference between the adjacent parts and the remote areas. It is not practical to incorporate the bridge type rectifier circuit to be used in an integrated circuit.
따라서 본 발명의 목적은 모오스 전계효과 트랜지스터로 구성한 브리지형 정류회로를 제공하는데 있다.It is therefore an object of the present invention to provide a bridge rectifier circuit composed of MOS field effect transistors.
본 발명의 또 다른 목적은 모오스 전계효과 트랜지스터로 구성한 브리지형 정류회로를 제공하는데 있다.It is still another object of the present invention to provide a bridge rectifier circuit composed of MOS field effect transistors.
이하 본 발명을 첨부도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제3(a)도 -제3(h)도는 본 발명에 따른 모오스 전계효과 트랜지스터 사용브리지형 정류회로의 제조 공정도이다.3 (a) to 3 (h) are manufacturing process diagrams of a bridge type rectifier circuit using a MOS field effect transistor according to the present invention.
제3(a)도는 공지의 씨 모오스 트랜지스터 제작시 우물(well)을 확산시킨 후에 있어서의 수직단면도로서, 도면중 5는 저농도 N형 기판, 6은 sio2층, 7은 저농도 P형 불순물을 가지는 우물(well)층이다.FIG. 3 (a) is a vertical cross-sectional view after diffusing a well during fabrication of a well-known SeaMOS transistor, in which 5 has a low concentration N-type substrate, 6 has a sio 2 layer, and 7 has a low concentration P-type impurity Well layer.
제3(a)도는 출발물인 저농도 N형 불순물을 가지는 N형 기판상에 확산로 속에서 SiO2층을 형성시킨후 씨 모오스 집적회로 제조시에 n채널 모오스 트랜지스터를 제조하기 위한 우물(well) 확산을 위한 창(window)을 사진식각 방법에 의해 형성하기 위해 SiO2층을 에칭해내고 이온 가속기로 P형 불순물인 보론을 이은 주입한 후 확산로 속에서 고온가열을 하면 이온 주입된 P형 불순물이 확산되어 들어가므로서 우물(well)층 7이 형성되며 우물층 7상부에는 이온 주입된 P형 불순물을 확산로속에서 드라이브인(drive in)할때 새로운 SiO2층 6a가 형성된다.FIG. 3 (a) shows a well diffusion for forming an n-channel MOS transistor in the fabrication of a Si-MOS integrated circuit after forming a SiO 2 layer in a diffusion path on an N-type substrate having a low concentration N-type impurity as a starting material. Etching the SiO 2 layer to form a window for the photolithography method, followed by injection of boron, which is a P-type impurity, with an ion accelerator, followed by high temperature heating in the diffusion furnace, The well
그 후 저농도 P형 불순물을 가지는 우물층과 무저항 접점(ohmic contact)을 하기 위한 제3(b)도의 고농도 P형 불순물 확산층 8을 확산시키기 위하여 고농도 P형 불순물 확산층 8의 상부의 SiO2층 6a를 사진식각법에 의해 SiO2를 에칭해 낸 후 확산로 속에서 P형 불순뮬을 확산시키면 제3(b)도와 같이 고농도 P형 불순물층 8이 형성되며 이상부에는 상기 P형 불순물을 확산시키는 과정에서 성장되는 새로운 SiO2층 8a가 형성되어 제3(b)도와 같은 수직단면 구조를 가지게된다.Then, in order to diffuse the high concentration P-type
제3(c)도는 모오스 전계효과 트랜지스터의 소오스와 드레인 및 다이오우드의 캐소드 형성을 위하여 고농도 N형 불순물을 확산시킨후의 수직단면 구조를 나타낸 도면으로서 도면중 9는 모오스 전계효과 트랜지그터의 소오스가 되는 고농도 N형 불순물층, 10은 모오스 전계효과 트랜지스터의 드레인이되는 고농도 N형 불순물층이며, 9a 및 10a는 상기 고농도 n형 불순물층 9 및 10의 n형 불순물을 확산할시 성장되는 산화막인 SiO2층이며, 11은 다이오두는 캐소드 형성을 휘해 확산된 고농도 N형 불순물층이고, 11a는 상기 고농도 N형 불순물층 11을 확산할시 성장되는 산화막인 SiO2층이다.FIG. 3 (c) shows a vertical cross-sectional structure after diffusion of a high concentration of N-type impurities to form a source, drain, and diode of a MOS field source transistor, and FIG. 9 shows a source of a MOS field effect transistor. High concentration N-type impurity layer, 10 is a high concentration N-type impurity layer serving as a drain of the MOS field effect transistor, and 9a and 10a are SiO 2 which is an oxide film grown when the n-type impurities of the high concentration n-
제3(b)도와 같이 우물층 7의 무저항 접점용 고농도 P형 불순물층 8을 형성한후, 제3(c)도의 모오스 전계효과 트랜지스터의 소오스 및 드레인 형성을 위한 고농도 N형 불순물층 9,10 및 다이오우드의 캐소드 형성을 위한 고농도 N형 불순물층 11의 상부에 있는 제3(b)도의 SiO2층 6a를 사진식각법에 의해 에칭하여 내고 확산로에서 N형 불순물 분위기하에 확산시키면 제3(c)도와 같이 고농도 N형 불순물층 9,10 및 11이 확산되어 들어가고 그 상부에는 새로운 확산막인 SiO2층 9a, 10a 및 11a가 성장된다.After forming the high concentration P-
제3(d)도는 집점형성부분과 모오스 전계효과 트랜지스터의 게이트 형성부분의 산화막인 SiO2를 에칭해낸 경우의 수직단면 구조를 보인 것이다.FIG. 3 (d) shows a vertical cross-sectional structure in the case where SiO 2 , which is an oxide film of the focus forming portion and the gate forming portion of the MOS field transistor, is etched.
제3(c)도와 같이 모오스 전계효과 트랜지스터의 드레언과 소오스 및 다이오우드의 캐소드 형성을 위한 고농도 N 형 불순물을 확산시킨 후, 제3(d)도와 같이 우물층 7의 무저항 접점용 고농도 N형 불순물을 확산시킨 후, 제3(d)도와 같이 우물층 7의 무저항 접점용 고농도 P형 불순물층 8의 접점형성을 위한 부분 12와 모오스 전계효과 트랜지스터의 소오스와 드레인의 접점을 위한 부분 13 및 게이트의 산화막 형성을 위한 부분 14의 SiO2층을 사진식각법에 의하여 SiO2를 에칭해 내면 제3(d)도와 같이 된다.As shown in FIG. 3 (c), after the diffusion of the high concentration N-type impurities for forming the drain of the MOS field source transistor and the cathode of the source and the diode, the high-concentration N-type impurity for the resistivity contact of the
제3(e)도는 모오스 전계효과 트랜지스터의 게이트 형성산화막을 성장시킨 후의 수직단면구조를 보인것으로 15는 모오스 전계효과 트랜지스터의 게이트 산화막이다.FIG. 3 (e) shows a vertical cross-sectional structure after the gate forming oxide film of the MOS field transistor is grown. 15 is a gate oxide film of the MOS field transistor.
제3(d)도의 공정을 거친 후 확산로 속에서 깨끗한 산화막을 성장시키면, 제3(e)도와 같이 전 게이트 산화막 15가 성장된다.When the clean oxide film is grown in the diffusion path after the process of FIG. 3 (d), the entire gate oxide film 15 is grown as shown in FIG. 3 (e).
제3(f)도는 모오스 전계효과 트랜지스터의 드레인과 소오스 및 다이오우드의 캐소드와애노드 전극인출을 위해 산화막인 SiO2층을 사진식각법에 의해 에칭해 낸후의 수직단면구조를 보인 도면으로서 16 및 17은 모오스 전계효과 트랜지스터의 소오스 전극을 인출하기 위하여 산화막을 에칭해낸 부분이며 18은 모오스 전계효과 트랜지스터의 드레인 전극을 인출하기 위해 산화막을 에칭해낸 부분이고 19는 다이오우드의 애노드 전극인출을 위해 산화막을 에칭해낸 부분이며 20은 다이오우드의 캐소드 전극 인출을 위한 산화막을 에칭해낸 부분이다.FIG. 3 (f) shows a vertical cross-sectional structure after etching the SiO 2 layer, which is an oxide film, by photolithography for drawing the drain and source and diode cathode and anode electrodes of a MOS field effect transistor. The portion where the oxide film is etched to extract the source electrode of the MOS field effect transistor, 18 is the portion where the oxide film is etched to extract the drain electrode of the MOS field effect transistor, and 19 is the portion where the oxide film is etched to draw the anode electrode of the diode. 20 is a portion of the oxide film for etching the cathode of the diode.
제3(e)도의 공정 후 모오스 전계효과 트랜지스터의 소오스와 드레인 및 다이오우드의 캐소드와 애노드 전극 인출을 위해 제3(e)도의 부분 16-20에 있었던 산화막을 사진식각법에 의해 에칭해 내면 제3(f)도와 같이 된다.After the process of FIG. 3 (e), the oxide film in part 16-20 of FIG. 3 (e) is etched by the photolithography method to withdraw the source and drain of the MOS field-effect transistor and the cathode and anode electrode of the diode. It becomes like (f).
제3(g)도는 모오스 전계 효과 트랜지스터와 다이오우드로 구성되는 브리지형 정류회로의 전극형성 수직단면 구조를 나타낸 도면이며 제3(h)도는 제3(g)도의 전극형성 수직 단면도의 배선도로 제3(g)도 중 20은 모오스 전계효과 트랜지스터의 게이트 전극 21은 모오스 전계효과 트랜지스터의 소오스 전극, 22는 모오스 전계효과 트랜지스터의 드레인 전극이며, 23은 다이오우드의 애노드 전극, 24는 다이오우드의 캐소드 전극을 나타내며, 제3(h)도중 F1,F2는 모오스 전계효과 트랜지스터, D5, D6은 다이오우드이며, 1,2는 교류입력단자, 3,4는 정류된 맥류 출력단자이다.FIG. 3 (g) shows a vertical cross-sectional structure of electrode formation of a bridge type rectifier circuit composed of a MOS field effect transistor and a diode. FIG. 3 (h) shows a wiring diagram of a vertical cross-sectional view of electrode formation shown in FIG. 3 (g). (g) In FIG. 20,
제3(f)도의 공정 후 제3(f)도의 기판을 진공 증착기로 옮겨 알루미늄을 진공증착시키고 전극형성 마스크를 이용하여 사진식각법에 의해 상기 모오스 전계효과 트랜지스터의 게이트 전극 20, 드레인 전극 22, 소오스전극 21, 및 다이오우드의 애노드전극 23과 캐소드전극 24에 의해 제3(h)도와 같은 배선이되도록 알루미늄을 에칭해 내면 모오스 전계효과 트랜지스터 F2,F2와 다이오우드 D5, D6으로 구성되는 브리지형 정류회로가 된다.After the process of FIG. 3 (f), the substrate of FIG. 3 (f) is transferred to a vacuum evaporator, and aluminum is vacuum-deposited, and the
제4도는 제3(h)도의 모오스전계효과 트랜지스터 F1, F2와 다이오우드 D5, D6을 집적회로내에 내장시킨 수직 단면구조의 회로도로서 도면중의 기호와 숫자는 제3(h)의 기호 및 숫자와 동일하다.4 is a circuit diagram of a vertical cross-sectional structure in which the MOS field effect transistors F 1 , F 2 and diodes D 5 , D 6 of FIG. 3 (h) are incorporated in an integrated circuit. Identical with symbols and numbers.
이하 제4도의 회로 작동관계를 설명한다. 교류입력단자 1,2로 제2(a)도와 같은 교류파형이 입력한다고 가정한다. 제2(a)도의 교류파형중앙의 전압이 제4도의 교류입력단자 1에 입력하면 교류입력단자 2는 음의 전위가 되며 다이오우드 D5은 순방향 바이어스가 되어 도통이 되고, N 채널 모오스 전계효과 트랜지스터 F1의 게이트는 음의 전압이 걸려 오프되며, n채널 모오스 전계효과 트랜지스터 F2의 게이트는 양의 전압이 인가되므로 도통 상태가 된다.Hereinafter, the circuit operation relationship of FIG. 4 will be described. Assume that an AC waveform as shown in FIG. 2 (a) is input to the
따라서 전류는 교류입력단자 1, 다이오우드 D5, 맥류출력단자 3, 맥류출력단자 3,4에 걸린 부하, 맥류출력단자 4, n 채널 모오스 전계효과 트랜지스터 F2, 교류입력단자 2로 흘러 맥류출력단자 3에는 양의 전압이 된다.Therefore, current flows to
다음 제2(a)도의 교류파형중 음의 전압이 제4도의 교류입력단자 1에 입력하면 교류입력단자 2는 양의 교류전압이 걸리게 되므로 다이오우드 D6은 순방향이 되어 도통되며 n채널 모오스 전계효과 트랜지스터 F1의 게이트 전압도 양의 전압이 인가되므로 도통되고, n채널 모오스 전계효과 트랜지스터 F2의 게이트는 음의 전압이 걸려 오프된다. 따라서 전류는 교류입력단자 2, 다이오우드 D6, 맥류출력단자 3 및 상기 부하를 통해 맥류출력단자 4, n 채널 모오스 전계효과 트랜지스터 F1을 통해 교류입력단자 1로 흘러 상기 양의 교류전압이 입력단자 1에 걸렸을때와 마찬가지로 맥류출력단자 3이 양의 전압으로 되어 제2(b)도와 같은 맥류가 출력하게된다. 따라서 모오스 전계효과 트랜지스터 F1, F2를 사용하므로서 다이오우드 사용시의 도통시 야기되는 0.6-0.7 볼트의 전압강하를 없앨 수 있게 된다.Next, when the negative voltage of the AC waveform of FIG. 2 (a) is input to the
상술한 바와 같이 본 발명은 모오스 전계효과 트랜지스터와 다이오우드를 사용하여 브리지형 정류회로를 구성하므로 다이오우드만을 이용한 브리지형 정류회로에서 야기되는 다이오우드 도통시 0.6-0.7 볼트의 전압강하와 그에 따른 전력손실에 의한 방열로 집적회로내의 각소자의 특성변화를 극소화 시킬 수 있으며, 모오스 집적회로 제조와 동시 공정으로 제작할 수 있는 이점을 갖게된다.As described above, since the present invention configures a bridge type rectifier circuit using a MOS field effect transistor and a diode, a voltage drop of 0.6-0.7 volts and power loss according to the diode conduction caused by the bridge type rectifier circuit using only diodes. The heat dissipation minimizes the change of the characteristics of each element in the integrated circuit, and has the advantage of manufacturing in the integrated process of the MOS integrated circuit.
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