Claims (7)
다음 사항을 포함하는 PCM부호 복호기. 아나로그 신호를 디지탈 신호로하는 A/D변환기와 상기 A/D변환기의 출력측에 접속된 제1의 디지탈 필터와 상기 제1의 디지탈 필터의 출력을 처리하여 PCM신호로서 전송기에 출력하는 출력제어 회로를 갖는 부호기부와, 전송로로 부터 PCM신호를 수신하여 처리하는 입력 제어회로와 입력 제어회로로부터 수신 디지탈 신호 처리를 하는 제2의 디지탈 필터와 다시 그 출력을 아나로그 신호로 복호하는 D/A변환기를 갖는 복호기부와 상기 입력 제어회로로부터 얻은 다수종의 신호를 각각 보유하는 다수종의 레지스터와 상기 출력제어 회로의 신호에 의하여 상기 제1의 디지탈필터를 상기 A/D변환기의 출력의 필터링 처리, 상기 다수의 레지스터의 출력과 상기 필터링된 출력과의 가산처리를 시분활적으로 하게되는 제어회로.PCM code decoder, including: An output control circuit for processing an output of the first digital filter and the first digital filter connected to an A / D converter having an analog signal as a digital signal and the output side of the A / D converter, and outputting the output to the transmitter as a PCM signal; A coder having a digital signal processor, an input control circuit for receiving and processing a PCM signal from a transmission path, a second digital filter for receiving digital signal processing from an input control circuit, and a D / A for decoding the output thereof again into an analog signal. The first digital filter filters the output of the A / D converter by a decoder having a converter and a plurality of registers each holding a plurality of signals obtained from the input control circuit and signals of the output control circuit. And time-sequentially perform addition processing between the output of the plurality of registers and the filtered output.
특허청구 범위 제1항에 따르는 PCM부호 복호기에 있어서 상기 제1의 디지탈 필터는 상기 A/D변환기의 출력, 상기 다수의 레지스터의 출력을 시분할적으로 절환하는 제1의 스윗치 군을 거쳐서 가해지는 제1의 신호와 귀환 신호를 가산하는 가산기와, 상기 가산기의 출력을 지연하는 레지스터군과 상기 레지스터군의 출력과 상기 레지스터군의 출력에 계수를 곱산 신호를 상기 귀환신호로 하는 귀환회로와, 상기 계수를 곱한 신호를 얻는 부분이 다수의 계수 입력 단자와 상기 입력 단자를 시분할적으로 선택하는 제2의 스위치군을 가진다.In the PCM code decoder according to claim 1, the first digital filter is applied through a first switch group for time-divisionally switching the output of the A / D converter and the output of the plurality of registers. An adder for adding a signal of 1 and a feedback signal, a feedback circuit for multiplying the register group delaying the output of the adder by the coefficient of the output of the register group and the output of the register group as the feedback signal, and the coefficient A part of obtaining a signal multiplied by has a plurality of coefficient input terminals and a second switch group for time-divisionally selecting the input terminals.
특허청구의 범위 제2항에 따르는 PCM부호 복호기에 있어서, 상기 다수의 레지스터는 상기 입력 제어회로에서 얻어진 제1과 제2의 음성 신호를 스토어하기 위한 각각 제1과 제2의 레지스터이다.In the PCM code decoder according to claim 2, the plurality of registers are first and second registers respectively for storing the first and second voice signals obtained in the input control circuit.
특허청구의 범위 제3항에 따르는 부호 복호기에 있어서, 상기 제1의 디지탈 필터는 전달관수 H(z)는을 갖는다. 여기서 1a1,a2,b1,b2는 상기 제2의 스윗치군을 거쳐서 가해지는 계수로서 Z-m은 Z관수의 연산자이다.In the code decoder according to claim 3, the first digital filter has a transmission coefficient H (z) Has Here, 1a 1 , a 2 , b 1 , and b 2 are coefficients applied through the second switch group, and Z -m is an operator of Z irrigation.
상기 출력 제어부가 상기 제1의 디지탈 필터의 출력의 부호 변환을 하는 부호 압축기와, 제3과 제4의 레지스터와 상기 부호 압축기의 출력을 상기 제3과 제4의 레지스터와 상기 부호 압축기의 출력을 상기 제3과 제4의 레지스터로 절환하여 입력하는 제1의 스윗치와, 상기 제3과 제4의 레지스터의 출력을 절환하여 상기 전송로에 송출하는 제2의 스윗치와, 상기 제1의 디지탈 필터의 시분할 동작 및 상기 제1과 제2의 스윗치를 구동하는 타이밍 신호 발생회로와를 갖으며, 상기 입력 제어회로가 수신 PCM신호를 유지하는 입력 버퍼 레지스터와 상기 입력 버퍼 레지스터로 부터의 신호를 변환하는 신장기와, 상기 신장기의 출력을 상기 다수의 레지스터로 절환하여 입력하는 제3의 스윗치와, 상기 입력 버퍼 레지스터, 상기 다수의 레지스터의 기억 호출 제어 및 상기 제3의 스윗치의 제어를 하는 타이밍 신호 발생 회로를 갖은 것을 특징으로 하는 PCM부호 복호기.A code compressor for performing code conversion of the output of the first digital filter, third and fourth registers, and outputs of the code compressor to the output of the third and fourth registers and the code compressor. A first switch for switching to the third and fourth registers to be input; a second switch for switching outputs of the third and fourth registers to be sent to the transmission path; and the first digital filter. And a timing signal generation circuit for driving the first and second switches, wherein the input control circuit converts an input buffer register for holding a received PCM signal and a signal from the input buffer register. A third switch configured to switch the expander and the output of the expander into the plurality of registers, and to control the storage call of the input buffer register and the plurality of registers; PCM code decoder according to claim gateun the timing signal generating circuit for controlling the group of third switches.
특허청구 범위 제5항에 따르는 부호 복호기에 있어서, 상기 제1의 디지탈 필터는 상기 A/D변환기의 출력과 상기 제3과 제4의 레지스터의 출력을 시분할적으로 절환하는 제1의 스윗치군을 거쳐서 가해지는 제1의 신호와 귀환신호를 가산하는 가산기와, 상기 가산기의 출력을 지연하는 레지스터 군과, 레지스터군의 출력에 계수를 곱하는 승산기와 상기 레지스터 군과 승산기의 출력을 상기 귀환 신호로 하는 귀환회로와, 상기 승산기에 계수를 곱하는 계수를 절환하기 위한 제2의 스윗치 군을 갖는다.In the code decoder according to claim 5, wherein the first digital filter comprises a first switch group for time-divisionally switching the output of the A / D converter and the outputs of the third and fourth registers. The feedback signal includes an adder that adds a first signal and a feedback signal applied thereto, a register group that delays the output of the adder, a multiplier that multiplies the output of the register group by a coefficient, and an output of the register group and the multiplier as the feedback signal. A feedback circuit and a second switch group for switching coefficients multiplied by coefficients in the multiplier.
특허청구 범위 제6항에 따르는 PCM부호 복호기에 있어서, 상기 제1의 디지탈 필터 표본화 주기를 다수의 기간으로 분할한 다수의 스텝으로 상이한 동작 모오드를 갖으며, 다수의 스텝 일부의 스텝에서는 상기 A/D변환기의 출력에 대하여 전달관수을 갖는 하이 패스 필터의 특성을 가지며, 남은 스텝에 있어서, 상기 필터의 출력과 상기 제3 및 제4의 출력과 가산하도록 동작한다.In the PCM code decoder according to claim 6, the first digital filter sampling cycle is divided into a plurality of periods, and has a different operating mode. Transfer irrigation for output of D / D converter Has a characteristic of a high pass filter, and in the remaining steps, it is added to add the output of the filter and the third and fourth outputs.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.