KR850005172A - Semiconductor integrated circuit device with MISFET and capacitor connected in series - Google Patents

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KR850005172A
KR850005172A KR1019840008195A KR840008195A KR850005172A KR 850005172 A KR850005172 A KR 850005172A KR 1019840008195 A KR1019840008195 A KR 1019840008195A KR 840008195 A KR840008195 A KR 840008195A KR 850005172 A KR850005172 A KR 850005172A
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field effect
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KR1019840008195A
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마즈마사 고야나기
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미쓰다 가쓰시게
가부시기가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음No content

Description

직렬접속한 MISFET와 캐파시터를 가진 반도체 집적회로 장치Semiconductor integrated circuit device with MISFET and capacitor connected in series

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제1도는 본 발명의 첫번째 실시예를 설명하기 위한 것으로서 DRAM 메모리 셀(memory cell)의 중요 부분을 표시하는 등가 회로도.1 is an equivalent circuit diagram showing an important part of a DRAM memory cell for explaining the first embodiment of the present invention.

제2도 A는 본 발명의 첫번째 실시예의 구조를 설명하기 위한 것으로 DRAM의 중요구조를 표시하는 상부 평면도.2A is a top plan view showing the structure of the DRAM of the first embodiment of the present invention and showing the important structure of the DRAM.

제3도 A, 제4도 A, 제5도 A, 제6도 A 및 제7도 A는 본 발명의 첫번째 실시예의 제조방법을 설명하기위한 것으로서 DRAM의 중요부분의 제조 공정을 나타내는 상부 평면도.3A, 4A, 5A, 6A and 7A are for explaining the manufacturing method of the first embodiment of the present invention.

제8도는 본 발명의 첫번째 실시예를 설명하기 위한 것으로 메모리 셀의 조직적 배열을 표시하는 중요 상부 평면도.8 is a top plan view illustrating the organizational arrangement of memory cells to illustrate a first embodiment of the present invention.

제9도는 A는 본 발명의 두번째 실시예의 구조를 설명하기 위한 DRAM 메모리 셀의 중요부분을 표시하는 상부 평면도.9 is a top plan view showing an important part of a DRAM memory cell for explaining the structure of the second embodiment of the present invention.

Claims (19)

제1도전 형태의 반도체 서브스트레이트의 주표면 내에 형성된 직렬회로 캐파시터를 포함하는상기 직렬회로 및 상기 캐파시터와 직렬로 연결된 절연 게이트 형태의 전계효과 트랜지스터로 구성된 반도체 집적회로 장치. 그중 상기 캐파시터는 상기 반도체 서브스트레이트의 주표면내에 형성된 해자 내에 있는 상기 반도체 서브스트레이트의 표면을 덮기위해 형성된 제1절연필름, 상기 제1절연필름위에 형성되어 있으며 상기 절연 게이트형태의 전계효과 트랜지스터와 전기적으로 연결되어 있는 캐파시터를 위한 제1도전 플레이트 및 상기 제1절연 필름의 아래에 있는 상기 반도체 서브스트레이트의 주표면에 형성되어 있으며 제1도전도형태 불순물 농도가 상기 캐파시터의 제2도전플레이트를 위한 상기 반도체 서브스트레이트의 불순물 농도와 같거나 높게되어 있는 반도체 영역으로 구성되어 있으며 그중 상기 절연 게이트 형태의 전계효과 트랜지스터는 상기 캐파시터 위에 배열되어 있다.A semiconductor integrated circuit device comprising a series circuit capacitor formed in a main surface of a semiconductor substrate of a first conductive type and a field effect transistor in the form of an insulated gate connected in series with the capacitor. Among them, the capacitor is formed on the first insulating film, the first insulating film formed to cover the surface of the semiconductor substrate in the moat formed in the main surface of the semiconductor substrate, the field effect transistor of the insulating gate type and A first conductive plate for the electrically connected capacitor and a main surface of the semiconductor substrate under the first insulating film and having a first conductivity type impurity concentration of the second conductive plate of the capacitor. And a semiconductor region having a concentration equal to or higher than an impurity concentration of the semiconductor substrate, wherein the field effect transistor in the form of an insulated gate is arranged on the capacitor. 제1도전형태의 반도체 서브스트레이트의 주표면내에 형성된 직렬회로 캐파시터를 포함하는 상기 직렬회로 및 상기 캐파시터와 직렬로 연결된 절연게이트 형태의 전계효과 트랜지스터로 구성된 반도체 집적회로 장치 그중 상기캐파시터는 상기 반도체 서브스트레이트의 주표면내에 형성된 해자내에 있는 상기 반도체 서브스트레이트의 표면을 덮기 위해 형성된 제1절연필름, 상기 제1절연필름 위에 형성되어 있으며, 상기 절연 게이트 형태의 전계효과 트랜지스터와 전기적으로 연결되어 있는 캐파시터를 위한 제1도전플레이트 상기 제1절연필름의 아래에 있는 상기 반도체 서브스트레이트의 주표면내에 형성되어 있으며 제1도전 형태의 불순물 농도가 상기 캐파시터의 제2도전 플레이트를 위한 상기 반도체 서브스트레이트의 불순물 농도와 같거나 높게되어 있는 제2반도체 영역 상기 제1도전플 레이트위에 형성되어 있는 제2절연필름 및 최소한 상기 제2절연필름을 덮도록 형성된 제3도전 플레이트로 구성되어 있으며 그중 절연 게이트 형태의 전계효과 트랜지스터는 상기 캐파시터 소자의 위에 배열된다.A semiconductor integrated circuit device comprising a series circuit including a series circuit capacitor formed in a main surface of a semiconductor substrate of a first conductive type, and a field effect transistor in the form of an insulated gate connected in series with the capacitor. A first insulating film formed on the first substrate, the first insulating film formed to cover the surface of the semiconductor substrate in a moat formed in the main surface of the semiconductor substrate, and electrically connected to the field effect transistor of the insulating gate type. A first conductive plate for a capacitor is formed in the main surface of the semiconductor substrate under the first insulating film, the impurity concentration of the first conductivity type is the semiconductor substrate for the second conductive plate of the capacitor Is equal to or higher than the impurity concentration of The second semiconductor region comprises a second insulating film formed on the first conductive plate and a third conductive plate formed to cover at least the second insulating film. Arranged on top of the capacitor element. 예정된 간격으로 열방향으로 확장되어 있고 예정된 간격으로 행방향으로 확장되어 있는 여러개의 비트라인들 간에 있는 예정된 단자에 배치되어 있는 여러 개의 직렬회로 소자로 구성된 반도체 집적회로 장치, 그중 상기 각각의 직력회로 소자들은 제1도전형태의 반도체 서브스트레이트의 주표면내에 형성되어 있으며 캐파시터 및 상기 캐파시터와 직렬로 접속되어 있는 절연 게이트 형태의 전계효과 트랜지스터를 포함한다. 상기 직렬회로 소자의 각각에 대한 상기 캐파시턴스는 상기 반도체 서브스트레이트의 주표면내에 형성된 해자내에 있는 상기 반도체서 브스트레이트의 표면을 덮기 위해 형성된 제1절연필름, 상기 제1절연필름 위에 형성되어 있으며 상기 절연 게이트 형태의 전계효과 트랜지스터와 전기적으로 연결되어 있는 캐파시터를 위한 제1도전 플렐이트, 최소한 다른 직렬회로 소자중의 하나의 인접한 캐파시터와 전기적으로 접속될 수 있도록 상기 제1절연필름 아래에 있는 상기 반도체 서브스트레이트의 주표면내에 형성되어 있으며 제1도전형태의 불순물 농도가 상기 캐파시턴스를 위한 제2도전 플레이트를 위한 상기 반도체서브스트레이트의 그것과 같거나 더 높도록 되어 있는 제2반도체 영역을 포함하며 그중 상기 절연 게이트 형태의 전계효과 트랜지스터는 상기 캐파시터의 위에 배열된다.A semiconductor integrated circuit device comprising a plurality of series circuit elements arranged in predetermined terminals between a plurality of bit lines extending in a column direction at predetermined intervals and extending in a row direction at predetermined intervals, wherein each of the series circuit elements These are formed in the main surface of the semiconductor substrate of the first conductivity type and include a capacitor and a field effect transistor in the form of an insulated gate connected in series with the capacitor. The capacitance for each of the series circuit elements is formed on the first insulating film, the first insulating film formed to cover the surface of the semiconductor substrate in the moat formed in the main surface of the semiconductor substrate. A first conductive plate for a capacitor electrically connected to the insulated gate type field effect transistor, at least below the first insulating film so as to be electrically connected to an adjacent capacitor of at least one of the other series circuit elements. A second semiconductor formed in the major surface of the semiconductor substrate in which the impurity concentration of the first conductivity type is equal to or higher than that of the semiconductor substrate for the second conductive plate for the capacitance; A field effect transistor in the form of said insulated gate, including a region It is arranged on top of the capacity capacitors. 예정된 간격으로 열방향 및 행(column) 방향으로 확장되어 있는 여러개의 비트라인들 간에 있는 예정된 단자(node)에 배치되어 있는 여러개의 직렬회로 소자로 구성된 반도체 집적회로 장치. 그중 상기 각각의 직렬회로 소자들은 제1도전 형태의 반도체 서브스트레이트의 주표면내에 형성되어 있으며 캐파시터 및 상기 캐파시터와 직렬로 접속되어 있는 절연 게이트 형태의 전계효과 트랜지스터를 포함한다. 상기 직렬회로 소자의 각각에 대한 상기 캐파시턴스는 상기 반도체 서브스트레이트의 주표면내에 형성된 해자내에 있는 상기 반도체 서브스트레이트의 표면을 덮기위해 형성된 제1절연필름, 상기 제1절연 필름위에 형성되어 있으며 상기 절연 게이트 형태의 전계효과 트랜지스터와 전기적으로 연결되어 있는 캐파시터를 위한 제1도전플레이트, 아래에 있는 상기 반도체 서브스트레이트의 표면을 덮기위해 형성된 제1절연필름, 상기 제1절연 필름위에 형성되어 있으며 상기 절연 게이트 형태의 전계효과 트랜지스터와 전기적으로 연결되어 있는 캐파시터를 위한 제1도전플레이트, 최소한 다른 직렬회로 소자중의 하나의 인접한 캐파시터와 전기적으로 연결된 수 있도록 상기 제1절연필름 아래에 있는 상기 반도체 서브스트레이트의 주표면내에 형성되어 있으며 제1도전형태의 불순물 농도가 상기 캐파시턴스를 위한 제2도전 플레이트를 위한 상기 반도체 서브스트레이트의 그것과 같거나 더 높도록 되어 있는 제2반도체영역, 상기 제1도전플레이트 위에 형성된 제2절연필름 최소한 상기 제2절연필름을 덮도록 형성된 제3도전 플레이트를 포함하며 여기서 상기 절연 게이트 형태의 전계효과 트랜지스터는 상기 캐파시터 소자위에 배열되어 있다.A semiconductor integrated circuit device comprising a plurality of series circuit elements arranged at predetermined nodes between a plurality of bit lines extending in a column direction and a column direction at predetermined intervals. Each of the series circuit elements includes a capacitor and a field effect transistor in the form of an insulated gate connected in series with the capacitor and formed in the main surface of the semiconductor substrate of the first conductivity type. The capacitance for each of the series circuit elements is formed on the first insulating film, the first insulating film formed to cover the surface of the semiconductor substrate in a moat formed in the main surface of the semiconductor substrate, and A first conductive plate for a capacitor electrically connected to a field effect transistor in an insulated gate type, a first insulating film formed to cover the surface of the semiconductor substrate underneath, and formed on the first insulating film A first conductive plate for a capacitor electrically connected to a field effect transistor in the form of an insulated gate, the semiconductor underneath the first insulating film to be electrically connected to at least one adjacent capacitor of another series circuit element Formed in the major surface of the substrate A second semiconductor region, the second insulation formed over the first conductive plate, wherein the impurity concentration of the first conductivity type is equal to or higher than that of the semiconductor substrate for the second conductive plate for the capacitance; A film includes a third conductive plate formed to cover at least the second insulating film, wherein the field effect transistor in the form of an insulated gate is arranged on the capacitor element. 상기 캐파시터에 의한 전하의 기억이 상기 제1도전 플레이트와 제2도전플레이트 역할을 하는 상기 제2반도체 영역간의 접촉부에 있는 사기 제1절연필름을 통하여 수행되는 것을 특징으로 하는 특허 청구범위 제1항 기재의 반도체 집적회로 장치.Claim 1, characterized in that the storage of the charge by the capacitor is performed through a fraud first insulating film in the contact portion between the first conductive plate and the second semiconductor region serving as the second conductive plate. The semiconductor integrated circuit device of the base material. 상기 캐파시터에 의한 전하의 기억이 제1도전 플레이트와 제2도전플레이트 역할을 하는 상기 제2반도체 영역간의 접촉부에 있는 상기 제1절연필름을 통해 수행되는 것을 특징으로 하는 특허 청구범위 제3항기재의 반도체 집적회로 장치.Claim 3, characterized in that the storage of the charge by the capacitor is performed through the first insulating film in the contact portion between the first conductive plate and the second semiconductor region serving as the second conductive plate. Semiconductor integrated circuit device. 상기 캐파시터에 의한 전하의 기억이 상기 제1도전 플레이트와 상기 제2도전 플레이트 역할을 하는 상기 제2반도체 영역간의 접촉부에 있는 제1절연필름 및 상기 제1도전 플레이트와 제3도전 플레이트간의 접촉부에 있는 상기 제2절연필름을 통하여 수행되는 것을 특징으로 하는 특허 청구범위 제2항 기재의 반도체 집적회로 장치.The first insulating film and the contact portion between the first conductive plate and the third conductive plate in the contact portion between the second semiconductor region serving as the second conductive plate and the memory of the charges by the capacitor The semiconductor integrated circuit device according to claim 2, which is performed through the second insulating film. 상기 캐파시터에 의한 전하의 기억이 상기 제1도전 플레이트와 상기 제2도전 플레이트 역할을 하는 상기 제2반도체 영역간의 접촉부에 있는 제1절연필름 및 상기 제1도전플레이트와 상기 제3도전플레이트 간의 접촉부에 있는 상기 제2절연필름을 통해 수행되는 것을 특징으로 하는 특허 청구범위 제4항 기재의 반도체 집적회로 장치.The first insulating film and the contact portion between the first conductive plate and the third conductive plate are located at the contact portion between the second semiconductor region serving as the second conductive plate and the memory of the charges by the capacitor. The semiconductor integrated circuit device according to claim 4, wherein the second insulating film is formed through the second insulating film. 상기 절연 게이트 형태의 전계효과 트랜지스터가 서로간에 얼마간의 간격으로 떨어져 있으며 제1도전 형태의 반도체영역 내에서 소오스 영역과, 드레인 영역으로 사용되는 한쌍의 반도체 영역으로 구성되어 있으며 상기 반도체 플레이트가 전연필름을 통해 상기 캐파시터 위에 형성되어 있고 단결정 실리콘으로 만들어 지는 것을 특징으로 하는 특허 청구범위 제1항 기재의 반도체 집적회로 장치.The insulated gate field effect transistors are separated from each other at a predetermined interval, and are composed of a source region and a pair of semiconductor regions used as drain regions in the semiconductor region of the first conductivity type. The semiconductor integrated circuit device as claimed in claim 1, which is formed on the capacitor and is made of single crystal silicon. 절연 게이트 형태의 전계효과 트랜지스터가 제1도전형태의 반도체 플레이트 내에서 서로 일정 간격으로 떨어져 소오스 영역 및 드레인 영역으로 사용되는 한쌍의 제2도전 형태의 반도체 영역을 형성함으로서 구성되고 상기 반도체 플레이트가 절연필름을 통해 상기 캐파시터 위에 형성되고 단결정 실리콘으로 만들어지는 것을 특징으로 하는 특허 청구범위 제2항 기재의 반도체 집적회로 장치.The field effect transistor in the form of an insulated gate is formed by forming a pair of semiconductor regions in the form of a second conductive type used as a source region and a drain region separated from each other at regular intervals in the semiconductor plate of the first conductive form, and the semiconductor plate is an insulating film. The semiconductor integrated circuit device according to claim 2, wherein the semiconductor device is formed on the capacitor and made of single crystal silicon. 절연 게이트 형태의 전계효과 트랜지스터가 제1도전형태의 반도체 플레이트 내에서 서로 일정 간격으로 떨어져 소오스 영역 및 드레인 영역으로 사용되는 한쌍의 제2도전 형태의 반도체 영역을 형성함으로서 구성되고 상기 반도체 플레이트가 절연필름을 통해 상기 캐파시터 위에 형성되고 단결정 실리콘으로 만들어 지는 것을 특징으로 하는 특허 청구범위 제3항 기재의 반도체 집적회로 장치.The field effect transistor in the form of an insulated gate is formed by forming a pair of semiconductor regions in the form of a second conductive type used as a source region and a drain region separated from each other at regular intervals in the semiconductor plate of the first conductive form, and the semiconductor plate is an insulating film. The semiconductor integrated circuit device according to claim 3, wherein the capacitor is formed on the capacitor and made of single crystal silicon. 절연 게이트 형태의 전계효과 트랜지스터가 제1도전 형태의 반도체 플레이트 내에서 서로 일정 간격으로 떨어져 소오스 영역 및 드레인 영역으로 사용되는 한 쌍의 제2도전 형태의 반도체 영역을 형성함으로서 구성되고 상기 반도체 플레이트가 절연필름을 통해 상기 캐파시터 위에 형성되고 단결정 시리콘으로 만들어 지는것을 특징으로 하는 특허 청구범위. 제4항 기재의 반도체 집적회로 장치.The field effect transistor in the form of an insulated gate is formed by forming a pair of semiconductor regions in the form of a second conductive type used as a source region and a drain region separated from each other at regular intervals in the semiconductor plate of the first conductivity type, and the semiconductor plate is insulated. Claims, characterized in that the film is formed on the capacitor and made of monocrystalline silicon. The semiconductor integrated circuit device according to claim 4. 절연 게이트 형태의 전계효과 트랜지스터가 상기 해자 위에 직접 위치하고 있는 전기적 연결 방법에 의해상기 제1도전플레이트에 전기적으로 연결되어 있는 것을 특징으로 하는 특허 청구범위 제1항 기재의 반도체 집적회로 장치.The semiconductor integrated circuit device according to claim 1, wherein a field effect transistor in the form of an insulated gate is electrically connected to the first conductive plate by an electrical connection method directly located on the moat. 제1도전 형태의 반도체 서브스트레이트의 주표면 내에서 서로간에 인접하여 형성된 제1 및 제2직렬회로로 구성되며 첫번째 직렬 회로는 제1캐파시터 및 상기 제1캐파시터와 직렬로 연결된 제1절연 게이트 전계효과 트랜지스터를 포함하고 상기 제2직렬 회로는 제2캐파시터 및 상기 캐파시터와 직렬로 연결되어 있는 제2절연 게이트 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.The first and second series circuits are formed adjacent to each other in the main surface of the semiconductor substrate of the first conductivity type, and the first series circuit includes a first capacitor and a first insulating gate connected in series with the first capacitor. And a second capacitor and a second insulated gate field effect transistor connected in series with the capacitor. 상기 제1 및 제2 직렬 회로의 제1 및 제2 캐파시터는 상기 제1캐파시터를 위한 상기 서크스트레이트내에 형성된 제1해자와 상기 제2캐파시터를 위한 상기 서브스트레이트 내에 형성된 제2해자내에 형성되는 제1절연 필름에 의한 상기 반도체 서브스트레이트의 표면을 덮을 제1 및 제2캐파시터 간에 공통으로 형성된 제1절연필름 상기 제2캐파시터를 위한 상기 제1해자 내에 있는 제1절연필름 위에 형성된 하나의 제1도전 플레이트와 상기 제2캐파시터를 위한 상기 제1해자 내에 있는 제1절연필름 위에 형성된 하나의 제1도전 플레이트와 상기 제2캐파시터를 위한 상기 제2해자 내의 제1절연필름 위에 형성된 다른 제1도전플레이트(여기서 상기 제1 및 제2캐ㅍ시터의 상기 제1도전플레이트는 전기적으로 서로 절연되어 있다) 상기 제1절연필름 아래에 있는 상기 반도체 서브스트레이트의 주표면내에 있으며 제1도전율 형태의 불순물 농도가 제1 및 제2캐파시터를 위한 제2도전플레이트를 만드는 상기 반도체서브스트레이트의 불순물 농도와 같거나 높은 성질을 갖는 두개의 제1 및 제2캐파시터 간에 공통으로 형성된 반도체 영역으로 구성되며 상기 제1 및 제2절연 게이트 전계효과 트랜지스터들은 제1 및 제2절연 게이트 전계효과 트랜지스터에 공통으로 형성된 반도체 플레이트 내에 형성되고 상기 반도체 플레이트는 상기 제1 및 제2캐파시터를 덮도록 형성된 제2절연필름위로 확장되도록 형성되고 더우기 상기 반도체 플레이트는 상기 제 1 및 제2캐파시터의 상기 제1도전플레이트의 각각에 전기적으로 연결이 되어 있다.First and second capacitors of the first and second series circuits are formed in a first moat formed in the crate for the first capacitor and in a second moat formed in the substrate for the second capacitor. A first insulating film formed in common between the first and second capacitors to cover the surface of the semiconductor substrate by the first insulating film being formed on the first insulating film in the first moat for the second capacitor A first conductive plate formed on the first insulating film in the first moat for the second capacitor and the first conductive plate of the second insulating film formed on the first insulating film in the second moat for the second capacitor. Another first conductive plate, wherein the first conductive plates of the first and second capacitors are electrically insulated from each other. Two first and second impurity concentrations within the major surface of the conductor substrate and having a property equal to or higher than the impurity concentration of the semiconductor substrate, wherein the impurity concentration in the form of a first conductivity makes a second conductive plate for the first and second capacitor Comprising a semiconductor region formed in common between the second capacitor, wherein the first and second insulated gate field effect transistors are formed in a semiconductor plate common to the first and second insulated gate field effect transistor, and the semiconductor plate is It is formed to extend over a second insulating film formed to cover the first and second capacitors, and further, the semiconductor plate is electrically connected to each of the first conductive plates of the first and second capacitors. 더우기 제3도전플레이트가 제2절연필름으로 형성되며 이는 양쪽의 상기 제1도전플레이트를 덮는 제3절열 필름위로 걸쳐 있으며 상기 제3절연필름 및 상기 제3도전플레이트는 모두 상기 제1 및 제2직렬회로에 부가 적인 캐파시턴스를 만들기 위해 제1 및 제2캐파시터에 공통으로 형성되는 특징을 갖는 특허 청구 범위 제14항 기재의 반도체 집적회로 장치.Furthermore, a third conductive plate is formed of a second insulating film, which is over the third insulating film covering the first conductive plate on both sides, wherein the third insulating film and the third conductive plate are both the first and second series. A semiconductor integrated circuit device as claimed in claim 14, characterized in that it is formed in common with the first and second capacitors to make additional capacitance to the circuit. 상기 반도체 플레이트가 각각 상기 제1 및 제2해자바로 위에서 제1 및 제2도전플레이트를 전기적으로 연결하는 특허청구범위 제14항 기재의 반도체 집적회로 장치.The semiconductor integrated circuit device according to claim 14, wherein the semiconductor plate electrically connects the first and second conductive plates directly from above the first and second moat, respectively. 상기 반도체 플레이트가 다결정 실리콘으로 구성되는 특허 청구범위 제14항 기재의 반도체 집적회로 장치.The semiconductor integrated circuit device according to claim 14, wherein the semiconductor plate is made of polycrystalline silicon. 상기 반도체 플레이트가 다결정 실리콘으로 구성되는 특허 청구범위 제15항 기재의 반도체 집적회로 장치.The semiconductor integrated circuit device according to claim 15, wherein the semiconductor plate is made of polycrystalline silicon. 상기 반도체 플레이트가 다결정 실리콘으로 구성되는 특허 청구범위 제16항 기재의 반도체 집적회로 장치.The semiconductor integrated circuit device according to claim 16, wherein the semiconductor plate is made of polycrystalline silicon. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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