KR800000442B1 - 안정 반도체 소자 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 의한 SOS-FET의 실시예에서 제2도의 1-1선을 따라 절단해 보인 단면도
제2도는 제1도에서 표시된 본 발명의 소자를 제1도의 2-2선을 따라 절단해 보인 수직단면도
제3도-제9도는 본 발명이 의한 반도체 소자의 제조공정을 각 단계별로 예시한 개략도
본 발명은 일반적으로 반도체 소자에 관한 것이며, 특히 절연기판상의 안정 전계효과 트랜지스터(이하안정 FET로 칭한다)에 관한 것이다.
사파이어(sappire) 기판위에 실리콘층을 형성한 전계효과 트랜지스터(이하SOS-FET로 칭한다)는 게이트(gate) 전압이 제로일 때 과도한 누설 전류가 흐르는 불안정한 동작을 하는 결점이 있있다.
특히, 이 불안정한 동작은 FET가 약 150℃외 과도한 온도에서 동작할 때 현저히 나타났었고, 보통 N채널(N-channeI) SOS-FET에 의하여 빈번히 나타났었다.
종래의 기술에 의하여 제조된 N채널 SOS-FET도 역시 비교적 높은 소오스-트래인(source-drain) 누설전류와 더불어 소정의 동작점 이전에 동작하는 현상이 나타났었다.
본 발명에 의한 반도체 소자는 위에서 설명된 단점을 충분히 극복할 수가 있다. 요약하면, 본 발명에 의한 반도체소자의 한 실시예는 절연기판상에 있는 단결정 반도체 재료의 메사(mesa)로 구성되어져 있고, 그 메사에는 기판으로부터 비스듬히 연장되는 측면이 있고 대립하는 측면사이에 채널 영역이 있다. 대립하는 표면에 접해있는 채널 영역의 선택적으로 도우핑(doping)시킨 연부영역은 채널영역의 나머지 부위보다 도전율이 더 크게 수정되어져 있어서, 이들 도우핑된 영역의 임계전압이 증가되고 누설 전류가 감소되어진다.
본 발명의 안정 반도체 소자의 다른 실시예에 있어서, 이 소자는 N채널 FET로 구성되어 있으며, 이 N채널 FET의 실리콘 메사의 대립하는 측면 사이에 채널 영역이 있다. 대립하는 측면에 접한 채널 영역의 연부 영역은 적어도 5×1016/cm3의 반송자 농도를 갗도록 P형 불순물 원자(dopant)로 도우핑되었다.
이하 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다. 제1도와 제2도는 안정 FET 10의 1 실시예를 보여주고 있다.
이 FET 10은 사파이어나 첨정석(尖晶右) 등 전기적으로 절연물질인 기판 12를 포함하고 있다. P형 실리콘, N형 게르마늄 혹은 비화갈륨(gallium Arsenide)과 같은 반도체 재료층인 섬, 즉 메사 14는 절연기판 12의 매끄럽고 평탄한 표면 16 위에 에피택설(epitaxial) 성장에 의하여 증착되어져 있다. 이 메사 14는 P형 채널 영역 22를 사이에 두고 양쪽으로 분리된 두개의 N+형 소오스영역 18과 드레인 영역 20으로 이루어져 있다.
FET 10이 엔헨스먼트 모우드(enhancement mode)로 동작하는 동안, N형 채널은 기판 12로 부터 멀리떨어져 있는 채널 영역 22의 상부 표면 25에 접해있는 채널영역 22의 부위 23에 형성되어진다.
이 채널영역 22는 이산화실리콘이나 질화실리콘 같은 전기적인 절연물질층 24로 덮어있다.
절연층 24는 채널영역 22 위에 덮여져 있으며 게이트 절연체로서의 기능을 한다. 인(燐)으로 도우핑된 폴리실리콘(po1ysilicon) 게이트 전극 27은 절연층 24 위에 채널영역 22와 평행하게 증착되어 있다. 이산화실리콘과 같은 절연층 29는 소오스 영역 18, 드레인 영역 20과 게이트 전극 27위에 증착되어져 있다. 3개의 창 즉 개구 26, 28과 31은 각기 소오스영역 18, 드레인 영역 20과 게이트전극 27위에 증착된 절연층 29내에 형성되어져 있어서 이들 영역에 대해서 또한 게이트전극에 대해 전기적으로 접촉시키기 위한 수단이 제공되어진다.
본 발명에 의한 FET10의 중요한 특징은 FET10의 비스듬한 연부, 즉 측면 36, 37, 38 및 39에 각기 접한 연부의 영역 32, 33, 34 및 35를 선택적으로 도우핑시키는 것이다.
반도체 메사 14의 측면 36-39는 절연기판 12의 표면16위에서 가로로 길게 형성되었으며, 측면 36-39의 부근에 부분적으로 도우핑시킨 연부영역 32-35는 이온주입에 의하여 형성된 것이며, 공지의 다른 도우핑 기술로도 형성시킬 수도 있다. FET10의 소오스영역 18과 드레인영역 20이 각기 N형 전도성이면 선택적으로 도우핑시킨 연부영역 32-35는 전도성이 반대의 형으로 수정되게, 즉 P형 전도성을 이루게 되어져 있다. 반도체메사 14의 본태의 반송자 농도는 약 1014/cm3이다.
FET10의 실시예에 있어서, FET10은 SOS-FET형이며, 채널영역 22내의 선택적으로 도우핑시킨 연부영역 33, 35의 농도는 적어도 5×1016/cm3정도이어야하며, 역시 선택적으로 도우핑시킨 연부영역 32-35는 FET10의 소오스 영역 18과 드레인영역 20을 도우핑시킨 불순물과는 다른 불순물로 도우핑시킨 것이다.
본 발명의 안정 FET의 구조는 하기와 같이 설명한 새로운 제조공정을 보면 잘 이해가 될 것이다.
제3도는 기판 12의(1102) 결정면에 우선적으로 거의 평행한 연마된 표면인 상부면 16이 있는 단결정 사파이어의 절연기판 12를 보여주고 있다.
예를들어, P형 단결정 실리콘의 반도체층 14a는 가열된 수소중에서 약 960℃정도의 살란(Silane)의 열분해에 의하여 표면 l6상에 에피택셜 성장시키므로써 형성되어진다. 이 층은 (100) 방향으로 배향하게 된다. 반도체층 14a의 두께는 약 1μm 정도이며, 그 반송자 농도는 약 1015/cm3내지 1016/cm3정도이다.
두께가 약 1, 000Å 내지 2, 000Å 정도이고, 이산화실리콘 즉 어느 다른 내직성을 가지며 도전율 변환체불침투성 물질로서 작용하는 절연층 24a는 반도체층 14a 위에 증착되어져 있다.
절연층 24a는 900℃로 가열된 증기나 940℃로 가열된 수분을 함유한 산소내에서 반도체층을 산화시켜서 층 24a를 성장시키는 것과 같이, 어느 공지의 수단에 의하여 종착시킬 수도 있다.
제4도에 보인 바와 같이, 걸연층 24a의 일부위는 사진 석판술을 이용하고 완층 불화수소 용제로 식각시키므로서 잔존부위 24b를 남기면서 제거되어진다. 절연층 24b는 이 기술에서 다소 주지되어져 있는 반도체물질의 메사 14를 한정하기 위한 내식성이 있고 도전율 변환체 불침투성 마스크(mask) 이다. 예를들어 메사 14는 가열된 n프로판놀(n-propanol) KOH식각용제로 식각시키므로써 한정되어진다.
도면에서 보아 사다리꼴인 메사 14는 측면 36-39를 포함하고 있으며, 제 4도에서본 측면36과 38만 볼수가 있다(측면 37과 39는 제2도에서 볼 수 있음). 제5도에서 보인바와 같이, 반도체 메사 14의 선택적인 도우핑은 선택적으로 도우핑 되어진 연부영역 32-35을 제공하게 우선적으로 불순물 원자를 이온 주입시켜서 실시한다. 메사14안으로 이온을 주입시키기 위하여 150킬로 전자볼트로 1×1013/cm3내지 2×1013/cm3의 농도의 보론 이온(boron ion)을 수직 투사하면, 지금까지 설명한 형태의 N채널 FET는 안정전압과 연부 붕괴 전압 사이에서 최적의 상태에 있게된다. 제5도에서 보인 바와 같이, 연부영역 32-35에 주입시킨 불순물 반송자는 N+소오스 영역 18과 N+드레인영역 20에 대해 반대인 (P형)도전을 형태의 반송자이며, 이 반송자는 측면 36-39로 부터 약 1미크론(micron) 이하의 거리만큼 뻗게된다.
본 발명에 의한FET에서는, 안정 FET를 제공하기 위해 채널영역 22의 각기 대립하는 측면 37, 38에 접한 도우핑된 연부영역 33, 35을 선택적으로 도우핑시켜야 한다는 점이 중요하다.
소오스 영역 18과 드레인 영역 20의 남아있는 측면을 선택적으로 도우핑시키는 것은 FET의 동작에 실질적으로 영향을 미치지 않으며, 그렇지 않으면 이렇게 선택적으로 도우핑시키는것을 제거시키기 위한 추가적인 처리공정이 필요할지도 모르기 때문에 무시할 수가 있다.
연부영역 32-35를 선택적으로 도우핑시킨 다음, 도우핑된 폴리실리콘 게이트나 금속 게이트로 본 발명의 안정 FET를 제조할 수가 있다.
제1도에서 보인 바와같이, 도우핑된 폴리실리콘 게이트 전극 27이 있는 FET 10을 제조하기 위하여 도우핑된 폴리실리콘의 계이트 전극 27은 증기 증착에 의해 이산화 실리콘층 24b(제4도 참조) 위에 증착되어지고, 이 기술에서 주지된 사진 석판술에 의해 채널영역과 나란하게끔 한정되어지며, 제6도에 보인 바와 같은 게이트 절연층 24를 제공하게 이산화실리콘층 24b의 일부위가 역시 식각되어진다.
제6도에 보인 바와 같이, 내식성 마스크로서 게이트전극 27을 사용하면, N+소오스 영역 18과 N+드레인 영역 20은 그 안에 N형 불순물 원자가 주입되어 형성되어진다. N+소오스영역 18과 N+드레인 영역20은 확산로(爐) 안에서나, 이온 주입법으로나, 도우핑된 산화물로 부터 메사 14로 예를들어 인을 도입시키므로써 형성되어진다.
이렇게 공정하는 동안, 도우핑된 폴리실리콘의 게이터전극 27은 그 도전율을 증가시키게끔 동시에 도우핑시킬 수도 있다.
제7도에서 보인 바와같이, 소오스 영역 18과 드레인 영역 20이 형성된 다음, 메사 14와 게이트 전극 27은 이산화실리콘의 절연층 29로 덮인다. 제7도에서 보인 바와 같이 소오스영역 18, 드레인영역 20과 게이트 전극 27에 전기접촉부 40, 42와 44를 형성시키기 위하여 사진석판술에 의하여 절연층 29 내에 개구 26, 28과 31을 형성시킨다. 그 전기접촉부 40, 42와 44도 역시 공지의 반도체 제조기술의 사진석판술에 의하여 형성되어진다.
금속게이트를 지닌 FET를 제조하기 위하여, 절연층 24b를(제4도 참조)를 제거시킨 후에, 제8도에서 보인 바와 같이, 소오스영역 18a, N+드레인 영역 20a와 채널영역 22a는 개스상태 혹은 도우핑된 산화물원을 이루고있는 적절한 불순물(인)을 메사 14로 확산시키거나, 이온 주입시키는 것과 같은 어떤 종래의 사진 석판술에 의해 형성시킨다.
제9도에서 보인 바와같이, 이제 메사14는 절연층 24c를 형성시키기 위하여 산화되어지며, 개구 46과48이 소오스영역 18a, 드레인영역 20a 위에 형성되어 그 영역에 전기접촉부 50과 52를 형성시킨다. 제9도에서 보인 바와같이, 금속게이트 전극은 알루미늄 같은 금속을 증기증착 시키므로서 형성되어지여, 전기 접촉부 50과 52는 소오스개구 46과 드레인 개구 48을 통하여, 소오스 영역 18a와 드레인영역 20a에 위와 같은 금속을 증기 증착시킨 다음 사진 석판술에 의하여 형성시킨다. 알루미늄의 게이트전극 54의 두께는 약14000Å 정도이다.
메사 14의 측면 36-39에 접해있는 도우핑된 연부영역 32-35를 제공하기 위해 이제까지 다룬 FET는 위와 같은 방법으로 제조되지 않은 FET 보다 제로 바이어스 상태하에서의 소오스 드레인 누설 전류가 비교적 낮다. 명확히, 연부영역 32-35를 선택적으로 도우핑시키면 영역의 물리적, 화학적 특성이 변한다.
본 실험결과에 의하면 본 발명에 의하여 제조된 안정 FET는, 위와같이 연부를 안정화시키지 않은 FET보다 누설 전류 레벨이 1/2 내지 1/3 정도로 적어진다는 것을 알수 있다. 선택적인 도우핑의 정도는 FET의 소정의 파괴전압이나 허용된 파괴전압에 따라 결정된다. 즉 선택적인 도우핑이 가능하므로 앞에서 언급된 이 선택적인 도우핑의 장점이 엄어지는 한편 FET의 파괴전압은 소정의 값에서 유지된다.
도우핑 된 연부영역 32-35의 반송자농도가 약 5×106/cm3내지 1019/cm3로 되면 지금까지 설명된 FET가 안정한 동작을 하도록하는데 유용하게 된다.
지금까지 본 발명에 의한 안정 FET를 N채널 FET에 관하여 설명하고 예시하였지만, FET의 누설전류와 임계전압에 관한 안정도를 개선시키기 위하여, P채널 FET메사의 측면에 접한 영역으로 N형 불순물을 이온 주입시키는 것도 또한 본 발명의 영역내에 있다는 사실을 분명히 알 수 있다.
Claims (1)
- 전기적으로 절연물질인 기판(12)과, 상기 기판(12)으로부터 가로로 비스듬하게 뻗은 측면(37, 39)이 있는, 상기 기판상의 단결정 반도체 물질인 메사(14)와 상기 두측면(37, 39) 사이에 뻗어있는 채널 영역(22)을 지닌 전제효과 트랜지스터를 한정하는 수단(18, 20, 22)으로 구성되어져 있고, 상기 채널 영역(22)의 상기 두 측면(37, 39)에 접해있고 상기 채널 영역(22)의 나머지 부위에서보다 더한 도전율 변환체를 지닌 도우핑된 연부영역(33, 35)을 형성시킨 특징을 지닌 안정 반도체소자
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