KR790001277B1

KR790001277B1 - Vertical-junction type field effect transistor

Info

Publication number: KR790001277B1
Application number: KR7401625A
Authority: KR
Inventors: 아끼야시 이시다니
Original assignee: 모리다 아끼오; 소니 가부시끼가이샤
Priority date: 1974-02-25
Filing date: 1974-02-25
Publication date: 1979-09-20

Abstract

A source region(20) of the FET had two regions, 1st-region(20A) having low density and deep diffusion-depth, and 2nd-region(20B) having high density and shallow diffusion-depth, so that the whole length of the source region was nearly the same as channel length. FET had characteristics similar to a triode by detg. a low source resistance without weakening a withstand voltage of the source and the gate. Grid-shaped patterns of the gate region were buried in the semiconductor substrate(10), thus multiple channels were arranged in parallel.

Description

Vertical junction field effect transistor

제 1 도는 종래의 종형 접합형 전계효과 트랜지스터를 나타낸 단면도.1 is a cross-sectional view showing a conventional vertical junction field effect transistor.

제 2 도는 본 발명에 의한 종형 접합형 전계효과 트랜지스터의 일례를 표시한 단면도.2 is a cross-sectional view showing an example of a vertical junction field effect transistor according to the present invention.

제 3 도는 그 제법의 일례를 표시한 공정도.3 is a process chart showing an example of the manufacturing method.

제 4 도는 본 발명의 다른 예를 표시한 단면도.4 is a cross-sectional view showing another example of the present invention.

본 발명은, 종방향으로 흐르는 전류를 횡방향으로부터 제어하는 종형 접합형 전계효과 트랜지스터에 관한 것이며, 특히 그 소오스 저항을 적게하여 한층 양호한 3극관형 특성을 나타내도록 구성시킨 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical junction field effect transistor that controls the current flowing in the longitudinal direction from the transverse direction, and is particularly configured to exhibit better triode characteristics with less source resistance.

근래, 종형 접합형 전계효과 트랜지스터로서 3극관 특성을 가진 전력용 전계효과 트랜지스터가 제안되고 있으며, 본 출원인도 이러한 종형 접합형 전계효과 트랜지스터에 있어서의 고내압화(高耐壓化)를 도모하고저 한다.Recently, power field effect transistors with triode characteristics have been proposed as vertical junction field effect transistors, and the present applicant also aims to achieve high breakdown voltage in such vertical junction field effect transistors. .

본 출원인이 우선 제안한 종형 접합형 전계효과 트랜지스터는, 제 1 도에 나타낸 바와같이 드레인으로 되는 저농도의 반도체기판(Ⅰ)상에 평면적으로 보아서 상호 연결되는 망모형(網狀)의 고농도 게이트 영역(2)을 형성하여 복수로 병행하여 배열시킨 채널(3)을 형성하고, 이 게이트 영역(2)상에 게이트 영역(2)가 매몰되도록 SiO₂등으로 된 절연층(4)를 형성하고, 또한 각 채널(3)에 대응하여 절연층(4)에 둘러싸인 기판위에 망목형상의 고농도 소오스영역(5)를 형성하고, 각 소오스영역(5)상에 공통의 소오스전극(6)을 형성함과 동시에 게이트영역(2) 및 기판이면에 각각 게이트전극(7) 및 드레인전극(8)을 형성하여 구성된다. 이러한 트랜지스터에 의하면, 소오스로부터 게이트에 이르는 직렬저항이 대폭적으로 감소하므로서 포화특성을 나타내지 않고 3극관형의 특성을 갖도록 되고, 또 망모양의 게이트에 의해 저출력 임피이던스로 되어 변환 콘덕틴스가 커지고, 대전력으로 동작하는 특징을 갖는다. 더우기 제 1 도의 경우는 절연층(4)에 의해서 고농도의 게이트 영역(2)와 고농도의 소오스영역(5)가 접촉하지 않기 때문에 게이트 및 소오스간 내압이 향상하고, 또한 확산에 의한 게이트 영역(2)가 낮게 될 수 있으므로, 실효 채널길이가 짧아지게 되고, 동시에 게이트영역의 횡방향 확산이 적어지게 되어 유효 소오스 면적이 커져 단위면적당 전류가 많아지고, 극히 양호한 3극 관형 특성을 나타내는 것이다.The vertical junction field effect transistor proposed by the present applicant first has a mesh-type high-concentration gate region 2 planarly interconnected on a low-concentration semiconductor substrate I as a drain as shown in FIG. ), A plurality of channels 3 are arranged in parallel, and an insulating layer 4 made of SiO ₂ or the like is formed on the gate region 2 so that the gate region 2 is buried. A mesh-type high concentration source region 5 is formed on the substrate surrounded by the insulating layer 4 corresponding to the channel 3, and a common source electrode 6 is formed on each source region 5 and at the same time, the gate is formed. The gate electrode 7 and the drain electrode 8 are formed in the area | region 2 and the back surface of a board | substrate, respectively. According to such a transistor, since the series resistance from the source to the gate is greatly reduced, the transistor has a triode-like characteristic without exhibiting a saturation characteristic, and a low gate impedance is achieved by a mesh-shaped gate, resulting in large conversion conductance and large power. Has the feature of operating as. Furthermore, in the case of FIG. 1, since the gate region 2 of high concentration does not contact the source region 5 of high concentration by the insulating layer 4, the breakdown voltage between the gate and the source is improved, and the gate region 2 by diffusion ), The effective channel length is shortened, and the lateral diffusion of the gate region is decreased, and the effective source area is increased, thereby increasing the current per unit area, and exhibiting extremely good three-pole tubular characteristics.

그런데 이러한 구성에 있어서 다시 소오스저항을 적게하여 3극관형 특성을 한층 양호하게 되도록 하기 위하여는, 소오스영역(5)를 다시 깊게 확산하면 좋지만, 이 경우 고농도의 소오스영역(5)가 고농도의 게이트영역(2)에 가까우므로 게이트 및 소오스간의 내압이 약해질 염려가 있다. 한편 소오스영역(5)의 불순물 농도를 내려 깊게 확산하는 것이 고려되지만, 이 경우 내압은 향상하여도 소오스영역(5)와 전극(6)과의 저항성 도체가 손상될 염려가 있다.In this configuration, the source region 5 may be further deeply diffused again in order to reduce the source resistance again so that the tripolar tubular characteristic is further improved. In this case, the high concentration source region 5 is a high concentration gate region. Since it is close to (2), the internal pressure between the gate and the source may be weakened. On the other hand, although the impurity concentration of the source region 5 is lowered and diffused deeper, in this case, the resistance conductor between the source region 5 and the electrode 6 may be damaged even if the internal pressure is improved.

본 발명은 상술한 점에 비추어 게이트 및 소오스간 내압을 약화시키지 않으며, 또한 소오스 영역의 저항성을 손상하는 일이 없고, 소오스저항을 적게하여 3극관형 특성을 다시 양호하게 되도록 한 종형 접합형 전계효과 트랜지스터를 제공하고저 하는 것이다.In view of the above, the present invention does not weaken the breakdown voltage between the gate and the source, and does not impair the resistance of the source region. To provide a transistor.

즉 본 발명은 반도체 기판상에 망모양 패틴의 게이트 영역을 집어넣고 복수의 채널을 병렬로 배열하여 이룬 종형 접합형 전계효과 트랜지스터에 있어서 반도체 기판의 한쪽면으로부터 채널로 향해 깊게 제 1 의 불순물 농도를 나타내는 제 1 영역과 이 제 1 영역으로부터 얕고 또한 고농도의 제 2 영역을 형성하여 소오스영역을 구성하도록 된 것이다.In other words, in the vertical junction field effect transistor formed by inserting a gate region of a network-shaped patine on a semiconductor substrate and arranging a plurality of channels in parallel, a first impurity concentration is deepened from one side of the semiconductor substrate toward the channel. The first region to be shown and the second region of shallow and high concentration are formed from the first region to form a source region.

이하, 제 2 도 및 제 3 도를 사용하여 본 발명에 의한 종형 접합형 전계효과 트랜지스터의 이례를 그 제법과 함께 설명한다. 또한 본예에서는 N채널의 트랜지스터에 적용한 경우이다.Hereinafter, an example of the vertical junction field effect transistor according to the present invention will be described with the manufacturing method using FIGS. 2 and 3. In this example, the present invention is applied to an N-channel transistor.

본 발명에 있어서는, 우선 제 3a 도에 표시한 바와같이 드레인 영역으로 되는 예를들어 10¹⁴-10¹⁵atoms/㎤정도의 저농도의 N형 실리콘 반도체 기판(10)을 준비하고, 그 한쪽면상에 실리콘 산화막(SiO₂)(11), 실리콘 질화막(Si₃N₄)(12) 및 실리콘 산화막(SiO₂)(13)을 순차적으로 입혀 형성한다. 이경우, 필요에 따라서 기판(10)의 이면에 확산 또는 에피택샬 기상성장(氣象成長)등으로 드레인 전극취출용의 고농도의 N형 반도체층(14)을 설치하는 것이 좋다.In the present invention, first, as shown in FIG. 3A, a low concentration N-type silicon semiconductor substrate 10, for example, 10 ¹⁴ -10 ¹⁵ atoms / cm 3, serving as a drain region, is prepared, and on one side of the silicon An oxide film (SiO ₂ ) 11, a silicon nitride film (Si ₃ N ₄ ) 12, and a silicon oxide film (SiO ₂ ) 13 are sequentially coated. In this case, if necessary, a high concentration N-type semiconductor layer 14 for drain electrode extraction may be provided on the back surface of the substrate 10 by diffusion or epitaxial vapor phase growth.

다음에 SiO₂막(13)을 포우토 엣칭으로서 망모양의 모형으로 엣칭제거함과 동시에 그 망모양의 SiO₂막(13)을 엣칭 마스크로서 하층의 Si₃N₄막(12)를 같은 모형으로 엣칭제거하고 다시 Si₃N₄막(12)를 엣칭마스크로서 그 하층의 SiO₂막(11)을 같은 모형으로 제거하여 망모양의 창구멍(15)를 돌설한다. 그리고 이 창구멍(15)를 통하여 P형 불순물을 확산하여 종횡으로 상호 연결하는 망모양으로 하고 고농도(예를들어 10¹⁸-10²⁰atoms/cm³이상)의 게이트영역(16)을 형성한다(제 3 도 B).Next, the SiO ₂ film 13 is etched and removed as a net-shaped model by photo-etching, while the lower Si ₃ N ₄ film 12 is etched by the mesh-shaped SiO ₂ film 13 as an etching mask. After etching is removed, the Si ₃ N ₄ film 12 is removed as an etching mask, and the underlying SiO ₂ film 11 is removed with the same model to protrude the window hole 15 in the shape of a net. P-type impurities are diffused through the window hole 15 to form a network shape interconnecting longitudinally and horizontally, thereby forming a gate region 16 having a high concentration (for example, 10 ¹⁸ -10 ²⁰ atoms / cm ³ or more). 3 degrees B).

다음에 전계효과 트랜지스터의 동작부 이외의 외주부(17)의 SiO₂막(13) 및 Si₃N₄막(12)를 마스크로서 하층의 SiO₂막(11)의 창구멍을 일부 기판(20)의 표면이 노출하도록 게이트영역(16)을 넘어서 오우버 엣칭하여 넓힌다(제 3d 도). 그런다음, SiO₂막(11)이 입혀진 부분이외의 외부에 노출되는 게이트영역(16)를 포함하는 반도체 표면을 어느 정도 깊이로 엣칭 제거하여 오목부(18)을 형성한다(제 3e 도).Next, the window hole of the lower layer SiO ₂ film 11 is formed by using the SiO ₂ film 13 and the Si ₃ N ₄ film 12 of the outer peripheral portion 17 other than the operation portion of the field effect transistor as a mask. The overetch is widened beyond the gate region 16 to expose the surface (FIG. 3D). Then, the recessed portion 18 is formed by etching to a certain depth the semiconductor surface including the gate region 16 exposed to the outside of the portion on which the SiO ₂ film 11 is coated (FIG. 3E).

다음에 이러한 상태로 노출된 반도체 표면을 900℃-1,100℃정도의 온도에서 증기산화를 한다. 이렇게 할때는 SiO₂막(11)하의 반도체 표면은 산화시키지 않고,SiO₂막(11)이 입혀지지 않은 반도체표면이 산화되고, 따라서 제 3f 도에 표시하도록 SiO₂막(11)하의 반도체 표면을 남겨서 게이트영역(16)이 하방으로 매설되는 것과같이 그 게이트영역(16)상에 산화층 즉 SiO₂층(19)가 피복형성된다. 또 SiO₂층(19)로서는 1-2μ정도 성장되는 것이 좋다.Next, the surface of the semiconductor exposed in this state is subjected to steam oxidation at a temperature of about 900 ° C to 1,100 ° C. In this case, the semiconductor surface under the SiO ₂ film 11 is not oxidized, and the semiconductor surface without the SiO ₂ film 11 is oxidized, thus leaving the semiconductor surface under the SiO ₂ film 11 to be shown in FIG. The oxide layer, i.e., the SiO ₂ layer 19, is formed on the gate region 16 such that the gate region 16 is buried downward. As the SiO ₂ layer 19, it is preferable to grow about 1-2 mu.

다음에 Si₃N₄막(12) 및 SiO₂막(11)을 전면에 걸쳐서 제거한다.(제 3g 도). 이때 SiO₂층(19)에 둘러싸인 망목상으로 형성된 받침대를 이루는 복수의 기판표면(10A)가 노출된다. 이 상태에서 각 받침대의 노출되는 기판표면(10A)로부터 채널(21)를 향해서 예를들어 10¹⁶-10¹⁸atoms/㎤정도의 N형 불순물을 비교적 깊게 확산하여 소오스 영역의 일부를 구성하는 깊은 제 1 영역(20A)를 형성한다(제 3h 도). 이 제 1 영역(20A)는 게이트영역(16)에 극히 근접하도록 형성하는 것이 좋다. 또한 이 제 1 영역(20A)의 형성에 있어서는 이온 주입법으로 형성할 수도 있다.Next, the Si ₃ N ₄ film 12 and the SiO ₂ film 11 are removed over the entire surface (FIG. 3g). At this time, a plurality of substrate surfaces 10A constituting a pedestal formed in a mesh shape surrounded by the SiO ₂ layer 19 are exposed. In this state, N-type impurities of about 10 ¹⁶ -10 ¹⁸ atoms / cm 3, for example, 10 ¹⁶ -10 ¹⁸ atoms / cm 3, are diffused deeply from the exposed substrate surface 10A of each pedestal to form a part of the source region. 20 A of 1 area | regions are formed (FIG. 3H). The first region 20A is preferably formed to be extremely close to the gate region 16. In addition, in the formation of the first region 20A, it may be formed by an ion implantation method.

계속하여 각 대부의 기판표면(10A)로부터 제 1 영역 (20A)보다 고농도 예를들어 5x10¹⁹atoms/㎤ 이상의 N형 불순물을 제 1 영역(20A)보다 낮게 확산하고, 소오스영역의 일부를 구성하는 제 2 영역(20B)를 형성한다(제 3i 도).Subsequently, from the substrate surface 10A of each large portion, N-type impurities having a higher concentration than the first region 20A, for example, 5x10 ¹⁹ atoms / cm 3 or more, are diffused lower than the first region 20A, and constitute a part of the source region. The second region 20B is formed (FIG. 3i).

그런후, 제 3j 도에 표시한 바와같이 게이트 전극취출부 및 필요에 따라서 스크랩 라인부분의 SiO₂층(19)를 선택적으로 엣칭제거하고, 다음에 Al 증착등에 의해 망목상으로 형성된 각 소오스영역(20)상에 공통의 소오스 전극(22)를 붙여 형성함과 동시에, 게이트 전극취출부분의 창구멍내에 게이트 전극(23)을 붙이고, 다시 기판(10)의 이면 즉 본 예에 있어서는 고농도 반도체층(14)면에 드레인 전극(24)를 붙여 형성한다.Thereafter, as shown in FIG. 3J, the SiO ₂ layer 19 of the scrap line portion and the scrap line portion are selectively etched away as necessary, and then each source region formed into a mesh by Al deposition or the like ( A common source electrode 22 is formed on the substrate 20, and the gate electrode 23 is attached to the window hole of the gate electrode extraction portion, and the high concentration semiconductor layer 14 is formed on the back surface of the substrate 10, that is, in this example. The drain electrode 24 is attached to the () face.

이리하여 제 2 도에 표시한 바와같이, 드레인으로 되는 저농도의 반도체 기판(10)에 표면을 절연층(19)로 입혀진 망모양의 게이트 영역이 매입되어 복수의 채널(21)이 병렬로 배열되고, 또 기판(10)의 표면으로부터 채널(21)로 향하여 기판(20)보다 고농도의 제 1 불순물 농도를 나타내는 깊은 제 1 영역(20A)와 제 1 영역(20)보다 고농도로 낮은 제 2 영역(20 B)를 형성하여 이루는 소오스영역(20)에 설치되며 또한 그것을 목적으로 하는 종형 접합형 전계효과 트랜지스터(25)가 얻어진다. 또 소오스 전극(22)의 형성에 있어서는 Al증착에 한하지 않고, 예를들어 제 3g 도의 공정후, 도전층으로 되어 얻어진 고농도의 N형 다결층을 각 소오스영역(20) 및 SiO₂층(19)상에 기상성장 또는 증착등에 의해 형성하고, 이 다결정층을 가지고 소오스 전극으로 할 수도 있다.Thus, as shown in FIG. 2, a gate-shaped gate region in which a surface is covered with an insulating layer 19 is embedded in a low concentration semiconductor substrate 10 serving as a drain, and a plurality of channels 21 are arranged in parallel. Further, from the surface of the substrate 10 toward the channel 21, a deep first region 20A showing a higher concentration of first impurity than the substrate 20 and a second region having a higher concentration than the first region 20 ( A vertical junction field effect transistor 25 provided in the source region 20 formed by forming 20B) and intended for this purpose is obtained. The source electrode 22 is not limited to Al deposition. For example, after the process of FIG. 3G, a highly concentrated N-type polycrystalline layer obtained as a conductive layer is formed in each of the source region 20 and the SiO ₂ layer 19. Formed by vapor phase growth, vapor deposition, or the like, and may be used as a source electrode with the polycrystalline layer.

상술한 본 발명에 의하면, 망모형의 게이트영역(16)상에 이것이 매몰하도록 절연층을 가지며, 고농도의 소오스영역(20)과 고농도의 게이트영역(16)이 상호 접촉하므로서 제 1 도의 구성과 마찬가지로 게이트 및 소오스간 내압이 향상하고, 또한 게이트영역(16)이 낮게 형성할 수 있으므로 채널(21)의 실효 채널길이가 짧게되어 양호한 3극관형 특성을 나타낸다.According to the present invention described above, the insulating layer is provided on the mesh-shaped gate region 16 so as to be buried, and the high concentration source region 20 and the high concentration gate region 16 are in contact with each other, similarly to the configuration of FIG. Since the breakdown voltage between the gate and the source can be improved, and the gate region 16 can be formed low, the effective channel length of the channel 21 is shortened to show good triode characteristics.

그리고, 본 발명에 있어서는, 특히 소오스영역(20)을 고농도로 하여 얕은 제 2 영역(20B)와, 기판(10)보다도 고농도이며 제 2 영역(20B)보다는 저농도인 깊은 제 1 영역(20A)로서 구성하므로서, 소오스영역(20)은 전체적으로 채널(21)에 충분히 가깝게 하고 소오스 및 게이트간 내압을 약화시키지는 않고 소오스저항을 적게하고 3극관형 특성을 다시 한층 양호하게 한다. 더우기 소오스 전극(22)와 접하는 기판표면의 영역(20B)가 고농도이므로, 소오스 전극(22)와의 저항성 도체도 양호하게 된다.In the present invention, the second region 20B, which has a high concentration of the source region 20 in particular, and the deep first region 20A that is higher than the substrate 10 and lower than the second region 20B, are concentrated. As a result, the source region 20 is sufficiently close to the channel 21 as a whole, and the source resistance is reduced and the tripolar tubular characteristics are further improved again without weakening the breakdown voltage between the source and the gate. Furthermore, since the region 20B of the substrate surface in contact with the source electrode 22 is high concentration, the resistive conductor with the source electrode 22 is also good.

또 제 1 영역(20A)를 어느 정도 깊게 확산하므로서 핀치 오프 전압 V_p를 크게하는 것이 가능하다. 이를 사용하여 예를들어 제 4 도에 표시한 바와같이 복수의 소오스영역(20)중에 임의의 소오스영역에 대해서만 선택적으로 깊은 확산 제 1 영역(20A)를 형성하도록 되면, 부분적으로 핀치 오프 전압 V_p를 변하여 전송특성을 변화시킬 수 있고 따라서 예를들어 소위 리모우트 거트-오프 특성을 갖는 이러한 종류의 종형 접합형 전계효과 트랜지스터를 용이하게 제조할 수 있다.In addition, it is possible to increase the pinch-off voltage V _p by diffusing the first region 20A to some depth. Using this, for example, as shown in FIG. 4, the pinch-off voltage V _{p is} partially formed by forming the deep diffusion first region 20A selectively only for any source region among the plurality of source regions 20. It is possible to easily change the transmission characteristics and thus to manufacture this kind of vertical junction field effect transistor having, for example, a so-called remote gut-off characteristic.

또 상기한 예에 있어서는 N 채널의 종형 접합형 전계효과 트랜지스터에 적용한 경우이지만, P채널의 종형 접합형 전계효과 트랜지스터에도 적용할 수 있는 것을 물론이다.In addition, in the above-mentioned example, although it is a case where it applies to the vertical junction field effect transistor of N channel, it is a matter of course that it is applicable also to the vertical junction field effect transistor of P channel.

Claims

A gate region is embedded in the semiconductor substrate so that a plurality of channels are arranged in parallel, and a first region having a low concentration and a second region having a high concentration are formed deeply from one side of the semiconductor substrate toward the channel; A vertical junction field effect transistor comprising a source region.