KR20240140810A - 반도체 장치 - Google Patents

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KR20240140810A
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하지메 와따까베
마사시 즈부꾸
도시나리 사사끼
다까야 다마루
마리나 모찌즈끼
료 오노데라
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가부시키가이샤 재팬 디스프레이
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Abstract

본 발명은, 신뢰성 및 이동도가 높은 반도체 장치를 제공한다. 반도체 장치는, 기판과, 기판 상에 마련된 제1 트랜지스터와, 제1 트랜지스터 상에 마련된 제2 트랜지스터를 갖고, 제1 트랜지스터는, 기판 상에 마련된 제1 게이트 전극과, 제1 게이트 전극 상에 마련된 제1 절연막과, 제1 절연막 상에 마련되고, 제1 게이트 전극과 중첩되는 영역을 갖고, 다결정 구조를 갖는 제1 산화물 반도체층과, 제1 산화물 반도체층 상에 마련된 제2 절연막과, 제2 절연막 상에 마련된 제2 게이트 전극을 포함하고, 제2 트랜지스터는, 제2 절연막 상에 마련된 제3 게이트 전극과, 제3 게이트 전극 상에 마련된 제3 절연막과, 제3 절연막 상에 마련되고, 제3 게이트 전극과 중첩되는 영역을 갖는 제2 산화물 반도체층과, 제2 산화물 반도체층 상에 마련된 제4 절연막과, 제4 절연막 상에 마련된 제4 게이트 전극을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 실시 형태는, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 특히, 본 발명의 일 실시 형태는, 채널로서 산화물 반도체가 사용된 트랜지스터가 적층된 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
근년, 아몰퍼스 실리콘, 저온 폴리실리콘 및 단결정 실리콘 대신에, 산화물 반도체가 채널에 사용된 반도체 장치의 개발이 진행되고 있다(예를 들어, 특허문헌 1). 종래의 산화물 반도체층을 포함하는 박막 트랜지스터의 전계 효과 이동도는, 결정성을 갖는 산화물 반도체층을 사용한 경우라도 그다지 크지는 않다. 그래서, 고속으로 구동할 것이 요구되는 트랜지스터에는, 결정성 실리콘이 채널에 사용된 트랜지스터가 사용되고, 오프 전류가 낮을 것이 요구되는 트랜지스터에는, 산화물 반도체가 사용된 반도체 장치가 연구되어 있다(예를 들어, 특허문헌 2, 3).
일본 특허 공개 제2021-141338호 공보 일본 특허 공개 제2013-008946호 공보 일본 특허 공개 제2011-142621호 공보
반도체 장치의 집적도를 높이기 위해서, 결정성 실리콘이 채널에 사용된 트랜지스터와, 산화물 반도체가 채널에 사용된 트랜지스터를 동일 기판 상에 형성하는 경우가 있다. 결정성 실리콘이 채널에 사용된 트랜지스터 상에, 산화물 반도체가 채널에 사용된 트랜지스터를 적층하는 경우가 많다. 그러나, 결정성 실리콘이 채널에 사용된 트랜지스터와, 산화물 반도체가 채널에 사용된 트랜지스터는, 제조 프로세스가 다르기 때문 제조 비용이 증대한다.
본 발명의 일 실시 형태는, 고집적화가 가능해서, 제조 비용이 저감된 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 실시 형태에 관한 반도체 장치는, 기판과, 기판 상에 마련된 제1 트랜지스터와, 제1 트랜지스터 상에 마련된 제2 트랜지스터를 갖고, 제1 트랜지스터는, 기판 상에 마련된 제1 게이트 전극과, 제1 게이트 전극 상에 마련된 제1 절연막과, 제1 절연막 상에 마련되고, 제1 게이트 전극과 중첩되는 영역을 갖고, 다결정 구조를 갖는 제1 산화물 반도체층과, 제1 산화물 반도체층 상에 마련된 제2 절연막과, 제2 절연막 상에 마련된 제2 게이트 전극을 포함하고, 제2 트랜지스터는, 제2 절연막 상에 마련된 제3 게이트 전극과, 제3 게이트 전극 상에 마련된 제3 절연막과, 제3 절연막 상에 마련되고, 제3 게이트 전극과 중첩되는 영역을 갖는 제2 산화물 반도체층과, 제2 산화물 반도체층 상에 마련된 제4 절연막과, 제4 절연막 상에 마련된 제4 게이트 전극을 포함한다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 2는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 3은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 4는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 6은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 7은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 8은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 9는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 10은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 11은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 12는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 13은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 14는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 15는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 16은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 17은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 18은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 19는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 20은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 21은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 22는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 23은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 24는 본 발명의 일 실시 형태에 관한 표시 장치의 개요를 도시하는 평면도이다.
도 25는 본 발명의 일 실시 형태에 관한 표시 장치의 회로 구성을 도시하는 블록도이다.
도 26은 본 발명의 일 실시 형태에 관한 표시 장치의 화소 회로를 도시하는 회로도이다.
도 27은 본 발명의 일 실시 형태에 관한 표시 장치의 화소 회로를 도시하는 회로도이다.
이하에, 본 발명의 각 실시 형태에 대해서 도면을 참조하면서 설명한다. 이하의 개시는 어디까지나 일례에 지나지 않는다. 당업자가, 발명의 주지를 유지하면서, 실시 형태의 구성을 적절하게 변경함으로써 용이하게 상도할 수 있는 구성은, 당연히 본 발명의 범위에 함유된다. 도면은 설명을 보다 명확하게 하기 위해서, 실제의 양태에 비해, 각 부의 폭, 막 두께, 형상 등에 대해서 모식적으로 표현되는 경우가 있다. 그러나, 도시된 형상은 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 본 명세서와 각 도면에 있어서, 기출 도면에 관해서 상술한 것과 마찬가지의 요소에는, 동일한 부호를 부여하고, 상세한 설명을 적절하게 생략하는 경우가 있다.
「반도체 장치」란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 이하에 기재하는 실시 형태의 반도체 장치는, 예를 들어 표시 장치, 마이크로프로세서(Micro-Processing Unit: MPU) 등의 집적 회로(Integrated Circuit: IC), 또는 메모리 회로에 사용되는 트랜지스터이어도 된다.
「표시 장치」란, 전기 광학층을 사용하여 영상을 표시하는 구조체를 가리킨다. 예를 들어, 표시 장치라는 용어는, 전기 광학층을 포함하는 표시 패널을 가리키는 경우도 있고, 또는 표시 셀에 대해서 다른 광학 부재(예를 들어, 편광 부재, 백라이트, 터치 패널 등)를 장착한 구조체를 가리키는 경우도 있다. 「전기 광학층」에는, 기술적인 모순이 생기지 않는 한, 액정층, 일렉트로루미네센스(EL)층, 일렉트로크로믹(EC)층, 전기 영동층이 포함될 수 있다. 따라서, 후술하는 실시 형태에 대해서, 표시 장치로서, 액정층을 포함하는 액정 표시 장치 및 유기 EL층을 포함하는 유기 EL 표시 장치를 예시해서 설명하지만, 본 실시 형태에서의 구조는, 상술한 다른 전기 광학층을 포함하는 표시 장치에 적용할 수 있다.
본 발명의 각 실시 형태에 있어서, 기판으로부터 산화물 반도체층을 향하는 방향을 상 또는 상방이라고 한다. 반대로, 산화물 반도체층으로부터 기판을 향하는 방향을 하 또는 하방이라고 한다. 이와 같이, 설명의 편의상, 상방 또는 하방이라는 어구를 사용하여 설명하지만, 예를 들어 기판과 산화물 반도체층의 상하 관계가 도시와 반대로 되도록 배치되어도 된다. 이하의 설명에서, 예를 들어 기판 상의 산화물 반도체층이라는 표현은, 상기한 바와 같이 기판과 산화물 반도체층의 상하 관계를 설명하고 있는 것에 지나지 않으며, 기판과 산화물 반도체층의 사이에 다른 부재가 배치되어 있어도 된다. 상방 또는 하방은, 복수의 층이 적층된 구조에서의 적층순을 의미하는 것으로, 트랜지스터의 상방의 화소 전극이라고 표현할 경우, 평면으로 보아, 트랜지스터와 화소 전극이 겹치지 않는 위치 관계이어도 된다. 한편, 트랜지스터의 연직 상방의 화소 전극이라고 표현하는 경우는, 평면으로 보아, 트랜지스터와 화소 전극이 겹치는 위치 관계를 의미한다. 또한, 평면으로 보아란, 기판의 표면에 대해서, 수직인 방향에서 보는 것을 말한다.
본 명세서 등에서, 「막」이라는 용어와, 「층」이라는 용어는, 경우에 따라서 서로 바꿀 수 있다. 또한, 본 명세서 등에서, 산화물 반도체막으로 형성된 복수의 산화물 반도체층을 「-1」, 「-2」로 구별해서 기재하는 경우가 있다. 또한, 도전막으로 형성된 복수의 도전층 및 전극에 대해서도 마찬가지로 기재하는 경우가 있다.
또한, 본 명세서 등에서, 서수는, 부품이나, 부재, 부위, 위치, 방향 등을 구별하기 위해서 사용되고 있으며, 순번이나 우선도를 나타내는 것은 아니다.
본 명세서 등에서 「α는 A, B 또는 C를 포함한다」, 「α는 A, B 및 C의 어느 것을 포함한다」, 「α는 A, B 및 C로 이루어지는 군에서 선택되는 하나를 포함한다」와 같은 표현은, 특별히 명시가 없는 한, α가 A 내지 C의 복수의 조합을 포함하는 경우를 배제하지 않는다. 또한, 이들 표현은, α가 다른 요소를 포함하는 경우도 배제하지 않는다.
또한, 이하의 각 실시 형태는, 기술적인 모순을 생기게 하지 않는 한, 서로 조합할 수 있다.
<제1 실시 형태>
도 1 내지 도 16을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(100)에 대해서 설명한다.
<반도체 장치(100)의 구성>
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치(100)의 개요를 도시하는 단면도이다.
도 1에 도시하는 바와 같이, 반도체 장치(100)는, 기판(10) 상에 마련된 제1 트랜지스터(210) 및 제2 트랜지스터(220)를 갖고 있다. 제1 트랜지스터(210)는, 제1 게이트 전극(12GE), 제1 절연막(14, 16), 제1 산화물 반도체층(22), 제2 절연막(24) 및 제2 게이트 전극(26GE-1)을 포함한다. 제1 산화물 반도체층(22)은, 제1 채널 영역(22CH), 제1 소스 영역(22S) 및 제1 드레인 영역(22D)을 포함한다. 제2 트랜지스터(220)는, 제3 게이트 전극(26GE-2), 제3 절연막(28, 32), 제2 산화물 반도체층(36), 제4 절연막(38) 및 제4 게이트 전극(44GE)을 포함한다. 제2 산화물 반도체층(36)은, 제2 채널 영역(36CH), 제2 소스 영역(36S) 및 제2 드레인 영역(36D)을 포함한다. 또한, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)을 구별하지 않을 경우, 단순히, 채널 영역 CH, 소스 영역 S 및 드레인 영역 D로 기재하는 경우가 있다.
제2 트랜지스터(220)는, 제1 트랜지스터(210)의 상방에 마련되어 있다. 제2 트랜지스터(220)는, 제1 트랜지스터(210)의 상방에 마련되어 있다란, 제2 산화물 반도체층(36)이, 제1 산화물 반도체층(22)보다 상방에 마련되어 있는 것을 말한다.
제1 절연막(14, 16)은, 제1 트랜지스터(210)의 제1 게이트 절연막으로서 기능한다. 또한, 제2 절연막(24)은, 제1 트랜지스터(210)의 제2 게이트 절연막으로서 기능한다. 또한, 제1 절연막(14, 16) 및 제2 절연막(24)은, 제2 트랜지스터(220)의 하지막으로서도 기능한다. 제3 절연막(28, 32)은, 제2 트랜지스터(220)의 제3 게이트 절연막으로서 기능한다. 또한, 제4 절연막(38)은, 제2 트랜지스터의 제4 게이트 절연막으로서 기능한다. 또한, 제3 절연막(28, 32) 및 제4 절연막(38)은, 제1 트랜지스터(210)의 층간 절연막으로서 기능한다.
제4 절연막(38) 상에는, 제1 소스 전극(44S) 및 제1 드레인 전극(44D)이 마련되어 있다. 제1 소스 전극(44S) 및 제1 드레인 전극(44D)은, 제2 절연막(24) 내지 제4 절연막(38)에 마련된 콘택트 홀을 통해서, 제1 산화물 반도체층(22)과 접속되어 있다. 제1 소스 전극(44S) 및 제1 드레인 전극(44D)은, 제4 게이트 전극(44GE)과 동일한 제4 절연막(38) 상에 마련되어 있다. 또한, 제3 절연막(28, 32)은, 제1 트랜지스터(210)의 층간 절연막으로서 기능함과 함께, 제2 트랜지스터(220)의 제3 게이트 절연막으로서 기능시킬 수 있다. 제1 소스 전극(44S), 제1 드레인 전극(44D) 및 제4 게이트 전극(44GE) 상에 제5 절연막(46, 48)이 마련되어 있다.
제5 절연막(48) 상에는, 제2 소스 전극(52S) 및 제2 드레인 전극(52D)이 마련되어 있다. 제2 소스 전극(52S) 및 제2 드레인 전극(52D)은, 제4 절연막(38) 및 제5 절연막(46, 48)에 마련된 콘택트 홀을 통해서, 제2 산화물 반도체층(36)과 접속되어 있다. 또한, 제5 절연막(48) 상에는, 제1 전극(52E-1) 및 제2 전극(52E-2)이 마련되어 있다. 제1 전극(52E-1) 및 제2 전극(52E-2)은, 제5 절연막(46, 48)에 마련된 콘택트 홀을 통해서, 제1 소스 전극(44S) 및 제1 드레인 전극(44D)과 접속되어 있다.
본 실시 형태에 있어서, 제1 트랜지스터(210)와 제2 트랜지스터(220)는, 마찬가지의 구조를 갖고 있다. 그 때문에, 제2 트랜지스터(220)의 구조에 있어서, 제1 트랜지스터(210)와 마찬가지의 구조에 대해서는, 적절하게 설명을 생략하는 경우가 있다.
제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)은, 복수의 결정립을 포함하는 다결정 구조를 갖는다. 상세는 후술하지만, Poly-OS(Poly-crystalline Oxide Semiconductor) 기술을 사용함으로써, 다결정 구조를 갖는 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)을 형성할 수 있다. 이하에서는, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 구성에 대해서 설명하지만, 다결정 구조를 갖는 산화물 반도체를 Poly-OS라고 하는 경우가 있다.
제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)은, 인듐을 포함하는 2 이상의 금속을 포함하고, 2 이상의 금속에서의 인듐의 비율은 50％ 이상이다. 인듐 이외의 금속 원소로서, 갈륨(Ga), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 이트륨(Y), 지르코늄(Zr) 및 란타노이드계 원소가 사용된다. 단, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)은 Poly-OS를 포함하고 있으면 되며, 상기 이외의 금속 원소가 포함되는 경우가 있다. 제2 산화물 반도체층(36)은, 제1 산화물 반도체층(22)과 동일한 조성을 갖는 산화물 반도체 타깃을 사용하여 성막되는 것이 바람직하다. 이에 의해, 반도체 장치(100)의 제조 비용을 삭감할 수 있다.
제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 상면(또는 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 막 두께 방향) 또는 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 단면으로부터 관찰한 Poly-OS에 포함되는 결정립의 결정 입경은, 0.1㎛ 이상이며, 바람직하게는 0.3㎛ 이상이며, 더욱 바람직하게는 0.5㎛ 이상이다. 결정립의 결정 입경은, 예를 들어 단면 SEM 관찰, 단면 TEM 관찰 또는 전자선 후방 산란 회절(Electron Back Scattered Diffraction: EBSD)법 등을 사용하여 취득할 수 있다.
제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36) 각각의 막 두께는, 10nm보다 크고 30nm 이하이다. 상술한 바와 같이, Poly-OS에 포함되는 결정립의 결정 입경은 0.1㎛ 이상이기 때문에, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)은, 막 두께 방향으로 1개의 결정립만이 포함되는 영역을 포함한다. 또한, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36) 각각의 막 두께는, 동일한 막 두께이어도 되고, 다른 막 두께이어도 된다.
Poly-OS에서는, 복수의 결정립이 1종류의 결정 구조를 갖고 있어도 되고, 복수 종류의 결정 구조를 갖고 있어도 된다. Poly-OS의 결정 구조는, 전자선 회절법 또는 XRD법 등을 사용하여 특정할 수 있다. 즉, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 결정 구조는, 전자선 회절법 또는 XRD법 등을 사용하여 특정할 수 있다.
제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 결정 구조는, 입방정인 것이 바람직하다. 입방정은, 결정 구조의 대칭성이 높아, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)에 산소 결함이 생성되었을 경우에도, 구조 완화가 일어나기 어려워, 결정 구조가 안정되어 있다. 상술한 바와 같이, 인듐의 비율을 높게 함으로써, 복수의 결정립 각각의 결정 구조가 제어되어, 입방정의 결정 구조를 갖는 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)을 형성할 수 있다.
제1 산화물 반도체층(22)은, 제2 게이트 전극(26GE-1)과 중첩되고, 제1 결정 구조를 갖는 제1 영역과, 제2 게이트 전극(26GE-1)과 중첩되지 않고, 제2 결정 구조를 갖는 제2 영역을 포함한다. 여기서, 제1 영역이란, 제1 채널 영역(22CH)에 상당한다. 또한, 제2 영역이란, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)에 상당한다. 제2 영역의 전기 전도도는, 제1 영역의 전기 전도도보다 크다.
제2 산화물 반도체층(36)은, 제4 게이트 전극(44GE)과 중첩되고, 제1 결정 구조를 갖는 제3 영역과, 제4 게이트 전극(44GE)과 중첩되지 않고, 제2 결정 구조를 갖는 제4 영역을 포함한다. 여기서, 제3 영역이란, 제2 채널 영역(36CH)에 상당한다. 또한, 제4 영역이란, 제2 소스 영역(36S) 및 제2 드레인 영역(36D)에 상당한다. 제4 영역의 전기 전도도는, 제3 영역의 전기 전도도보다 크다.
또한, 제2 결정 구조는, 제1 결정 구조와 동일하다. 여기서, 2개의 결정 구조가 동일하다란, 결정계가 동일한 것을 의미한다. 예를 들어, 제1 산화물 반도체층(22)의 결정 구조가 입방정일 때, 제1 영역의 제1 결정 구조 및 제2 영역의 제2 결정 구조는 모두 입방정으로, 동일하다. 제1 결정 구조 및 제2 결정 구조는, 예를 들어 극미 전자선 회절법 등을 사용하여 특정할 수 있다.
또한, 소정의 결정 방위에 있어서, 제1 결정 구조의 면 간격 d값과, 제2 결정 구조의 면 간격 d값은, 대략 동일하다. 여기서, 2개의 면 간격 d값이 대략 동일하다란, 한쪽 면 간격 d값이, 다른 쪽 면 간격 d값의 0.95배 이상 1.05배 이하인 것을 말한다. 혹은, 극미 전자선 회절법에 있어서, 2개의 회절 패턴이 거의 일치하고 있는 경우를 말한다.
제1 영역과 제2 영역의 사이에는, 결정립계가 존재하지 않아도 된다. 또한, 1개의 결정립 중에, 제1 영역 및 제2 영역이 포함되어 있어도 된다. 환언하면, 제1 영역에서 제2 영역으로의 변화는, 연속적인 결정 구조의 변화이어도 된다. 마찬가지로, 제3 영역과 제4 영역의 사이에는, 결정립계가 존재하지 않아도 된다. 또한, 1개의 결정립 중에, 제3 영역 및 제4 영역이 포함되어 있어도 된다. 환언하면, 제3 영역에서 제4 영역으로의 변화는, 연속적인 결정 구조의 변화이어도 된다.
또한, 제1 소스 영역(22S), 제1 드레인 영역(22D), 제2 소스 영역(36S) 및 제2 드레인 영역(36D)은, 동일한 불순물 원소를 포함하고 있다. 또한, 제1 소스 영역(22S), 제1 드레인 영역(22D), 제2 소스 영역(36S) 및 제2 드레인 영역(36D)은, 불순물 원소가 첨가됨으로써, 제1 채널 영역(22CH) 및 제2 채널 영역(36CH)과 비교해서 저항률이 저하되어 있다. 즉, 제1 소스 영역(22S), 제1 드레인 영역(22D), 제2 소스 영역(36S) 및 제2 드레인 영역(36D)은, 도체로서의 물성을 구비하고 있다. 또한, 제1 소스 영역(22S), 제1 드레인 영역(22D), 제2 소스 영역(36S) 및 제2 드레인 영역(36D) 각각에 있어서, 상술한 영역 모두에서 동일한 불순물 원소가 포함되어 있어도 되고, 층마다 다른 불순물 원소가 포함되어 있어도 된다. 예를 들어, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)에 인을 첨가하고, 제2 소스 영역(36S) 및 제2 드레인 영역(36D)에 보론을 첨가해도 된다.
제1 소스 영역(22S), 제1 드레인 영역(22D), 제2 소스 영역(36S) 및 제2 드레인 영역(36D)에 포함되는 불순물 원소의 농도는, SIMS 분석(2차 이온 질량 분석)으로 측정한 경우에, 1×1018cm-3 이상 1×1021cm-3 이하인 것이 바람직하다. 여기서, 불순물 원소란, 아르곤(Ar), 인(P), 또는 보론(B)을 말한다.
제1 소스 영역(22S), 제1 드레인 영역(22D), 제2 소스 영역(36S) 및 제2 드레인 영역(36D)에는, 불순물 원소가 첨가됨으로써, 산소 결함이 형성된다. 산소 결함에 수소가 트랩됨으로써, 제1 소스 영역(22S), 제1 드레인 영역(22D), 제2 소스 영역(36S) 및 제2 드레인 영역(36D)의 저항을, 제1 채널 영역(22CH) 및 제2 채널 영역(36CH)의 저항보다 저감할 수 있다. 또한, 제1 소스 영역(22S), 제1 드레인 영역(22D), 제2 소스 영역(36S) 및 제2 드레인 영역(36D)에 불순물 원소가 첨가되어, 산소 결함이 형성되어도, 결정 구조는 깨지지 않고 유지된다. 그 때문에, 제1 소스 영역(22S), 제1 드레인 영역(22D), 제2 소스 영역(36S) 및 제2 드레인 영역(36D)의 결정 구조는, 제1 채널 영역(22CH) 및 제2 채널 영역(36CH)의 결정 구조와 동일하다고 할 수 있다.
산화물 반도체층은, 층의 내부에 산소 결함이 많이 포함되면, 산소 결함에 수소가 포획됨으로써 트랜지스터의 특성에 악영향을 미친다. 그 때문에, 산화물 반도체층에 포함되는 산소 결함을 저감시키는 것이 요구되고 있다.
산화물 반도체는, 아몰퍼스의 산화물 반도체보다 결정성의 산화물 반도체쪽이 산소 결함이 형성되기 어렵다. 또한, 산화물 반도체에 포함되는 인듐의 비율을 상대적으로 높게 함으로써, 결정성의 산화물 반도체가 얻어지기 쉬운 것으로 알려져 있다. 그러나, 인듐의 비율을 상대적으로 높게 하여, 결정성의 산화물 반도체가 얻어져도, 필요 이상의 산소 결함이 존재한다. 산소 결함은, 산소가 공급됨으로써 수복할 수 있다. 그 때문에, 산화물 반도체층의 주위의 절연막으로서, 산소를 방출하는 것이 가능한 절연막을 배치함으로써, 산화물 반도체층의 산소 결함을 수복할 필요가 있다.
한편, 산화물 반도체층에 필요 이상의 산소를 공급하면, 산화물 반도체층에 포함되는 과잉의 산소에 의해, 산소 결함과는 다른 결함 준위가 형성되어 버린다. 이에 의해, 신뢰성 시험에 의한 특성 변동, 전계 효과 이동도의 저하, 또는 특성의 변동 등의 현상이 발생할 우려가 있다.
본 발명의 일 실시 형태에 관한 반도체 장치(100)에 의하면, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)은, Poly-OS를 포함한다. 이에 의해, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)은, 결정성이 높으며, 또한 산소 결함이 충분히 저감된 층으로 된다.
또한, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)은, 채널 영역 CH뿐만 아니라, 소스 영역 S 및 드레인 영역 D가 결정 구조를 가짐으로써, 소스 영역 S 및 드레인 영역 D를 충분히 저저항화할 수 있다. 그 때문에, 소스 영역 S 및 드레인 영역 D의 기생 저항이 저감되어, 제1 트랜지스터(210) 및 제2 트랜지스터(220)의 전기 특성에서의 온 전류의 변동을 억제할 수 있다. 제1 트랜지스터(210) 및 제2 트랜지스터(220)는 이동도가 크기 때문에, 반도체 장치(100)를 표시 장치 등에 사용하는 경우, 변동이 억제됨과 함께, 성능이 향상된다.
본 발명의 일 실시 형태에 관한 반도체 장치(100)에서는, 제1 트랜지스터(210) 및 제2 트랜지스터(220)의 채널 영역 CH의 채널 길이 L이 2㎛ 이상 4㎛ 이하이면서, 또한, 채널 영역 CH의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에서, 이동도가 30㎠/Vs 이상, 35㎠/Vs 이상, 또는 40㎠/Vs 이상의 전기 특성을 얻을 수 있다. 본 명세서 등에서의 이동도란 트랜지스터의 포화 영역에서의 전계 효과 이동도이며, 소스 전극과 드레인 전극의 사이의 전위차(Vd)가, 게이트 전극에 공급되는 전압(Vg)에서 트랜지스터의 역치 전압(Vth)을 감산한 값(Vg-Vth)보다 큰 영역에서의 전계 효과 이동도의 최댓값을 의미한다.
또한, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 채널 영역 CH에 포함되는 산소 결함이 충분히 저감됨으로써, 산소 결함에 수소가 포획되는 것을 억제할 수 있다. 이에 의해, 제1 트랜지스터(210) 및 제2 트랜지스터(220)의 신뢰성 시험에서의 특성 변동을 적게 할 수 있기 때문에, 반도체 장치의 신뢰성이 향상된다.
여기서, 신뢰성 시험이란, 예를 들어 게이트에 부의 전압을 인가하는 NGBT(Negative Gate Bias-Temperature) 스트레스 시험, 또는 게이트에 정의 전압을 인가하는 PGBT(Positive Gate Bias-Temperature) 스트레스 시험을 말한다. 또한, NGBT 및 PGBT 등의 BT 스트레스 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화(경년 변화)를 단시간에 평가할 수 있다. 특히, BT 스트레스 시험 전후에서의 트랜지스터의 역치 전압의 변동량은, 신뢰성을 조사하기 위한 중요한 지표가 된다. BT 스트레스 시험 전후에 있어서, 역치 전압의 변동량이 적을수록, 신뢰성이 높은 트랜지스터라고 할 수 있다.
그런데, 반도체 재료가 다른 2개의 트랜지스터를 적층하는 경우, 2개의 트랜지스터를 접속하기 위한 배선 구조가 복잡해진다. 또한, 반도체 장치를 제조하고 있는 과정에서, 아래의 트랜지스터의 구성 재료에 따라서, 위의 트랜지스터의 구성 재료에 악영향을 미칠 우려가 있다. 예를 들어, 저온 폴리실리콘을 사용한 트랜지스터는, 아몰퍼스 실리콘에 레이저 조사 프로세스를 행할 필요가 있기 때문에, 산화물 반도체를 사용한 트랜지스터보다 하층에 형성된다. 저온 폴리실리콘을 사용한 트랜지스터의 구성 재료는, 수소를 많이 포함하는 재료가 사용된다. 이 수소에 의해, 산화물 반도체에 악영향을 미칠 가능성이 높다. 그 때문에, 저온 폴리실리콘을 사용한 트랜지스터와 산화물 반도체를 사용한 트랜지스터를 서로 중첩해서 형성하는 경우, 저온 폴리실리콘을 사용한 트랜지스터의 구성 재료로부터 방출되는 수소의 영향을 저감하기 위해서 절연층을 증가시키거나, 가열 처리가 증가하는 경우가 있다. 또한, 결정성 실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터 양쪽이 동일한 톱 게이트 구조이었다고 해도, 결정성 실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터에 사용되는 절연 재료 및 도전 재료의 구성이나 막 두께는 각각 다르기 때문에, 트랜지스터의 구조를 공통화할 수 없다.
제1 트랜지스터(210) 및 제2 트랜지스터(220) 양쪽에서 높은 이동도가 얻어지기 때문에, 고속 구동이 요구되는 트랜지스터에, 산화물 반도체가 채널에 사용된 트랜지스터를 사용할 수 있다. 이에 의해, 고속 구동이 요구되는 트랜지스터로서, 결정성 실리콘이 채널에 사용된 트랜지스터를 형성하지 않아도 된다. 그 때문에, 고속 구동이 요구되는 트랜지스터와, 그 이외의 특성이 요구되는 트랜지스터를, 구분 제작할 필요가 없어진다.
또한, 본 발명의 일 실시 형태에 관한 반도체 장치(100)에서는, 반도체 재료가 동일한 2개의 트랜지스터를 적층하기 때문에, 2개의 트랜지스터를 접속하기 위한 배선 구조를 간소화할 수 있다. 또한, 산화물 반도체를 사용한 제1 트랜지스터(210)와 제2 트랜지스터(220)의 구조를 공통화시키는 것이 용이하다. 예를 들어, 제1 트랜지스터(210) 및 제2 트랜지스터(220)를, 산화물 반도체층을 사이에 끼운 듀얼 게이트 구조의 트랜지스터로 할 수 있다. 또한, 제1 트랜지스터(210) 및 제2 트랜지스터(220)의 게이트 전극으로서 사용하는 도전 재료와, 게이트 절연막으로서 사용하는 절연 재료를 동일한 구조로 할 수 있다.
본 실시 형태에서는, 제1 트랜지스터(210)는, 제1 게이트 전극(12GE), 제1 절연막(14, 16)으로서 질화실리콘막 및 산화실리콘막의 적층, 제1 산화물 반도체층(22), 제2 절연막(24)으로서 산화실리콘막 및 제2 게이트 전극(26GE-1)을 포함한다. 마찬가지로, 제2 트랜지스터는, 제3 게이트 전극(26GE-2), 제3 절연막(28, 32)으로서 질화실리콘막 및 산화실리콘막의 적층, 제2 산화물 반도체층(36), 제4 절연막(38)으로서 산화실리콘막 및 제4 게이트 전극(44GE)을 포함한다. 즉, 제1 게이트 전극(12GE)과 제3 게이트 전극(26GE-2), 제1 절연막(14, 16)과 제3 절연막(28, 32), 제2 절연막(24)과 제4 절연막(38) 및 제2 게이트 전극(26GE-1)과 제4 게이트 전극(44GE)은, 각각 대응하고 있다. 또한, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)은, 다결정 구조를 갖고 있다. 그 때문에, 동등한 성능을 갖는 제1 트랜지스터(210) 상에 제2 트랜지스터(220)를 적층해서 배치할 수 있다.
본 실시 형태에서는, 제1 트랜지스터(210)로서, 제2 게이트 전극(26GE-1)에 의해 트랜지스터를 구동하는 톱 게이트형 트랜지스터가 사용된다. 또한, 제2 트랜지스터(220)로서, 제4 게이트 전극(44GE)에 의해 트랜지스터를 구동하는 톱 게이트형 트랜지스터가 사용된다. 그 때문에, 제2 절연막(24)의 막 두께가, 제1 절연막(14, 16)의 막 두께보다 얇은 것이 바람직하다. 마찬가지로, 제4 절연막(38)의 막 두께는, 제3 절연막(28, 32)의 막 두께보다 얇은 것이 바람직하다.
예를 들어, 반도체 장치를 유기 EL 디스플레이에 적용하는 경우, 1개의 화소 회로에 있어서, 구동용 트랜지스터와 스위칭용 트랜지스터를 합쳐서 6개 이상 필요하게 되는 경우가 있다. 동일 평면 내에 6개의 트랜지스터를 배치하는 경우, 6개분의 트랜지스터의 면적이 필요해진다. 그 때문에, 화소를 고정밀로 할 경우에는, 화소 회로의 더한층의 집적화가 곤란해진다.
반도체 장치(100)에서는, 동일한 기능을 갖는 트랜지스터를 적층해서 마련하는 것이 가능해진다. 예를 들어, 화소 회로에 있어서 스위칭용 트랜지스터에 대해서는, 상층과 하층으로 적층시켜 마련함으로써, 화소 회로의 면적을 축소할 수 있다. 이에 의해, 화소 회로가 차지하는 면적을 작게 할 수 있기 때문에, 보다 고정밀의 유기 EL 디스플레이를 제공할 수 있다.
제1 트랜지스터(210)와 제2 트랜지스터(220) 각각은, 이동도가 높다. 그 때문에, 고속 구동이 요구되는 구동 회로에도 적합하다. 또한, 표시 장치의 구동 회로에 반도체 장치(100)를 적용하는 경우, 하층의 제1 트랜지스터(210)와 상층의 제2 트랜지스터(220)를 서로 근접시키는, 혹은 서로의 일부 또는 전부가 중첩되도록 적층해서 마련하는 것이 가능하다. 또한, 상층의 제2 트랜지스터(220) 아래에, 하층의 제1 트랜지스터(210)의 배선을 연장시키는 것도 가능해진다. 이에 의해, 표시 장치의 구동 회로의 면적을 축소할 수 있다. 이에 의해, 협 프레임의 표시 장치를 제공할 수 있다.
본 실시 형태에서는, 제1 트랜지스터(210)로서, 제2 게이트 전극(26GE-1)에 의해 트랜지스터를 구동하는 톱 게이트형 트랜지스터가 사용되는 구성을 예시하지만, 이 구성에 한정되지 않는다. 예를 들어, 제1 트랜지스터(210)로서, 제1 게이트 전극(12GE)에 의해 트랜지스터를 구동하는 보텀 게이트형 트랜지스터가 사용되어도 된다. 또는, 제1 트랜지스터(210)로서, 제1 게이트 전극(12GE) 및 제2 게이트 전극(26GE-1)에 의해 트랜지스터를 구동하는 듀얼 게이트형 트랜지스터가 사용되어도 된다. 또한, 제2 트랜지스터(220)에 대해서도, 제1 트랜지스터(210)와 마찬가지이다. 제2 트랜지스터(220)로서, 톱 게이트형 트랜지스터에 한정되지 않고, 보텀 게이트형 트랜지스터 또는 듀얼 게이트형 트랜지스터의 어느 것이어도 된다. 상기 구성은 어디까지나 일 실시 형태에 지나지 않으며, 본 발명은 상기 구성에 한정되지 않는다.
제1 게이트 전극(12GE)은, 제1 트랜지스터(210)의 보텀 게이트 및 제1 산화물 반도체층(22)에 대한 차광막으로서의 기능을 구비한다. 제1 절연막(14, 16) 및 제2 절연막(24)은, 제조 프로세스에서의 열처리에 의해 산소를 방출하는 기능을 구비한다. 제2 절연막(24), 제3 절연막(28, 32) 및 제4 절연막(38)은, 제1 게이트 전극(12GE)과 제1 소스 전극(44S) 및 제1 드레인 전극(44D)을 절연하여, 양자간의 기생 용량을 저감시키는 기능을 구비한다. 제1 트랜지스터(210)의 동작은, 주로 제2 게이트 전극(26GE-1)에 공급되는 전압에 의해 제어된다. 제1 게이트 전극(12GE)에는 보조적인 전압이 공급된다. 또한, 제1 게이트 전극(12GE)을 단순히 차광막으로서 사용해도 되며, 이 경우, 제1 게이트 전극(12GE)에 특정 전압이 공급되지 않고, 플로팅이어도 된다.
제3 게이트 전극(26GE-2)은, 제2 트랜지스터(220)의 보텀 게이트 및 제2 산화물 반도체층(36)에 대한 차광막으로서의 기능을 구비한다. 제3 절연막(32) 및 제4 절연막(38)은, 제조 프로세스에서의 열처리에 의해 산소를 방출하는 기능을 구비한다. 제4 절연막(38) 및 제5 절연막(46, 48)은, 제4 게이트 전극(44GE)과 제2 소스 전극(52S) 및 제2 드레인 전극(52D)을 절연하여, 양자간의 기생 용량을 저감시키는 기능을 구비한다. 제2 트랜지스터(220)의 동작은, 주로 제4 게이트 전극(44GE)에 공급되는 전압에 의해 제어된다. 제3 게이트 전극(26GE-2)에는 보조적인 전압이 공급된다. 또한, 제3 게이트 전극(26GE-2)을 단순히 차광막으로서 사용해도 되며, 이 경우, 제3 게이트 전극(26GE-2)에 특정 전압이 공급되지 않고, 플로팅이어도 된다.
<반도체 장치(100)의 제조 방법>
도 2 내지 도 16을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(100)의 제조 방법에 대해서 설명한다. 도 2 및 도 3은, 본 발명의 일 실시 형태에 관한 반도체 장치(100)의 제조 방법을 나타내는 시퀀스도이다.
도 2 및 도 4에 도시하는 바와 같이, 기판(10) 상에 제1 게이트 전극(12GE)이 형성된다(도 2에 나타내는 스텝 S1001의 「1st GE 형성」).
기판(10)으로서, 유리 기판, 석영 기판 및 사파이어 기판 등, 투광성을 갖는 강성 기판이 사용된다. 기판(10)이 가요성을 구비할 필요가 있는 경우, 기판(10)으로서, 폴리이미드 기판, 아크릴 기판, 실록산 기판, 불소 수지 기판 등 수지를 포함하는 기판이 사용된다. 기판(10)으로서 수지를 포함하는 기판이 사용되는 경우, 기판(10)의 내열성을 향상시키기 위해서, 상기 수지에 불순물 원소가 도입되어도 된다. 특히, 반도체 장치(100)가 톱 에미션형 디스플레이일 경우, 기판(10)이 투명할 필요는 없기 때문에, 기판(10)의 투명도를 저하시키는 불순물이 사용되어도 된다. 표시 장치가 아닌 집적 회로에 반도체 장치(100)가 사용되는 경우는, 기판(10)으로서 실리콘 기판, 탄화실리콘 기판, 화합물 반도체 기판 등의 반도체 기판, 또는, 스테인리스 기판 등의 도전성 기판 등, 투광성을 구비하지 않는 기판이 사용되어도 된다.
제1 게이트 전극(12GE)은, 스퍼터링법에 의해 성막된 도전막을 가공해서 형성된다. 제1 게이트 전극(12GE)으로서, 일반적인 금속 재료가 사용된다. 제1 게이트 전극(12GE)으로서, 예를 들어 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 비스무트(Bi), 은 Ag), 구리(Cu), 및 이들의 합금 또는 화합물이 사용된다. 제1 게이트 전극(12GE)으로서, 상기한 재료가 단층으로 사용되어도 되고 적층으로 사용되어도 된다.
도 2 및 도 4에 도시하는 바와 같이, 기판(10) 및 제1 게이트 전극(12GE) 상에 제1 절연막(14, 16)이 성막된다(도 2에 나타내는 스텝 S1002의 「1st IF 성막」). 제1 절연막(14, 16)은 CVD(Chemical Vapor Deposition)법, 또는 스퍼터링법에 의해 성막된다. 제1 절연막(14, 16)으로서, 일반적인 절연성 재료가 사용된다. 제1 절연막(14, 16)으로서, 예를 들어 산화실리콘(SiOx), 산화질화실리콘(SiOxNy), 질화실리콘(SiNx), 질화산화실리콘(SiNxOy) 등의 무기 절연 재료가 사용된다. 상기 SiOxNy는, 산소(O)보다 적은 비율(x>y)의 질소(N)를 함유하는 실리콘 화합물이다. SiNxOy는, 질소보다 적은 비율(x>y)의 산소를 함유하는 실리콘 화합물이다.
제1 절연막(14, 16)으로서, 기판(10)으로부터 질소를 포함하는 절연 재료와 산소를 포함하는 절연 재료의 순으로 형성되는 것이 바람직하다. 예를 들어, 제1 절연막(14)으로서, 질소를 포함하는 절연 재료를 사용함으로써, 기판(10)측으로부터 제1 산화물 반도체층(22)을 향해서 확산하는 불순물을 블록할 수 있다. 또한, 제1 절연막(16)으로서, 산소를 포함하는 절연 재료를 사용함으로써, 가열 처리에 의해 산소를 방출시킬 수 있다. 산소를 포함하는 절연 재료가 산소를 방출하는 가열 처리의 온도는, 예를 들어 500℃ 이하, 450℃ 이하, 또는 400℃ 이하이다. 즉, 산소를 포함하는 절연 재료는, 예를 들어 기판(10)으로서 유리 기판이 사용된 경우의 반도체 장치(100)의 제조 공정에서 행해지는 가열 처리 온도에서 산소를 방출한다. 본 실시 형태에서는, 제1 절연막(14, 16)으로서, 질화실리콘과 산화실리콘의 적층 구조를 사용하는 예에 대해서 설명하지만, 제1 절연막으로서, 상술한 재료의 단층 구조를 사용해도 된다.
도 2 및 도 4에 도시하는 바와 같이, 제1 절연막(16) 상에 제1 산화물 반도체막(17)을 성막한다(도 2에 나타내는 스텝 S1003 「1st OS 성막」). 이 공정에 대해서, 기판(10) 상에 제1 산화물 반도체막(17)을 형성한다라고 하는 경우가 있다. 제1 산화물 반도체막(17)은, 스퍼터링법 또는 원자층 퇴적법(ALD: Atomic Layer Deposition)에 의해 성막된다. 제1 산화물 반도체막(17)의 막 두께는, 예를 들어 10nm보다 크고 30nm 이하이다.
제1 산화물 반도체막(17)으로서, 반도체의 특성을 갖는 금속 산화물을 사용할 수 있다. 제1 산화물 반도체막(17)은, 인듐을 포함하는 2 이상의 금속을 포함하는 산화물 반도체가 사용된다. 또한, 2 이상의 금속에서의 인듐의 비율은 50％ 이상이다. 제1 산화물 반도체막(17)으로서, 인듐 이외의 금속 원소로서, 갈륨(Ga), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 이트륨(Y), 지르코늄(Zr), 또는 란타노이드계 원소가 사용된다.
후술하는 OS 어닐에 의해, 제1 산화물 반도체막(17)을 결정화할 경우, 성막 후이면서 또한 OS 어닐 전의 제1 산화물 반도체막(17)은 아몰퍼스(산화물 반도체의 결정 성분이 적은 상태)인 것이 바람직하다. 즉, 제1 산화물 반도체막(17)의 성막 방법은, 성막 직후의 제1 산화물 반도체막(17)이 가능한 한 결정화하지 않는 조건인 것이 바람직하다. 예를 들어, 스퍼터링법에 의해 제1 산화물 반도체막(17)이 성막될 경우, 피성막 대상물(반도체 장치(100) 및 그 위에 형성된 구조물)의 온도를 제어하면서 제1 산화물 반도체막(17)이 성막된다.
스퍼터링법에 의해 피성막 대상물에 대해서 성막을 행하면, 플라스마 중에서 발생한 이온 및 스퍼터링 타깃에 의해 반도한 원자가 피성막 대상물에 충돌하기 때문에, 성막 처리에 수반하여 피성막 대상물의 온도가 상승한다. 성막 처리 중의 피성막 대상물의 온도가 상승하면, 성막 직후의 상태에서 제1 산화물 반도체막(17)에 미결정이 포함된다. 제1 산화물 반도체막(17)에 미결정이 포함되면, 그 후의 OS 어닐에 의해 결정 입경을 크게 할 수 없다. 상기한 바와 같이 피성막 대상물의 온도를 제어하기 위해서, 예를 들어 피성막 대상물을 냉각하면서 성막을 행할 수 있다. 예를 들어, 피성막 대상물의 피성막면의 온도(이하, 「성막 온도」라고 함)가 100℃ 이하, 70℃ 이하, 50℃ 이하, 또는 30℃ 이하로 되도록, 피성막 대상물을 당해 피성막면의 반대측 면으로부터 냉각할 수 있다. 특히, 본 실시 형태의 제1 산화물 반도체막(17)의 성막 온도는, 50℃ 이하인 것이 바람직하다. 기판을 냉각하면서 제1 산화물 반도체막(17)의 형성을 행함으로써, 성막 직후의 상태에서 결정 성분이 적은 제1 산화물 반도체막(17)을 얻을 수 있다. 본 실시 형태에서는, 제1 산화물 반도체막(17)의 형성을 50℃ 이하의 성막 온도에서 행하고, 후술하는 OS 어닐을 400℃ 이상의 가열 온도에서 행한다. 이와 같이, 본 실시 형태에서는, 제1 산화물 반도체막(17)을 형성할 때의 온도와 제1 산화물 반도체막(17)에 대해서 OS 어닐을 행할 때의 온도의 차분이 350℃ 이상인 것이 바람직하다.
스퍼터링 프로세스에서는, 산소 분압 10％ 이하의 조건에서 아몰퍼스의 제1 산화물 반도체막(17)이 성막된다. 산소 분압이 높으면, 제1 산화물 반도체막(17)에 포함되는 과잉의 산소에 의해 성막 직후의 제1 산화물 반도체막(17)에 미결정이 포함되어 버린다. 그 때문에, 산소 분압이 낮은 조건 하에서 제1 산화물 반도체막(17)의 성막이 행해지는 것이 바람직하다. 산소 분압은, 예를 들어 3％ 이상 5％ 이하이며, 바람직하게는 3％ 이상 4％ 이하이다. 또한, 산소 분압이 2％의 조건에서, 산화물 반도체막을 성막한 경우, 후에 OS 어닐 처리를 행해도 산화물 반도체막은 충분한 결정성이 얻어지지 않는 경우가 있다.
도 2 및 도 5에 도시한 바와 같이, 제1 산화물 반도체층(18)의 패턴을 형성한다(도 2에 나타내는 스텝 S1004의 「1st OS 패턴 형성」). 제1 산화물 반도체막(17) 상에 레지스트 마스크(19)를 형성하고, 당해 레지스트 마스크(19)를 사용하여 제1 산화물 반도체막(17)을 에칭한다. 제1 산화물 반도체막(17)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 습식 에칭으로서, 산성의 에천트를 사용하여 에칭을 행할 수 있다. 에천트로서, 예를 들어 옥살산, PAN, 황산, 과산화수소수 또는 불산을 사용할 수 있다. 이에 의해, 패턴상의 제1 산화물 반도체층(18)을 형성할 수 있다. 그 후, 레지스트 마스크(19)를 제거한다.
제1 산화물 반도체막(17)은, OS 어닐 전에 패턴이 형성되는 것이 바람직하다. OS 어닐에 의해 제1 산화물 반도체막(17)이 결정화하면, 제1 산화물 반도체막(17)은 에칭하기 어려운 경향이 있다. 또한, 에칭에 의해 패턴상의 제1 산화물 반도체층(18)에 대미지가 생겨도, OS 어닐에 의해 제1 산화물 반도체층(18)의 대미지를 수복할 수 있기 때문에 바람직하다.
도 2 및 도 6에 도시하는 바와 같이, 제1 산화물 반도체층(18)의 패턴 형성 후에 제1 산화물 반도체층(18)에 대해서 가열 처리(OS 어닐)가 행해진다(도 2에 나타내는 스텝 S1005 「1st OS 어닐」). OS 어닐에서는, 제1 산화물 반도체층(18)이, 소정의 도달 온도에서 소정의 시간 유지된다. 소정의 도달 온도는, 300℃ 이상 500℃ 이하이고, 바람직하게는 350℃ 이상 450℃ 이하이다. 또한, 도달 온도에서의 유지 시간은, 15분 이상 120분 이하이며, 바람직하게는 30분 이상 60분 이하이다. OS 어닐을 행함으로써, 제1 산화물 반도체층(18)이 결정화되어, 다결정 구조를 갖는 제1 산화물 반도체층(22)이 형성된다.
박막 트랜지스터에서는, 산화물 반도체층의 두께를 작게 함으로써, 게이트 절연막과의 계면 근방에서의 캐리어를 증가시켜, 백 채널의 영향을 저감함으로써, 전계 효과 이동도가 높아지는 경향이 있다. 즉, 박막 트랜지스터는, 산화물 반도체층의 채널로서 기능하는 영역의 두께가 작을수록, 전계 효과 이동도가 높아지는 경향이 있다. 그 때문에, 산화물 반도체층의 두께는 작을수록 좋다. 그러나, 산화물 반도체층의 두께를 10nm 이하로 성막한 후, 가열 처리를 행해도, 산화물 반도체층이 충분한 결정성이 얻어지지 않는 경우가 있다.
또한, 박막 트랜지스터에 있어서, 제1 산화물 반도체층(22)의 결정성은, 전계 효과 이동도의 향상에 기여한다. 그 때문에, 제1 산화물 반도체층(22)은, 다결정 구조를 갖고 있는 것이 바람직하다. 그러나, 제1 산화물 반도체막(17)의 성막 시에, 미결정이 포함되어 있으면, 그 후, 가열 처리를 행해도 다결정 구조의 결정립의 결정 입경을 크게 할 수 없다. 이와 같이, 산화물 반도체층의 박막화와, 양호한 결정화를 양립하는 것은 곤란하다.
그래서, 제1 산화물 반도체막(17)을 스퍼터링법으로 성막할 때, 3％ 이상 5％ 이하라는 낮은 산소 분압으로 성막한다. 산소 분압이 낮은 조건에서 제1 산화물 반도체막(17)을 성막함으로써, 제1 산화물 반도체막(17)에 과잉으로 산소가 포함되는 것을 억제할 수 있고, 성막 직후의 제1 산화물 반도체막(17)에 미결정이 포함되는 것을 억제할 수 있다. 이에 의해, 제1 산화물 반도체층(18)의 가열 처리 시에, 미결정으로부터 결정이 성장하는 것을 억제할 수 있다. 따라서, 제1 산화물 반도체막(17)이 10nm보다 크고 30nm 이하의 얇은 막 두께로 성막된 경우라도, 제1 산화물 반도체층(22)의 다결정 구조의 결정립의 결정 입경을 크게 할 수 있다.
도 2 및 도 7에 도시하는 바와 같이, 제1 산화물 반도체층(22) 상에 제2 절연막(24)을 성막한다(도 2에 나타내는 스텝 S1006의 「2nd IF 성막」). 제2 절연막(24)의 성막 방법 및 절연 재료는, 제1 절연막(14, 16)의 설명을 참조하면 된다. 또한, 제2 절연막(24)의 막 두께는, 예를 들어 50nm 이상 300nm 이하, 60nm 이상 200nm 이하, 또는 70nm 이상 150nm 이하이다.
제2 절연막(24)으로서, 산소를 포함하는 절연 재료를 사용하는 것이 바람직하다. 또한, 제2 절연막(24)으로서, 결함이 적은 절연막을 사용하는 것이 바람직하다. 예를 들어, 제2 절연막(24)에서의 산소의 조성비와, 제2 절연막(24)과 마찬가지의 조성의 절연막(이하, 「다른 절연막」이라고 함)에서의 산소의 조성비를 비교한 경우, 제2 절연막(24)에서의 산소의 조성비쪽이 당해 다른 절연막에서의 산소의 조성비보다 당해 절연막에 대한 화학양론비에 가깝다. 예를 들어, 제2 절연막(24) 및 제5 절연막(48) 각각에 산화실리콘(SiOx)이 사용되는 경우, 제2 절연막(24)으로서 사용되는 산화실리콘에서의 산소의 조성비는, 제5 절연막(48)으로서 사용되는 산화실리콘에서의 산소의 조성비에 비하여, 산화실리콘의 화학양론비에 가깝다. 예를 들어, 제2 절연막(24)으로서, 전자 스핀 공명법(ESR)으로 평가했을 때 결함이 관측되지 않는 막이 사용되어도 된다.
제2 절연막(24)으로서 결함이 적은 절연막을 형성하기 위해서, 350℃ 이상의 성막 온도에서 제2 절연막(24)을 성막해도 된다. 제2 절연막(24)의 두께는, 예를 들어 50nm 이상 300nm 이하, 60nm 이상 200nm 이하, 또는 70nm 이상 150nm 이하이다. 제2 절연막(24)을 성막한 후에, 제2 절연막(24)의 일부에 산소를 타입하는 처리를 행해도 된다. 본 실시 형태에서는, 제2 절연막(24)으로서, 결함이 적은 절연막을 형성하기 위해서, 350℃ 이상의 성막 온도에서 산화실리콘이 형성된다.
도 2 및 도 7에 도시하는 바와 같이, 제2 절연막(24) 상에 제1 금속 산화물막(25)을 성막한다(도 2에 나타내는 스텝 S1007의 「1st MO 성막」). 제1 금속 산화물막(25)은, 스퍼터링에 의해 성막된다. 제1 금속 산화물막(25)을 스퍼터링법에 의해 성막함으로써, 제2 절연막(24)에 산소가 타입된다.
제1 금속 산화물막(25)으로서, 알루미늄을 주성분으로 하는 금속 산화물이 사용된다. 예를 들어, 제1 금속 산화물막(25)으로서, 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy), 질화산화알루미늄(AlNxOy), 질화알루미늄(AlNx) 등의 무기 절연층이 사용된다. 알루미늄을 주성분으로 하는 금속 산화물막이란, 금속 산화물막에 포함되는 알루미늄의 비율이, 제1 금속 산화물막(25) 전체의 1％ 이상인 것을 의미한다. 제1 금속 산화물막(25)에 포함되는 알루미늄의 비율은, 제1 금속 산화물막(25) 전체의 5％ 이상 70％ 이하, 10％ 이상 60％ 이하, 또는 30％ 이상 50％ 이하이어도 된다. 상기 비율은, 질량비이어도 되고, 중량비이어도 된다.
제1 금속 산화물막(25)의 두께는, 예를 들어 5nm 이상 100nm 이하, 5nm 이상 50nm 이하, 5nm 이상 30nm 이하, 또는 7nm 이상 15nm 이하이다. 본 실시 형태에서는, 제1 금속 산화물막(25)으로서 산화알루미늄이 사용된다. 산화알루미늄은 산소 또는 수소 등의 가스에 대한 높은 배리어성을 구비하고 있다. 본 실시 형태에 있어서, 제1 금속 산화물막(25)으로서 사용되는 산화알루미늄은, 제1 금속 산화물막(25)의 성막 시에 제2 절연막(24)에 타입된 산소가 외측 확산하는 것을 억제한다. 바꾸어 말하면, 배리어성이란, 산소 또는 수소 등의 가스가, 산화알루미늄을 투과하는 것을 억제하는 기능을 말한다. 즉, 산화알루미늄막 아래에 마련되는 층으로부터 산소 등의 가스가 존재하고 있어도, 산화알루미늄막 상에 마련되는 층으로 이동시키지 않는 것을 의미한다. 또는, 산화알루미늄막 상에 마련되는 층으로부터 산소 등의 가스가 존재하고 있어도, 산화알루미늄막 아래에 마련되는 층으로 이동시키지 않는 것을 의미한다.
예를 들어, 제1 금속 산화물막(25)을 스퍼터링법으로 성막한 경우, 제1 금속 산화물막(25)의 막 중에는 스퍼터링에서 사용된 프로세스 가스가 잔존한다. 예를 들어, 스퍼터링의 프로세스 가스로서 Ar이 사용된 경우, 제2 절연막(24)의 막 중에는 Ar이 잔존하는 경우가 있다. 잔존한 Ar은 제2 절연막(24)에 대한 SIMS(Secondary Ion Mass Spectrometry) 분석으로 검출할 수 있다.
제1 산화물 반도체층(22) 상에 제2 절연막(24) 및 제1 금속 산화물막(25)이 성막된 상태에서, 제2 절연막(24)으로부터 제1 산화물 반도체층(22)에 산소를 공급하기 위한 가열 처리(산화 어닐)가 행해진다(도 2에 나타내는 스텝 S1008의 「산화 어닐」). 제1 산화물 반도체막(17)이 성막되고 나서 제1 산화물 반도체층(22) 상에 제2 절연막(24)이 성막될 때까지 동안의 공정에서, 제1 산화물 반도체층(22)의 상면 및 측면에는 많은 산소 결함이 발생한다. 산화 어닐에 의해, 제1 절연막(16) 및 제2 절연막(24)으로부터 방출된 산소가 제1 산화물 반도체층(22)에 공급되어, 산소 결함이 수복된다.
산화 어닐에 있어서, 제2 절연막(24)에 타입된 산소는, 제1 금속 산화물막(25)에 의해 블록되기 때문에, 대기 중에 방출되는 것이 억제된다. 따라서, 당해 산화 어닐에 의해, 당해 산소가 효율적으로 제1 산화물 반도체층(22)에 공급되어, 산소 결함이 수복된다.
도 2에 도시하는 바와 같이, 제1 금속 산화물막(25)을 에칭(제거)한다(도 2에 나타내는 스텝 S1009의 「1st MO 제거」). 제1 금속 산화물막(25)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 습식 에칭으로서, 예를 들어 희석 불산(DHF)이 사용된다.
도 2 및 도 8에 도시하는 바와 같이, 제2 절연막(24) 상에 제2 게이트 전극(26GE-1) 및 제3 게이트 전극(26GE-2)을 형성한다(도 2에 나타내는 스텝 S1010의 「2nd GE, 3rd GE 형성」). 제2 게이트 전극(26GE-1) 및 제3 게이트 전극(26GE-2)은, 스퍼터링법에 의해 성막된 도전막을 가공해서 형성된다. 제2 게이트 전극(26GE-1) 및 제3 게이트 전극(26GE-2)에 사용하는 것이 가능한 재료에 대해서는, 제1 게이트 전극(12GE)의 재료의 기재를 참조하면 된다. 제2 게이트 전극(26GE-1) 및 제3 게이트 전극(26GE-2)으로서, 제1 게이트 전극(12GE)의 설명에서 예로 든 재료가 단층으로 사용되어도 되고 적층으로 사용되어도 된다. 또한, 제2 게이트 전극(26GE-1) 및 제3 게이트 전극(26GE-2)으로서, 제1 게이트 전극(12GE)과 동일한 재료로 형성되어도 된다.
도 2 및 도 9에 도시하는 바와 같이, 제2 게이트 전극(26GE-1)을 마스크로 하여, 제1 산화물 반도체층(22)에 불순물 원소를 첨가한다(도 2에 나타내는 스텝 S1011의 「1st I/I」). 본 실시 형태에서는, 불순물 원소의 첨가를 이온 주입에 의해 행하는 경우에 대해서 설명하지만, 이온 도핑법에 의해 행해도 된다.
구체적으로는, 이온 주입에 의해 제2 절연막(24)을 통과하여, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)에 불순물 원소가 첨가된다. 제1 산화물 반도체층(22)에 있어서, 제2 게이트 전극(26GE-1)과 중첩되는 영역에는 불순물 원소가 첨가되지 않고, 채널 영역(26CH)으로서 기능한다. 불순물 원소로서, 예를 들어 아르곤(Ar), 인(P), 또는 보론(B)을 사용하면 된다. 또한, 이온 주입법으로 보론(B)의 첨가를 행하는 경우는, 가속 에너지를, 20keV 이상 40keV 이하로 하고, 보론(B)의 주입량을, 1×1014cm-2 이상 1×1016cm-2 이하로 하면 된다. 또한, 제3 게이트 전극(26GE-2)의 근방에서, 제1 절연막(16) 및 제2 절연막(24)에도 불순물 원소가 첨가된다. 나중에, 제2 산화물 반도체층이 형성되는 영역에 불순물 원소가 첨가되는 것을 억제하기 위해서, 제3 게이트 전극(26GE-2)의 근방에 레지스트 마스크를 형성한 후, 불순물 원소를 첨가해도 된다.
이온 주입에 의해, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)에 불순물 원소를 1×1018cm-3 이상 1×1021cm-3 이하의 농도로 첨가할 수 있다. 이때, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)에서의 산화물 반도체는, 불순물 원소가 첨가됨으로써 산소 결함이 형성된다. 당해 산소 결함에는, 수소가 포획되기 쉬워진다. 이에 의해, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)의 저항률을 저하시켜, 도체로서 기능시킬 수 있다. 제1 산화물 반도체층(22)에 불순물 원소가 첨가되어, 산소 결함이 형성되어도, 결정 구조는 깨지지 않고 유지된다. 그 때문에, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)의 결정 구조는, 제1 채널 영역(22CH)의 결정 구조와 동일하다고 할 수 있다.
예를 들어, IGZO계의 산화물 반도층을 사용하는 경우, 산화물 반도체층의 저항이 크기 때문에, 막 두께를 크게 하지 않으면, 소스 영역 및 드레인 영역의 저항을 충분히 저감할 수 없다. 이에 반해, 2 이상의 금속에서의 인듐 원소의 비율은 50％ 이상인 다결정 구조를 갖는 제1 산화물 반도체층(22)에서는, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)에 불순물 원소가 첨가됨으로써, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)의 시트 저항을, 1000Ω/sq. 이하이며, 바람직하게는 500Ω/sq. 이하이며, 더욱 바람직하게는 250Ω/sq. 이하로 할 수 있다.
이상의 공정에 의해, 제1 트랜지스터(210)가 형성된다. 계속해서, 제1 트랜지스터(210) 상에 마련되는 제2 트랜지스터(220)를 형성한다. 본 실시 형태에서는, 제2 트랜지스터(220)의 구조는, 제1 트랜지스터(210)의 구조와 마찬가지이다. 그 때문에, 제2 트랜지스터(220)의 형성 방법에 대해서, 제1 트랜지스터(210)와 마찬가지의 형성 방법에 대해서는 적절하게 설명을 생략한다.
도 3 및 도 10에 도시하는 바와 같이, 제2 절연막(24), 제2 게이트 전극(26GE-1), 제3 게이트 전극(26GE-2) 상에 제3 절연막(28, 32)을 성막한다(도 2에 나타내는 스텝 S1012의 「3rd IF 성막」). 제3 절연막(28, 32)의 성막 방법 및 절연 재료는, 제1 절연막(14, 16)의 재료의 설명을 참조하면 된다. 본 실시 형태에서는, 예를 들어 제3 절연막(28)으로서 질화실리콘이 형성되고, 제3 절연막(32)으로서 산화실리콘이 형성된다. 제3 절연막(28, 32)은, 제1 트랜지스터(210)의 층간 절연막으로서 기능함과 함께, 제2 트랜지스터(220)의 제3 게이트 절연막으로서 기능시킬 수 있다.
도 3 및 도 10에 도시하는 바와 같이, 제3 절연막(32) 상에 제2 산화물 반도체막(33)을 성막한다(도 3에 나타내는 스텝 S1013의 「2nd OS 성막」). 제2 산화물 반도체막(33)의 성막 방법 및 재료는, 제1 산화물 반도체막(17)의 성막 방법 및 재료의 설명(도 2에 나타내는 스텝 S1003)을 참조하면 된다. 제2 산화물 반도체막(33)의 타깃은, 제1 산화물 반도체막(17)과 동일한 타깃을 사용하는 것이 바람직하지만, 다른 타깃을 사용해도 된다.
도 3 및 도 11에 도시한 바와 같이, 제2 산화물 반도체층(34)의 패턴을 형성한다(도 3에 나타내는 스텝 S1014의 「2nd OS 패턴 형성」). 제2 산화물 반도체막(33)의 에칭 방법에 대해서는, 제1 산화물 반도체막(17)의 에칭 방법의 설명(도 2에 나타내는 스텝 S1004)을 참조하면 된다.
도 3 및 도 12에 도시하는 바와 같이, 제2 산화물 반도체층(34)의 패턴 형성 후에 제2 산화물 반도체층(34)에 대해서 가열 처리(OS 어닐)가 행해진다(도 3에 나타내는 스텝 S1015의 「2nd OS 어닐」). OS 어닐의 조건에 대해서는, 제1 산화물 반도체층(18)에 대한 OS 어닐의 조건(도 2에 나타내는 스텝 S1005)을 참조하면 된다. OS 어닐을 행함으로써, 제2 산화물 반도체층(34)이 결정화되어, 다결정 구조를 갖는 제2 산화물 반도체층(36)이 형성된다. 제1 산화물 반도체층(22)은 상술한 바와 같이 가열 프로세스에 대한 마진이 높다. 그 때문에, 제2 산화물 반도체층(34)의 어닐 조건은, 제1 산화물 반도체층(22)에의 열 이력의 추가에 의한 영향을 걱정하지 않고, 제2 산화물 반도체층(34)에 최적화한 조건을 사용할 수 있다. 일례로서는, 2nd 어닐의 조건에, 제1 산화물 반도체층(22)의 어닐 조건과 마찬가지의 조건을 그대로 참조하는 것도 가능하다.
도 3 및 도 13에 도시하는 바와 같이, 제3 절연막(32) 및 제2 산화물 반도체층(36) 상에 제4 절연막(38)을 성막한다(도 3에 나타내는 스텝 S1016 「4th IF 성막」). 제4 절연막(38)의 성막 방법 및 절연 재료는, 제2 절연막(24)의 성막 방법 및 절연 재료의 설명을 참조하면 된다.
도 3 및 도 13에 도시하는 바와 같이, 제4 절연막(38) 상에 제2 금속 산화물막(42)을 성막한다(도 3에 나타내는 스텝 S1017 「2nd MO 성막」). 제2 금속 산화물막(42)의 성막 방법 및 재료는, 제1 금속 산화물막(25)의 성막 방법 및 재료의 설명을 참조하면 된다.
제2 산화물 반도체층(36) 상에 제4 절연막(38) 및 제2 금속 산화물막(42)이 성막된 상태에서, 제4 절연막(38)으로부터 제2 산화물 반도체층(36)에 산소를 공급하기 위한 가열 처리(산화 어닐)가 행해진다(도 3에 나타내는 스텝 S1018의 「산화 어닐」). 산화 어닐은, 도 2에 나타내는 스텝 S1008의 「산화 어닐」의 설명을 참조하면 된다.
도 3에 도시한 바와 같이, 제2 금속 산화물막(41)을 제거한다(도 3에 나타내는 스텝 S1019의 「2nd MO 제거」).
도 3에 도시한 바와 같이, 제2 절연막(24), 제3 절연막(28, 32) 및 제4 절연막(38)에 콘택트 홀을 형성한다(도 3에 나타내는 스텝 S1020 「콘택트 개공」). 이에 의해, 제1 산화물 반도체층(22)의 제1 소스 영역(22S) 및 제1 드레인 영역(22D)이 노출된다.
도 3 및 도 14에 도시하는 바와 같이, 제4 절연막(38) 상에 제1 소스 전극(44S), 제1 드레인 전극(44D) 및 제4 게이트 전극(44GE)을 형성한다(도 3에 나타내는 스텝 S1021 「1st SD, 4th GE 형성」). 제1 소스 전극(44S), 제1 드레인 전극(44D) 및 제4 게이트 전극(44GE)은, 스퍼터링법에 의해 성막된 도전막을 가공해서 형성된다. 제1 소스 전극(44S)은, 제1 소스 영역(22S)에 접속되고, 제1 드레인 영역(22D)에 접속된다. 또한, 제2 산화물 반도체층(36)과 겹치는 영역에, 제4 게이트 전극(44GE)이 형성된다. 제1 소스 전극(44S), 제1 드레인 전극(44D) 및 제4 게이트 전극(44GE)에 사용하는 것이 가능한 재료에 대해서는, 제1 게이트 전극(12GE)의 재료의 기재를 참조하면 된다.
도 3 및 도 15에 도시하는 바와 같이, 제4 게이트 전극(44GE)을 마스크로 하여, 제2 산화물 반도체층(36)에 불순물 원소를 첨가한다(도 3에 나타내는 스텝 S1022의 「2nd I/I」). 이온 주입의 조건은, 도 2에 나타내는 스텝 S1010의 기재를 참조하면 된다.
이상의 공정에 의해, 제2 트랜지스터(220)가 형성된다.
도 3 및 도 16에 도시하는 바와 같이, 제4 절연막(38), 제1 소스 전극(44S), 제1 드레인 전극(44D) 및 제4 게이트 전극(44GE) 상에 제5 절연막(46, 48)을 성막한다(도 3에 나타내는 스텝 S1023의 「5th IF 성막」). 제5 절연막(46, 48)은, 제1 절연막(14, 16)의 재료의 설명을 참조하면 된다. 본 실시 형태에서는, 예를 들어 제5 절연막(46)으로서 질화실리콘이 형성되고, 제5 절연막(48)으로서 산화실리콘이 형성된다. 제5 절연막(46, 48)은, 제2 트랜지스터(220)의 층간 절연막으로서 기능한다.
도 3에 도시한 바와 같이, 제5 절연막(46, 48)에 콘택트 홀을 형성한다(도 3에 나타내는 스텝 S1024 「콘택트 개공」). 이에 의해, 제1 소스 전극(44S), 제1 드레인 전극(44D), 제2 산화물 반도체층(36)의 제2 소스 영역(36S) 및 제2 드레인 영역(36D)이 노출된다.
마지막으로, 도 3 및 도 17에 도시하는 바와 같이, 제5 절연막(48) 상에 제1 전극(52E-1), 제2 전극(52E-2), 제2 소스 전극(52S), 제2 드레인 전극(52D)을 형성한다(도 3에 나타내는 스텝 S1025 「2nd SD 형성」). 제1 전극(52E-1), 제2 전극(52E-2), 제2 소스 전극(52S), 제2 드레인 전극(52D)은, 스퍼터링법에 의해 성막된 도전막을 가공해서 형성된다. 제1 전극(52E-1)은, 제1 소스 전극(44S)에 접속되고, 제2 전극(52E-2)은, 제1 드레인 전극(44D)에 접속된다. 제2 소스 전극(52S)은, 제2 소스 영역(36S)에 접속되고, 제2 드레인 전극(52D)은, 제2 드레인 영역(36D)에 접속된다. 제1 전극(52E-1), 제2 전극(52E-2), 제2 소스 전극(52S), 제2 드레인 전극(52D)에 사용하는 것이 가능한 재료에 대해서는, 제1 게이트 전극(12GE)의 재료의 기재를 참조하면 된다.
이상의 공정에 의해, 도 1에 나타내는 반도체 장치(100)를 제조할 수 있다.
반도체 재료가 다른 2개의 트랜지스터를 적층하는 경우, 예를 들어 결정성 실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터 양쪽이 동일한 톱 게이트 구조이었다고 해도, 저온 실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터에 사용되는 절연 재료 및 도전 재료의 구성이나 막 두께는 각각 다르기 때문에, 제조 프로세스를 공통화하는 것이 곤란하다.
이에 반해, 본 발명의 일 실시 형태에 관한 반도체 장치(100)에서는, 반도체 재료가 동일한 2개의 제1 트랜지스터(210) 및 제2 트랜지스터(220)를 적층하기 위해서, 2개의 트랜지스터의 제조 프로세스를 공통화하는 것이 용이하다. 따라서, 제1 트랜지스터(210)의 제조 프로세스와 마찬가지의 제조 프로세스에서, 제2 트랜지스터(220)를 제조할 수 있다. 또한, 제1 트랜지스터(210) 상에 마련되는 층간 절연막과, 제2 트랜지스터(220)의 제3 게이트 절연막을, 제3 절연막(28, 32)으로서 공유할 수 있기 때문에, 제조 프로세스를 간략화할 수 있다. 따라서, 반도체 장치(100)의 제조 비용을 저감시킬 수 있다.
본 발명의 일 실시 형태에 관한 반도체 장치(100)에서는, 제1 트랜지스터에 사용하는 제1 산화물 반도체층과, 제2 트랜지스터에 사용하는 제1 산화물 반도체층으로서 각각 산화물 반도체 재료를 사용하는 경우, 다른 산화물 반도체 재료를 사용해도 된다. 예를 들어, 제1 트랜지스터의 제1 산화물 반도체층으로서, Poly-OS를 사용하고, 제2 트랜지스터의 제2 산화물 반도체층으로서 IGZO를 사용할 수도 있다.
Poly-OS를 사용한 트랜지스터는, 가열 프로세스에 대해서 마진이 있기 때문에, 제2 트랜지스터(220)의 프로세스로서, 제1 트랜지스터(210)의 프로세스와 마찬가지의 프로세스를 사용하여 형성해도 제1 트랜지스터(210)의 특성을 유지할 수 있다. 이에 반해, IGZO를 사용한 트랜지스터는, Poly-OS를 사용한 트랜지스터보다 가열 프로세스에 대한 마진이 좁기 때문에, 제2 트랜지스터(220)로서 사용하는 것이 바람직하다. IGZO의 결정성은 특별히 한정되지 않아 비정질이어도 되고, 결정성을 갖고 있어도 된다. 제2 트랜지스터의 구조는, 톱 게이트 구조에 한정되지 않고, 보텀 게이트 구조, 듀얼 게이트 구조이어도 된다. 또한, 제2 트랜지스터(220)의 구조에 따라, 불순물 원소를 적절하게 첨가해도 된다.
<변형예 1>
도 17은 반도체 장치(100)와는 일부 다른 구조를 갖는 반도체 장치(100A)를 도시하는 단면도이다. 도 17에 도시하는 바와 같이, 반도체 장치(100A)는, 제1 트랜지스터(210) 및 제2 트랜지스터(220)에 더하여, 제3 트랜지스터(230)를 갖는다. 제3 트랜지스터(230)는, 제1 트랜지스터(210)와 동일한 기판(10) 상에 마련된다.
제3 트랜지스터(230)는, 제5 게이트 전극(12GE-2), 제1 절연막(14, 16), 제3 산화물 반도체층(22-2), 제2 절연막(24) 및 제6 게이트 전극(26GE-3)을 갖는다. 제3 산화물 반도체층(22-2)은, 제3 채널 영역(22CH-2), 제3 소스 영역(22S-2) 및 제3 드레인 영역(22D-2)을 갖는다. 도 17에서는, 제3 산화물 반도체층(22-2)에 대해서, 제3 채널 영역(36CH-3) 및 제3 소스 영역(22S-2)만을 도시하고 있다. 또한, 도 20에서는, 제3 산화물 반도체층(22-2)과 구별하기 위해서, 제1 트랜지스터(210)가 갖는 산화물 반도체층을, 제1 산화물 반도체층(22-1)으로 기재하고 있다.
제3 트랜지스터(230)는, 제1 트랜지스터(210)와 동일한 공정에서 형성된다. 따라서, 제3 산화물 반도체층(22-2)은, 제6 게이트 전극(26GE-3)과 중첩되고, 제1 결정 구조를 갖는 제1 영역과, 제6 게이트 전극(26GE-3)과 중첩되지 않고, 제2 결정 구조를 갖는 제2 영역을 포함한다. 여기서, 제1 영역이란, 제3 채널 영역(22CH-2)에 상당한다. 또한, 제2 영역이란, 제1 소스 영역(22S) 및 제1 드레인 영역(22D)에 상당한다. 제2 영역의 전기 전도도는, 제1 영역의 전기 전도도보다 크다. 또한, 제2 결정 구조는, 제1 결정 구조와 동일하다.
제2 트랜지스터(220)는, 제1 트랜지스터(210) 및 제3 트랜지스터(230) 상에 마련된다. 제2 트랜지스터(220)는, 제1 트랜지스터(210)의 일부 및 제3 트랜지스터(230)의 일부와 중첩시킬 수 있다. 즉, 제2 산화물 반도체층(36)의 제2 소스 영역(36S)은, 제1 산화물 반도체층(22-1)의 제1 드레인 영역(22D-1)과 중첩되어 있고, 제2 산화물 반도체층(36)의 제2 드레인 영역(36D)은, 제3 산화물 반도체층(22-2)의 제3 소스 영역(22S-2)과 중첩되어 있다.
본 발명의 일 실시 형태에 관한 반도체 장치(100A)에서는, 제2 트랜지스터(220)와, 제1 트랜지스터(210) 및 제3 트랜지스터(230)를 서로 중첩시킬 수 있다. 이에 의해, 예를 들어 반도체 장치(100)를 화소 회로나 구동 회로에 적용하는 경우, 회로 면적을 축소시킬 수 있다. 즉, 반도체 장치(100)를 더욱 집적화하는 것이 가능해진다.
또한, 본 실시 형태에서는, 제2 트랜지스터(220)의 제2 소스 영역(36S)이 제1 트랜지스터(210)의 제1 드레인 영역(22D)과 서로 중첩되는 예에 대해서 설명하였지만, 본 발명의 일 실시 형태는 이것에 한정되지 않는다. 도시하지 않지만, 제2 소스 영역(36S)이, 제1 트랜지스터(210)의 제1 채널 영역(22CH)의 적어도 일부와 중첩되어 있어도 된다. 또한, 제3 게이트 전극(26GE-2)이, 제1 드레인 영역(22D-1)과 중첩되어 있어도 된다. 또한, 제1 게이트 전극(12GE)(또는 제1 게이트 전극(12GE)과 접속된 게이트 배선)이, 제2 소스 영역(36S)과 중첩되어 있어도 된다. 이와 같이, 반도체 장치(100A)에서는, 제1 트랜지스터(210)와 제2 트랜지스터(220)가 중첩되는 경우에 있어서, 구조 상의 제약을 저감할 수 있다.
<제2 실시 형태>
본 실시 형태에서는, 제1 실시 형태에서 설명한 반도체 장치(100)와는 구성이 일부 다른 반도체 장치(100B)에 대해서 설명한다.
<반도체 장치(100B)의 구성>
도 18은 본 발명의 일 실시 형태에 관한 반도체 장치(100B)의 개요를 도시하는 단면도이다.
도 18에 도시하는 바와 같이, 반도체 장치(100B)는, 기판(10) 상에 마련된 제1 트랜지스터(210A) 및 제2 트랜지스터(220A)를 갖고 있다. 제1 트랜지스터(210A)의 구성은, 제1 트랜지스터(210)의 구성과 마찬가지이지만, 제1 산화물 반도체층(22)과 제1 절연막(16)의 사이에, 제1 금속 산화물층(52)이 마련되어 있는 점에서 다르게 되어 있다. 또한, 제2 트랜지스터(220A)의 구성은, 제2 트랜지스터(220)의 구성과 마찬가지이지만, 제2 산화물 반도체층(36)과 제3 절연막(32)의 사이에, 제2 금속 산화물층(54)이 마련되어 있는 점에서 다르게 되어 있다. 도시하지 않지만, 도 17에서 설명한 바와 같이, 기판(10) 상에서 제1 트랜지스터(210)와 동일 평면 상에 제3 트랜지스터(230)를 형성하는 경우에는, 제3 산화물 반도체층 아래에 제3 금속 산화물층이 마련된다.
제1 금속 산화물층(52) 및 제2 금속 산화물층(54)으로서, 알루미늄을 주성분으로 하는 금속 산화물이 사용된다. 제1 금속 산화물층(52) 및 제2 금속 산화물층(54)은, 제1 금속 산화물막(25)과 마찬가지의 재료를 사용할 수 있다. 제1 금속 산화물층(52) 및 제2 금속 산화물층(54)의 두께는, 예를 들어 1nm 이상 100nm 이하, 1nm 이상 50nm 이하, 1nm 이상 30nm 이하, 또는 1nm 이상 10nm 이하이다. 본 실시 형태에서는, 제1 금속 산화물층(52) 및 제2 금속 산화물층(54)으로서 산화알루미늄이 사용된다. 산화알루미늄은 가스에 대한 높은 배리어성을 구비하고 있다. 본 실시 형태에서, 제1 금속 산화물층(52) 및 제2 금속 산화물층(54)으로서 사용된 산화알루미늄은, 제1 절연막(16) 및 제3 절연막(32)으로부터 방출된 수소 및 산소를 블록하여, 방출된 수소 및 산소가 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)에 도달하는 것을 억제한다.
제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)은, 과잉으로 산소가 공급되면, 과잉의 산소에 의해 산소 결함과는 다른 결함 준위가 형성되어 버린다. 이에 의해, 신뢰성 시험에 의한 특성 변동, 전계 효과 이동도의 저하, 또는 특성의 변동 등의 현상이 발생할 우려가 있다.
제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36) 아래에, 제1 금속 산화물층(52) 및 제2 금속 산화물층(54)을 마련함으로써, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 하면에 과잉의 산소가 공급되는 것을 억제할 수 있다. 이에 의해, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 하면에, 결함 준위가 형성되는 것을 억제할 수 있다. 따라서, 제1 트랜지스터(210A) 및 제2 트랜지스터(220A)의 신뢰성 시험에 의한 특성 변동, 전계 효과 이동도의 저하, 또는 특성의 변동을 억제할 수 있다.
<반도체 장치(100B)의 제조 방법>
도 19 내지 도 23을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(100B)의 제조 방법에 대해서 설명한다. 도 19 및 도 20은 본 발명의 일 실시 형태에 관한 반도체 장치(100B)의 제조 방법을 나타내는 시퀀스도이다. 도 21 내지 도 23은 본 발명의 일 실시 형태에 관한 반도체 장치(100B)의 제조 방법을 도시하는 단면도이다. 또한, 제1 실시 형태와 마찬가지의 공정에 대해서는, 상세한 설명을 생략한다.
도 19에 도시하는 바와 같이, 스텝 S1101 내지 스텝 S1102의 공정은, 도 2에 나타내는 스텝 S1001 내지 스텝 S1002의 공정과 마찬가지이다.
본 실시 형태에서는, 도 19 및 도 21에 도시하는 바와 같이, 스텝 S1102의 공정 후에, 제1 절연막(16) 상에 알루미늄을 주성분으로 하는 제1 금속 산화물막(51)을 성막한다(도 19에 나타내는 스텝 S1103 「1st MO 성막」).
제1 금속 산화물막(51)은, 스퍼터링법 또는 원자층 퇴적법에 의해 성막된다. 제1 금속 산화물막(51)의 두께는, 예를 들어 1nm 이상 50nm 이하, 1nm 이상 30nm 이하, 1nm 이상 20nm 이하, 또는 1nm 이상 10nm 이하이다. 본 실시 형태에서는, 제1 금속 산화물막(51)으로서 산화알루미늄이 사용된다. 산화알루미늄은 산소 또는 수소 등의 가스에 대한 높은 배리어성을 구비하고 있다. 본 실시 형태에서, 제1 금속 산화물막(51)으로서 사용된 산화알루미늄은, 제1 절연막(16)으로부터 방출된 수소 및 산소를 블록하여, 방출된 수소 및 산소가, 후에 형성되는 제1 산화물 반도체층(22)에 도달하는 것을 억제한다.
도 19 및 도 21에 도시하는 바와 같이, 제1 금속 산화물막(51) 상에 제1 산화물 반도체막(17)을 성막한다(도 19에 나타내는 스텝 S1104 「1st OS 성막」). 본 실시 형태에서의 제1 산화물 반도체막(17)의 성막 방법 및 재료는, 제1 산화물 반도체막(17)의 성막 방법 및 재료의 설명(도 2에 나타내는 스텝 S1003)을 참조하면 된다.
도 19에 도시하는 바와 같이, 제1 산화물 반도체층의 패턴을 형성한다(도 19에 나타내는 스텝 S1105의 「1st OS 패턴 형성」). 제1 산화물 반도체막(17) 상에 레지스트 마스크를 형성하고, 당해 레지스트 마스크를 사용하여 제1 산화물 반도체막(17)을 에칭한다. 본 실시 형태에서의 제1 산화물 반도체막(17)의 에칭 방법에 대해서는, 제1 산화물 반도체막(17)의 에칭 방법의 설명(도 2에 나타내는 스텝 S1004)을 참조하면 된다.
이어서, 제1 산화물 반도체층(18)의 패턴 형성 후에 제1 산화물 반도체층(18)에 대해서 가열 처리(OS 어닐)가 행해진다(도 9에 나타내는 스텝 S1106의 「1st OS 어닐」). OS 어닐의 조건에 대해서는, 제1 산화물 반도체층(18)에 대한 OS 어닐의 조건의 설명(도 2에 나타내는 스텝 S1005)을 참조하면 된다. 또한, 제2 산화물 반도체층(34)에 대한 OS 어닐의 조건은, 제1 산화물 반도체층(18)에 대한 OS 어닐의 조건과 동일해도 된다. 도 19 및 도 22에 도시하는 바와 같이, OS 어닐을 행함으로써, 제1 산화물 반도체층(18)이 결정화되어, 다결정 구조를 갖는 제1 산화물 반도체층(22)이 형성된다.
도 19 및 도 23에 도시하는 바와 같이, 제1 금속 산화물막(51)을 패터닝하여, 제1 금속 산화물층(52)을 형성한다(도 19에 나타내는 스텝 S1107의 「1st MO 패턴 형성」). 가열 처리에 의해 충분히 결정화된 제1 산화물 반도체층(22)은, 에칭 내성을 갖는다. 그 때문에, 결정화된 제1 산화물 반도체층(22)을 마스크로 하여, 제1 금속 산화물막(51)을 패터닝할 때 제1 산화물 반도체층(22)이 소실되어 버리는 것을 억제할 수 있다. 제1 금속 산화물막(51)은, 상기 공정에서 패터닝된 제1 산화물 반도체층(22)을 마스크로 해서 에칭된다. 제1 금속 산화물막(51)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 습식 에칭으로서, 예를 들어 희석 불산(DHF)이 사용된다. 제1 산화물 반도체층(22)을 마스크로 해서 제1 금속 산화물막(51)을 에칭함으로써, 포토리소그래피 공정을 생략할 수 있다.
그 후, 도 19에 나타내는 스텝 S1108 내지 스텝 S1109에 나타내는 공정은, 도 2에 나타내는 스텝 S1006 내지 스텝 S1007에 나타내는 공정과 마찬가지이기 때문에, 상세한 설명은 생략한다.
도 19에 도시하는 바와 같이, 제1 산화물 반도체층(22) 상에 제2 절연막(24) 및 제1 금속 산화물막(25)이 성막된 상태에서, 제2 절연막(24)으로부터 제1 산화물 반도체층(22)에 산소를 공급하기 위한 가열 처리(산화 어닐)가 행해진다(도 19에 나타내는 스텝 S1110의 「산화 어닐」).
본 실시 형태에서는, 제1 산화물 반도체층(22) 아래에, 제1 금속 산화물층(52)이 마련되어 있다. 이 상태에서, 산화 어닐을 행하면, 제1 절연막(16)으로부터 방출된 산소는, 제1 금속 산화물층(52)에 의해 블록되기 때문에, 제1 산화물 반도체층(22)의 하면에는 산소가 공급되기 어렵다. 제1 절연막(16)으로부터 방출된 산소는, 제1 금속 산화물층(52)이 형성되어 있지 않은 영역으로부터 제1 절연막(16) 상에 마련된 제2 절연막(24)으로 확산하여, 제2 절연막(24)을 통해서 제1 산화물 반도체층(22)에 도달한다. 그 결과, 제1 절연막(16)으로부터 방출된 산소는, 제1 산화물 반도체층(22)의 하면에는 공급되기 어렵고, 주로 제1 산화물 반도체층(22)의 측면 및 상면에 공급된다. 또한, 산화 어닐에 의해, 제2 절연막(24)으로부터 방출된 산소가 제1 산화물 반도체층(22)의 상면 및 측면에 공급된다. 상기 산화 어닐에 의해, 제1 절연막(14, 16)으로부터 수소가 방출되는 경우가 있지만, 당해 수소는 제1 금속 산화물층(52)에 의해 블록된다.
상기한 바와 같이 산화 어닐의 공정에 의해, 산소 결함의 양이 적은 제1 산화물 반도체층(22)의 하면에의 산소 공급을 억제하면서, 산소 결함의 양이 많은 제1 산화물 반도체층(22)의 상면 및 측면에 산소를 공급할 수 있다.
그 후, 도 19에 나타내는 스텝 S1111 내지 스텝 S1114에 나타내는 공정은, 도 2에 나타내는 스텝 S1009 내지 스텝 S1012에 나타내는 공정과 마찬가지이다.
도 20에 나타내는 스텝 S1115 내지 스텝 S1123에 나타내는 공정은, 도 19에 나타내는 스텝 S1103 내지 스텝 S1111에 나타내는 공정과 마찬가지이다.
도 20에 나타내는 스텝 S1124 내지 스텝 S1129에 나타내는 공정은, 도 3에 나타내는 스텝 S1020 내지 스텝 S1025에 나타내는 공정과 마찬가지이다.
이상의 공정에 의해, 도 18에 나타내는 반도체 장치(100B)를 제조할 수 있다.
상기 제조 방법으로 제조한 반도체 장치(100B)에서는, 제1 실시 형태에서 설명한 반도체 장치(100)의 제조 방법과 비교하여, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)에 포함되는 산소 결함을 보다 저감할 수 있다. 따라서, 본 실시 형태에서 설명한 반도체 장치(100B)에서는, 제1 트랜지스터(210A) 및 제2 트랜지스터(220A)의 채널 영역 CH의 채널 길이 L이 2㎛ 이상 4㎛ 이하이면서, 또한, 채널 영역 CH의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에서, 이동도가 50㎠/Vs 이상, 55㎠/Vs 이상, 또는 60㎠/Vs 이상의 전기 특성을 얻을 수 있다.
또한, 제1 산화물 반도체층(22) 및 제2 산화물 반도체층(36)의 하면에 과잉의 산소가 공급되는 것을 억제할 수 있다. 특히, 채널 영역 CH에 포함되는 산소 결함이 충분히 저감됨으로써, 산소 결함에 수소가 포획되는 것을 억제할 수 있다. 이에 의해, 제1 트랜지스터(210A) 및 제2 트랜지스터(220A)의 신뢰성 시험에서의 특성 변동을 적게 할 수 있기 때문에, 반도체 장치의 신뢰성이 향상된다.
또한, 제2 트랜지스터(220A)는, 제1 트랜지스터(210A)를 형성하는 공정에 대해서 큰 변경을 수반하지 않고 형성할 수 있다. 따라서, 반도체 장치(100B)의 제조 방법에서의 제조 비용을 저감할 수 있다.
<변형예 2>
반도체 장치(100B)의 제조 방법에 있어서, 도 19에 나타내는 스텝 S1109 및 S1110에 나타내는 공정과, 도 20에 나타내는 스텝 S1121 및 S1123에 나타내는 공정을 생략해도 된다. 이 경우, 제2 절연막(24) 상에 제1 금속 산화물막(25)이 형성되어 있지 않은 상태에서 산화 어닐이 행해진다. 이 상태이어도, 제1 산화물 반도체층(22) 상에 마련된 제2 절연막(24)으로부터 산소가 공급된다. 또한, 제1 금속 산화물층(52)이 제1 산화물 반도체층(22) 아래에 마련되어 있기 때문에, 제1 산화물 반도체층(22)의 하면에 과잉의 산소가 공급되는 것을 억제할 수 있다. 따라서, 제1 트랜지스터(210)의 채널 영역 CH의 채널 길이 L이 2㎛ 이상 4㎛ 이하이면서, 또한, 채널 영역 CH의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에서, 이동도가 30㎠/Vs 이상, 35㎠/Vs 이상, 또는 40㎠/Vs 이상의 전기 특성을 얻을 수 있다. 또한, 제2 트랜지스터(220)에 대해서도, 제1 트랜지스터(210)와 마찬가지의 특성이 얻어진다.
<변형예 3>
본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 기판(10) 상에 제1 트랜지스터(210)(도 1 참조)와, 제2 트랜지스터(220A)(도 18 참조)를 조합해서 구성할 수도 있다. 이 경우, 도 2에 나타내는 반도체 장치의 제조 방법을 나타내는 시퀀스에 있어서, 스텝 S1001 내지 S1012에 나타내는 공정을 행한 후, 도 20에 나타내는 스텝 S1115 내지 스텝 S1129에 나타내는 공정을 행하면 된다.
또한, 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 기판(10) 상에 제1 트랜지스터(210A)(도 18 참조)와, 제2 트랜지스터(220)(도 1 참조)를 조합해서 구성할 수도 있다. 이 경우, 도 19에 나타내는 반도체 장치의 제조 방법을 나타내는 시퀀스에 있어서, 스텝 S1101 내지 S1114에 나타내는 공정을 행한 후, 도 3에 나타내는 스텝 S1013 내지 스텝 S1025에 나타내는 공정을 행하면 된다.
이와 같이, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법에서는, 공정의 큰 변경을 수반하지 않고, 이동도가 다른 2종류의 트랜지스터를 적층할 수 있다. 따라서, 반도체 장치(100B)의 제조 방법에서의 제조 비용을 저감할 수 있다.
또한, 제1 실시 형태 및 제2 실시 형태에서는, 제1 트랜지스터(210) 및 제2 트랜지스터(220)로서, 톱 게이트 구조를 사용하여 설명하였지만, 본 발명의 일 실시 형태는 이것에 한정되지 않는다. 제1 트랜지스터(210) 및 제2 트랜지스터(220)로서, 스태거형 트랜지스터의 구조를 사용해도 된다.
<제3 실시 형태>
도 24 내지 도 27을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(100)를 사용한 표시 장치(20)에 대해서 설명한다. 먼저, 반도체 장치(100)가 액정 표시 장치의 회로에 적용된 구성에 대해서 설명한다.
<표시 장치(20)의 개요>
도 24는 본 발명의 일 실시 형태에 관한 표시 장치(20)의 개요를 도시하는 평면도이다. 도 24에 도시하는 바와 같이, 표시 장치(20)는, 어레이 기판(300), 시일부(310), 대향 기판(320), 연성 인쇄 회로 기판(330)(FPC(330)) 및 IC칩(340)을 갖는다. 어레이 기판(300) 및 대향 기판(320)은 시일부(310)에 의해 접합되어 있다. 시일부(310)에 둘러싸인 액정 영역(23)에는, 복수의 화소 회로(301)가 매트릭스상으로 배치되어 있다. 액정 영역(23)은, 후술하는 액정 소자(311)와 평면으로 보아 겹치는 영역이다.
시일부(310)가 마련된 시일 영역(21)은, 액정 영역(23)의 주위의 영역이다. FPC(330)는 단자 영역(27)에 마련되어 있다. 단자 영역(27)은 어레이 기판(300)이 대향 기판(320)으로부터 노출된 영역이며, 시일 영역(21)의 외측에 마련되어 있다. 시일 영역(21)의 외측이란, 시일부(310)가 마련된 영역 및 시일부(310)에 의해 둘러싸인 영역의 외측을 의미한다. IC칩(340)은 FPC(330) 상에 마련되어 있다. IC칩(340)은 각 화소 회로(301)를 구동시키기 위한 신호를 공급한다.
<표시 장치(20)의 회로 구성>
도 25는 본 발명의 일 실시 형태에 관한 표시 장치(20)의 회로 구성을 도시하는 블록도이다. 도 25에 도시하는 바와 같이, 화소 회로(301)가 배치된 액정 영역(23)에 대해서 제2 방향 D2(열방향)로 인접하는 위치에는 소스 드라이버 회로(302)가 마련되어 있고, 액정 영역(23)에 대해서 제1 방향 D1(행방향)로 인접하는 위치에는 게이트 드라이버 회로(303)가 마련되어 있다. 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)는, 상기 시일 영역(21)에 마련되어 있다. 단, 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)가 마련되는 영역은 시일 영역(21)에 한정되지 않고, 화소 회로(301)가 마련된 영역의 외측이라면, 어느 영역이어도 된다.
소스 드라이버 회로(302)로부터 소스 배선(304)이 제2 방향 D2로 연장되어 있고, 제2 방향 D2로 배열된 복수의 화소 회로(301)에 접속되어 있다. 게이트 드라이버 회로(303)로부터 게이트 전극(160)이 제1 방향 D1로 연장되어 있고, 제1 방향 D1로 배열된 복수의 화소 회로(301)에 접속되어 있다.
단자 영역(27)에는 단자부(306)가 마련되어 있다. 단자부(306)와 소스 드라이버 회로(302)는 접속 배선(307)으로 접속되어 있다. 마찬가지로, 단자부(306)와 게이트 드라이버 회로(303)는 접속 배선(307)으로 접속되어 있다. FPC(330)가 단자부(306)에 접속됨으로써, FPC(330)가 접속된 외부 기기와 표시 장치(20)가 접속되고, 외부 기기로부터의 신호에 의해 표시 장치(20)에 마련된 각 화소 회로(301)가 구동한다.
반도체 장치(100)는, 화소 회로(301), 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)에 적용할 수 있다. 반도체 장치(100)는, 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)에 적용함으로써, 제1 트랜지스터(210)와 제2 트랜지스터(220)를 겹치는 것이 가능하다. 그 때문에, 집적도가 높은 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)이어도, 전유 면적을 저감할 수 있다. 이에 의해, 표시 장치(20)의 협 프레임화를 도모할 수 있다. 또한, 반도체 장치(100)를, 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)에 적용하는 경우에 대해서 설명하였지만, 반도체 장치(100A, 100B)를 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)에 적용해도 된다.
<액정 표시 장치의 화소 회로(301)>
이어서, 반도체 장치(100)를 액정 표시 장치의 화소 회로에 적용하는 경우에 대해서 설명한다. 도 26은 본 발명의 일 실시 형태에 관한 표시 장치(20)의 화소 회로를 도시하는 회로도이다. 도 26에 도시하는 바와 같이, 화소 회로(301)는 제1 트랜지스터(210), 보유 용량(350) 및 액정 소자(311) 등의 소자를 포함한다. 제1 트랜지스터(210)는 게이트 전극(160), 소스 전극(201) 및 드레인 전극(203)을 갖는다. 게이트 전극(160)은 게이트 배선(305)에 접속되어 있다. 소스 전극(201)은 소스 배선(304)에 접속되어 있다. 드레인 전극(203)은 보유 용량(350)의 일단부 및 액정 소자(311)의 일단부(화소 전극)에 접속되어 있다. 본 실시 형태에서는, 설명의 편의상, 부호 「201」로 나타내진 전극을 소스 전극이라고 하고, 부호 「203」으로 나타내진 전극을 드레인 전극이라고 하지만, 부호 「201」로 나타내진 전극이 드레인 전극으로서 기능하고, 부호 「203」으로 나타내진 전극이 소스 전극으로서 기능해도 된다.
제1 트랜지스터(210)에 있어서, 제2 게이트 전극(26GE-1)이, 게이트 전극(160)에 대응하고, 제1 소스 전극(44S)이, 소스 전극(201)에 대응하고, 제1 드레인 전극(44D)이, 드레인 전극(203)에 대응한다. 제1 게이트 전극(12GE)은, 제1 트랜지스터(210)의 백 게이트로서 기능시켜도 되고, 제1 게이트 전극(12GE)을 플로팅 상태로 해도 된다.
화소 회로(301)에 있어서, 제2 트랜지스터(220)를 사용하는 경우에는, 제4 게이트 전극(44GE)이, 게이트 전극(160)에 대응하고, 제2 소스 전극(52S)이 소스 전극(201)에 대응하고, 제2 드레인 전극(52D)이 드레인 전극(203)에 대응한다. 제3 게이트 전극(26GE-2)은, 제2 트랜지스터(220)의 백 게이트로서 기능시켜도 되고, 제3 게이트 전극(26GE-2)을 플로팅 상태로 해도 된다.
앞서 실시 형태에서 설명한 바와 같이, 제1 트랜지스터(210)와 제2 트랜지스터(220)는 겹칠 수 있다. 따라서, 제1 트랜지스터(210)와 제2 트랜지스터(220)를 인접하는 화소에 적용함으로써, 제1 트랜지스터(210)와 제2 트랜지스터(220)를 서로 중첩시킬 수 있다. 이에 의해, 화소에 있어서, 제1 트랜지스터(210)와 제2 트랜지스터(220)가 차지하는 면적이 작아짐으로써, 화소의 개구율을 향상시킬 수 있다. 또한, 도 26에서, 반도체 장치(100)를 화소 회로에 적용하는 경우에 대해서 설명하였지만, 반도체 장치(100A, 100B)를 화소 회로에 적용해도 된다.
<EL 표시 장치의 화소 회로(301)>
이어서, 제1 실시 형태에서 설명한 반도체 장치(100)를 유기 EL 표시 장치의 회로에 적용하는 경우에 대해서 설명한다. 표시 장치(20)의 개요 및 회로 구성은 도 24 및 도 25에 나타내는 것과 마찬가지이므로, 설명을 생략한다.
도 27은 본 발명의 일 실시 형태에 관한 표시 장치(20)의 화소 회로를 도시하는 회로도이다. 도 27에 도시하는 바와 같이, 화소 회로(301)는 선택 트랜지스터(11), 구동 트랜지스터(13), 보유 용량(350) 및 발광 소자 DO 등의 소자를 포함한다. 여기서는, 제1 트랜지스터(210)를 선택 트랜지스터(11)에 적용하고, 제2 트랜지스터(220)를 구동 트랜지스터(13)에 적용하는 경우에 대해서 설명한다.
선택 트랜지스터(11)의 소스 전극은 신호선(211)에 접속되고, 선택 트랜지스터(11)의 게이트 전극은 게이트선(212)에 접속되어 있다. 구동 트랜지스터(13)의 소스 전극은 애노드 전원선(213)에 접속되고, 구동 트랜지스터(13)의 드레인 전극은 발광 소자 DO의 일단부(화소 전극)에 접속되어 있다. 발광 소자 DO의 타단부는 캐소드 전원선(214)에 접속되어 있다. 구동 트랜지스터(13)의 게이트 전극은 선택 트랜지스터(11)의 드레인 전극에 접속되어 있다. 보유 용량(350)은 구동 트랜지스터(13)의 게이트 전극 및 드레인 전극에 접속되어 있다. 신호선(211)에는, 발광 소자 DO의 발광 강도를 정하는 계조 신호가 공급된다. 게이트선(212)에는, 상기 계조 신호를 기입하는 화소행을 선택하는 신호가 공급된다.
제1 트랜지스터(210)의 제2 게이트 전극(26GE-1)이, 선택 트랜지스터(11)의 게이트 전극에 대응하고, 제1 소스 전극(44S)이, 선택 트랜지스터(11)의 소스 전극에 대응하고, 제1 드레인 전극(44D)이, 선택 트랜지스터(11)의 드레인 전극에 대응한다. 제1 게이트 전극(12GE)은, 제1 트랜지스터(210)의 백 게이트로서 기능시켜도 되고, 제1 게이트 전극(12GE)을 플로팅 상태로 해도 된다.
제2 트랜지스터(220)의 제4 게이트 전극(44GE)이, 구동 트랜지스터(13)의 게이트 전극(160)에 대응하고, 제2 소스 전극(52S)이 구동 트랜지스터(13)의 소스 전극(201)에 대응하고, 제2 드레인 전극(52D)이 구동 트랜지스터(13)의 드레인 전극(203)에 대응한다. 제3 게이트 전극(26GE-2)은, 제2 트랜지스터(220)의 백 게이트로서 기능시켜도 되고, 제3 게이트 전극(26GE-2)을 플로팅 상태로 해도 된다.
도 27에서는, 선택 트랜지스터(11)에 하층의 제1 트랜지스터(210)를 적용하고, 구동 트랜지스터(13)에 상층의 제2 트랜지스터(220)를 적용하는 경우에 대해서 설명하였지만, 본 발명의 일 실시 형태는 적용하는 트랜지스터는 한정되지 않는다. 예를 들어, 선택 트랜지스터(11)에 상층의 제2 트랜지스터(220)를 적용하고, 구동 트랜지스터(13)에 하층의 제1 트랜지스터(210)를 적용해도 된다. 또한, EL 표시 장치에 있어서, 화소 회로를 구성하는 트랜지스터의 수는 한정되지 않는다. 화소 회로를 구성하는 트랜지스터의 수는, 3개 이상이어도 된다. 그 때문에, 화소 회로를 구성하는 복수의 트랜지스터 중, 일부 트랜지스터는 하층에 마련되고, 나머지 트랜지스터는 상층에 마련되는 구성이어도 된다. 이에 의해, 작은 면적에 복수의 트랜지스터를 구성할 수 있기 때문에, 고정밀화를 도모할 수 있다.
제3 실시 형태에서는, 제1 실시 형태에서 설명한 반도체 장치를 액정 표시 장치 및 유기 EL 표시 장치에 적용한 구성에 대해서 예시하였지만, 이들 표시 장치 이외의 표시 장치(예를 들어, 유기 EL 표시 장치 이외의 자발광형 표시 장치 또는 전자 페이퍼형 표시 장치)에 당해 반도체 장치를 적용해도 된다. 또한, 중소형의 표시 장치부터 대형의 표시 장치까지, 특별히 한정하지 않고 상기 반도체 장치(100)의 적용이 가능하다. 또한, 도 27에서, 반도체 장치(100)를 화소 회로에 적용하는 경우에 대해서 설명하였지만, 반도체 장치(100A, 100B)를 화소 회로에 적용해도 된다.
본 발명의 실시 형태로서 상술한 각 실시 형태 및 변형예는, 서로 모순되지 않는 한, 적절하게 조합하여 실시할 수 있다. 또한, 각 실시 형태 및 변형예의 반도체 장치 및 표시 장치를 기초로 해서, 당업자가 적절하게 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는, 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.
상술한 각 실시 형태의 양태에 의해 초래되는 작용 효과와는 상이한 다른 작용 효과이어도, 본 명세서의 기재로부터 명확한 것, 또는, 당업자에게 있어서 용이하게 예측될 수 있는 것에 대해서는, 당연히 본 발명에 의해 초래되는 것이라고 이해된다.
10: 기판 12GE: 제1 게이트 전극
12GE-2: 제5 게이트 전극 14, 16: 제1 절연막
17: 제1 산화물 반도체막 18: 제1 산화물 반도체층
19: 레지스트 마스크 22: 제1 산화물 반도체층
22-1: 제1 산화물 반도체층 22-2: 제3 산화물 반도체층
22CH: 제1 채널 영역 22CH-2: 제3 채널 영역
22D: 제1 드레인 영역 22D-1: 제1 드레인 영역
22S: 제1 소스 영역 22S-2: 제3 소스 영역
24: 제2 절연막 25: 제1 금속 산화물막
26CH: 채널 영역 26GE-1: 제2 게이트 전극
26GE-2: 제3 게이트 전극 26GE-3: 제6 게이트 전극
28, 32: 제3 절연막 33: 제2 산화물 반도체막
34: 제2 산화물 반도체층 36: 제2 산화물 반도체층
36CH: 제2 채널 영역 36CH-3: 제3 채널 영역
36D: 제2 드레인 영역 36S: 제2 소스 영역
38: 제4 절연막 42: 제2 금속 산화물막
44D: 제1 드레인 전극 44GE: 제4 게이트 전극
44S: 제1 소스 전극 46, 48: 제5 절연막
51: 제1 금속 산화물막 52: 제1 금속 산화물층
52D: 제2 드레인 전극 52E-1: 제1 전극
52E-2: 제2 전극 52S: 제2 소스 전극
54: 제2 금속 산화물층 100, 100A, 100B: 반도체 장치
210, 210A: 제1 트랜지스터 220, 220A: 제2 트랜지스터
230: 제3 트랜지스터

Claims (13)

  1. 기판 상에 마련된 제1 트랜지스터와,
    상기 제1 트랜지스터 상에 마련된 제2 트랜지스터를 갖고,
    상기 제1 트랜지스터는,
    상기 기판 상에 마련된 제1 게이트 전극과,
    상기 제1 게이트 전극 상에 마련된 제1 절연막과,
    상기 제1 절연막 상에 마련되고, 상기 제1 게이트 전극과 중첩되는 영역을 갖고, 다결정 구조를 갖는 제1 산화물 반도체층과,
    상기 제1 산화물 반도체층 상에 마련된 제2 절연막과,
    상기 제2 절연막 상에 마련된 제2 게이트 전극을 포함하고,
    상기 제2 트랜지스터는,
    상기 제2 절연막 상에 마련된 제3 게이트 전극과,
    상기 제3 게이트 전극 상에 마련된 제3 절연막과,
    상기 제3 절연막 상에 마련되고, 상기 제3 게이트 전극과 중첩되는 영역을 갖는 제2 산화물 반도체층과,
    상기 제2 산화물 반도체층 상에 마련된 제4 절연막과,
    상기 제4 절연막 상에 마련된 제4 게이트 전극을 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 제1 산화물 반도체층은,
    상기 제1 게이트 전극과 중첩되고, 제1 결정 구조를 갖는 제1 영역과,
    상기 제1 게이트 전극과 중첩되지 않고, 제2 결정 구조를 갖는 제2 영역을 포함하고,
    상기 제2 영역의 전기 전도도는, 상기 제1 영역의 전기 전도도보다 큰,
    반도체 장치.
  3. 제2항에 있어서, 상기 제2 산화물 반도체층은, 다결정 구조를 갖고,
    상기 제2 게이트 전극과 중첩되고, 상기 제1 결정 구조를 갖는 제3 영역과,
    상기 제2 게이트 전극과 중첩되지 않고, 상기 제2 결정 구조를 갖는 제4 영역을 포함하고,
    상기 제4 영역의 전기 전도도는, 상기 제3 영역의 전기 전도도보다 크고,
    상기 제2 결정 구조는, 상기 제1 결정 구조와 동일한, 반도체 장치.
  4. 제3항에 있어서, 상기 제1 산화물 반도체층의 상기 제2 영역과, 상기 제2 산화물 반도체층의 상기 제4 영역이 평면으로 보아 중첩되는, 반도체 장치.
  5. 제1항에 있어서, 상기 기판 상에 마련된 제3 트랜지스터를 더 갖고,
    상기 제3 트랜지스터는,
    상기 기판 상에 마련된 제5 게이트 전극과,
    상기 제5 게이트 전극 상에 마련된 상기 제1 절연막과,
    상기 제1 절연막 상에 마련되고, 상기 제5 게이트 전극과 중첩되는 영역을 갖는 제3 산화물 반도체층과,
    상기 제3 산화물 반도체층 상에 마련된 상기 제2 절연막과,
    상기 제2 절연막 상에 마련된 제6 게이트 전극을 포함하는, 반도체 장치.
  6. 제5항에 있어서, 상기 제3 산화물 반도체층은,
    상기 제5 게이트 전극과 중첩되고, 제1 결정 구조를 갖는 제5 영역과,
    상기 제5 게이트 전극과 중첩되지 않고, 제2 결정 구조를 갖는 제6 영역을 포함하고,
    상기 제6 영역의 전기 전도도는, 상기 제5 영역의 전기 전도도보다 크고,
    상기 제2 결정 구조는, 상기 제1 결정 구조와 동일한, 반도체 장치.
  7. 제6항에 있어서, 상기 제2 산화물 반도체층의 상기 제4 영역은, 상기 제1 산화물 반도체층의 상기 제2 영역 및 상기 제3 산화물 반도체층의 상기 제6 영역과 평면으로 보아 중첩되는, 반도체 장치.
  8. 제1항에 있어서, 상기 제1 절연막과 상기 제1 산화물 반도체층의 사이에 마련된 제1 금속 산화물층을 더 갖는, 반도체 장치.
  9. 제1항에 있어서, 상기 제3 절연막과 상기 제2 산화물 반도체층의 사이에 마련된 제2 금속 산화물층을 더 갖는, 반도체 장치.
  10. 제5항에 있어서, 상기 제1 절연막과 상기 제3 산화물 반도체층의 사이에 마련된 제3 금속 산화물층을 더 갖는, 반도체 장치.
  11. 제1항에 있어서, 상기 제2 절연막의 막 두께는, 상기 제1 절연막의 막 두께보다 얇고,
    상기 제4 절연막의 막 두께는, 상기 제2 절연막의 막 두께보다 얇은, 반도체 장치.
  12. 제1항에 있어서, 상기 제1 트랜지스터는, 상기 제4 게이트 전극과 동일한 절연막 상에 마련된 제1 소스 전극 및 제1 드레인 전극을 더 갖고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 각각은, 상기 제2 절연막, 상기 제3 절연막 및 상기 제4 절연막에 마련된 콘택트 홀을 통해서, 상기 제1 산화물 반도체층에 접속되는, 반도체 장치.
  13. 제1항에 있어서, 상기 제1 절연막 및 상기 제3 절연막 각각은, 질화실리콘막 및 산화실리콘막의 적층 구조를 갖는, 반도체 장치.
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