KR20240138994A - 적층형 반도체 디바이스 - Google Patents

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KR20240138994A
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정연승
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마이크론 테크놀로지, 인크
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Abstract

기판과, 기판에 커플링된 반도체 다이의 제1 스택 및 반도체 다이의 제2 스택을 포함할 수 있는 반도체 디바이스가 제공된다. 반도체 다이의 제1 스택과 반도체 다이의 제2 스택은 반도체 다이의 제1 스택이 제1 풋프린트를 갖고 반도체 다이의 제2 스택이 제1 풋프린트와 부분적으로 중첩하는 제2 풋프린트를 갖도록 엇갈리게(staggered) 배치된다. 반도체 다이의 제1 스택과 반도체 다이의 제2 스택은 반도체 다이의 제1 스택의 각각의 반도체 다이가 반도체 다이의 제2 스택의 개개의 반도체 다이에 수직으로 실장되도록 교번하여 배치된다. 전도성 구조체는 개별적으로 제2 풋프린트와 제1 풋프린트 너머로 노출된 반도체 다이의 제1 스택과 제2 스택의 부분 사이에서 연장되어 반도체 다이를 전기적으로 커플링시킨다.

Description

적층형 반도체 디바이스{STACKED SEMICONDUCTOR DEVICE}
본 개시는 전반적으로 반도체 디바이스 어셈블리들에 관한 것으로, 보다 구체적으로는 적층형 반도체 디바이스에 관한 것이다.
마이크로전자 디바이스는 일반적으로 고밀도의 매우 작은 컴포넌트를 갖는 집적 회로부를 포함하는 다이(예를 들어, 칩)를 갖는다. 전형적으로, 다이들은 집적 회로부에 전기적으로 커플링된 본드 패드들의 어레이를 포함한다. 본드 패드들은 공급 전압, 신호들 등이 집적 회로부로 그리고 집적 회로부로부터 송신되는 외부 전기 컨택들이다. 다이들이 형성된 후, 이들은 다양한 전력 공급 라인들, 신호 라인들, 및 접지 라인들에 더 용이하게 커플링될 수 있는 전기 단자들의 더 큰 어레이에 본드 패드들을 커플링하기 위해 "패키징"된다. 다이들을 패키징하기 위한 종래의 프로세스들은 다이들 상의 본드 패드들을 리드(lead)들, 볼 패드들, 또는 다른 유형들의 전기 단자들의 어레이에 전기적으로 커플링하는 것, 및 환경적 인자들(예를 들어, 습기, 미립자들, 정전기, 및 물리적 충격)로부터 다이들을 보호하기 위해 다이들을 캡슐화하는 것을 포함한다.
도 1은 본 기술의 일 실시예에 따른 반도체 디바이스 어셈블리의 단순화된 개략적인 단면도를 예시한다.
도 2는 본 기술의 일 실시예에 따른 반도체 디바이스 어셈블리의 단순화된 개략적인 단면도를 예시한다.
도 3은 본 기술의 일 실시예에 따른 반도체 디바이스 어셈블리의 단순화된 개략적인 단면도를 예시한다.
도 4는 본 기술의 일 실시예에 따른 반도체 디바이스 어셈블리의 단순화된 개략적인 단면도를 예시한다.
도 5는 본 기술의 일 실시예에 따라 구성된 반도체 디바이스 어셈블리를 포함하는 시스템의 개략도를 예시한다.
도 6은 본 기술의 일 실시예에 따른 반도체 디바이스 어셈블리를 제조하는 방법을 예시한다.
적층형 반도체 디바이스들은 디바이스 풋프린트(device footprint)를 증가시키지 않고 동시에 반도체 디바이스 상의 회로 소자들의 수를 증가시키도록 구현된다. 반도체 디바이스들에 대한 기능적 요건들이 증가함에 따라, 설계자들은 적층형 반도체 디바이스 내에 추가적인 반도체 다이들을 구현할 필요가 있다. 소비자들은, 예를 들어, 적층형 반도체 디바이스들이 구현되는 전자 디바이스들의 공간적 제약들로 인해, 적층형 반도체 디바이스들의 최대 허용가능 높이(예를 들어, 720 미크론)를 증가시키는 것에 저항한다. 이러한 요건을 수용하기 위해, 설계자들은 적층형 반도체 디바이스들 내의 인접한 반도체 다이들 사이의 공간 또는 반도체 다이들의 두께를 계속해서 감소시켰다. 그러나, 이러한 개선들은 콤팩트한 반도체 디바이스들과 연관된 기계적 및 열적 과제들로 인해 기능적 한계들에 도달하고 있다. 예를 들어, 현재 제조 장비는 특정 크기 미만의 상호연결부들을 생성하기 위해 고군분투할 수 있다. 또한, 콤팩트한 반도체 디바이스들의 고 회로 밀도는 동작 동안 열 생성을 증가시킬 수 있고, 열 조절 컴포넌트들은 콤팩트한 반도체 디바이스들 내에서 구현하기가 어려울 수 있다. 이러한 요인들은 반도체 디바이스를 최대 허용 온도(예를 들어, 섭씨 105도) 미만으로 동작시키는 것을 어렵게 할 수 있다. 따라서, 콤팩트하고 적층형인 반도체 디바이스를 구현하기 위해 추가적인 기술들이 필요하며, 이의 예가 도 1에 예시되어 있다.
도 1은 기판(104)(예를 들어, 메모리 제어기, 로직 다이, 인터포저, 인쇄 회로 보드(PCB))에 커플링된 반도체 다이들(102)(예를 들어, 메모리 다이들)의 스택을 포함하는 반도체 디바이스 어셈블리(100)의 단순화된 개략 단면도를 예시한다. 예를 들어, 반도체 디바이스 어셈블리(100)는 고 대역폭 메모리(HBM) 디바이스일 수 있고, 따라서 기판(104)은 로직 다이(예를 들어, 메모리 제어기)를 포함할 수 있다. 기판(104)은 웨이퍼 레벨 또는 다이 레벨 기판을 포함할 수 있다. 반도체 다이들(102)의 스택은 서로 엇갈리게(staggered) 배치된 반도체 다이들의 2개의 스택을 포함할 수 있다. 예를 들어, 반도체 다이들(106)(예를 들어, 106-1, 106-2, 106-3, 106-4)은 제1 풋프린트를 갖도록 기판(104)에 커플링될 수 있다. 반도체 다이들(108)(예를 들어, 108-1, 108-2, 108-3, 108-4)은 제1 풋프린트와 부분적으로 중첩되는 제2 풋프린트를 갖도록 기판(104)에 커플링될 수 있다. 따라서, 반도체 다이(106)와 반도체 다이(108)는 반도체 다이(106)와 반도체 다이(108)가 중첩되는 중첩 부분(110)을 가질 수 있고, 반도체 다이(106)는 반도체 다이(108)의 제2 풋프린트 넘어 노출된 부분(112)을 가질 수 있고, 반도체 다이(108)는 반도체 다이(106)의 제1 풋프린트 넘어 노출된 부분(114)을 가질 수 있다.
반도체 다이들(106) 및 반도체 다이들(108)은 교번하는 패턴으로 적층될 수 있다. 예를 들어, 반도체 다이들(108) 각각은 반도체 다이들(106)의 개개의 반도체 다이에 실장될 수 있다. 이러한 방식으로, 반도체 다이(106-1)는 기판(104)에 실장되고, 반도체 다이(108-1)는 반도체 다이(106-1)에 실장되고, 반도체 다이(106-2)는 반도체 다이(108-1)에 실장되는 등이다. 반도체 다이들(102)의 스택은 교번하는 패턴으로 계속되고 반도체 다이(108-4)가 반도체 다이(106-4)에 실장되는 것으로 마무리될 수 있다.
양태들에서, 반도체 다이들(106) 및 반도체 다이들(108)은 직접 본딩될 수 있다. 예를 들어, 전도성 재료(116)(예를 들어, 구리, 금, 은, 알루미늄)는 반도체 다이(106)의 임의의 2개의 반도체 다이와 반도체 다이(108) 사이에 배치될 수 있다. 전도성 재료(116)는 반도체 다이(106) 및 반도체 다이(108)에 배치될 수 있다. 일부 경우에, 전도성 재료(116)는 반도체 다이(106)와 반도체 다이(108)의 중첩 부분(110)에만 배치된다. 반도체 다이들(106) 및 반도체 다이들(108)에서의 전도성 재료(116)는 어닐링되어 반도체 다이들(106)과 반도체 다이들(108)을 커플링하는 금속-금속 본드들을 (예를 들어, 하이브리드 본딩을 통해) 형성할 수 있다. 전도성 재료(116)는 반도체 다이(106) 및 반도체 다이(108)에서 회로부로부터 분리될 수 있다. 이러한 방식으로, 전도성 재료(116)는 상호연결부(interconnect)들을 구현하지 않을 수 있지만, 대신에, 열이 반도체 다이들(106) 및 반도체 다이들(108)로부터 소산되기 위한 경로를 제공함으로써, 반도체 디바이스 어셈블리(100)의 열 성능을 증가시킬 수 있다. 실시예들에서, 반도체 다이(106-1)는 전도성 재료(116)를 통해 기판(104)에 실장될 수 있다.
다른 경우에, 반도체 다이(106) 및 반도체 다이(108)는 유전체 재료(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄소 질화물)를 통해 직접 본딩될 수 있다. 예를 들어, 유전체 재료는 전도성 재료(116)에 추가하여 또는 그 대신에 배치될 수 있다. 유전체 재료는 반도체 다이(106)와 반도체 다이(108)의 인접한 쌍 사이의 중첩 부분(110)에 배치될 수 있다. 그런 다음, 반도체 다이(106) 및 반도체 다이(108)는 유전체 재료를 통해 용융 본딩(fusion-bond)될 수 있다. 실시예들에서, 중첩 부분(110)은 반도체 다이들(106) 및 반도체 다이들(108)의 본딩 표면들을 따라 측방향으로 배치된 전도성 재료(116) 및 유전체 재료를 포함할 수 있다. 이러한 방식으로, 반도체 다이들(106) 및 반도체 다이들(108)은 용융 본딩들 및 금속-금속 본딩들을 통해 직접 본딩될 수 있다.
또 다른 양태에서, 반도체 다이(106) 및 반도체 다이(108)는 중첩 부분(110)에서 접착제를 통해 직접 본딩될 수 있다. 예를 들어, 접착제는 반도체 다이(106) 또는 반도체 다이(108)의 본딩 표면 상에 배치될 수 있다. 반도체 다이(108)는 접착제에서 반도체 다이(106)에 실장되어 반도체 다이(106)와 반도체 다이(108)를 직접 커플링시킬 수 있다.
예시된 바와 같이, 반도체 디바이스 어셈블리(100)는 반도체 다이들(106)과 반도체 다이들(108) 사이에 비전도성 필름(NCF)을 포함하지 않는다. 다른 반도체 디바이스들에서, 반도체 디바이스들은 동일한 풋프린트로 적층될 수 있고, 따라서 상호연결부들이 반도체 다이들의 중첩 부분 내에 구현될 수 있다. 따라서, 반도체 다이들은 수직 상호연결부들을 구현하기에 최소 충분한 거리(예를 들어, 10 미크론 초과, 20 미크론 초과, 25 미크론 초과)만큼 이격되며, 이는 반도체 디바이스 내에 추가적인 반도체 다이들을 구현하는 능력을 제한할 수 있다. NCF는 반도체 다이들 사이에 구현된 상호연결부들을 둘러싸고 이들 디바이스들의 기계적 안정성을 증가시키기 위해 인접한 반도체 다이들 사이에서 사용될 수 있다. NCF는 낮은 열 전도율을 가질 수 있으며, 이는 이러한 반도체 디바이스들의 열 성능을 감소시킬 수 있다.
이들 디바이스들과 대조적으로, 반도체 디바이스 어셈블리(100)는 중첩 부분(110)의 외부에 상호연결부들을 구현할 수 있으며, 이는 반도체 다이들(102)의 스택을 이격시킬 필요성(예를 들어, NCF에 대한 필요성)을 감소시킬 수 있다. 예를 들어, 전도성 구조들(118)은 반도체 다이들(106)의 인접한 쌍들 사이의 노출된 부분(112)에서 구현될 수 있다. 구체적으로, 전도성 구조(118-1)는 반도체 다이(106-1)와 반도체 다이(106-2) 사이에 구현될 수 있고, 전도성 구조(118-2)는 반도체 다이(106-2)와 반도체 다이(106-3) 사이에 구현될 수 있고, 전도성 구조(118-3)는 반도체 다이(106-3)와 반도체 다이(106-4) 사이에 구현될 수 있다. 유사하게, 전도성 구조들(120)은 반도체 다이들(108)의 인접한 쌍들 사이의 노출된 부분(114)에 구현될 수 있다. 구체적으로, 전도성 구조(120-1)는 반도체 다이(108-1)와 반도체 다이(108-2) 사이에 구현될 수 있고, 전도성 구조(120-2)는 반도체 다이(108-2)와 반도체 다이(108-3) 사이에 구현될 수 있고, 전도성 구조(120-3)는 반도체 다이(108-3)와 반도체 다이(108-4) 사이에 구현될 수 있다. 전도성 구조(118)는 반도체 다이(108)의 주변부를 지나 연장될 수 있다. 유사하게, 전도성 구조(120)는 반도체 다이(106)의 주변부를 지나 연장될 수 있다. 양태들에서, 전도성 구조들(118) 또는 전도성 구조들(120)은 전도성 필러들, 솔더 조인트(solder joint)들, 마이크로범프들, 또는 임의의 다른 적절한 상호연결 구조를 포함할 수 있다.
반도체 다이(106) 및 반도체 다이(108)는 전도성 구조(118)과 전도성 구조(120)이 커플링하는 접촉 패드(contact pad)를 포함할 수 있다. 이러한 방식으로, 접촉 패드는 반도체 다이(106) 및 반도체 다이(108)의 노출된 부분(112) 및 노출된 부분(114)에 개별적으로 배치될 수 있다. 반도체 다이들(106) 및 반도체 다이들(108)은 반도체 다이들(106)와 반도체 다이들(108)의 대향 표면들에서 접촉 패드들을 전기적으로 커플링시키는 실리콘 관통 비아들(TSV들)(122)(예를 들어, 122-1, 122-2, 122-3) 및 TSV들(124)(예를 들어, 124-1, 124-2, 122-3)을 개별적으로 포함할 수 있다. 양태들에서, 반도체 다이(106-4) 및 반도체 다이(108-4)는 하부 표면들에만 접촉 패드들을 포함할 수 있고, 따라서 이들 반도체 다이들은 TSV들(122) 또는 TSV들(124)을 포함하지 않을 수 있다.
반도체 다이(106) 및 반도체 다이(108)는 각각 상호연결부(126) 및 상호연결부(128)를 통해 기판(104)과 커플링될 수 있다. 예를 들어, 상호연결부들(126)은 반도체 다이(106-1)와 기판(104) 사이에서 연장될 수 있고 한편, 상호연결부들(128)은 반도체 다이(108-1)와 기판(104) 사이에서 연장될 수 있다. 상호연결부들(126) 및 상호연결부들(128)은 전도성 구조들(118) 및 전도성 구조들(120)과 유사한 전도성 구조들일 수 있다. 예를 들어, 상호연결부들(128)은 반도체 다이(108-1)의 노출된 부분(114)으로부터 기판(104)으로 연장되는 전도성 구조들을 포함할 수 있다. 일부 구현예들에서, 상호연결부들(126)은 유사하게 반도체 다이(106-1)의 노출된 부분(112)으로부터 기판(104)으로 연장되는 전도성 구조들을 포함할 수 있다. 대안적으로 또는 추가적으로, 상호연결부들(126)은 반도체 다이(106-1)의 중첩 부분(110)과 기판(104) 사이에서 연장되는 전도성 구조들(예를 들어, 솔더 볼들, 전도성 필러들, 마이크로범프들)을 포함할 수 있다.
기판(104)은 상부 표면에 접촉 패드들을 포함할 수 있으며, 여기에서 상호연결부들(126) 및 상호연결부들(128)이 커플링되어 기판(104)을 반도체 다이들(106) 및 반도체 다이들(108)과 전기적으로 커플링시킨다. 기판(104)은 상부 표면의 접촉 패드들을 하부 표면의 접촉 패드들에 연결하는 내부 회로부(예를 들어, 트레이스들, 라인들, 비아들, 및 다른 연결 소자들)를 포함할 수 있다. 연결 구조들(130)(예를 들어, 솔더 볼들)은 추가 회로 컴포넌트들(예를 들어, 마더보드)에 대한 연결을 가능하게 하기 위해 하부 표면에 배치될 수 있다. 이러한 방식으로, 연결 구조들(130)은 반도체 다이들(106) 및 반도체 다이들(108)에 기능(예를 들어, 전력, 접지, 입력/출력(I/O) 시그널링)을 제공할 수 있다.
상호연결부들(122)이 반도체 다이들(106)을 커플링시키고 상호연결부들(124)이 반도체 다이들(108)을 커플링시킨다고 가정하면, 반도체 다이들(106) 및 반도체 다이들(108)은 직접 연결되지 않을 수 있다. 대신에, 기판(104)의 내부 회로부는 반도체 다이(106)와 반도체 다이(108)를 커플링할 수 있다. 그러나, 일부 경우에, 반도체 다이(106) 및 반도체 다이(108)는 서로 커플링 해제(upcoupled)될 수 있다. 예를 들어, 반도체 다이들(106) 및 반도체 다이들(108)은 메모리 다이들일 수 있고, 기판(104)은 반도체 다이들(106) 및 반도체 다이들(108)에 대한 별개의 PHY 인터페이스들을 구현하는 로직 다이일 수 있다.
반도체 디바이스 어셈블리(100)는 반도체 다이(102)의 스택 및 기판(104)을 적어도 부분적으로 캡슐화하여 전기적 접촉을 방지하거나 반도체 디바이스 어셈블리(100)에 기계적 강도를 제공하는 캡슐화 재료(132)(예를 들어, 몰드 수지 화합물 등)를 더 포함할 수 있다.
본 개시는 이제 반도체 다이들의 스태거형 스택(staggered stack)을 갖는 반도체 디바이스 어셈블리를 구현하기 위한 다양한 실시예들로 돌아간다. 구체적으로, 도 2는 도 1에 도시된 단면(AA)을 따라 단순화된 개략적인 단면도를 예시한다. 반도체 다이(106) 및 반도체 다이(108)는 엇갈린 배열(staggered arrangement)로 예시된다. 예를 들어, 반도체 다이(106)와 반도체 다이(108)는 중첩 부분(110)에서 중첩되고, 반도체 다이(106)는 노출된 부분(112)에서 반도체 다이(108)를 넘어 연장되고, 반도체 다이(108)는 노출된 부분(114)에서 반도체 다이(106)를 넘어 연장된다. 양태들에서, 반도체 다이(106) 및 반도체 다이(108)는 동일한 형상 및 크기(예를 들어, 도시된 평면에서의 단면적)를 가질 수 있다. 전도성 구조들(118)이 노출된 부분(112)에 구현되고, 전도성 구조들(120)이 노출된 부분(114)에 구현된다.
예시된 바와 같이, 노출된 부분(112)은 반도체 다이(106)의 에지(202)에서 구현되고, 노출된 부분(114)은 반도체 다이(108)의 에지(204)에서 구현된다. 에지(204)는 제1 에지(202)와 평행하고 그에 대향된다. 예를 들어, 에지(202) 및 에지(204)는 중첩 부분(110)의 대향 측면들 상에 있다. 노출된 부분(112)은 반도체 다이(106)의 5%, 10%, 20%, 25%, 또는 50% 미만과 동등할 수 있다. 전도성 구조들(118)은 노출된 부분(112)을 따라 임의의 부분에서 구현될 수 있다. 노출된 부분(114)은 유사하게 반도체 다이(108)의 5%, 10%, 20%, 25%, 또는 50% 미만과 동등할 수 있고, 전도성 구조들(120)은 노출된 부분(114)의 임의의 부분에서 구현될 수 있다.
다른 구현예들에서, 반도체 다이(106) 및 반도체 다이(108)는 상이한 방향(예를 들어, 노출된 부분들은 서로 90도 회전됨) 또는 하나 초과의 방향으로 엇갈리게 배치될 수 있거나, 또는 반도체 다이(106) 및 반도체 다이(108)는 노출된 부분들의 상이한 배열들(예를 들어, 정사각형보다는 직사각형)을 가능하게 하기 위해 상이한 형상들 또는 크기들을 가질 수 있다. 예를 들어, 도 2 및 도 3은 노출된 부분들의 상이한 구성들을 구현할 수 있는 반도체 다이들의 다양한 배열들의 단순화된 개략적인 단면도들을 예시한다. 단순화된 개략적인 단면도는 도 1에 도시된 단면 AA와 유사하게, 2개의 반도체 다이 사이의 단면을 따라 취해진다. 도 2와 도 3의 엘리먼트들은 이들 엘리먼트들 간의 유사성으로 인해 도 1의 엘리먼트들과 유사하게 라벨링되어 있다. 그러나, 이러한 반도체 다이들을 사용하여 구현된 반도체 디바이스 어셈블리는 도 1의 반도체 디바이스 어셈블리(100)와 상이하게 보이는 반도체 디바이스 어셈블리를 생성할 수 있다(예를 들어, 추가적인 상호연결부들, 상이한 위치들에서의 상호연결부들, 또는 반도체 다이들의 상이한 배열들을 이용하여).
도 3은 본 기술의 일 실시예에 따른 반도체 디바이스 어셈블리의 단순화된 개략적인 단면도를 예시한다. 반도체 다이(106) 및 반도체 다이(108)는 반도체 다이가 중첩 부분(110)에서 중첩되고, 반도체 다이(106)가 노출된 부분(112)에서 반도체 다이(108)를 넘어 노출되고, 반도체 다이(108)가 노출된 부분(114)에서 반도체 다이(106)를 넘어 노출되도록 엇갈린 배열로 예시되어 있다. 전도성 구조들(118)은 노출된 부분(112)에서 구현되고, 전도성 구조들(120)은 노출된 부분(114)에서 구현된다.
도 3에 예시된 바와 같이, 노출된 부분(112)은 반도체 다이(106)의 에지(302) 및 에지(302)에 수직인 반도체 다이(106)의 에지(304)에서 구현된다. 이러한 방식으로, 반도체 다이(106) 및 반도체 다이(108)는 하나 초과의 방향에서 엇갈리게 배치된다. 유사하게, 노출된 부분(114)은 에지(302)에 평행하고 대향하는 반도체 다이(108)의 에지(306)에서 그리고 에지(304)에 평행하고 대향하는 반도체 다이(108)의 에지(308)에서 구현된다. 예시된 바와 같이, 에지(302) 및 에지(306)는 중첩 부분(110)의 대향 측면들에 있다. 유사하게, 에지(304) 및 에지(308)는 중첩 부분(110)의 대향 측면들에 있다.
도 4는 본 기술의 다른 실시예에 따른 반도체 디바이스 어셈블리의 단순화된 개략적인 단면도를 예시한다. 예시된 바와 같이, 반도체 다이(106) 및 반도체 다이(108)는 정사각형이 아니고 90도 회전으로 반도체 다이(108)를 적층함으로써 반도체 다이(106) 상에 노출된 부분(112)(예를 들어, 112-1, 112-2)을 생성하고 반도체 다이(108) 상에 노출된 부분(114)(예를 들어, 114-1, 114-2)을 생성한다. 반도체 다이(106) 및 반도체 다이(108)는 중첩 부분(110)에서 반도체 다이들의 중간에서 중첩된다. 노출된 부분(112)은 반도체 다이(106)의 에지(402)에 있는 제 1 노출된 부분(112-1) 및 에지(402)에 평행하고 대향하는 반도체 다이(106)의 에지(404)에 있는 제 2 노출된 부분(112-2)을 포함한다. 유사하게, 노출된 부분(114)은 에지(402)에 수직인 반도체 다이(108)의 에지(406)에서의 제 1 노출된 부분 및 에지(406)에 평행하고 대향하는 반도체 다이(108)의 에지(408)에서의 제 2 노출된 부분을 포함한다. 이와 같이, 중첩 부분(110)의 대향하는 측면에 제1 노출된 부분(112-1)과 제2 노출된 부분(112-2)이 있고, 중첩 부분의 대향하는 측면에 제1 노출된 부분(114-1)과 제2 노출된 부분(114-2)이 있다. 전도성 구조들(118) 및 전도성 구조들(120)은 노출된 부분(112) 및 노출된 부분(114)에 개별적으로 구현된다.
특정 구현예들이 도면들 2 내지 도 4와 관련하여 예시되지만, 다른 구현예들이 가능하다. 예를 들어, 노출된 부분들 및 중첩 부분의 상이한 구성들은 반도체 다이들의 크기, 형상, 또는 배열을 조정함으로써 구현될 수 있다. 따라서, 이들은 적층형 반도체 디바이스에 대한 가능한 구성들 중 일부라는 것이 이해되어야 한다.
본 개시의 일 양태에 따르면, 도 1 내지 도 4의 어셈블리에 도시된 반도체 디바이스는 동적 랜덤 액세스 메모리(DRAM) 다이, NOT-AND(NAND) 메모리 다이, NOT-OR(NOR) 메모리 다이, 자기 랜덤 액세스 메모리(MRAM) 다이, 상 변화 메모리(PCM) 다이, 강유전성 랜덤 액세스 메모리(FeRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등과 같은 메모리 다이를 포함할 수 있다. 실시예들에서, 반도체 디바이스들은 HBM 디바이스들일 수 있다. 다수의 다이들이 단일 어셈블리로 제공되는 실시예에서, 반도체 디바이스들은 동일한 종류의 메모리 다이들(예를 들어, 둘 모두 NAND, 둘 모두 DRAM 등) 또는 상이한 종류의 메모리 다이들(예를 들어, 하나의 DRAM 및 하나의 NAND 등)을 포함할 수 있다. 본 개시의 다른 양태에 따르면, 상기에서 예시되고 설명된 어셈블리들의 반도체 다이들은 로직 다이들(예를 들어, 제어기 다이들, 프로세서 다이들 등), 또는 로직과 메모리 다이들의 혼합(예를 들어, 메모리 제어기 다이 및 이에 의해 제어되는 메모리 다이)일 수 있다.
예시적인 시스템들
도 1 내지 도 4를 참조하여 위에서 설명된 반도체 디바이스들 및 반도체 디바이스 어셈블리들 중 임의의 하나는 무수히 많은 더 큰 및/또는 더 복잡한 시스템들 중 임의의 것에 통합될 수 있으며, 그 대표적인 예는 도 5에 개략적으로 도시된 시스템(500)이다. 시스템(500)은 반도체 디바이스 어셈블리(502)(예를 들어, 이산 반도체 디바이스), 전원(504), 드라이버(506), 프로세서(508), 및/또는 다른 서브시스템들 또는 컴포넌트들(510)을 포함할 수 있다. 반도체 디바이스 어셈블리(502)는 도 1 내지 도 4를 참조하여 상기에서 설명된 반도체 디바이스 어셈블리들의 특징들과 전반적으로 유사한 특징들을 포함할 수 있다. 결과적인 시스템(500)은 메모리 저장, 데이터 프로세싱, 및/또는 다른 적절한 기능들과 같은 매우 다양한 기능들 중 임의의 것을 수행할 수 있다. 따라서, 대표적인 시스템들(500)은 제한 없이 핸드-헬드 디바이스들(예를 들어, 모바일 폰들, 태블릿들, 디지털 리더기들, 및 디지털 오디오 플레이어들), 컴퓨터들, 차량들, 어플라이언스들, 및 다른 제품들을 포함할 수 있다. 시스템(500)의 컴포넌트들은 단일 유닛에 하우징되거나 다수의 상호 연결된 유닛들에 걸쳐(예를 들어, 통신 네트워크를 통해) 분산될 수 있다. 시스템(500)의 컴포넌트들은 또한 원격 디바이스들 및 매우 다양한 컴퓨터 판독가능 매체들 중 임의의 것을 포함할 수 있다.
본 개시는 이제 본 기술의 하나 이상의 실시예들에 따른 반도체 디바이스 어셈블리들을 제조하기 위한 방법들로 돌아간다. 특정 구성으로 예시되어 있지만, 방법들 중 임의의 방법 내의 동작들은 생략, 반복 또는 재구성될 수 있다. 또한, 방법들 중 임의의 방법은 추가적인 동작들, 예를 들어, 본 명세서에 설명된 하나 이상의 다른 방법에서 상세히 설명된 것들을 포함할 수 있다.
도 6은 반도체 디바이스 어셈블리를 제조하기 위한 방법(600)을 예시한다. 602에서, 제1 반도체 다이가 제1 풋프린트를 갖도록 제1 반도체 다이가 기판에 실장된다. 604에서, 제1 반도체 다이와 기판을 전기적으로 커플링시키는 제1 전도성 구조들이 형성된다. 606에서, 제2 반도체 다이가 제1 풋프린트와 부분적으로 중첩하는 제2 풋프린트를 갖도록 제2 반도체 다이가 제1 반도체 다이에 실장된다. 제1 및 제2 반도체 다이는 제1 반도체 다이의 제1 노출된 부분이 제2 풋프린트를 넘어 노출되고 제2 반도체 다이의 제2 노출된 부분이 제1 풋프린트를 넘어 노출되도록 실장될 수 있다. 608에서, 제2 반도체 다이와 기판을 전기적으로 커플링시키는 제2 전도성 구조들이 형성된다. 제2 전도성 구조는 제2 노출된 부분과 기판 사이에서 연장될 수 있다.
610에서, 제3 반도체 다이가 제1 풋프린트를 갖도록 제3 반도체 다이가 제2 반도체 다이에 실장된다. 제3 반도체 다이는 제3 반도체 다이가 제2 풋프린트를 넘어 노출되는 제3 노출된 부분을 가질 수 있다. 612에서, 제3 반도체 다이와 제1 반도체 다이를 전기적으로 커플링시키는 제3 전도성 구조들이 형성된다. 제3 전도성 구조는 제1 노출된 부분과 제3 노출된 부분 사이에서 연장될 수 있다. 614에서, 제4 반도체 다이가 제2 풋프린트를 갖도록 제4 반도체 다이가 제3 반도체 다이에 실장된다. 제4 반도체 다이는 제4 반도체 다이가 제1 풋프린트를 넘어 노출되는 제4 노출된 부분을 포함할 수 있다. 616에서, 제4 반도체 다이와 제2 반도체 다이를 전기적으로 커플링시키는 제4 전도성 구조가 제2 노출된 부분과 제4 노출된 부분 사이에 형성된다. 이에 의해, 콤팩트한 반도체 디바이스가 조립될 수 있다.
반도체 디바이스들 및 연관된 시스템들 및 방법들의 몇몇 실시예들의 특정 세부사항들이 상기에서 설명된다. 사용되는 맥락에 따라, 용어 "기판"은 웨이퍼-레벨 기판 또는 싱귤레이션된 다이-레벨 기판을 지칭할 수 있다. 또한, 맥락이 달리 나타내지 않는 한, 본 명세서에 개시된 구조는 종래의 반도체 제조 기술을 사용하여 형성될 수 있다. 재료들은, 예를 들어, 화학적 기상 증착, 물리적 기상 증착, 원자 층 증착, 도금, 무전해 도금, 스핀 코팅, 및/또는 다른 적합한 기법들을 사용하여 증착될 수 있다. 유사하게, 재료들은, 예를 들어, 플라즈마 에칭, 습식 에칭, 화학적 기계적 평탄화, 또는 다른 적합한 기법들을 사용하여 제거될 수 있다.
본 명세서에 개시된 기술은 반도체 디바이스들, 반도체 디바이스들을 갖는 시스템들, 및 반도체 디바이스들을 제조하기 위한 관련 방법들에 관한 것이다. 용어 "반도체 디바이스"는 일반적으로 하나 이상의 반도체 재료를 포함하는 솔리드-스테이트 디바이스를 지칭한다. 반도체 디바이스들의 예들은 특히 로직 디바이스들, 메모리 디바이스들, 및 다이오드들을 포함한다. 또한, 용어 "반도체 디바이스"는 완성된 디바이스 또는 완성된 디바이스가 되기 전에 다양한 프로세싱 단계들에서의 어셈블리 또는 다른 구조를 지칭할 수 있다. 사용되는 맥락에 따라, 용어 "기판"은 PCB 또는 웨이퍼 레벨 기판, 다이 레벨 기판, 또는 다이-적층 또는 3DI(three-dimensional integration) 애플리케이션을 위한 다른 다이와 같은 전자 컴포넌트(예를 들어, 다이)를 지지하는 구조를 지칭할 수 있다.
메모리 디바이스를 포함하여, 본 명세서에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은 반도체 기판 또는 다이 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브영역들의 전도도는 인, 붕소, 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종들을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 예들 및 구현예들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 기능들을 구현하는 특징들은 또한 기능들의 일부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 물리적으로 다양한 위치들에 위치될 수 있다.
청구항들을 포함하여, 본 명세서에서 사용되는, 항목들의 리스트(예를 들어, "중 적어도 하나" 또는 "중 하나 이상"과 같은 문구가 앞에 붙은 항목들의 리스트)에서 사용되는 "또는"은, 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다. 또한, 본 명세서에서 사용되는, "기초하여"라는 문구는 폐쇄된 조건 세트에 대한 언급으로 해석되지 않을 것이다. 예를 들어, "조건 A에 기초하여"로 설명되는 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본 명세서에서 사용되는, "기초하여"이라는 문구는 "적어도 부분적으로 기초한"이라는 문구와 동일한 방식으로 해석되어야 한다.
본 명세서에서 사용되는, "수직", "측방향", "상부", "하부", "위", 및 "아래"라는 용어들은 도면들에 도시된 배향의 관점에서 반도체 디바이스들 내의 특징부들의 상대적인 방향들 또는 위치들을 지칭할 수 있다. 예를 들어, "상부" 또는 "최상부"는 다른 특징보다 페이지의 상단에 더 가깝게 위치된 특징부를 지칭할 수 있다. 그러나, 이들 용어들은, 배향에 따라 상부/바닥, 위/아래, 위쪽에/밑에, 상방/하방, 및 좌측/우측이 교환될 수 있는 반전된 또는 경사진 배향들과 같은 다른 배향들을 갖는 반도체 디바이스들을 포함하는 것으로 광범위하게 해석되어야 한다.
전술한 것으로부터, 본 발명의 특정 실시예들이 예시의 목적으로 본 명세서에서 설명되었지만, 본 발명의 범위를 벗어나지 않고 다양한 수정예들이 이루어질 수 있다는 것이 이해될 것이다. 오히려, 전술한 설명에서, 본 기술의 실시예들에 대한 철저하고 가능한 설명을 제공하기 위해 다수의 특정 세부사항들이 논의된다. 그러나, 관련 기술분야의 당업자는 본 개시가 특정 세부사항들 중 하나 이상 없이 실시될 수 있음을 인식할 것이다. 다른 경우들에서, 종종 메모리 시스템들 및 디바이스들과 연관된 잘 알려진 구조들 또는 동작들은 기술의 다른 양태들을 모호하게 하는 것을 피하기 위해 도시되지 않거나 상세하게 설명되지 않는다. 일반적으로, 본 명세서에 개시된 특정 실시예들에 추가하여 다양한 다른 디바이스들, 시스템들, 및 방법들이 본 기술의 범위 내에 있을 수 있다는 것이 이해되어야 한다.

Claims (20)

  1. 반도체 디바이스 어셈블리로서,
    기판;
    반도체 다이들의 제1 스택으로서, 상기 반도체 다이들의 제1 스택이 제1 풋프린트(footprint)를 갖도록 상기 기판에 커플링된, 상기 반도체 다이들의 제1 스택;
    반도체 다이들의 제2 스택으로서, 상기 반도체 다이들의 제2 스택이 상기 제1 풋프린트와 부분적으로 중첩하는 제2 풋프린트를 갖도록 상기 기판에 커플링되고,
    상기 반도체 다이들의 제1 스택 및 상기 반도체 다이들의 제2 스택은 교번하는 패턴으로 배열되어 상기 반도체 다이들의 제1 스택 내의 제1 반도체 다이들 각각이 상기 반도체 다이들의 제2 스택 내의 제2 반도체 다이들의 개개의 제2 반도체 다이에 수직으로 실장되고 그리고 상기 개개의 제2 반도체 다이와 직접 본딩되고, 및
    상기 반도체 다이들의 제1 스택 및 상기 반도체 다이들의 제2 스택은 엇갈리게 배치되어(staggered) 상기 제1 반도체 다이들 각각의 제1 노출된 부분이 제2 풋프린트를 넘어 노출되고, 상기 제2 반도체 다이들 각각의 제2 노출된 부분이 제1 풋프린트를 넘어 노출된, 상기 반도체 다이들의 제2 스택;
    상기 제1 노출된 부분에서 상기 제1 반도체 다이들의 인접한 쌍들 사이에서 연장되는 제1 전도성 구조들로서, 상기 제1 전도성 구조들은 상기 반도체 다이들의 제1 스택을 전기적으로 커플링시키는, 상기 제1 전도성 구조들; 및
    상기 제2 노출된 부분에서 상기 제2 반도체 다이들의 인접한 쌍들 사이에서 연장되는 제2 전도성 구조들로서, 상기 제2 전도성 구조들은 상기 반도체 다이들의 제2 스택을 전기적으로 커플링시키는, 상기 제2 전도성 구조들을 포함하는, 반도체 디바이스 어셈블리.
  2. 제1항에 있어서,
    상기 제1 반도체 다이들 중 제1 바닥 반도체(bottom semiconductor) 다이와 상기 기판 사이에서 연장되는 제3 전도성 구조들로서, 상기 제3 전도성 구조들은 상기 제1 바닥 반도체 다이와 상기 기판을 전기적으로 커플링시키는, 상기 제3 전도성 구조들; 및
    상기 제2 반도체 다이들 중 제2 바닥 반도체 다이의 제2 노출된 부분과 상기 기판 사이에서 연장되는 제4 전도성 구조들로서, 상기 제4 전도성 구조들은 상기 제2 바닥 반도체 다이와 상기 기판을 전기적으로 커플링시키는, 상기 제4 전도성 구조들을 더 포함하는, 반도체 디바이스 어셈블리.
  3. 제1항에 있어서,
    상기 제1 반도체 다이들 각각의 제1 표면 위에 적어도 부분적으로 배치된 제1 전도성 재료; 및
    상기 제2 반도체 다이들 각각의 제2 표면 위에 적어도 부분적으로 배치된 제2 전도성 재료를 더 포함하고,
    상기 제1 반도체 다이들 각각은 상기 제1 전도성 재료와 상기 제2 전도성 재료 사이의 금속-금속 본딩을 통해 개개의 상기 제2 반도체 다이와 직접 본딩되는, 반도체 디바이스 어셈블리.
  4. 제1항에 있어서,
    상기 제1 반도체 다이들 각각의 제1 표면 위에 적어도 부분적으로 배치된 제1 유전체 재료; 및
    상기 제2 반도체 다이들 각각의 제2 표면 위에 적어도 부분적으로 배치된 제2 유전체 재료를 더 포함하고,
    상기 제1 반도체 다이들 각각은 상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 용융 본딩(fusion bond)을 통해 개개의 제2 반도체 다이와 직접 본딩되는, 반도체 디바이스 어셈블리.
  5. 제1항에 있어서,
    상기 제1 노출된 부분은 상기 제1 반도체 다이들의 제1 에지에 위치되고; 및
    상기 제2 노출된 부분은 상기 제2 반도체 다이들의 제2 에지에 위치되고, 상기 제2 에지는 상기 제1 에지에 평행한, 반도체 디바이스 어셈블리.
  6. 제5항에 있어서,
    상기 제1 노출된 부분은 추가로 상기 제1 반도체 다이들의 제3 에지에 위치되고, 상기 제3 에지는 상기 제1 에지에 수직이고; 및
    상기 제2 노출된 부분은 추가로 상기 제2 반도체 다이들의 제4 에지에 위치되고, 상기 제4 에지는 상기 제3 에지에 평행한, 반도체 디바이스 어셈블리.
  7. 제1항에 있어서,
    상기 제1 노출된 부분은 상기 제1 반도체 다이들의 제1 에지에 위치되고; 및
    상기 제2 노출된 부분은 상기 제2 반도체 다이들의 제2 에지에 위치되고, 상기 제2 에지는 상기 제1 에지에 수직인, 반도체 디바이스 어셈블리.
  8. 제1항에 있어서,
    상기 제1 노출된 부분은 추가로 상기 제1 반도체 다이들의 제3 에지에 위치되고, 상기 제3 에지는 상기 제1 에지에 평행하고; 및
    상기 제2 노출된 부분은 추가로 상기 제2 반도체 다이들의 제4 에지에 위치되고, 상기 제4 에지는 상기 제2 에지에 평행한, 반도체 디바이스 어셈블리.
  9. 제1항에 있어서, 상기 제1 전도성 구조들 또는 상기 제2 전도성 구조들은 마이크로범프(microbump)들을 포함하는, 반도체 디바이스 어셈블리.
  10. 제1항에 있어서,
    상기 기판 위에 적어도 부분적으로 배치된 제1 전도성 재료; 및
    상기 제2 반도체 다이들의 바닥 반도체 다이의 제2 표면 위에 적어도 부분적으로 배치된 제2 전도성 재료를 더 포함하고,
    상기 기판과 상기 바닥 반도체 다이는 상기 제1 전도성 재료와 상기 제2 전도성 재료 사이의 금속-금속 본딩을 통해 직접 본딩되는, 반도체 디바이스 어셈블리.
  11. 반도체 디바이스 어셈블리를 제조하는 방법에 있어서,
    제1 반도체 다이가 제1 풋프린트를 갖도록 상기 제1 반도체 다이를 기판에 실장하는 단계;
    상기 제1 반도체 다이와 상기 기판을 전기적으로 커플링시키는 제1 전도성 구조들을 형성하는 단계;
    제2 반도체 다이가 상기 제1 풋프린트와 부분적으로 중첩하는 제2 풋프린트를 갖도록 상기 제2 반도체 다이를 상기 제1 반도체 다이에 실장하는 단계 - 상기 제1 반도체 다이의 제1 노출된 부분은 상기 제2 풋프린트를 넘어 노출되고, 상기 제2 반도체 다이의 제2 노출된 부분은 상기 제1 풋프린트를 넘어 노출됨 -;
    상기 제2 반도체 다이와 상기 기판을 전기적으로 커플링시키는 제2 전도성 구조들을 형성하는 단계 - 상기 제2 전도성 구조들은 상기 제2 노출된 부분과 상기 기판 사이에서 연장됨 -;
    제3 반도체 다이가 상기 제1 풋프린트를 갖도록 상기 제3 반도체 다이를 상기 제2 반도체 다이에 실장하는 단계 - 상기 제3 반도체 다이의 제3 노출된 부분은 상기 제2 풋프린트를 넘어 노출됨 -;
    상기 제3 반도체 다이와 상기 제1 반도체 다이를 전기적으로 커플링시키는 제3 전도성 구조들을 형성하는 단계 - 상기 제3 전도성 구조들은 상기 제1 노출된 부분과 상기 제3 노출된 부분 사이에서 연장됨 -;
    제4 반도체 다이가 상기 제2 풋프린트를 갖도록 상기 제4 반도체 다이를 상기 제3 반도체 다이에 실장하는 단계 - 상기 제4 반도체 다이의 제4 노출된 부분은 상기 제1 풋프린트를 넘어 노출됨 -; 및
    상기 제4 반도체 다이와 상기 제2 반도체 다이를 전기적으로 커플링시키는 제4 전도성 구조들을 형성하는 단계를 포함하되, 상기 제4 전도성 구조들은 상기 제2 노출된 부분과 상기 제4 노출된 부분 사이에서 연장되는, 방법.
  12. 제11항에 있어서,
    상기 제1 반도체 다이 위에 적어도 부분적으로 제1 전도성 재료를 배치하는 단계; 및
    상기 제2 반도체 다이 위에 적어도 부분적으로 제2 전도성 재료를 배치하는 단계를 더 포함하고,
    상기 제2 반도체 다이를 상기 제1 반도체 다이에 실장하는 단계는 상기 제1 전도성 재료와 상기 제2 전도성 재료 사이에 금속-금속 본딩을 형성하는 단계를 포함하는, 방법.
  13. 제11항에 있어서,
    상기 제1 반도체 다이 위에 적어도 부분적으로 제1 유전체 재료를 배치하는 단계; 및
    상기 제2 반도체 다이 위에 적어도 부분적으로 제2 유전체 재료를 배치하는 단계를 더 포함하고,
    상기 제2 반도체 다이를 상기 제1 반도체 다이에 실장하는 단계는 상기 제1 유전체 재료와 상기 제2 유전체 재료 사이에 용융 본딩을 형성하는 단계를 포함하는, 방법.
  14. 제11항에 있어서,
    상기 제1 반도체 다이 또는 상기 제2 반도체 다이 위에 적어도 부분적으로 접착제를 배치하는 단계를 더 포함하고,
    상기 제2 반도체 다이를 상기 제1 반도체 다이에 실장하는 단계는 상기 접착제를 통해 상기 제2 반도체 다이를 상기 제1 반도체 다이에 접착시키는 단계를 포함하는, 방법.
  15. 제11항에 있어서, 상기 제1 전도성 구조들은 상기 제1 노출된 부분과 상기 기판 사이에서 연장되는, 방법.
  16. 제11항에 있어서, 상기 제1 전도성 구조들, 상기 제2 전도성 구조들, 상기 제3 전도성 구조들, 또는 상기 제4 전도성 구조들은 마이크로범프들을 포함하는, 방법.
  17. 반도체 디바이스 어셈블리로서,
    기판;
    제1 반도체 다이로서, 상기 제1 반도체 다이가 제1 풋프린트를 갖도록 상기 기판에 커플링된, 상기 제1 반도체 다이;
    제2 반도체 다이로서, 상기 제2 반도체 다이가 상기 제1 풋프린트와 상이한 제2 풋프린트를 갖도록 상기 제1 반도체 다이 상에 적층되고,
    상기 제1 반도체 다이의 제1 노출된 부분은 상기 제2 풋프린트를 넘어 노출되고, 상기 제2 반도체 다이의 제2 노출된 부분은 상기 제1 풋프린트를 넘어 노출된, 상기 제2 반도체 다이;
    제3 반도체 다이로서, 상기 제3 반도체 다이가 상기 제1 풋프린트를 갖도록 상기 제2 반도체 다이 상에 적층된, 상기 제3 반도체 다이;
    제4 반도체 다이로서, 상기 제4 반도체 다이가 상기 제2 풋프린트를 갖도록 상기 제3 반도체 다이 상에 적층되고,
    상기 제3 반도체 다이의 제3 노출된 부분은 상기 제2 풋프린트를 넘어 노출되고, 상기 제4 반도체 다이의 제4 노출된 부분은 상기 제1 풋프린트를 넘어 노출된, 상기 제4 반도체 다이;
    상기 제1 반도체 다이와 상기 기판을 전기적으로 커플링시키는 제1 전도성 구조들로서, 상기 제1 전도성 구조들은 상기 제1 반도체 다이와 상기 기판 사이에서 연장되는, 상기 제1 전도성 구조들;
    상기 제2 반도체 다이와 상기 기판을 전기적으로 커플링시키는 제2 전도성 구조들로서, 상기 제2 전도성 구조들은 상기 제2 노출된 부분과 상기 기판 사이에서 연장되는, 상기 제2 전도성 구조들;
    상기 제3 반도체 다이와 상기 제1 반도체 다이를 전기적으로 커플링시키는 제3 전도성 구조들로서, 상기 제3 전도성 구조들은 상기 제3 노출된 부분과 상기 제1 노출된 부분 사이에서 연장되는, 상기 제3 전도성 구조들; 및
    상기 제4 반도체 다이와 상기 제2 반도체 다이를 전기적으로 커플링시키는 상기 제4 전도성 구조들로서, 상기 제4 전도성 구조들은 상기 제4 노출된 부분과 상기 제2 노출된 부분 사이에서 연장되는, 상기 제4 전도성 구조들을 포함하는, 반도체 디바이스 어셈블리.
  18. 제17항에 있어서,
    상기 제1 반도체 다이의 제1 표면 위에 적어도 부분적으로 배치된 제1 전도성 재료; 및
    상기 제2 반도체 다이의 제2 표면 위에 적어도 부분적으로 배치된 제2 전도성 재료를 더 포함하고,
    상기 제1 반도체 다이는 상기 제1 전도성 재료와 상기 제2 전도성 재료 사이의 금속-금속 본딩을 통해 상기 제2 반도체 다이와 직접 본딩되는, 반도체 디바이스 어셈블리.
  19. 제17항에 있어서,
    상기 제1 반도체 다이의 제1 표면 위에 적어도 부분적으로 배치된 제1 유전체 재료; 및
    상기 제2 반도체 다이의 제2 표면 위에 적어도 부분적으로 배치된 제2 유전체 재료를 더 포함하고,
    상기 제1 반도체 다이는 상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 용융 본딩을 통해 상기 제2 반도체 다이와 직접 본딩되는, 반도체 디바이스 어셈블리.
  20. 제17항에 있어서,
    상기 기판은 메모리 제어기를 포함하고;
    상기 제1 반도체 다이는 제1 메모리 다이를 포함하고; 및
    상기 제2 반도체 다이는 제2 메모리 다이를 포함하는, 반도체 디바이스 어셈블리.
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