KR20240122813A - 향상된 선택성을 갖는 실리콘 질화물의 증착 - Google Patents

향상된 선택성을 갖는 실리콘 질화물의 증착 Download PDF

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Abstract

실리콘 질화물의 선택적 증착을 사용함으로써 실리콘 질화물이 단지 선택된 목적하는 영역에서만 증착되도록 하여 통상적인 패턴화 단계를 제거할 수 있다. ALD 또는 펄스화된 CVD 모드에서 실리콘 아이오다이드 전구체를 고온 질소 공급원과 교대로 사용하면, 실리콘 질화물이 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiOF, 실리콘 탄화물, 실리콘 산질화물, 및 저-k 기판과 같은 표면 상에 우선적으로 증착되는 한편, 티타늄 질화물, 탄탈럼 질화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 니오븀 산화물, 란타넘 산화물, 이트륨 산화물, 마그네슘 산화물, 칼슘 산화물, 및 스트론튬 산화물과 같은 노출된 표면 상에는 증착을 거의 나타내지 않을 수 있다.

Description

향상된 선택성을 갖는 실리콘 질화물의 증착
우선권 주장
본 발명은 출원일이 2021년 12월 15일인 미국 임시 특허 번호 63/289,714에 대한 우선권을 주장하며, 이는 본원에 참조로 포함된다.
기술분야
본 발명은 마이크로전자 디바이스의 특정 표면 상의 실리콘 질화물의 선택적 증착 방법에 관한 것이다.
실리콘 질화물은 집적 회로의 제작에 통상적으로 사용된다. 예를 들어, 이는 다양한 마이크로전자 디바이스 예컨대 메모리 셀, 논리 소자, 메모리 어레이 등의 제조에서 절연 물질로서 종종 사용된다. 전통적으로, 실리콘 질화물 막은 전체 기판 표면에 걸쳐 증착되지만, 증착이 단지 특정 영역에서만 필요할 수도 있다. 그 결과, 임의의 원치 않는 영역을 제거하기 위해 추가의 리소그래피 및 에칭 단계가 이용된다. 총 제작 비용을 감소시키기 위한 수단으로서, 수반되는 리소그래피 및 에칭 단계의 수를 감소시키는 것이 매우 바람직하다. 추가로, 실리콘 질화물이 필요한 곳에서만 선택적으로 증착된다면, 리소그래피 시의 오류가 코팅된 영역의 한정에 영향을 미치지 않는다. 따라서, 이러한 선택성이 향상된 실리콘 질화물의 증착을 달성하는 것이 바람직할 것이다.
실리콘 질화물의 선택적 증착을 사용함으로써 실리콘 질화물이 단지 선택된 목적하는 영역에서만 증착되도록 하여 통상적인 패턴화 단계를 제거할 수 있다. ALD 또는 펄스화된 CVD 모드에서 실리콘 아이오다이드 전구체를 고온 질소 공급원과 교대로 사용하면, 실리콘 질화물이 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiC, SiON, SiOF, 및 저-k 기판과 같은 표면 상에 우선적으로 증착되는 한편, 티타늄 질화물, 탄탈럼 질화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 니오븀 산화물, 란타넘 산화물, 이트륨 산화물, 마그네슘 산화물, 칼슘 산화물, 및 스트론튬 산화물과 같은 다른 노출된 표면 상에는 증착을 거의 나타내지 않을 수 있다.
추가로, (i) 이들 표면을 암모니아 플라즈마로 전처리하는 것과, (ii) 기판을 반응 구역에서 주기적으로 추가의 암모니아 플라즈마 기법(들)으로 직접식으로 처리하는 것 둘 다의 결합에 의해, 실리콘 질화물의 벌크 증착 동안 계속 선택성이 유지되면서, 또한 생성된 막의 굴절률이 개선될 수 있다.
도 1 (비교예)은 직접식 암모니아 플라즈마가 반응 구역에서 기판에 적용되고, 그 후에 실리콘 테트라아이오다이드 및 암모니아 열적 원자 층 증착이 이어지는 공지된 공정에 있어서의 사이클 수에 따른 옹스트롬 단위의 실리콘 질화물 두께의 플롯이다. 이 플롯으로부터, 공정의 초기에는 실리콘 이산화물 표면 상의 증착에 대해 선택적이지만, 이러한 선택성이 약 100 옹스트롬 (10 nm) 이후에는 감소하기 시작한다는 것이 관찰될 수 있다.
도 2는 실리콘 테트라아이오다이드/암모니아 원자 층 증착 (실리콘 테트라아이오다이드/암모니아 ALD)의 200회 사이클의 각각의 캠페인 후에 직접식 암모니아 플라즈마 단계를 추가하면서 실리콘 테트라아이오다이드/암모니아 ALD가 수행되는 본 발명의 실시양태에 의해 달성된 결과를 제시한다. 다시 말해서, 이 공정은 암모니아 직접식 플라즈마가 적용된 후에, 실리콘 테트라아이오다이드/암모니아 ALD의 200회의 사이클이 이어지고, 그 후에 암모니아 직접식 플라즈마가 재적용되고, 이어서 실리콘 테트라아이오다이드/암모니아 ALD의 200회의 사이클이 이어지는 등의 방식이다.
도 3은 반응 구역에서 기판에 암모니아 직접식 플라즈마를 재적용하는 경우에 수반되는 증착된 실리콘 질화물의 굴절률에서의 개선을 다양한 시점을 사용하여 예시한다.
도 4a 및 4b는 실리콘 질화물의 선택적 증착을 목적하는 경우에 직면하게 되는 실질적인 과제를 예시한다. 도 4a에서는, 목적하는 결과가 알루미늄 산화물 측벽 상의 증착을 최소화하면서 웰에 실리콘 질화물을 증착시키는 것이며, 그에 따라 "충전"이 초래된다. 도 4b는 반대의 과제, 즉, 알루미늄 산화물 바닥 상에 실리콘 질화물을 증착시키지 않으면서 실리콘 이산화물 측벽 상에 증착시키는 것을 예시한다.
본 명세서 및 첨부된 청구범위에 사용된 단수 형태는, 내용이 달리 명백하게 지시하지 않는 한, 복수 지시대상을 포함한다. 본 명세서 및 첨부된 청구범위에 사용된 용어 "또는"은, 내용이 달리 명백하게 지시하지 않는 한, "및/또는"을 포함하는 의미로 일반적으로 이용된다.
용어 "약"은 일반적으로 언급된 값과 등가인 것으로 간주되는 (예를 들어, 동일한 기능 또는 결과를 갖는) 수의 범위를 나타낸다. 많은 경우에, 용어 "약"은 가장 근사한 유효 숫자로 반올림되는 수를 포함할 수 있다.
종점을 사용하여 표시된 수치 범위는 해당 범위 내에 포괄되는 모든 수를 포함한다 (예를 들어, 1 내지 5는 1, 1.5, 2, 2.75, 3, 3.80, 4 및 5를 포함함).
제1 측면에서, 본 발명은 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스 기판 상에 실리콘 질화물을 증착시키는 방법으로서,
a. 기판을 기상 증착 조건 하에, 약 150℃ 내지 약 400℃의 온도, 약 15 Torr 미만의 압력에서 펄스화된 실리콘 테트라아이오다이드 또는 디실리콘 헥사아이오다이드, 및 질소-함유 공-반응물과 접촉시키며, 이로써 펄스 사이클을 한정하는 것을 포함하며,
b. 여기서 기판을 (i) 암모니아 플라즈마로 전처리하고, 여기서 (ii) 기판을 그 후에 주기적으로 암모니아 플라즈마로 추가로 처리하는 것인
방법을 제공한다.
본 발명은 다양한 마이크로전자 디바이스 기판 상에 실리콘 질화물 층을 선택적으로 기상 증착시키는 방법을 제공한다. 일반적인 관점에서, 본 발명은 보다 고-k 유전체, 금속, 및 금속 질화물 표면으로 구성된 표면에 비해 그리고 그의 존재 하에, 실리콘, 실리콘 산화물, 및/또는 실리콘 질화물 표면을 갖는 마이크로전자 디바이스 기판 상에 실리콘 질화물 막을 선택적으로 증착시킬 수 있게 한다. 상기에 나타낸 바와 같이, 단계 b(ii)는 암모니아 플라즈마에 의한 주기적 처리를 수반한다. "주기적"이란, 암모니아 플라즈마 처리가 실리콘 테트라아이오다이드 (SiI4) 또는 디실리콘 헥사아이오다이드 (Si2I6) 및 질소-함유 공-반응물의 각각의 펄스 사이클 후에 이루어지는 것이 아님을 의미한다.
특정 실시양태에서, 본 발명의 기상 증착은 원자 층 증착 (ALD)이다. 본원의 목적상, ALD는 다양한 반응물 및 공-반응물이 공간상 또는 시간상 분리되어, 기판이 한 반응물에, 공-반응물과 별도로 교대로 노출되는 화학적 기상 증착 모드를 나타낸다. 다른 실시양태에서, 본 발명의 기상 증착은 기판을 상이한 전구체를 함유하는 위치에 노출시킴으로써 막 성장이 달성되는 공간적 ALD이다. 다른 실시양태에서, 기상 증착 조건은 제1 반응물 예컨대 실리콘 테트라아이오다이드 또는 실리콘 헥사아이오다이드가 연속적으로 마이크로전자 디바이스 기판을 함유하는 반응 구역에 도입되며, 기판의 암모니아에 대한 펄스화된 노출이 동반되어, 각각의 펄스 세트가 사이클을 한정하고, 암모니아 플라즈마에 의한 기판의 초기 전처리가 이루어지는 펄스화된 화학적 기상 증착 (펄스화된 CVD) 조건을 포함한다. 선택된 사이클 수 후에 추가의 암모니아 플라즈마 펄스가 반응 구역에 도입된다. ALD 및 펄스화된 CVD 기법 둘 다에서, 암모니아 플라즈마의 반응 구역으로의 이러한 주기적 도입은 실리콘 테트라아이오다이드 (또는 실리콘 헥사아이오다이드) 및 암모니아 펄스의 2회 이상의 사이클 후에 실시된다. 특정 실시양태에서, 암모니아 플라즈마는 3, 5, 10, 50, 100, 150, 200, 또는 1000회의 이러한 사이클 후에, 또는 3 내지 1000회의 범위 내의 임의의 이러한 펄스 사이클 후에 주기적으로 도입된다. 다시 말해서, 암모니아 플라즈마는 초기 표면 처리 후에 적어도 1회 도입되고, 규칙적 간격 또는 불규칙적 간격으로 3 내지 1000회의 사이클의 범위 내에서 수회 도입될 수 있다. 하기 실험 결과에서 제시된 바와 같이, 기판을 암모니아 플라즈마로 전처리함으로써 실리콘 질화물의 고도로 선택적인 증착이 가능하지만, 이러한 선택성은 약 10 nm (100 Å)의 실리콘 질화물 막 두께를 달성한 후에 사라지기 시작하였다. 유리하게는, 200회의 사이클마다 그 후에 암모니아 플라즈마로 처리함으로써 (본원의 ALD 실시예) 선택성이 크게 개선되었다.
본 발명의 실시에서, 적합한 온도는 약 150℃ 내지 약 400℃이고, 압력은 약 15 Torr 미만이다. 다른 실시양태에서, 온도는 약 175℃ 내지 약 350℃, 또는 약 200℃ 내지 약 250℃이다. 선택적 증착은 실리콘 질화물 막이 노출된 표면의 일부에 임의의 제조가능한 속도로 증착되고, 다른 표면에는 무시할 수 있는 정도의 또는 용이하게 제거되는 양의 실리콘 질화물이 수용될 때 달성된다.
특정 실시양태에서, 실리콘 질화물의 증착을 목적하는 마이크로전자 디바이스 표면 (즉, "제1" 표면) 중 하나는 실리콘 질화물 표면을 포함할 것이다. 다른 실시양태에서, 이러한 제1 표면은 산화물 예컨대 실리콘 이산화물, 게르마늄 산화물, SiOC, SiOF, 실리콘 탄화물, 실리콘 산질화물, 및 저-k 기판으로부터 선택된다. 일부 실시양태에서, 유전체는 다공성 물질이다. 일부 실시양태에서는 다공성 유전체가 서로 연결된 세공을 함유하지만, 다른 실시양태에서는 세공이 서로 연결되지 않는다. 일부 실시양태에서, 유전체는 약 4.0 미만의 유전값을 갖는 절연체로서 정의되는, 저-k 물질을 포함한다. 일부 실시양태에서, 저-k 물질의 유전값은 약 3.5 미만, 약 3.0 미만, 약 2.5 미만 또는 약 2.3 미만이다. 일부 실시양태에서, 제1 표면은 Si-O 결합을 포함한다.
특정 실시양태에서, 마이크로전자 디바이스는 또한 실리콘 질화물의 증착을 목적하지 않는 기판 또는 표면 (즉, "제2" 표면)을 보유할 것이다. 한 실시양태에서, 이러한 제2 표면은 알루미늄 산화물이다. 다른 실시양태에서, 이러한 제2 표면은 티타늄 질화물, 탄탈럼 질화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 니오븀 산화물, 란타넘 산화물, 이트륨 산화물, 마그네슘 산화물, 칼슘 산화물, 스트론튬 산화물, 및 그의 조합으로부터 선택된다.
특정 실시양태에서, 디바이스 기판은 적어도 하나의 실리콘 이산화물 표면 및 적어도 하나의 알루미늄 산화물 표면으로 구성되며, 여기서 실리콘 질화물은 알루미늄 산화물 표면 상에 선택적으로 증착된다.
특정 실시양태에서, 디바이스 기판은 적어도 하나의 실리콘 이산화물 표면 및 적어도 하나의 지르코늄 이산화물 표면으로 구성되며, 여기서 실리콘 질화물은 적어도 하나의 지르코늄 이산화물 표면 상에 선택적으로 증착된다.
특정 실시양태에서, 디바이스 기판은 적어도 하나의 실리콘 이산화물 표면 및 적어도 하나의 알루미늄 산화물 표면으로 구성되고, 디바이스 표면은 암모니아 플라즈마로 전처리된 후에, 본원에 제시된 바와 같이 암모니아 플라즈마에 의한 주기적 처리가 이어지며, 여기서 실리콘 질화물은 적어도 하나의 실리콘 이산화물 표면 상에 선택적으로 증착된다.
특정 실시양태에서, 디바이스 기판은 적어도 하나의 실리콘 이산화물 표면 및 적어도 하나의 하프늄 산화물 표면으로 구성되고, 디바이스 표면은 암모니아 플라즈마로 전처리되며, 여기서 실리콘 질화물은 적어도 하나의 실리콘 이산화물 표면 상에 선택적으로 증착되고; 후속적으로 본원에 기재된 바와 같이 암모니아 플라즈마에 의한 주기적 처리가 이어진다.
특정 실시양태에서, 디바이스 기판은 적어도 하나의 실리콘 이산화물 표면 및 적어도 하나의 지르코늄 이산화물 표면으로 구성되고, 디바이스 표면은 암모니아 플라즈마로 전처리되며, 여기서 실리콘 질화물은 적어도 하나의 실리콘 이산화물 표면 상에 선택적으로 증착되고; 후속적으로 본원에 기재된 바와 같이 암모니아 플라즈마에 의한 주기적 처리가 이어진다.
이러한 실시양태에서, 용어 "선택적 증착" 또는 "선택성"은 한 표면 상에, 또 다른 표면에 비해 우선적으로 실리콘 질화물이 증착되는 것을 반영하도록 의도된다. 수치상 정의는 글래드펠터(Gladfelter) [Chem. Mater. 5, 1372 (1993)]에 따르면, 해당 두 표면의 피복률의 합계에 대해 정규화된 두 표면 사이의 피복률의 차이로서 주어졌다. 실제로, 공정의 선택성은 일반적으로 막의 두께에 따라 달라진다. 본 발명은 97 Å의 두께에서 약 89% 초과의 선택성을 가능하게 한다. 다른 실시양태에서, 한 표면 상에 또 다른 표면에 비해 우선적으로 실리콘 질화물이 증착되는 것은 190 Å 초과의 두께에서 99% 초과의 비율로 발생한다.
이러한 방법론은 하나의 "실리콘" 전구체로서 실리콘 테트라아이오다이드 (SiI4) 또는 디실리콘 헥사아이오다이드 (Si2I6)를 사용하고, 공-반응물로서 또는 또 다른 전구체로서 질소-함유 물질을 사용한다. 질소-함유 물질은 유기 물질 (예를 들어, t-부틸 히드라진, 메틸 히드라진, 1,1-디메틸 히드라진, 1,2-디메틸 히드라진, 알킬아민, 또는 피리딘), 또는 무기 물질 (예를 들어, 암모니아 또는 히드라진)일 수 있다. 일부 실시양태에서는 질소-함유 물질의 혼합물이 ALD를 위한 전구체로서 이용될 수 있고, 다른 실시양태에서는 단 하나의 질소-함유 물질만이 ALD를 위한 전구체로서 이용될 수 있다 (예를 들어, 단독의 암모니아, 또는 단독의 t-부틸 히드라진). 본원에 사용된 용어 "질소-함유 물질"은 순수한 (예를 들어, 전부가 암모니아이거나 또는 전부가 t-부틸 히드라진인) 전구체 물질을 지칭하기 위해 이용될 수 있거나, 또는 질소-함유 물질의 혼합물의 일부로서 "질소-함유 물질"을 함유하는 전구체를 지칭할 수 있다. 특정 실시양태에서, 본 발명의 기상 증착은 실리콘 및 질소를 포함하는 물질을 형성하는데 사용될 수 있다. 이러한 물질은 실리콘 질화물을 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있고/거나, 다른 성분을 가질 수 있다.
한 실시양태에서, 상이한 조성의 표면 또는 기판을 갖는 마이크로전자 디바이스를 암모니아 플라즈마에 의해 전처리한 후에, 선택된 사이클 또는 펄스 수 후에 주기적으로 암모니아 플라즈마를 도입함으로써, 실리콘 테트라아이오다이드 및 질소 화합물 예컨대 암모니아를 통해 약 0.3 내지 약 5.0 나노미터의 실리콘 질화물이 실리콘 이산화물 표면 상에 선택적으로 증착될 수 있는 한편, 일부 금속 산화물 표면 (예를 들어, Al2O3, HfO2, 및 ZrO2) 상에는 증착이 전혀 달성되지 않거나 또는 제한적으로 달성된다.
원자 층 증착에서, 순차적인 가공 단계는 일반적으로 "펄스" 또는 사이클이라 지칭된다. 그러므로, ALD 공정은 전구체 화학물질의 제어된, 자기-제한적 표면 반응에 기반한다. 본 발명은 완전 포화 반응으로, 또는 보다 큰 제조가능성의 경우에는, 단지 전구체 및 공-반응물의 별도의 펄스로 실시될 수 있다. 기판을 전구체와 교대로 그리고 순차적으로 접촉시킴으로써 기체 상 반응이 실질적으로 방지된다. 이는 기판을 상이한 반응물 및 공-반응물의 영역으로부터 이동시킴으로써 또는 정지된 기판 위로 기체 유동을 교대로 발생시킴으로써 실시될 수 있다. 이들 경우 둘 다에서, 예를 들어, 반응물 펄스 사이에 과잉의 반응물 및/또는 반응물 부산물을 반응 챔버로부터 제거함으로써 증기 상 반응물이 시간별로 그리고 기판 표면 상에서 서로 분리된다. 일부 실시양태에서, 하나 이상의 기판 표면은 2종 이상의 증기 상 전구체 또는 반응물과 교대로 그리고 순차적으로 접촉된다. 기판 표면이 증기-상 반응물과 접촉된다는 것은 반응물 증기가 제한된 기간 동안 기판 표면과 접촉 상태로 존재하는 것을 의미한다. 다시 말해서, 기판 표면이 제한된 기간 동안 각각의 증기 상 반응물에 노출되는 것으로 이해될 수 있다.
간략하게 설명하면, 적어도 제1 표면 및 제2의 상이한 표면을 포함하는 기판이, 일반적으로 약 0.5 내지 15 torr 미만의 보다 저압에서 150℃ 내지 400℃의 범위의 적합한 증착 온도로 가열된다. 다른 실시양태에서, 온도는 약 175℃ 내지 350℃ 또는 200℃ 내지 250℃이다. 증착 온도는 일반적으로 반응물의 열 분해 온도보다 낮게, 하지만 반응물의 응축을 방지하고 목적하는 "선택적" 표면 반응을 위한 활성화 에너지를 제공하기 위해 충분히 높은 온도에서 유지된다.
기판의 표면은 증기 상 제1 반응물과 접촉된다. 특정 실시양태에서, 증기 상 제1 반응물의 펄스가 기판을 함유하는 반응 공간에 제공된다. 다른 실시양태에서는, 기판이 증기 상 제1 반응물을 함유하는 반응 공간으로 이동된다. 조건은 일반적으로 제1 반응물의 약 1개 이하의 단층이 자기-제한적 방식으로 기판 표면 상에 흡착되도록 선택된다. 적절한 접촉 시간은 특정한 조건, 기판 및 반응기 구성에 기반하여 통상의 기술자에 의해 용이하게 결정될 수 있다. 과잉의 제1 반응물 및 반응 부산물은, 존재하는 경우에, 예컨대 불활성 기체로 퍼징함으로써 또는 제1 반응물의 존재로부터 기판을 제거함으로써 기판 표면으로부터 제거된다.
퍼징은 증기 상 전구체 및/또는 증기 상 부산물이, 예컨대 진공 펌프로 챔버를 배기함으로써 및/또는 반응기 내부의 기체를 불활성 기체 예컨대 아르곤 또는 질소로 대체함으로써, 기판 표면으로부터 제거되는 것을 의미한다. 특정 실시양태에서, 퍼징 시간은 약 0.05 내지 20초, 약 1 내지 10, 또는 약 1 내지 3초이다. 그러나, 필요한 경우에, 예컨대 종횡비가 매우 큰 구조 또는 복잡한 표면 형태학을 갖는 다른 구조 위로 높은 등각성의 단차 피복이 요구되는 경우에는 다른 퍼징 시간이 이용될 수도 있다.
기판의 표면은 증기 상 제2 기체상 반응물과 접촉된다. 특정 실시양태에서, 제2 기체상 반응물의 펄스가 기판을 함유하는 반응 공간에 제공된다. 다른 실시양태에서는, 기판이 증기 상 제2 반응물을 함유하는 반응 공간으로 이동된다. 과잉의 제2 반응물 및 표면 반응의 기체상 부산물은, 존재하는 경우에, 기판 표면으로부터 제거된다. 목적하는 두께의 박막이 기판의 제1 표면 상에 선택적으로 형성될 때까지 접촉 및 제거 단계가 반복되며, 이때 각각의 사이클은 약 1개 이하의 분자상 단층을 남긴다. 기판의 표면을 다른 반응물과 교대로 그리고 순차적으로 접촉시키는 것을 포함하는 추가의 단계가 포함되어 보다 복잡한 물질, 예컨대 3원 물질을 형성할 수 있다.
사이클마다 각각의 단계는 일반적으로 자기-제한적이다. 과잉의 반응물 전구체가 각각의 단계에서 공급되어 취약한 구조 표면을 포화시킨다. 표면 포화는 (예를 들어, 물리적 크기 또는 "입체 장애" 제약 하에) 모든 이용가능한 반응성 자리를 반응물이 차지하도록 보장하며, 그 결과 탁월한 단차 피복을 보장한다. 전형적으로, 각각의 사이클마다 물질의 1개 미만의 분자상 층이 증착되지만, 일부 실시양태에서는 1개 초과의 분자상 층이 사이클 동안 증착되기도 한다.
과잉의 반응물의 제거는 반응 공간의 내용물의 일부를 배기하는 것 및/또는 반응 공간을 헬륨, 질소 또는 또 다른 불활성 기체로 퍼징하는 것을 포함할 수 있다. 특정 실시양태에서, 퍼징은 반응 공간으로 불활성 운반 기체를 계속해서 유동시키면서 반응성 기체의 유동을 중단하는 것을 포함할 수 있다. 또 다른 실시양태에서, 퍼징 단계는 진공 단계를 이용하여 과잉의 반응물을 표면으로부터 제거할 수 있다.
암모니아 플라즈마와 관련하여, 방법은 플라즈마가 반응기에서 직접 발생되는 직접식 플라즈마-발생 공정, 또는 대안적으로 플라즈마가 반응 구역 및 기판으로부터 '원격으로' 발생되어 반응기로 공급되는 원격 플라즈마-발생 공정을 포함할 수 있다. 이와 관련하여, 에너지원 예컨대 고주파 (RF) 발생장치가 암모니아 기체를 이온화하기에 충분한 전력을 증착 챔버에 제공할 수 있으며, 이는 전처리 단계로서, 그리고 그 후에 주기적으로 도입된다. 암모니아 플라즈마에 의한 처리 단계에서 적용되는 전력은 200 W 초과이고, 특정 실시양태에서는 약 250 W 초과, 약 275 W 초과, 약 300 W 초과, 약 325 W 초과, 또는 심지어 약 350 W 초과이다. 예를 들어, 적용되는 전력은 약 250 내지 약 500 W의 범위, 약 300 내지 약 475 W의 범위, 약 350 내지 약 450 W의 범위, 또는 약 375 내지 약 425 W의 범위일 수 있다. 암모니아 플라즈마 처리 단계 동안 적용되는 전력은, 예컨대 처리 기간에 걸쳐 전력을 증가시킴으로써, 임의적으로 달라질 수 있다.
암모니아 플라즈마의 예시적인 유량은 적어도 50 sccm, 적어도 약 100 sccm, 적어도 약 150 sccm, 또는 적어도 약 175 sccm이다. 보다 구체적인 측면에서, 환원 기체의 유량은 약 100 내지 약 400 sccm의 범위, 약 150 내지 약 300 sccm의 범위, 또는 약 175 내지 약 275 sccm의 범위이다. 챔버로 유동된 암모니아 플라즈마의 양은 임의적으로 암모니아 플라즈마 처리 단계 동안 챔버로 유동된 전체 기체 (암모니아 플라즈마 및 불활성 기체)에 대한 암모니아 플라즈마의 양의 단위로 표시될 수 있다. 예를 들어, 암모니아 플라즈마의 양은 암모니아 플라즈마 처리 단계 동안 챔버로 유동된 기체의 총량의 약 10% 내지 약 50%, 약 15% 내지 약 40%, 또는 약 20% 내지 약 35%의 범위일 수 있다.
본 발명의 방법에 사용될 수 있는 반응기는 반응물을 "펄스화된" 방식으로 제공하기 위한 적절한 장비 및 수단이 장착된 CVD 반응기 뿐만 아니라, ALD 반응기를 포함한다. 특정 실시양태에 따르면, 샤워헤드 반응기가 사용될 수 있다. 사용될 수 있는 적합한 반응기의 예는 상업적으로 입수가능한 장비 뿐만 아니라, 자체-제작 반응기를 포함하며, CVD 및/또는 ALD 기술분야의 통상의 기술자에게 공지되어 있을 것이다.
본원에 사용된 용어 "마이크로전자 디바이스"는 마이크로전자공학, 집적 회로, 또는 컴퓨터 칩 적용분야의 용도로 제조되는, 3D NAND 구조, 논리 소자, DRAM, 전력 소자, 평판 디스플레이, 및 마이크로전기기계 시스템 (MEMS)을 포함한 반도체 기판에 상응한다. 용어 "마이크로전자 디바이스"는 어떠한 방식으로도 제한적으로 의도되지 않는다는 것이 이해되어야 한다.
본 발명의 방법이 실리콘 질화물의 고도로 선택적인 증착을 가능하게 하는 한, 생성된 마이크로전자 디바이스 기판은 결과적으로 원치 않는 표면 상에 최소한의 실리콘 질화물이 증착된다는 점에서 유리하다. 따라서, 추가의 측면에서, 본 발명은 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스로서, 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiC, SiON, SiOF, 및 저-k 기판으로부터 선택된 적어도 하나의 표면을 포함하는 적어도 하나의 제1 표면, 및 티타늄 질화물, 탄탈럼 질화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 니오븀 산화물, 란타넘 산화물, 이트륨 산화물, 마그네슘 산화물, 칼슘 산화물, 및 스트론튬 산화물로부터 선택된 적어도 하나의 제2 표면을 포함하는 하나의 표면을 포함하는 디바이스를 제공한다.
한 실시양태에서, 본 발명은 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스로서, 여기서 디바이스는 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiC, SiON, SiOF, 및 저-k 기판으로부터 선택된 적어도 하나의 표면을 포함하는 적어도 하나의 제1 표면, 및 티타늄 질화물, 탄탈럼 질화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 니오븀 산화물, 란타넘 산화물, 이트륨 산화물, 마그네슘 산화물, 칼슘 산화물, 스트론튬 산화물로부터 선택된 적어도 하나의 제2 표면을 포함하는 하나의 표면을 포함하고, 여기서 제1 표면 상에는 적어도 200 Å의 두께를 갖는 실리콘 질화물 막이 증착되고, 여기서 제2 표면 상에는 약 3 Å 이하의 두께를 갖는 실리콘 질화물 막이 증착되는 것인 마이크로전자 디바이스를 제공한다.
또 다른 실시양태에서, 본 발명은 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스로서, 여기서 디바이스는 실리콘 이산화물을 포함하는 적어도 하나의 표면, 및 알루미늄 산화물을 포함하는 적어도 하나의 표면을 포함하고, 여기서 실리콘 이산화물을 포함하는 표면 상에는 적어도 200 Å의 두께를 갖는 실리콘 질화물 막이 증착되고, 여기서 알루미늄 산화물을 포함하는 표면 상에는 약 3 Å 이하의 두께를 갖는 실리콘 질화물 막이 증착되는 것인 마이크로전자 디바이스를 제공한다.
본 발명이 그의 특정 실시양태의 하기 실시예에 의해 추가로 예시될 수 있지만, 이들 실시예는 단지 예시하기 위한 목적으로 포함된 것이며, 달리 구체적으로 지시되지 않는 한, 본 발명의 범주를 제한하도록 의도되지 않는다는 것이 이해될 것이다.
실시예
실시예 1
본 실시예에서는, 실리콘 질화물을 기판의 제2, 제3, 및 제4의 상이한 표면에 비해 기판의 제1 표면 상에 선택적으로 증착시켰다. 기판의 제1 표면은 자연 실리콘 산화물을 포함하였다. 기판의 제2 표면은 ALD에 의해 증착된 Al2O3을 포함하였다. 기판의 제3 표면은 ALD에 의해 증착된 HfO2를 포함하였다. 기판의 제4 표면은 ALD에 의해 증착된 ZrO2를 포함하였다. 실리콘 질화물 증착 전에, 기판은 암모니아 플라즈마 처리 공정을 거쳤다.
제1 전구체로서 실리콘 테트라아이오다이드 (SiI4)를 사용하고 제2 전구체로서 암모니아를 사용하여 ALD 공정에 의해 실리콘 질화물 막을 선택적으로 증착시켰다. 실리콘 테트라아이오다이드를 프로이-배프(ProE-Vap) 앰플에 넣어, 100℃로 가열하였다. N2 운반 기체를 고체 실리콘 테트라아이오다이드의 표면 위로 유동시켜, 200℃의 온도 및 1.5 Torr의 반응 챔버 압력에서 기판을 갖는 가열된 챔버로 실리콘 테트라아이오다이드 증기를 운반하였다. 각각의 증착 사이클은 10초 동안의 실리콘 테트라아이오다이드 증기 펄스, 3초 동안의 불활성 N2 퍼징, 10초 동안의 암모니아 펄스 및 3초 동안의 불활성 N2 퍼징을 포함하였다. 도 1과 관련하여, 샘플은 100 내지 600회의 증착 사이클로 이루어진 ALD 공정을 사용하여 증착되었고, 제1 플라즈마 처리된 자연 실리콘 산화물 표면 상에 증착된 물질의 두께가 측정되어, 제2, 제3, 및 제4 플라즈마 처리된 Al2O3, HfO2, 및 ZrO2 표면 상에 증착된 물질의 두께와 비교되었다. 도 1은 플라즈마 처리된 자연 실리콘 산화물 표면 상의 실리콘 질화물 증착이 400회의 사이클까지 플라즈마 처리된 Al2O3 표면에 비해 매우 높은 선택성을 가졌다는 것을 제시한다 (선택성이 95%를 초과함). 그러나, 플라즈마 처리된 HfO2 및 ZrO2 표면은 300회의 사이클까지만 95%의 동일한 선택성을 제시하였다.
실시예 2
본 실시예에서는, 실리콘 질화물을 기판의 제2, 제3, 및 제4의 상이한 표면에 비해 기판의 제1 표면 상에 선택적으로 증착시켰다. 기판의 제1 표면은 자연 실리콘 산화물을 포함하였다. 기판의 제2 표면은 ALD에 의해 증착된 Al2O3을 포함하였다. 기판의 제3 표면은 ALD에 의해 증착된 HfO2를 포함하였다. 기판의 제4 표면은 ALD에 의해 증착된 ZrO2를 포함하였다. 실리콘 질화물 증착 전에, 기판은 암모니아 플라즈마 처리 공정을 거쳤다. 200회의 증착 사이클마다 그 후에, 암모니아 플라즈마 처리 공정을 기판의 모든 표면에 재적용하였다. 도 2와 관련하여, 샘플은 200 내지 800회의 증착 사이클로 이루어진 ALD 공정을 사용하여 증착되었고, 제1 플라즈마 처리된 자연 실리콘 산화물 표면 상에 증착된 물질의 두께가 측정되어, 제2, 제3, 및 제4 플라즈마 처리된 Al2O3, HfO2, 및 ZrO2 표면 상에 증착된 물질의 두께와 비교되었다. 도 2는 플라즈마 처리된 자연 실리콘 산화물 표면 상의 실리콘 질화물 증착이 800회의 사이클까지 플라즈마 처리된 Al2O3 표면에 비해 매우 높은 선택성을 가졌다는 것을 제시한다 (선택성이 95%를 초과함). 그러나, 플라즈마 처리된 HfO2 및 ZrO2 표면은 각각 600회 및 400회의 사이클까지만 95%의 동일한 선택성을 제시하였다. 도 1과 도 2를 비교하면, 암모니아 플라즈마 처리 공정의 재적용에 의해 자연 실리콘 산화물과 다른 모든 3종의 표면 사이의 선택성이 크게 향상되었다.
실시예 3
본 실시예에서는, 실시예 1 및 2에서 논의된 방법을 사용하여 증착된 실리콘 질화물의 굴절률 (RI)을 타원 편광 분광법을 사용하여 측정하였다. 상이한 암모니아 플라즈마 처리 재적용 빈도가 200회의 사이클 내지 50회의 사이클마다 재적용하는 것으로 변화되었다. 재적용이 이루어지지 않은 벌크 실리콘 질화물 막의 RI와 비교하면, 50회의 사이클마다 재적용한 것이 증착된 실리콘 질화물 막의 RI를 크게 향상시켰다.
측면
제1 측면에서, 본 발명은 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스 기판 상에 실리콘 질화물 막을 증착시키는 방법으로서,
a. 기판을 기상 증착 조건 하에, 약 150℃ 내지 약 400℃의 온도, 약 15 Torr 미만의 압력에서 펄스화된 실리콘 테트라아이오다이드 또는 디실리콘 헥사아이오다이드, 및 질소-함유 공-반응물과 접촉시키며, 이로써 펄스 사이클을 한정하는 것을 포함하며,
b. 여기서 기판을 (i) 암모니아 플라즈마로 전처리하고, 여기서 (ii) 기판을 그 후에 주기적으로 암모니아 플라즈마로 추가로 처리하는 것인
방법을 제공한다.
제2 측면에서, 본 발명은 기판이 10 내지 1000회의 범위의 펄스 사이클마다 그 후에 암모늄 플라즈마로 적어도 1회 추가로 처리되는 것인 제1 측면의 방법을 제공한다.
제3 측면에서, 본 발명은 기판이 15회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 제1 또는 제2 측면의 방법을 제공한다.
제4 측면에서, 본 발명은 기판이 20회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 제1 또는 제2 측면의 방법을 제공한다.
제5 측면에서, 본 발명은 기판이 25회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 제1 또는 제2 측면의 방법을 제공한다.
제6 측면에서, 본 발명은 기판이 30회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 제1 또는 제2 측면의 방법을 제공한다.
제7 측면에서, 본 발명은 기판이 35회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 제1 또는 제2 측면의 방법을 제공한다.
제8 측면에서, 본 발명은 기판이 40회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 제1 또는 제2 측면의 방법을 제공한다.
제9 측면에서, 본 발명은 기판이 45회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 제1 또는 제2 측면의 방법을 제공한다.
제10 측면에서, 본 발명은 기판이 50 내지 200회의 범위의 펄스 사이클마다 그 후에 암모니아 플라즈마로 적어도 1회 추가로 처리되는 것인 제1 또는 제2 측면의 방법을 제공한다.
제11 측면에서, 본 발명은 실리콘 질화물이 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiC, SiON, SiOF, 및 저-k 기판으로부터 선택된 표면 상에 증착되는 것인 제1 내지 제10 측면 중 어느 하나의 방법을 제공한다.
제12 측면에서, 본 발명은 실리콘 질화물 막이 티타늄 질화물, 탄탈럼 질화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 니오븀 산화물, 란타넘 산화물, 이트륨 산화물, 마그네슘 산화물, 칼슘 산화물, 스트론튬 산화물, 및 그의 조합으로부터 선택된 표면 상의 증착에 비해 약 85 내지 약 99%의 선택성으로 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiC, SiON, SiOF, 및 저-k 기판으로부터 선택된 표면 상에 증착되는 것인 제1 내지 제10 측면 중 어느 하나의 방법을 제공한다.
제13 측면에서, 본 발명은 디바이스 기판이 실리콘 이산화물로 구성된 적어도 하나의 표면 및 알루미늄 산화물을 포함하는 적어도 하나의 표면을 포함하고, 방법이 실리콘 이산화물 표면 상에 증착된 실리콘 질화물 막의 약 99%의 선택성으로 실리콘 이산화물 상의 실리콘 질화물의 우선적인 증착을 초래하고, 실리콘 질화물 막이 대략 200 Å의 두께를 갖는 것인 제1 내지 제10 측면 중 어느 하나의 방법을 제공한다.
제14 측면에서, 본 발명은 디바이스 기판이 실리콘 이산화물로 구성된 적어도 하나의 표면 및 알루미늄 산화물을 포함하는 적어도 하나의 표면을 포함하고, 방법이 실리콘 이산화물 표면 상에 증착된 실리콘 질화물 막의 약 99%의 선택성으로 실리콘 이산화물 상의 실리콘 질화물의 우선적인 증착을 초래하고, 실리콘 질화물 막이 대략 적어도 50 Å의 두께를 갖는 것인 제1 내지 제10 측면 중 어느 하나의 방법을 제공한다.
제14 측면에서, 본 발명은 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스로서, 여기서 디바이스는 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiC, SiON, SiOF, 및 저-k 기판으로부터 선택된 적어도 하나의 표면을 포함하는 적어도 하나의 제1 표면, 및 티타늄 질화물, 탄탈럼 질화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 니오븀 산화물, 란타넘 산화물, 이트륨 산화물, 마그네슘 산화물, 칼슘 산화물, 스트론튬 산화물로부터 선택된 적어도 하나의 제2 표면을 포함하는 하나의 표면을 포함하고, 여기서 제1 표면 상에는 약 200 Å의 두께를 갖는 실리콘 질화물 막이 증착되고, 여기서 제2 표면 상에는 약 3 Å 이하의 두께를 갖는 실리콘 질화물 막이 증착되는 것인 마이크로전자 디바이스를 제공한다.
제15 측면에서, 본 발명은 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스로서, 여기서 디바이스는 실리콘 이산화물을 포함하는 적어도 하나의 표면, 및 알루미늄 산화물을 포함하는 적어도 하나의 표면을 포함하고, 여기서 실리콘 이산화물을 포함하는 표면 상에는 약 200 Å의 두께를 갖는 실리콘 질화물 막이 증착되고, 여기서 알루미늄 산화물을 포함하는 표면 상에는 약 3 Å 이하의 두께를 갖는 실리콘 질화물 막이 증착되는 것인 마이크로전자 디바이스를 제공한다.
본 개시내용의 여러 예시적 실시양태가 이와 같이 기재되어 있지만, 관련 기술분야의 통상의 기술자라면 본원에 첨부된 청구범위의 범주 내에서 또 다른 실시양태가 가능하며 사용될 수 있다는 것을 용이하게 인지할 것이다. 본 명세서에 의해 포괄되는 본 개시내용의 수많은 이점이 상기 상세한 설명에 제시되어 있다. 그러나, 본 개시내용은, 여러 관점에서, 단지 예시적인 것으로 이해될 것이다. 당연히, 본 개시내용의 범주는 첨부된 청구범위를 기재하는 어휘로 정의된다.

Claims (16)

  1. 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스 기판 상에 실리콘 질화물 막을 증착시키는 방법으로서,
    a. 기판을 기상 증착 조건 하에, 약 150℃ 내지 약 400℃의 온도, 약 15 Torr 미만의 압력에서 펄스화된 실리콘 테트라아이오다이드 또는 디실리콘 헥사아이오다이드, 및 질소-함유 공-반응물과 접촉시키며, 이로써 펄스 사이클을 한정하는 것을 포함하며,
    b. 여기서 기판을 (i) 암모니아 플라즈마로 전처리하고, 여기서 (ii) 기판을 그 후에 주기적으로 암모니아 플라즈마로 추가로 처리하는 것인
    방법.
  2. 제1항에 있어서, 기판이 10 내지 1000회의 범위의 펄스 사이클마다 그 후에 암모니아 플라즈마로 적어도 1회 추가로 처리되는 것인 방법.
  3. 제1항에 있어서, 기판이 15회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 방법.
  4. 제1항에 있어서, 기판이 20회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 방법.
  5. 제1항에 있어서, 기판이 25회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 방법.
  6. 제1항에 있어서, 기판이 30회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 방법.
  7. 제1항에 있어서, 기판이 35회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 방법.
  8. 제1항에 있어서, 기판이 40회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 방법.
  9. 제1항에 있어서, 기판이 45회의 펄스 사이클마다 그 후에 암모니아 플라즈마로 추가로 처리되는 것인 방법.
  10. 제1항에 있어서, 기판이 50 내지 200회의 범위의 펄스 사이클마다 그 후에 암모니아 플라즈마로 적어도 1회 추가로 처리되는 것인 방법.
  11. 제1항에 있어서, 실리콘 질화물이 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiC, SiON, SiOF, 및 저-k 기판으로부터 선택된 표면 상에 증착되는 것인 방법.
  12. 제1항에 있어서, 실리콘 질화물 막이 티타늄 질화물, 탄탈럼 질화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 니오븀 산화물, 란타넘 산화물, 이트륨 산화물, 마그네슘 산화물, 칼슘 산화물, 스트론튬 산화물, 및 그의 조합으로부터 선택된 표면 상의 증착에 비해 약 85% 초과의 선택성으로 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiC, SiON, SiOF, 및 저-k 기판으로부터 선택된 표면 상에 증착되는 것인 방법.
  13. 제1항에 있어서, 디바이스 기판이 실리콘 이산화물로 구성된 적어도 하나의 표면 및 알루미늄 산화물을 포함하는 적어도 하나의 표면을 포함하고, 방법이 실리콘 이산화물 표면 상에 증착된 실리콘 질화물 막의 약 99%의 선택성으로 실리콘 이산화물 상의 실리콘 질화물의 우선적인 증착을 초래하고, 실리콘 질화물 막이 적어도 약 200 Å의 두께를 갖는 것인 방법.
  14. 제1항에 있어서, 디바이스 기판이 실리콘 이산화물로 구성된 적어도 하나의 표면 및 알루미늄 산화물을 포함하는 적어도 하나의 표면을 포함하고, 방법이 실리콘 이산화물 표면 상에 증착된 실리콘 질화물 막의 약 99%의 선택성으로 실리콘 이산화물 상의 실리콘 질화물의 우선적인 증착을 초래하고, 실리콘 질화물 막이 적어도 약 50 Å의 두께를 갖는 것인 방법.
  15. 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스로서, 여기서 디바이스는 실리콘 질화물, 실리콘 이산화물, 게르마늄 산화물, SiCO, SiC, SiON, SiOF, 및 저-k 기판으로부터 선택된 적어도 하나의 표면을 포함하는 적어도 하나의 제1 표면, 및 티타늄 질화물, 탄탈럼 질화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 니오븀 산화물, 란타넘 산화물, 이트륨 산화물, 마그네슘 산화물, 칼슘 산화물, 스트론튬 산화물로부터 선택된 적어도 하나의 제2 표면을 포함하는 하나의 표면을 포함하고, 여기서 제1 표면 상에는 적어도 200 Å의 두께를 갖는 실리콘 질화물 막이 증착되고, 여기서 제2 표면 상에는 약 3 Å 이하의 두께를 갖는 실리콘 질화물 막이 증착되는 것인 마이크로전자 디바이스.
  16. 상이한 조성의 복수의 표면을 갖는 마이크로전자 디바이스로서, 여기서 디바이스는 실리콘 이산화물을 포함하는 적어도 하나의 표면, 및 알루미늄 산화물을 포함하는 적어도 하나의 표면을 포함하고, 여기서 실리콘 이산화물을 포함하는 표면 상에는 적어도 200 Å의 두께를 갖는 실리콘 질화물 막이 증착되고, 여기서 알루미늄 산화물을 포함하는 표면 상에는 약 3 Å 이하의 두께를 갖는 실리콘 질화물 막이 증착되는 것인 마이크로전자 디바이스.
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* Cited by examiner, † Cited by third party
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JP2994616B2 (ja) * 1998-02-12 1999-12-27 キヤノン販売株式会社 下地表面改質方法及び半導体装置の製造方法
US9564312B2 (en) * 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US10475642B2 (en) * 2016-04-21 2019-11-12 Applied Materials, Inc. Doped and undoped vanadium oxides for low-k spacer applications
US10770286B2 (en) * 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
CN117265500A (zh) * 2019-02-14 2023-12-22 恩特格里斯公司 氮化硅的选择性沉积

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