KR20240118476A - 액정표시장치 - Google Patents
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Abstract
본 발명은 박막트랜지스터 및 이에 연결된 화소전극이 형성된 화소영역이 배치된 어레이기판과; 상기 어레이기판과 마주보는 대향기판과; 상기 어레이기판 및 대향기판 사이에 개재된 액정층과; 상기 어레이기판 및 대향기판 사이의 셀갭을 유지하며, 하단부는 제1폭을 갖고 상단부는 상기 제1폭 보다 작은 제2폭을 갖는 갭 컬럼스페이서를 포함하고, 상기 제1폭에 대한 상기 제2폭의 비율은 0.55 이하인 액정표시장치를 제공한다.
Description
본 발명은 액정표시장치에 관한 것이다.
액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 널리 사용되고 있다.
액정표시장치에는 액정층의 셀갭(cell gap)을 유지하기 위해 갭 컬럼스페이서(column spacer)가 사용된다.
그런데, 현재 액정표시장치에 적용되는 갭 컬럼스페이서는 지지력이 좋지 않아 갭 컬럼스페이서가 무너지는 현상이 발생되며, 이에 따라 프레임 무라(frame mura) 불량, RGB 아이(eye) 불량, 은하수 불량 등 화질 불량이 발생하게 된다.
본 발명은 갭 컬럼스페이서의 지지력을 향상시켜 화질 불량을 개선할 수 있는 방안을 제공하는 것에 과제가 있다.
전술한 바와 같은 과제를 달성하기 위해, 본 발명은 박막트랜지스터 및 이에 연결된 화소전극이 형성된 화소영역이 배치된 어레이기판과; 상기 어레이기판과 마주보는 대향기판과; 상기 어레이기판 및 대향기판 사이에 개재된 액정층과; 상기 어레이기판 및 대향기판 사이의 셀갭을 유지하며, 하단부는 제1폭을 갖고 상단부는 상기 제1폭 보다 작은 제2폭을 갖는 갭 컬럼스페이서를 포함하고, 상기 제1폭에 대한 상기 제2폭의 비율은 0.55 이하인 액정표시장치를 제공한다.
상기 갭 컬럼스페이서의 하단부는 상기 대향기판 측에 위치하고, 상기 갭 컬럼스페이서의 상단부는 상기 어레이기판 측에 위치할 수 있다.
상기 갭 컬럼스페이서는 상기 대향기판에 형성될 수 있다.
상기 갭 컬럼스페이서 보다 작은 두께를 갖는 눌림 컬럼스페이서를 더 포함하고, 상기 눌림 컬럼스페이서는 하단부가 제3폭을 갖고 상단부가 상기 제3폭 보다 작은 제4폭을 가질 수 있다.
상기 눌림 컬럼스페이서의 측면 경사각은 상기 갭 컬럼스페이서의 측면 경사각 보다 클 수 있다.
상기 제3폭에 대한 상기 제4폭의 비율은 0.65~0.95일 수 있다.
상기 어레이기판은 상기 화소전극과 마주보는 공통전극을 포함하고, 상기 대향기판은 상기 화소영역에 대응하는 컬러필터패턴을 포함할 수 있다.
다른 측면에서, 본 발명은 감광 물질이 형성된 제1기판 상에, 풀톤 패턴부와 상기 풀톤 패턴부를 둘러싸는 하프톤 패턴부와 상기 풀톤 패턴부 및 제1하프톤 패턴부 사이의 광차단 패턴부를 갖는 마스크패턴이 구비된 포토마스크를 배치하고 노광하는 단계와; 상기 감광 물질을 현상하여, 상기 마스크패턴에 대응되는 갭 컬럼스페이서를 형성하는 단계와; 상기 갭 컬럼스페이서가 형성된 제1기판과, 상기 제1기판과 액정층을 마주보는 대향하는 제2기판을 결합하는 단계를 포함하는 액정표시장치 제조방법을 제공한다.
상기 갭 컬럼스페이서는, 하단부가 제1폭을 갖고 상단부가 상기 제1폭 보다 작은 제2폭을 가지며, 상기 제1폭에 대한 상기 제2폭의 비율은 0.55 이하일 수 있다.
상기 포토마스크는 상기 마스크패턴과 다른 위치에 배치된 제2하프톤 패턴부를 포함하고, 상기 감광 물질을 현상하여, 상기 제2하프톤 패턴부에 대응되며 상기 갭 컬럼스페이서 보다 작은 두께의 눌림 컬럼스페이서를 형성하고, 상기 눌림 컬럼스페이서는 하단부가 제3폭을 갖고 상단부가 상기 제3폭 보다 작은 제4폭을 가질 수 있다.
상기 눌림 컬럼스페이서의 측면 경사각은 상기 갭 컬럼스페이서의 측면 경사각 보다 클 수 있다.
상기 제3폭에 대한 상기 제4폭의 비율은 0.65~0.95일 수 있다.
상기 제2기판 상에는 박막트랜지스터와, 상기 박막트랜지스터와 연결된 화소전극과, 상기 화소전극과 마주보는 공통전극이 형성되고, 상기 제1기판 상에는 컬러필터패턴이 형성될 수 있다.
또 다른 측면에서, 본 발명은 제1기판 상에, 갭 컬럼스페이서 및 이 보다 작은 두께의 눌림 컬럼스페이서와; 액정층을 사이에 두고, 상기 제1기판과 마주보는 제2기판을 포함하고, 상기 갭 컬럼스페이서 및 눌림 컬럼스페이서는 각각 하단부가 상단부에 비해 큰 폭을 갖는 테이퍼 형상이며, 상기 갭 컬럼스페이서의 하단부의 제1폭에 대한 상단부의 제2폭의 비율은, 상기 눌림 컬럼스페이서의 하단부의 제3폭에 대한 상기 갭 컬럼스페이서의 상단부의 제4폭의 비율 보다 작은 액정표시장치를 제공한다.
상기 제1폭에 대한 상기 제2폭의 비율은 0.55 이하일 수 있다.
상기 제3폭에 대한 상기 제4폭의 비율은 0.65~0.95일 수 있다.
상기 제2기판 상에는 박막트랜지스터와, 상기 박막트랜지스터와 연결된 화소전극과, 상기 화소전극과 마주보는 공통전극이 형성되고, 상기 제1기판 상에는 컬러필터패턴이 형성될 수 있다.
본 발명에서는, 갭 컬럼스페이서에 대해 하단부가 넓은 폭을 갖도록 하고 상단부가 좁은 폭을 갖는 테이퍼 형상으로 형성할 수 있다.
이에 따라, 갭 컬럼스페이서의 지지력이 향상되어 외력에 의한 무너짐을 방지할 수 있게 되며, 이로 인해 갭 컬럼스페이서가 무너지는 경우 발생하는 프레임 무라(frame mura) 불량, RGB 아이(eye) 불량, 은하수 불량 등 화질 불량을 개선할 수 있다.
더욱이, 지지력 향상을 위해 갭 컬럼스페이서의 상단부의 폭을 증가시킬 필요가 없어, 블랙 터치 무라 불량을 방지할 수 있고 또한 액정 마진을 충분히 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 일부를 도시한 평면도.
도 2는 도 1의 절단선 II-II'를 따라 절단하여 도시한 단면도.
도 3은 본 발명의 실시예에 따른 갭 컬럼스페이서를 개략적으로 도시한 도면.
도 4는 본 발명의 실시예에 따른 갭 컬럼스페이서의 하단부의 제1폭과 상단부의 제2폭에 대한 화질 불량 수준의 실험 결과를 나타낸 도면.
도 5는 본 발명의 실시예에 따른 갭 컬럼스페이서를 형성하는 마스크패턴을 개략적으로 도시한 평면도.
도 6은 본 발명의 실시예에 따른 갭 컬럼스페이서와 이에 대응되는 마스크패턴을 개략적으로 도시한 단면도.
도 7은 비교예의 갭 컬럼스페이서와 이에 대응되는 마스크패턴을 개략적으로 도시한 단면도.
도 8은 본 발명의 실시예에 따른 눌림 컬럼스페이서와 이에 대응되는 마스크패턴을 개략적으로 도시한 단면도.
도 2는 도 1의 절단선 II-II'를 따라 절단하여 도시한 단면도.
도 3은 본 발명의 실시예에 따른 갭 컬럼스페이서를 개략적으로 도시한 도면.
도 4는 본 발명의 실시예에 따른 갭 컬럼스페이서의 하단부의 제1폭과 상단부의 제2폭에 대한 화질 불량 수준의 실험 결과를 나타낸 도면.
도 5는 본 발명의 실시예에 따른 갭 컬럼스페이서를 형성하는 마스크패턴을 개략적으로 도시한 평면도.
도 6은 본 발명의 실시예에 따른 갭 컬럼스페이서와 이에 대응되는 마스크패턴을 개략적으로 도시한 단면도.
도 7은 비교예의 갭 컬럼스페이서와 이에 대응되는 마스크패턴을 개략적으로 도시한 단면도.
도 8은 본 발명의 실시예에 따른 눌림 컬럼스페이서와 이에 대응되는 마스크패턴을 개략적으로 도시한 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 수 있다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들면, '상에', '상부에', '하부에', '옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관관계로 함께 실시할 수도 있다.
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 한편, 이하의 실시예에서는 동일 유사한 구성에 대해서는 동일 유사한 도면번호가 부여되고, 그 구체적인 설명은 생략될 수도 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 일부를 도시한 평면도이고, 도 2는 도 1의 절단선 II-II'를 따라 절단하여 도시한 단면도이다.
본 발명의 실시예에 따른 액정표시장치(10)로서 IPS(in-plane switching) 방식, VA(vertical alingment) 방식, TN(twisted nematic) 방식 등 모든 종류의 액정표시장치가 사용될 수 있는데, 이하에는 설명의 편의를 위해 IPS 방식의 액정표시장치를 예로 든다.
도 1 및 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치(10)는, 서로 마주보는 어레이기판(100)(또는 하부기판) 및 대향기판(200)(또는 상부기판)과, 어레이기판(100) 및 대향기판(200) 사이에 개재된 액정층(300)을 포함할 수 있다.
한편, 구체적으로 도시하지는 않았지만, 어레이기판(100) 하부에는 광을 제공하는 백라이트유닛이 배치될 수 있다.
이러한 액정표시장치(10)는 영상을 표시하는 표시영역과 표시영역 주변의 비표시영역을 포함하며, 표시영역에는 화소영역(P)이 다수의 행라인과 열라인을 따라 매트릭스 형태로 배열될 수 있다.
여기서, 다수의 화소영역(P)은 서로 다른 컬러로서 예를 들어, 적색(R),녹색(G),청색(B)을 표시하는 화소영역(P)을 포함할 수 있다. 이때, 서로 이웃하는 적색(R),녹색(G),청색(B) 화소영역(P)은 컬러 영상을 표시하는 단위 화소로서 기능할 수 있다.
액정표시장치(10)의 어레이기판(100)에는 제1방향으로서 예를 들어 행방향을 따라 연장된 다수의 게이트배선(GL)이 제1기판(111) 상에 형성될 수 있다.
게이트배선(GL) 상에는 절연물질로 이루어진 절연층인 게이트절연막(130)이 형성될 수 있다. 게이트절연막(130) 상에는, 제2방향으로서 열방향을 따라 연장된 다수의 데이터배선(DL)이 형성될 수 있다.
이와 같이 서로 교차하는 게이트배선 및 데이터배선(GL,DL)에 의해 다수의 화소영역(P)이 정의될 수 있다.
각 화소영역(P)에는, 게이트배선 및 데이터배선(GL,DL)과 연결된 박막트랜지스터(T)가 형성될 수 있다.
박막트랜지스터(T)는, 게이트배선(GL)과 연결된 게이트전극(121)과, 게이트전극(121) 상의 게이트절연막(130) 상에 위치하는 반도체층(131)과, 반도체층(131) 상에 서로 이격된 소스전극 및 드레인전극(141,143)을 포함할 수 있다. 여기서, 소스전극(141)은 데이터배선(DL)과 연결될 수 있다.
각 화소영역(P)에는 박막트랜지스터(T)의 드레인전극(143)과 연결되는 화소전극(151)이 형성되어 있다. 화소전극(151)은 ITO,IZO,ITZO 등의 투명도전물질로 형성될 수 있는데, 이에 한정되지는 않는다.
한편, 화소전극(151)은 드레인전극(143)과 적어도 하나의 절연층을 사이에 두고 배치되도록 형성될 수 있다. 이 경우에, 화소전극(151)과 드레인전극(143) 사이에 형성된 절연층에 콘택홀이 형성되고, 화소전극(151)은 콘택홀을 통해 드레인전극(143)과 접촉하도록 구성될 수 있다.
화소전극(151) 및 박막트랜지스터(T) 상에는 절연물질로 이루어진 절연층인 보호막(161)이 형성될 수 있다.
보호막(161) 상에는 화소전극(151)과 마주보는 공통전극(171)이 형성될 수 있다. 공통전극(171)은 ITO,IZO,ITZO 등의 투명도전물질로 형성될 수 있는데, 이에 한정되지는 않는다.
이러한 공통전극(171)은 화소전극(151)과 함께, 횡전계(또는 수평전계)인 프린지 필드를 형성하여 액정층(300)을 구동할 수 있다.
공통전극(171)은 각 화소영역(P)에 대응하여 화소전극(151)과 마주보는 바(bar) 형상의 다수의 전극패턴(172)을 포함할 수 있고, 전극패턴(172) 사이에는 개구(173)가 형성될 수 있다.
여기서, 다수의 전극패턴(172)은 데이터배선(DL)의 연장방향을 따라 연장되는 형태로 형성될 수 있다. 그리고, 다수의 전극패턴(172)은, 데이터배선(DL)에 근접하여 화소영역(P)의 최외측에 위치하는 제1전극패턴(172a)과, 제1전극패턴(172a)의 내측에 위치하는 제2전극패턴(172b)을 포함할 수 있다.
여기서, 제1전극패턴(172a)은 데이터배선(DL)보다 넓은 폭을 가져 실질적으로 하부의 데이터배선(DL)을 가리는 형태로 형성될 수 있는데, 이에 한정되지는 않는다.
이와 같은 형태로 제1전극패턴(172a)을 형성하게 되면, 데이터배선(DL)과 화소전극(151) 사이의 전기적 간섭을 방지할 수 있다.
그리고, 내부에 위치하는 제2전극패턴(172b)은 제1전극패턴(172a)보다 작은 폭을 갖도록 형성될 수 있는데, 이에 한정되지는 않는다.
한편, 공통전극(171)과 화소전극(151)의 배치 구조의 다른 예로서, 화소전극(151)에 대응하는 부분이 판 형태를 갖도록 공통전극(171)을 형성하고, 공통전극(171) 상에 절연막을 사이에 두고 다수의 전극패턴으로 구성된 화소전극(151)을 구성할 수 있다.
또 다른 예로서, 공통전극(171)과 화소전극(151) 각각을 전극패턴을 갖도록 형성하고, 이때 공통전극(171)의 전극패턴과 화소전극(151)의 전극패턴이 서로 교대로 배치되며, 공통전극(171) 및 화소전극(151)을 동일층에 배치하거나 절연막을 사이에 두고 배치할 수 있다.
한편, 구체적으로 도시하지는 않았지만, 공통전극(171)을 터치전극으로 사용하도록 구성할 수도 있다. 이 경우에 예를 들면, 공통전극(171)은 표시기간 동안 공통전압이 인가되어 액정을 구동하는 전계 발생 전극으로 기능할 수 있고, 표시기간 사이의 터치감지기간 동안 터치구동 신호가 인가되어 터치전극으로서 기능할 수 있다. 이처럼, 공통전극(171)은 인셀 터치 방식의 터치전극으로 기능할 수도 있다.
한편, 구체적으로 도시하지는 않았지만, 어레이기판(100)에는 공통전극(171) 상에 액정층(300)의 액정분자를 배향하기 위한 배향막(또는 제1배향막)이 형성될 수 있다.
위와 같이 구성된 어레이기판(100) 상에 위치하는 대향기판(200)에는, 제2기판(211) 내면 상에 컬러필터패턴(220)이 형성될 수 있다. 이와 관련하여 예를 들면, 적색(R),녹색(G),청색(B) 화소영역(P)에 대응하여 적색(R),녹색(G),청색(B) 컬러필터패턴(220)이 형성될 수 있다.
한편, 대향기판(200)에는, 이웃한 화소영역(P) 간의 경계를 따라 블랙매트릭스(BM)가 형성될 수 있다. 이러한 블랙매트릭스(BM)는 어레이기판(100)에 형성된 비표시 어레이소자들, 예를 들어, 데이터배선(DL), 게이트배선(GL), 박막트랜지스터(T)와 같은 소자들을 가리도록 배치될 수 있다.
이러한 블랙매트릭스(BM)에는 화소영역(P)에 대응하여 개구가 형성되고, 각 화소영역(P)에 대응되는 컬러필터패턴(220)은 블랙매트릭스(BM)의 개구를 채우면서 블랙매트릭스(BM)의 가장자리를 덮도록 구성될 수 있다.
컬러필터패턴(220) 상에는 절연물질로 이루어진 절연층인 오버코트층(230)이 형성될 수 있다. 이와 같은 오버코트층(230)은 컬러필터패턴(220)이 형성된 제2기판(211)의 표면을 평탄화할 수 있다.
본 실시예에서는, 전술한 바와 같이, 컬러필터패턴(220)이 대향기판(200)에 형성된 경우를 예로 들었다. 이와 다른 예로서, 컬러필터패턴(220)은 어레이기판(100)에 형성되도록 구성될 수 있으며, 이 경우에 컬러필터패턴(200)은 박막트랜지스터(T) 보다 상부 층에 배치될 수 있다.
한편, 오버코트층(230) 상에는 다수의 컬럼스페이서(CS)가 배치될 수 있다.
다수의 컬럼스페이서(CS)는 기판에 수직한 방향을 따라 그 폭이 좁아지는 테이퍼 형태로 형성될 수 있는데, 예를 들면, 어레이기판(100)을 향하는 방향으로서 도면에서 하부 방향을 따라 그 폭이 좁아지는 테이퍼 형태로 형성될 수 있다.
이와 같은 다수의 컬럼스페이서(CS)는, 대향기판(200) 상에서 평면적으로 분산 배치된 다수의 갭 컬럼스페이서(또는 제1컬럼스페이서)(CS1)를 포함할 수 있다. 이러한 갭 컬럼스페이서(CS1)는 어레이기판(100)과 대향기판(200) 사이의 셀갭을 유지하는 기능을 할 수 있다.
이와 같이 셀갭 유지 기능을 수행하는 갭 컬럼스페이서(CS1)는, 실질적으로 대향기판(200) 및 어레이기판(100) 모두를 누르는(또는 대향기판(200) 및 어레이기판(100) 모두로부터 눌려지는) 상태로 구성될 수 있다.
한편, 다수의 컬럼스페이서(CS)는, 액정표시장치(10)에 외력이 인가될 때 그 변형을 방지하는 기능을 하는 소위 눌림 컬럼스페이서(또는 제2컬럼스페이서)(CS2)를 포함할 수 있다. 이러한 눌림 컬럼스페이서(CS2)는 대향기판(200) 상에서 평면적으로 분산 배치될 수 있다.
이와 같이 외력 인가시 변형 방지 기능을 수행하는 눌림 컬럼스페이서(CS2)는, 외력이 인가되지 않은 상태에서는 눌림 컬럼스페이서(CS2)가 형성된 대향기판(200)과 마주보는 어레이기판(100)과는 실질적으로 이격된 상태로 구성될 수 있다.
갭 컬럼스페이서(CS1)는 눌림 컬럼스페이서(CS2) 보다 큰 두께(또는 큰 높이)를 갖도록 형성될 수 있다. 이에 대해 예를 들면, 갭 컬럼스페이서(CS1)는 실질적으로 셀갭에 대응하는 제1두께(h1)를 가질 수 있고, 눌림 컬럼스페이서(CS2)는 제1두께 보다 작은 제2두께(h2)를 가질 수 있다.
위와 같이 구성된 컬럼스페이서(CS)는, 예를 들면 어레이기판(100)의 비표시 어레이소자에 대응되는 위치에 배치될 수 있다. 일예로, 도 1 및 2에 도시한 바와 같이, 컬럼스페이서(CS)는, 박막트랜지스터(T)에 대응하여 위치할 수 있다. 물론, 이와 다르게, 컬럼스페이서(CS)는 게이트배선(GL) 및/또는 데이터배선(DL)에 대응하여 배치될 수도 있으며, 경우에 따라서는 화소전극(151)에 대응하여 배치될 수도 있다.
위와 같이, 본 실시예에서는, 컬럼스페이서(CS)가 대향기판(200)에 형성된 경우를 예로 들었다. 다른 예로서, 컬럼스페이서(CS)는 어레이기판(100)에 형성될 수 있다.
한편, 구체적으로 도시하지는 않았지만, 컬럼스페이서(CS) 및 오버코트층(230) 상에는 액정층(300)의 액정분자를 배향하기 위한 배향막(또는 제2배향막)이 형성될 수 있다.
이하, 도 3을 함께 참조하여 본 실시예의 갭 컬럼스페이서(CS1)의 구조에 대해 보다 상세하게 설명한다. 도 3은 본 발명의 실시예에 따른 갭 컬럼스페이서를 개략적으로 도시한 도면이다.
테이퍼 형상의 갭 컬럼스페이서(CS1)는, 갭 컬럼스페이서(CS1)가 형성된 기판인 대향기판(200) 측의 하단부(또는 제1하단부)(CS1b)가 넓은 폭(w11)을 갖고, 이 하단부(CS1b) 반대편에 위치하는 상단부(또는 제1상단부(CS1t)(즉, 어레이기판(100) 측에 위치하는 상단부)가 좁은 폭(w12)을 갖도록 형성될 수 있다.
다시 말하면, 갭 컬럼스페이서(CS1)는 하단부(CS1b)가 제1폭(w11)을 갖고 상단부(CS1t)가 제2폭(w12)을 가지면서, 하단부(CS1b)에서 상단부(CS1t) 방향을 따라 폭이 좁아지는 테이퍼 형상으로 형성될 수 있다.
여기서, 하단부(CS1b)의 제1폭(w11)과 상단부(CS1t)의 제2폭(w12)은 특정 비율로 형성될 수 있는데, 예를 들면 w11/w12는 0.55 이하로 설정될 수 있다.
이와 같은 경우에, 갭 컬럼스페이서(CS1)는 지지부에 해당되는 하단부(CS1b)의 폭(w11)이 상대적으로 커져 갭 컬럼스페이서(CS1)의 지지면이 증가하게 되며, 측면이 전체적으로 완만한 경사(또는 경사각)를 갖는 테이퍼 구조에 의해 외력에 대한 충격 및 분산에 유리한 특성을 가질 수 있게 된다.
이처럼, 갭 컬럼스페이서(CS1)는 지지력이 향상된 형태를 갖게 됨으로써, 액정표시장치(10)에 작용하는 외력에 의한 갭 컬럼스페이서(CS1)의 무너짐 현상은 개선될 수 있다.
또한, 갭 컬럼스페이서(CS1)의 상단부(CS1t)는 하단부(CS1b)에 비해 작은 폭을 가질 수 있게 된다. 이에 따라, 상단부(CS1t)가 넓은 폭을 갖는 경우에 발생하는 블랙 터치 무라(black touch mura) 불량을 개선할 수 있고, 또한 액정 마진을 확보할 수 있다.
이와 관련하여, 갭 컬럼스페이서(CS1)의 상단부(CS1t)가 증가하게 되면, 갭 컬럼스페이서(CS1)의 마찰력이 높아지게 되고, 이로 인해 블랙 터치 무라 불량이 발생하며, 또한 액정 마진이 줄어들게 된다.
이에 대해, 본 실시예에서는 갭 컬럼스페이서(CS1)의 상단부(CS1t)를 작은 폭(w12)을 갖도록 형성할 수 있으므로, 갭 컬럼스페이서(CS1)의 마찰력은 증가되지 않아, 블랙 터치 무라 불량을 방지할 수 있고 또한 액정 마진을 충분히 확보할 수 있다.
결과적으로, 본 실시예에서는, 갭 컬럼스페이서(CS1)에 대해 하단부(CS1b)가 넓은 폭(w11)을 갖도록 하고 상단부(CS1t)가 좁은 폭을 갖도록 형성할 수 있다.
이에 따라, 갭 컬럼스페이서(CS1)의 지지력이 향상되어 외력에 의한 무너짐을 방지할 수 있게 되며, 이로 인해 갭 컬럼스페이서(CS1)가 무너지는 경우 발생하는 프레임 무라(frame mura) 불량, RGB 아이(eye) 불량, 은하수 불량 등 화질 불량을 개선할 수 있다.
더욱이, 지지력 향상을 위해 갭 컬럼스페이서(CS1)의 상단부(CS1t)의 폭(w12)을 증가시킬 필요가 없어, 블랙 터치 무라 불량을 방지할 수 있고 또한 액정 마진을 충분히 확보할 수 있다.
도 4는 본 발명의 실시예에 따른 갭 컬럼스페이서의 하단부의 제1폭과 상단부의 제2폭에 대한 화질 불량 수준의 실험 결과를 나타낸 도면이다.
도 4의 상측에는 하단부의 제1폭(w11) 및 상단부의 제2폭(w12)과 이들 간의 비율 및 화질 불량 수준을 도표로 도시하고 있고, 하측에는 제1폭 및 제2폭의 비율(w12/w11)과 화질 불량 수준을 그래프로 도시하고 있다.
한편, 도 4의 화질 불량 수준은 프레임 무라 및 RGB 아이 불량의 수준이며, 화질 불량 수준은 0~2 수준이 허용 수준(즉, OK 수준)이고, 3~5 수준이 불가 수준(즉, NG 수준)이다.
도 4를 참조하면, 상단부의 제2폭(w12)이 14um로 일정한 경우에, 하단부의 제1폭(w11)이 증가함에 따라 화질 불량 수준이 감소됨을 확인할 수 있다.
특히, 제1폭 및 제2폭의 비율(w12/w11)이 0.55 보다 큰 경우에는 화질 불량 수준이 대체적으로 4~5가 되며, 제1폭 및 제2폭의 비율(w12/w11)이 0.55 이하에서는 화질 불량 수준이 0으로 극단적으로 낮아지게 됨을 확인할 수 있다.
이를 통해, 제1폭 및 제2폭의 비율(w12/w11)은 대략 0.55가, 실질적으로 화질 불량 여부를 결정하는 임계적 수치에 해당된다고 볼 수 있다.
따라서, 본 실시예에서와 같이 갭 컬럼스페이서에 대해 제1폭 및 제2폭의 비율(w12/w11)을 0.55 이하로 설정하게 됨으로써, 화질 불량을 유의미하게 개선할 수 있다.
이하, 도 5 및 6을 참조하여, 본 발명의 실시예에 따른 갭 컬럼스페이서를 형성하는 방법에 대해 살펴본다.
도 5는 본 발명의 실시예에 따른 갭 컬럼스페이서를 형성하는 마스크패턴을 개략적으로 도시한 평면도이다. 도 6은 본 발명의 실시예에 따른 갭 컬럼스페이서와 이에 대응되는 마스크 패턴을 개략적으로 도시한 단면도이다.
한편, 도 6에서는 설명의 편의를 위해, 대향기판(200)에서 제2기판(211)과 갭 컬럼스페이서(CS1)를 도시하고 나머지 구성들은 생략하였다.
도 5 및 6을 참조하면, 본 발명의 실시예에 따른 갭 컬럼스페이서(CS1)는 이에 대응되는 마스크패턴(MP)를 구비한 포토마스크(MASK)를 이용하여 포토리소그래피 공정을 통해 형성될 수 있다.
포토마스크(MASK)의 마스크패턴(MP)은, 예를 들면 풀톤(full-tone) 패턴부(FT)와, 풀톤 패턴부(PP1) 주위를 둘러싸는 링 형태의 하프톤(half-tone) 패턴부(또는 제1하프톤 패턴부)(HT)를 포함할 수 있다.
여기서, 갭 컬럼스페이서(CS1)는, 예를 들면, 노광 공정시 빛을 받은 부분이 잔존하고 빛을 받지 않은 부분이 제거되는 네거티브 감광 특성의 감광물질로 형성될 수 있다.
그리고, 풀톤 패턴부(FT)는 포토리소그래피(photolithography) 공정에서 광을 그대로 통과시키는 투과 특성을 갖게 된다. 또한, 하프톤 패턴부(HT)는 반투과 특성을 갖게 된다.
여기서, 하프톤 패턴부(HT)는 풀톤 패턴부(FT)와 일정 간격 이격되도록 배치될 수 있다. 다시 말하면, 하프톤 패턴부(HT)와 풀톤 패턴부(FT) 사이에 이격 영역이 형성될 수 있다. 이러한 이격 영역에는, 실질적으로 광을 차단하는 특성의 광차단 패턴부(BT)가 형성될 수 있다.
이때, 마스크패턴(MP)의 설계와 관련하여 예를 들면, 풀톤 패턴부(FT)는 대략 15.0um~17.0um의 폭을 가질 수 있고, 하프톤 패턴부(HT)는 대략 1.0um~3.5um의 폭을 가질 수 있고, 풀톤 패턴부(FT)와 하프톤 패턴부(HT) 간의 이격 간격(또는 광차단 패턴부(BT)의 폭)은 대략 0um~3.0um일 수 있는데, 이는 한정되지는 않는다.
위와 같이, 풀톤 패턴부(FT) 및 하프톤 패턴부(HT)를 조합한 마스크패턴(MP)을 통해 노광 공정을 진행함으로써, 하단부(CS1b)가 넓은 제1폭(w11)을 갖고 상단부(CS1t)가 좁은 제2폭(w12)를 갖는 갭 컬럼스페이서(CS1)가 형성될 수 있다.
이에 대해, 마스크패턴(MP)은 풀톤 패턴부(FT)와 함께 이와 이격된 하프톤 패턴부(HT)를 배치함으로써, 광의 회절 작용이 증가하여 디포커싱(defocusing)과 유사한 효과가 발휘될 수 있게 된다. 이에 따라, 갭 컬럼스페이서(CS1)의 하단부(CS1b)가 넓은 크기로 형성될 수 있게 된다.
한편, 도 7을 참조하면, 기존의 경우로서 비교예의 경우에는 갭 컬럼스페이서(CS1)를 형성함에 있어, 이에 대응되는 마스크패턴(MPp)을 실질적으로 풀톤 패턴부(FT)만으로 구성하게 된다. 이와 같은 경우에는, 갭 컬럼스페이서(CS1p)가 급격한 경사면을 갖는 테이퍼 형상으로 형성되어, 하단부(CS1pb)와 상단부(CS1pt)의 폭의 비율(wp12/wp11)은 본 실시예에 비해 커지게 된다.
이에 대해 예를 들면, 하단부(CS1pb)의 제1폭(wp11)과 상단부(CS1pt)의 제2폭(wp12)의 비율(wp12/wp11)은, 대략 0.65~0.95 정도의 비율을 가질 수 있다.
이처럼, 비교예의 경우에는, 풀톤 패턴부(FT)만을 이용하여 갭 컬럼스페이서(CS1p)를 형성함에 따라, 지지력을 높이기 위해 하단부(CS1pb)의 폭(wp11)을 증가시키게 되면 필연적으로 상단부(CS1pt)의 폭(wp12) 또한 증가하게 된다.
이 경우에는, 비록 하단부(CS1pb)의 폭(wp11)을 증가시켜 지지력을 높이더라도, 상단부(CS1pt)의 폭(wp12)이 함께 증가함으로써 갭 컬럼스페이서(CS1p)의 마찰력이 높아져 블랙 터치 무라 불량이 발생하고 또한 액정 마진이 줄어들게 된다.
반면에, 본 실시예에 따르면, 풀톤 패턴부(FT)와 함께 이와 이격된 하프톤 패턴부(HT)를 조합한 마스크패턴(MP)을 통해 갭 컬럼스페이서(CS1)를 형성함으로써, 갭 컬럼스페이서(CS1)는 상단부(CS1t)는 좁은 폭(w12)을 유지하면서 하단부(CS1b)는 넓은 폭(w11)으로 형성할 수 있는데, 하단부(CS1pb)와 상단부(CS1pt)의 폭의 비율(wp12/wp11)은 0.55 이하로 형성할 수 있다.
이에 따라, 갭 컬럼스페이서(CS1)의 지지력을 높여 외력에 의한 갭 컬럼스페이서(CS1)의 무너짐을 개선함으로써 무너짐에 의한 화질 불량을 개선할 수 있게 되며, 이와 함께 상단부(CS1t)는 좁은 폭을 유지할 수 있게 되어 블랙 터치 무라 불량을 방지하고 액정 마진을 충분히 확보할 수 있게 된다.
한편, 본 실시예의 눌림 컬럼스페이서(CS2)의 형성 및 구조와 관련하여 도 8을 참조하여 살펴본다.
눌림 컬럼스페이서(CS2)는 하프톤 패턴부(또는 제2하프톤 패턴부)(HT)으로 이루어진 마스크패턴을 이용하여 형성될 수 있다.
눌림 컬럼스페이서(CS2)는 갭 컬럼스페이서(CS1)와 동일한 감광 물질로 동일한 포토리소그래피 공정을 통해 형성될 수 있다.
위와 같이 눌림 컬럼스페이서(CS2)는 하프톤 패턴부(HT)를 통해 형성되므로, 갭 컬럼스페이서(CS1) 보다 그 두께가 작을 수 있다(즉, h2 < h1).
더욱이, 눌림 컬럼스페이서(CS2)는 하프톤 패턴부(HT)를 이용하여 형성되므로, 갭 컬럼스페이서(CS1)와 비교할 때, 측면이 급격한 경사(또는 더 큰 경사각)를 갖는 테이퍼 형상으로 형성되어, 하단부(또는 제2하단부)(CS2b)와 상단부(또는 제2상단부)(CS2t)의 폭의 비율(w22/w21)은 커지게 된다.
이에 대해 예를 들면, 하단부(CS2b)의 제3폭(w21)과 상단부(CS2t)의 제4폭(w22)의 비율(w22/w21)은, 대략 0.65~0.95 정도의 비율을 가질 수 있다.
위와 같이, 본 실시예에에서는, 갭 컬럼스페이서(CS1)에 대응하여 풀톤 패턴부(FT) 및 하프톤 패턴부(HT)를 조합한 마스크패턴(MP)을 배치하고, 마스크패턴(MP)과 다른 위치에 눌림 컬럼스페이서(CS2)에 대응하여 하프톤 패턴부(HT)를 배치한 후, 감광 물질에 대해 노광 공정을 진행하고, 그 후에 감광 물질을 현상하여 갭 컬럼스페이서(CS1) 및 눌림 컬럼스페이서(CS2)를 형성할 수 있다.
다음으로, 갭 컬럼스페이서(CS1) 및 눌림 컬럼스페이서(CS2)가 형성된 대향기판(200)을 액정층(300)을 사이에 두고 어레이기판(100)과 결합하여(또는 합착하여), 액정표시장치(10)를 제작할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따르면, 갭 컬럼스페이서에 대해 하단부가 넓은 폭을 갖도록 하고 상단부가 좁은 폭을 갖는 테이퍼 형상으로 형성할 수 있다.
이에 따라, 갭 컬럼스페이서의 지지력이 향상되어 외력에 의한 무너짐을 방지할 수 있게 되며, 이로 인해 갭 컬럼스페이서가 무너지는 경우 발생하는 프레임 무라(frame mura) 불량, RGB 아이(eye) 불량, 은하수 불량 등 화질 불량을 개선할 수 있다.
더욱이, 지지력 향상을 위해 갭 컬럼스페이서의 상단부의 폭을 증가시킬 필요가 없어, 블랙 터치 무라 불량을 방지할 수 있고 또한 액정 마진을 충분히 확보할 수 있다.
전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.
10: 액정표시장치
100: 어레이기판
111: 제1기판 121: 게이트전극
130: 게이트절연막 131: 반도체층
141: 소스전극 143: 드레인전극
151: 화소전극 161: 보호막
171: 공통전극 200: 대향기판
211: 제2기판 220: 컬러필터층
230: 오버코트층
P: 화소영역
CS: 컬럼스페이서
CS1: 갭 컬럼스페이서
CS2: 눌림 컬럼스페이서
CS1b,CS1t: 갭 컬럼스페이서의 하단부,상단부
w11,w12: 갭 컬럼스페이서의 제1폭,제2폭
h1: 갭 컬럼스페이서의 두께
MP: 마스크패턴
FT: 풀톤 패턴부
HT: 하프톤 패턴부
BT: 광차단 패턴부
111: 제1기판 121: 게이트전극
130: 게이트절연막 131: 반도체층
141: 소스전극 143: 드레인전극
151: 화소전극 161: 보호막
171: 공통전극 200: 대향기판
211: 제2기판 220: 컬러필터층
230: 오버코트층
P: 화소영역
CS: 컬럼스페이서
CS1: 갭 컬럼스페이서
CS2: 눌림 컬럼스페이서
CS1b,CS1t: 갭 컬럼스페이서의 하단부,상단부
w11,w12: 갭 컬럼스페이서의 제1폭,제2폭
h1: 갭 컬럼스페이서의 두께
MP: 마스크패턴
FT: 풀톤 패턴부
HT: 하프톤 패턴부
BT: 광차단 패턴부
Claims (17)
- 박막트랜지스터 및 이에 연결된 화소전극이 형성된 화소영역이 배치된 어레이기판과;
상기 어레이기판과 마주보는 대향기판과;
상기 어레이기판 및 대향기판 사이에 개재된 액정층과;
상기 어레이기판 및 대향기판 사이의 셀갭을 유지하며, 하단부는 제1폭을 갖고 상단부는 상기 제1폭 보다 작은 제2폭을 갖는 갭 컬럼스페이서를 포함하고,
상기 제1폭에 대한 상기 제2폭의 비율은 0.55 이하인
액정표시장치.
- 제 1 항에 있어서,
상기 갭 컬럼스페이서의 하단부는 상기 대향기판 측에 위치하고, 상기 갭 컬럼스페이서의 상단부는 상기 어레이기판 측에 위치하는
액정표시장치.
- 제 1 항에 있어서,
상기 갭 컬럼스페이서는 상기 대향기판에 형성된
액정표시장치.
- 제 1 항에 있어서,
상기 갭 컬럼스페이서 보다 작은 두께를 갖는 눌림 컬럼스페이서를 더 포함하고,
상기 눌림 컬럼스페이서는 하단부가 제3폭을 갖고 상단부가 상기 제3폭 보다 작은 제4폭을 갖는
액정표시장치.
- 제 4 항에 있어서,
상기 눌림 컬럼스페이서의 측면 경사각은 상기 갭 컬럼스페이서의 측면 경사각 보다 큰
액정표시장치.
- 제 4 항에 있어서,
상기 제3폭에 대한 상기 제4폭의 비율은 0.65~0.95인
액정표시장치.
- 제 1 항에 있어서,
상기 어레이기판은 상기 화소전극과 마주보는 공통전극을 포함하고,
상기 대향기판은 상기 화소영역에 대응하는 컬러필터패턴을 포함하는
액정표시장치.
- 감광 물질이 형성된 제1기판 상에, 풀톤 패턴부와 상기 풀톤 패턴부를 둘러싸는 하프톤 패턴부와 상기 풀톤 패턴부 및 제1하프톤 패턴부 사이의 광차단 패턴부를 갖는 마스크패턴이 구비된 포토마스크를 배치하고 노광하는 단계와;
상기 감광 물질을 현상하여, 상기 마스크패턴에 대응되는 갭 컬럼스페이서를 형성하는 단계와;
상기 갭 컬럼스페이서가 형성된 제1기판과, 상기 제1기판과 액정층을 마주보는 대향하는 제2기판을 결합하는 단계
를 포함하는 액정표시장치 제조방법.
- 제 8 항에 있어서,
상기 갭 컬럼스페이서는, 하단부가 제1폭을 갖고 상단부가 상기 제1폭 보다 작은 제2폭을 가지며,
상기 제1폭에 대한 상기 제2폭의 비율은 0.55 이하인
액정표시장치 제조방법.
- 제 8 항 또는 제 9 항에 있어서,
상기 포토마스크는 상기 마스크패턴과 다른 위치에 배치된 제2하프톤 패턴부를 포함하고,
상기 감광 물질을 현상하여, 상기 제2하프톤 패턴부에 대응되며 상기 갭 컬럼스페이서 보다 작은 두께의 눌림 컬럼스페이서를 형성하고,
상기 눌림 컬럼스페이서는 하단부가 제3폭을 갖고 상단부가 상기 제3폭 보다 작은 제4폭을 갖는
액정표시장치 제조방법.
- 제 10 항에 있어서,
상기 눌림 컬럼스페이서의 측면 경사각은 상기 갭 컬럼스페이서의 측면 경사각 보다 큰
액정표시장치 제조방법.
- 제 10 항에 있어서,
상기 제3폭에 대한 상기 제4폭의 비율은 0.65~0.95인
액정표시장치.
- 제 8 항 또는 제 9 항에 있어서,
상기 제2기판 상에는 박막트랜지스터와, 상기 박막트랜지스터와 연결된 화소전극과, 상기 화소전극과 마주보는 공통전극이 형성되고,
상기 제1기판 상에는 컬러필터패턴이 형성된
액정표시장치.
- 제1기판 상에, 갭 컬럼스페이서 및 이 보다 작은 두께의 눌림 컬럼스페이서와;
액정층을 사이에 두고, 상기 제1기판과 마주보는 제2기판을 포함하고,
상기 갭 컬럼스페이서 및 눌림 컬럼스페이서는 각각 하단부가 상단부에 비해 큰 폭을 갖는 테이퍼 형상이며,
상기 갭 컬럼스페이서의 하단부의 제1폭에 대한 상단부의 제2폭의 비율은, 상기 눌림 컬럼스페이서의 하단부의 제3폭에 대한 상기 갭 컬럼스페이서의 상단부의 제4폭의 비율 보다 작은
액정표시장치.
- 제 14 항에 있어서,
상기 제1폭에 대한 상기 제2폭의 비율은 0.55 이하인
액정표시장치.
- 제 14 항 또는 제 15 항에 있어서,
상기 제3폭에 대한 상기 제4폭의 비율은 0.65~0.95인
액정표시장치.
- 제 10 항에 있어서,
상기 제2기판 상에는 박막트랜지스터와, 상기 박막트랜지스터와 연결된 화소전극과, 상기 화소전극과 마주보는 공통전극이 형성되고,
상기 제1기판 상에는 컬러필터패턴이 형성된
액정표시장치.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020230010982A KR20240118476A (ko) | 2023-01-27 | 2023-01-27 | 액정표시장치 |
US18/491,735 US20240255808A1 (en) | 2023-01-27 | 2023-10-20 | Liquid Crystal Display Device |
EP23207159.7A EP4407369A1 (en) | 2023-01-27 | 2023-10-31 | Liquid crystal display device |
CN202311556427.5A CN118409458A (zh) | 2023-01-27 | 2023-11-20 | 液晶显示装置及其制造方法 |
JP2023217000A JP2024106969A (ja) | 2023-01-27 | 2023-12-22 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020230010982A KR20240118476A (ko) | 2023-01-27 | 2023-01-27 | 액정표시장치 |
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Publication Number | Publication Date |
---|---|
KR20240118476A true KR20240118476A (ko) | 2024-08-05 |
Family
ID=88647577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020230010982A KR20240118476A (ko) | 2023-01-27 | 2023-01-27 | 액정표시장치 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20240255808A1 (ko) |
EP (1) | EP4407369A1 (ko) |
JP (1) | JP2024106969A (ko) |
KR (1) | KR20240118476A (ko) |
CN (1) | CN118409458A (ko) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016224299A (ja) * | 2015-06-01 | 2016-12-28 | 株式会社ジャパンディスプレイ | 液晶表示装置および3次元画像表示装置 |
KR20170007627A (ko) * | 2015-07-10 | 2017-01-19 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
-
2023
- 2023-01-27 KR KR1020230010982A patent/KR20240118476A/ko unknown
- 2023-10-20 US US18/491,735 patent/US20240255808A1/en active Pending
- 2023-10-31 EP EP23207159.7A patent/EP4407369A1/en active Pending
- 2023-11-20 CN CN202311556427.5A patent/CN118409458A/zh active Pending
- 2023-12-22 JP JP2023217000A patent/JP2024106969A/ja active Pending
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Publication number | Publication date |
---|---|
US20240255808A1 (en) | 2024-08-01 |
JP2024106969A (ja) | 2024-08-08 |
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CN118409458A (zh) | 2024-07-30 |
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