KR20240116984A - 페로브스카이트 광전자 장치를 제조하는 방법 - Google Patents
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Abstract
광전자 장치(optoelectronic device)(1)를 제조하는 방법으로서, 다음 단계들을 포함하는 방법: - 기재(3)를 제공하는 단계; - 상기 기재(3) 상에 제1 전극층(5)을 침착(depositing)시키는 단계; - 상기 제1 전극층(5) 상에 직접 배치되는, 5 nm 미만의 두께를 갖는 제1 전하-캐리어 선택층(charge-carrier selective layer)(7)을 침착시키는 단계; - 상기 제1 전하-캐리어 선택층(7) 상에 직접 절연성 실리콘 옥사이드 나노입자들(8)을 침착시키는 단계로서, 상기 절연성 실리콘 옥사이드 나노입자들은 10 nm 내지 100 nm의 직경을 갖는, 단계; - 상기 제1 전하-캐리어 선택층(7) 상에 그리고 상기 절연성 실리콘 옥사이드 나노입자들(8) 상에 페로브스카이트 기반 반도체층(9)을 침착시키는 단계로서, 상기 페로브스카이트 기반 반도체층(9)은 상기 제1 전하-캐리어 선택층(7) 및 상기 절연성 실리콘 옥사이드 나노입자들(8) 둘 다와 밀접하게 접촉하는, 단계; - 상기 페로브스카이트 기반 반도체층 상에 제2 전하-캐리어 선택층(11)을 침착시키는 단계; 및 - 상기 제2 전하-캐리어 선택층(11) 상에 제2 전극층(13)을 침착시키는 단계.
Description
본 발명은 광전 장치, LED, 광검출기, X선 검출기, 등과 같은 광전자 장치 (optoelectronic devices)의 분야에 관한 것이다. 더욱 특히, 페로브스카이트 기반 광전자 장치의 제조 방법에 관한 것이다.
최근, 소위 페로브스카이트 흡수체층들을 기반으로 하는 광전 장치(PV 장치)는 종래의 결정성 및 박막 필름 실리콘 기반 PV 장치에 대한 대안 또는 보완재로서 가능성을 보여 왔으며, 페로브스카이트는 또한, 발광 다이오드(LED), X선 검출기 및 광검출기를 만드는 데에도 사용되었다. "페로브스카이트"는 통상적으로 ABX3로 표기되는 화학식을 갖는 유기금속 할라이드 재료이며, 여기서 A는 Cs, CH3NH3 또는 HC(NH2)2와 같은 무기 또는 유기 양이온이고, B는 주석이나 납과 같은 금속이고, X는 아이오딘, 브롬, 또는 염소와 같은 할로겐 음이온이다. 이러한 재료의 예로는 메틸암모늄 납 트리할라이드(CH3NH3PbX3), 세슘 포름아미디늄 납 트리할라이드(CsH2NCHNH2PbX3), 및 메틸암모늄 주석 트리아이오다이드(CH3NH3SnI3)가 있다. 이들 화합물은 칼슘 티타늄 옥사이드(CaTiO3)과 유사한 결정 구조를 갖고 있고, 빛을 받으면, 전자-정공 쌍들을 생성하며, 이는 전자-수송 n형 층과 정공-수송 p형 층 사이에 페로브스카이트 흡수체층을 삽입함으로써 분리될 수 있으며, 이때, 페로브스카이트는 그것의 실리콘 대응물과 유사한 PIN 또는 NIP 스택을 형성하도록 진성(i) 층의 역할을 한다. LED의 경우에, 구조는 비슷하고, 전류를 주입하면 페로브스카이트 층이 빛을 방출한다.
페로브스카이트 기반 태양 전지의 경우, 단일-접합 전지(single-junction cells)로 사용하거나, 실리콘 전지와 결합하여 탠덤 PV 장치(tandem PV device)를 만들 수 있으며, 페로브스카이트 접합은 전지의 빛이 입사하는 측면 상에 위치한다.
페로브스카이트 층 자체는 전형적으로, 습식 코팅(wet coating) 후 캐리어 용매의 증발과 같은 습식 공정으로 침착되지만, 기상 증착 기술도 또한 유망함을 보여준다. 페로브스카이트의 실온 용액 침착의 예는 문헌 『Liu & Kelly, "Perovskite solar cells with a planar heterojunction structure prepared using room-temperature solution processing techniques”, Nature Photonics 8, 133-138 (2014)』에 개시되어 있다.
페로브스카이트 단일 접합 태양 전지의 경우 25% 초과의 효율이 보고된 반면, 페로브스카이트/실리콘 탠덤은 문헌에서 29%에 도달하며, 예를 들어, 문헌 『Tockorn et al, “Nano-optical designs for high-efficiency monolithic perovskite/silicon tandem solar cells”, Nature Nanotechnology, 17(11), 1214-1221(https://doi.org/10.1038/s41565-022-01228-8)』에서 보고된 바와 같이 29.8%와 같다.
자기 조립 단층(SAM) 및 소형 분자 유기층(예를 들어, 탄소-60)은 이제 페로브스카이트 광전지 및 LED에서 전하 캐리어 선택층으로서 점점 더 많이 사용되고 있다. 전형적으로 인듐 주석 옥사이드(ITO) 또는 다른 옥사이드와 같은 투명 전도성 옥사이드(TCO)로 만들어진 투명 전도성 옥사이드(TCO) 전극 상에서, SAM의 자기 조립(self-assembled) 성질으로 인해, 이론적으로 단일 분자층까지의 두께를 갖는 필름을 생산할 수 있고, 소형 분자 유기층의 박막 필름도 또한 쉽게 생산될 수 있다. 이러한 얇은 층 두께는, 그러한 층들의 전기 저항이 매우 낮기 때문에, 높은 광학적 투명도를 보장하고 페로브스카이트로부터 전극까지 층을 가로지르는 전하 캐리어 수송에 미치는 영향을 최소화하기 때문에 광전지에 특히 유리하다. 그러나, 넓은 표면(1 cm2 초과) 상에 핀홀이 없는 초박(5 nm 미만) 필름을 침착시키는 것은 여전히 어려운 과제로 남아 있다. 전극층의 특정 영역은 상기 분자로 종종 완전히 덮이지 않아, 페로브스카이트 흡수체와 전극 사이에 직접적인 접촉이 발생한다. 전극/페로브스카이트 계면의 전하 캐리어 선택성이 부족하기 때문에, 이러한 영역에 나노미터 규모의 션트가 형성되어, 장치의 전체 성능을 저하시킨다.
전형적인 해결책은 전극과 페로브스카이트 사이의 접촉을 제거하기 위해 초박 층(여기서는 SAM 층)과 전극 사이에 TiO2 또는 NiOx 층을 제공하여, 이중층으로 전하 캐리어 선택층을 침착시키는 것을 포함한다. 초박형에 비해 전하-캐리어 선택층 이중층의 두께가 증가하면 션트 수를 줄이는 데 도움이 된다. 그러나, 이는 추가 재료(5 nm 초과의 TiO2 또는 NiOx) 및 추가 재료 계면들을 광 경로에 배치하고, 페로브스카이트 층과 전극 사이의 전하 이동에 대한 저항을 증가시킨다. 결과적으로, 그러한 전지의 효율성은 최적이 아니다.
따라서, 본 발명의 목적은 위에서 언급한 선행 기술의 결함을 적어도 부분적으로 극복하는 것이다.
더욱 정확하게는, 본 발명은, 다음 단계들을 포함하는, 태양 전지, 광검출기, X-선 검출기 또는 LED와 같은 광전자 장치를 제조하는 방법에 관한 것이다:
- 예를 들어, 유리, 플라스틱 또는 금속판, 결정성 실리콘 태양 전지 또는 이와 유사한, 기재를 제공하는 단계;
- 상기 기재 상에 제1 전극층을 침착(depositing)시키는 단계로서, 제1 전극층은 전형적으로 투명 전도성 옥사이드(TCO)인, 단계;
- 상기 제1 전극층 상에 직접 배치되는, 5 nm 미만의 두께를 갖는 제1 전하-캐리어 선택층(charge-carrier selective layer), 즉, 그것에 인접한 다른 전하 캐리어 선택층이 없이 자기 조립 단층(SAM) 또는 소형 분자 유기 층(예를 들어, C60 또는 페닐-C61-부티르산 메틸 에스테르)을 침착시키는 단계;
- 제1 전하-캐리어 선택층 상에 직접 절연 실리콘 옥사이드 나노입자들을 침착시키는 단계로서, 상기 입자들은 10 nm 내지 100 nm 사이의 평균 직경을 갖는, 단계;
- 상기 제1 전하-캐리어 선택층 상에 그리고 상기 절연성 실리콘 옥사이드 나노입자들 상에 직접 페로브스카이트 기반 반도체층을 침착시키는 단계로서, 상기 페로브스카이트 층이 5 nm 미만의 전하 캐리어 선택층 및 그 위에 침착된 나노입자들 둘 다와 밀접하게 접촉하는, 단계;
- 상기 페로브스카이트 기반 반도체층 상에 제2 전하 캐리어 선택층을 침착시키는 단계로서, 여기서, 이 제2 전하 캐리어 선택층은 또한 소형 분자 유기 재료(예를 들어, C60 또는 페닐-C61-부티르산 메틸 에스테르) 층과 같은 5 nm 미만 층일 수도 있거나 또한 SAM 층일 수도 있지만, 반드시 그럴 필요는 없으며, 임의의 적합한 재료로 된 종래의 더 두꺼운 층일 수 있는, 단계;
- 상기 제2 전하-캐리어 선택층 상에 제2 전극층을 침착시키는 단계로서, 이 층은 전형적으로 SnOx/TCO 이중층 또는 금속 층인, 단계.
주목되어야 하는 바와 같이, 전형적인 p-i-n 구성에서, 제1 전하-캐리어 선택층은 SAM이 될 것이고 제2 전하-캐리어 선택층은 C60 또는 페닐-C61-부티르산 메틸 에스테르 층이 될 것이다. 이 설명은 아래 설명된 모든 구현예들에 동일하게 적용된다.
결과적으로, 절연성 나노입자들은 5 nm 미만의 제1 전하 캐리어 선택층의 임의의 핀홀들을 채우는 경향이 있어, 추가 전하 캐리어 수송 층을 사용하지 않고 션트를 방지할 수 있으며, 이로써, 광전자 장치의 내부 저항이 감소하고, 광 손실이 감소하며, 효율이 향상된다.
유리하게는, 상기 제2 전하-캐리어 선택층도 또한 5 nm 미만의 두께를 갖고, 본 방법은 상기 제2 전하-캐리어 선택층 및 상기 나노입자들 상에 상기 제2 전극층을 침착하기 전에, 상기 제2 전하-캐리어 선택층 상에 직접 절연 실리콘 옥사이드 나노입자들을 침착시키는 단계를 더 포함하고, 그 결과, 제2 전극층은 상기 제2 전하-캐리어 선택층 및 그 위에 침착된 상기 나노입자들과 밀접하게 접촉된다.
이는 제2 전하-캐리어 선택층-제2 전극층 계면과 관련하여 동일한 이점을 제공한다.
유리하게는, 상기 제2 전하-캐리어 선택층도 또한 5 nm 미만의 두께를 갖고, 본 방법은, 상기 페로브스카이트 기반 반도체층 및 상기 나노입자들 상에 상기 제2 전하-캐리어 선택층을 침착하기 전에, 상기 페로브스카이트 기반 반도체층 상에 직접 절연성 실리콘 옥사이드 나노입자들을 침착시키는 단계를 더 포함하고, 그 결과, 상기 제2 전하-캐리어 선택층은 상기 페로브스카이트 기반 반도체층 및 상기 나노입자들과 밀접하게 접촉된다.
이는 페로브스카이트-제2 전하-캐리어 선택층 계면과 관련하여 동일한 이점을 제공한다.
본 발명은 또한, 절연성 실리콘 옥사이드 나노입자들이 제1 전하 캐리어 선택층이 아닌 제2 전하-캐리어 선택층에 침착된다는 점에서, 앞에서 설명된 것과 다른 광전자 장치를 제조하는 방법에 관한 것이며, 제2 전하-캐리어 선택층은 5 nm 미만의 두께를 가지며(예를 들어, SAM 또는 소형 분자 유기 재료층), 이때, 제2 전극층은 상기 제2 전하-캐리어 선택층 및 그 위에 침착된 상기 절연성 실리콘 옥사이드 나노입자들 위에 배치되어 그것들과 밀접하게 접촉한다.
이는 제2 전하-캐리어 선택층과 제2 전극층 사이의 계면과 관련하여 동일한 이점을 제공한다.
또한 마찬가지로, 본 발명은, 절연성 실리콘 옥사이드 나노입자들이 제1 전하 캐리어 선택층이 아니라 페로브스카이트 기반 반도체층 상에 침착되고, 5 nm 미만의 두께를 갖는 제2 전하-캐리어 선택층(예를 들어, 소형 분자 유기층 또는 자기조립 단층으로 구성됨)이, 상기 페로브스카이트 층 및 그 위에 침착된 절연성 실리콘 옥사이드 나노입자들 위에 침착되어 그것들과 밀접하게 접촉한다는 점에서, 위에서 처음 설명된 것과 다른 광전자 장치를 제조하는 방법에 관한 것이다.
이는 마찬가지로 상기 페로브스카이트 층과 제2 전하-캐리어 선택층 사이의 계면과 관련하여 동일한 이점을 제공한다.
더욱이, 본 발명은 마찬가지로, 절연 실리콘 옥사이드 나노입자들이, 5 nm 미만의 두께를 갖는 제1 전하-캐리어 선택층을 침착하기 전에 제1 전극층 위에 침착된다는 점에서 위에서 처음 설명한 것과 다른 광전자 장치를 제조하는 방법에 관한 것이며, 제1 전하-캐리어 선택층은 제1 전극층 및 그 위에 침착된 나노입자들과 밀접하게 접촉한다.
다시 말하면, 이는 제1 전극층 - 제1 전하-캐리어 선택층 계면에 동일한 이점을 가져온다.
유리하게는, 적어도 하나의 상기 제1 전하-캐리어 선택층 및 상기 제2 전하-캐리어 선택층은 SAM 또는 소형 분자 유기 재료로 이루어진다. 이는 장치의 내부 저항을 최소로 유지한다. 이는 위에 정의된 모든 방법에 적용된다.
유리하게는, 5 nm 미만의 두께를 갖는 전하-캐리어 선택층은 어떤 것이라도 상기 페로브스카이트 기반 반도체층 및 인접한 전극층 둘 다와 직접 접촉된다. 이는, 그들 중 각각이 5 nm 미만인 경우(따라서, SAM 또는 작은 유기 분자 층) 전하-캐리어 선택층들 둘 다에 적용되며, 5 nm 미만의 전하-캐리어 선택층과 접촉하는 추가 전하-캐리어 선택층은 존재하지 않는다는 것을 의미한다. 이는 위에 정의된 모든 방법에 적용된다.
유리하게는, 상기 절연성 실리콘 옥사이드 나노입자들은 20 내지 30 nm의 평균 직경을 갖는다. 이는 위에 정의된 모든 방법에 적용된다.
유리하게는, 상기 제1 전하-캐리어 선택층은 정공 수송층(예를 들어, Me-4PACz, [4-(3,6-디메틸-9H-카바졸-9-일)부틸]포스폰산)이고, 상기 제2 전하-캐리어 선택층은 C60(탄소-60) 또는 페닐-C61-부티르산 메틸 에스테르와 같은 전자 수송층이다. 이는 위에 정의된 모든 방법에 적용된다.
유리하게는, 상기 절연성 실리콘 옥사이드 나노입자들은 그것들이 침착된 표면의 10% 내지 70%, 바람직하게는 40% 내지 60%를 덮는다. 이는 위에 정의된 모든 방법에 적용된다.
본 발명은 또한, 전극층과 직접 접촉하는 5 nm 미만의 두께를 갖는 전하-캐리어 선택층을 포함하는 페로브스카이트 기반 광전자 장치에서 전기적 션트를 방지하기 위한, 실리콘 옥사이드, 알루미늄 옥사이드, 등과 같은 절연성 나노입자들의 용도에 관한 것으로, 상기 절연성 나노입자들은 10 nm 내지 100 nm의 평균 직경을 갖고, 다음 중 하나 또는 둘 다 상에 배치된다:
- 5 nm 미만의 두께를 갖는 전하-캐리어 선택층과 페로브스카이트 층 사이의 계면;
- 5 nm 미만의 두께를 갖는 전하-캐리어 선택층과 전극층 사이의 계면.
본 발명은 또한, 전극층과 직접 접촉하는 5 nm 미만의 두께를 갖는 전하-캐리어 선택층을 포함하는 페로브스카이트 기반 광전자 장치에서 전기적 션트를 방지하는 방법에 관한 것이며, 상기 방법은 다음 중 하나 이상의 표면 상에 10 nm 내지 100 nm 사이의 평균 직경을 갖는, 실리콘 옥사이드, 알루미늄 옥사이드, 등의 절연성 나노입자들을 침착시키는 단계를 포함한다:
- 페로브스카이트 층이 후속적으로 침착되는 5 nm 미만의 두께를 갖는 전하-캐리어 선택층;
- 그 위에 5 nm 미만의 두께를 갖는 전하-캐리어 선택층이 후속적으로 침착되는 페로브스카이트층;
- 그 위에 전극층이 후속적으로 침착되는 5 nm 미만의 두께를 갖는 전하-캐리어 선택층;
- 그 위에 5 nm 미만의 두께를 갖는 전하-캐리어 선택층이 후속적으로 침착되는 전극층.
이 용도 및 이 방법은 앞에서 설명된 것과 동일한 이점을 제공한다.
본 발명의 추가 세부사항은 첨부된 도면을 참조하여 다음 설명을 읽으면 더욱 명백해질 것이다:
- 도 1은 본 발명에 따른 광전자 장치의 제1 변형예의 도식적 단면도이다;
- 도 2는 본 발명에 따른 광전자 장치의 제2 변형예의 도식적 단면도이다;
- 도 3은 본 발명에 따른 광전자 장치의 제3 변형예의 도식적 단면도이다;
- 도 4는 본 발명에 따른 광전자 장치의 제4 변형예의 도식적 단면도이다;
- 도 5는 본 발명에 따른 광전자 장치의 제5 변형예의 도식적 단면도이다;
- 도 6은 도 1 내지 도 5의 변형예들 중 어느 하나에서 사용된 SAM 층 상의 나노입자들의 주사 전자 현미경사진이다;
- 도 7은 본 발명에 따른 광전자 장치의 제6 변형예의 도식적 단면도이다; 그리고
- 도 8은 본 발명에 따른 광전자 장치의 제7 변형예의 도식적 단면도이다.
- 도 1은 본 발명에 따른 광전자 장치의 제1 변형예의 도식적 단면도이다;
- 도 2는 본 발명에 따른 광전자 장치의 제2 변형예의 도식적 단면도이다;
- 도 3은 본 발명에 따른 광전자 장치의 제3 변형예의 도식적 단면도이다;
- 도 4는 본 발명에 따른 광전자 장치의 제4 변형예의 도식적 단면도이다;
- 도 5는 본 발명에 따른 광전자 장치의 제5 변형예의 도식적 단면도이다;
- 도 6은 도 1 내지 도 5의 변형예들 중 어느 하나에서 사용된 SAM 층 상의 나노입자들의 주사 전자 현미경사진이다;
- 도 7은 본 발명에 따른 광전자 장치의 제6 변형예의 도식적 단면도이다; 그리고
- 도 8은 본 발명에 따른 광전자 장치의 제7 변형예의 도식적 단면도이다.
도 1은 본 발명의 방법에 의해 생산된 광전자 장치(1), 즉 태양 전지(즉, 광전지)를 개략적으로 도시한다. 앞에서 설명된 내용에서, 태양 전지(1)를 예로 들었지만, 페로브스카이트 기반 LED, 광검출기, X-선 검출기 및 기타 광전자 장치는 유사한 구조를 가지며, 본 발명의 원리는 거기에도 준용되어 동일하게 적용될 수 있다. 주목되어야 하는 바와 같이, 도면들은 축척에 따라 그려진 것은 아니다.
도 1에 도시된 태양 전지(1)로 돌아가면, 이는 단일 접합 페로브스카이트 셀(이 경우, 기재(3)는, 유리, 폴리머 포일 또는 금속과 같은 불투명한 또는 투명한 지지체 층임), 또는 탠덤 셀(tandem cell)(여기서, 기재(3)는, 결정성 실리콘 셀과 같은 종래의 실리콘 셀과 같은(그러나, 이에 제한되지는 않음) 하단부 셀임)일 수 있다. 기재(3)의 상부 표면은, 통상적으로 알려져 있고 아래에서 더 설명되는 바와 같이, 텍스쳐링될 수 있다.
앞에서 언급된 내용에서, 주목되어야 하는 바와 같이, 달리 명시적으로 언급되지 않는 한, 각각의 층은 이전에 형성된 층 상에 직접 침착될 수 있거나, 또는, 이들 사이에 중간층을 두고, 그 위에 간접적으로 침착될 수 있으며, 본 방법은 도 1 내지 도 5, 도 7 및 도 8의 배향에서 하단부로부터 상단부로 진행한다.
기재(3) 위에, 셀(1)은, 전형적으로 ITO(인듐 주석 옥사이드), 아연 옥사이드, IZO(인듐 아연 옥사이드) 등과 같은 투명 전도성 산화물(TCO)로 만들어진, 제1 전극층(5)을 포함한다. 제1 전극층(5)은 도핑되거나 도핑되지 않을 수 있다. 이는 전형적으로, 마그네트론 스퍼터링에 의해 10 nm 내지 500 nm의 두께로 침착되며, 바람직하게는 단일 접합의 경우 150 nm 정도, 탠덤의 경우 10 내지 20 nm의 두께로 침착된다. 아연 옥사이드의 경우, 이는 최대 2000 nm일 수 있다.
제1 투명 전도성 산화물 층(5) 위에는, 제1 전하-캐리어 선택층(7)이, 중간층 없이, 직접 침착된다. 이는, 페로브스카이트 광전지 분야에서 통상적으로 알려진 바와 같은 적용가능한 유형의, 정공 수송층(p형) 또는 전자 수송층(n형)이다. 제1 전하-캐리어 선택층(7)은 5 nm 미만의 두께를 가지며, 예를 들어, 전형적으로 예를 들어 포스폰산 앵커 기를 갖는 카바졸 작용기(Me-4PACz, MeO-2PACz, 2PACz), 또는 카르복실산을 갖는 트리페닐아민 작용기 또는 다음 문헌에 언급된 것들과 같은 다른 재료의 자기 조립 단층(self-assembled monolayer: SAM)의 단일 층으로 이루어지되, 그것과 접촉하는 추가 전하-캐리어 선택층(예를 들어, TiO2 또는 NiOx의)은 갖지 않는다: 『Al-Ashouri, A.; Kohnen, E.; Li, B.; Magomedov, A.; Hempel, H.; Caprioglio, P.; Marquez, J. A.; Morales Vilches, A. B.; Kasparavicius, E.; Smith, J. A.; Phung, N.; Menzel, D.; Grischek, M.; Kegelmann, L.; Skroblin, D.; Gollwitzer, C.; Malinauskas, T.; Jost, M.; Matic, G.; Rech, B.; Schlatmann, R.; Topic, M.; Korte, L.; Abate, A.; Stannowski, B.; Neher, D.; Stolterfoht, M.; Unold, T.; Getautis, V.; Albrecht, S. Monolithic Perovskite/Silicon Tandem Solar Cell with >29% Efficiency by Enhanced Hole Extraction. Science (80). 2020, 370 (6522), 1300-1309. https://doi.org/10.1126/science.abd4016』. 대안적으로, 5 nm 미만 두께의 제1 전하-캐리어 선택층(7)은, 특히 이 층이 n형 층인 경우, 탄소 60 또는 페닐-C61-부티르산 메틸 에스테르와 같은 소형 분자 유기 재료일 수 있다. 제1 전하-캐리어 선택층(7)은, 스핀 코팅, 스프레이 코팅, 블레이드 코팅, 슬롯-다이 코팅, 침지, 잉크젯 인쇄 등에 의해 침착될 수 있다. 어닐링 단계가 층(7)을 기저의 전극층(5)에 고정(anchor)시키기 위해 수행될 수 있고, 예를 들어 100 ℃에서 5 내지 15 분 동안 수행될 수 있으며, 기저의 층(5)에 결합되지 않은 과잉 분자는, 에탄올 또는 이소프로판올과 같은, 온화한 용매로 세척될 수 있다.
본 발명의 핵심은 절연성 나노입자들(8), 특히 절연성 실리콘 디옥사이드(SiO2) 나노입자에 관한 것이며, 이는 스핀 코팅, 스프레이 코팅, 블레이드 코팅, 슬롯 다이 코팅, 잉크젯 인쇄 등을 사용하여 나노입자 콜로이드 용액으로부터 기저의 층(즉, 도 1의 경우 5 nm 미만의 층(7))에 침착된다. 나노입자들을 분산시키는 데 사용되는 용매(전형적으로 알코올)를 제거하기 위해 저온 어닐링 단계가 사용될 수 있다. 이것들은, 층 스택의 나머지 부분이 설명된 후, 더 자세히 설명될 것이다.
제1 전하-캐리어 선택층(7) 및 나노입자들(8) 바로 위에, 전형적으로 일반 화학식 (Cs,FA,MA)Pb(I,Br,Cl)3 또는(Cs,FA)Pb(I,Br,Cl)3을 갖는 페로브스카이트 재료를 기반으로 하는 페로브스카이트 기반 반도체층(9)(이는 본 명세서의 문맥에서 "페로브스카이트 층(9)"으로 약칭될 수 있으며, 또한 이는, 장치(1)가 태양 전지, 광검출기, X선 검출기 또는 이와 유사한 것인 경우에는 흡수체층이며, 장치(1)가 빛과 같은 복사선을 방출하는 경우에는 이미터 층(emitter layer)임)이 침착된다. 그러나, 다른 유형의 페로브스카이트 재료도 가능하다. 많은 다양한 페로브스카이트 침착 공정들이 문헌에 알려져 있으며, 전형적으로는 표준적인 1단계 용액 또는 기상 증착 공정이거나, 또는 다음 문헌에 기술된 것과 같은 2단계 공정이다: 『F. Sahli, J. Werner, B. A. Kamino, M. Brauninger, R. Monnard, B. Paviet-Salomon, L. Barraud, L. Ding, J. J. Diaz Leon, D. Sacchetto, G. Cattaneo, M. Despeisse, M. Boccard, S. Nicolay, Q. Jeangros, B. Niesen, C. Ballif, “Fully textured monolithic perovskite/silicon tandem solar cells with 25.2% power conversion efficiency”, Nat. Mater. 17, 820-826 (2018)』(이 문헌은 그 전체가 인용에 의해 본 명세서에 통합됨). 이 2단계 공정은, 제1 단계로서, 기저의 층, 즉 제1 전하 수송층(7), 및 나노입자들(8) 상에 CsBr/PbI2 주형을 공동 증발시키는 단계, 및 그 다음, 페로브스카이트 전구체를 용액 침착시켜 페로브스카이트 층(9)을 형성하는 단계를 포함한다.
페로브스카이트 층(9) 위에는, 제1 전하 수송층(7)과 반대 유형의 전하-캐리어 선택층(11)이 침착된다(즉, 층(7)이 p형이면, 층(11)은 n형이고, 그 반대도 마찬가지임). 이는 전형적으로 탄소-60을 기반으로 하는 전자 수송층(ETL)이지만, 통상적으로 알려진 바와 같은, SAM 또는 다른 재료를 기반으로 하는 다른 유형의 전하 수송층도 가능하다. 본 발명의 맥락에서 통상적으로는, 나노입자들(8)과 접촉하는 임의의 전하-캐리어 선택층(7, 11)은 5 nm 미만의 두께를 갖는 얇은 층일 것인 반면, 나노입자들(8)과 접촉하지 않는 전하-캐리어 선택층(7, 11)은 5 nm 미만의 두께의 SAM 또는 소형 분자 유기 재료 층이거나, 또는 임의의 편리한 두께의 임의의 다른 편리한 유형일 수도 있다.
제2 전하-캐리어 선택층(11) 위에는, 이번에도 전형적으로 TCO인, 제2 전극층(13)이 침착되며, 이는 단일층 또는 2개의 서로 다른 재료들의 다중층일 수 있으며, 예를 들어, 도핑되거나 도핑되지 않은 주석 옥사이드, 인듐 주석 옥사이드, 인듐 아연 옥사이드 또는 이와 유사한 것들 중 하나 이상이 사용될 수 있다. 예를 들어, 원자층 증착된 SnO2의 도시되지 않은 버퍼층도 제2 전하-캐리어 선택층(11)과 제2 전극층(13) 사이에 침착될 수 있다. 이 층 위에는, 스크린 인쇄된 은 페이스트, 기상 증착된 구리 또는 은 등으로 구성될 수 있고, 공지된 바와 같이 전형적으로 패터닝된, 패터닝된 금속 접촉층(15, patterned metallic contact layer)이 침착될 수 있다. 반사 방지층과 같은 하나 이상의 추가 층들(17) 또한, 제2 전극층(13) 위에서, 패터닝된 금속 접촉들(patterned metallic contacts) 사이의 간극에, 침착될 수 있다.
그러나, 다양한 층들을 위한 재료들의 이러한 예들은 제한적인 것으로 해석되어서는 안되고, 당해 기술분야에 통상적으로 공지된 바와 같은 적합한 재료들의 전체 집합이 사용될 수 있으며, 다만, 페로브스카이트 층(9) 이후에 침착된 층들(11, 13)의 처리 온도가 페로브스카이트 층에 부정적인 영향을 미쳐서는 안된다.
도 2의 태양 전지(1)는, 나노입자들(8)이 제2 전하-캐리어 선택층(11)(이는 SAM 층 또는 유기 재료의 얇은(< 5 nm) 층임) 위에 침착되고 제2 전극층(13)이 제2 전하-캐리어 선택층(11) 및 나노입자(13) 상에 직접 침착된다는 점에서, 도 1의 태양 전지와 다르다. 도 3에서, 나노입자들(8)는 페로브스카이트 층(9) 상에 침착되고, 제2 전하-캐리어 선택층(11)은 페로브스카이트 층(9) 및 나노입자들(8) 상에 직접 침착된다.
도 4에서, 두 세트의 나노입자들(8)이 침착되는데, 제1 세트는 제1 전하-캐리어 선택층(7)(도 1에서와 같이) 상에, 제2 세트는 제2 전하-캐리어 선택층(11) 상에(도 2에서와 같이), 침착된다. 마지막으로, 도 5에서는 이번에도 두 세트의 나노입자들(8)이 침착되는데, 제1 세트는 제1 전하-캐리어 선택층(7)(도 1에서와 같이) 상에, 제2 세트는 페로브스카이트 층(9)(도 3에서와 같이) 상에, 침착된다.
도 8에서, 나노입자들(8)은 제1 전극층(5) 상에 침착되고, 제1 전하-캐리어 선택층(7)은, 나노입자들(8) 및 제1 전극층(5) 둘 다와 밀접하게 접촉하도록, 그 위에 침착된다.
나노입자들(8)의 주제로 돌아가서, 코팅의 건조 단계 동안, 이들 나노입자(8)는, 침강하여 이들이 침착되는 층(즉, 도 1, 도 4 및 도 5의 맥락에서는 5 nm 미만의 제1 전하-캐리어 선택층(7), 도 2 및 도 4에서는 5 nm 미만의 제2 전하-캐리어 선택층(11), 도 3 및 도 5에서는 페로브스카이트 층(9), 그리고 도 7에서는 제1 전극 층(5))에 존재하는 임의의 구멍 또는 패인 곳(dips)을 채우는 경향을 갖는다. 이들 나노입자는 10 내지 100 nm, 더욱 특히 실질적으로 20 내지 30 nm의 평균 직경을 갖고, 모든 경우들에서, 다양한 층들에서의 결함으로 인해, 적절한 바에 따라, 페로브스카이트 층(9)과 전극층(5 및/또는 13) 사이의 직접적인 접촉을 방지하는 것을 돕는다. 주목되어야 하는 바와 같이, 도 1 내지 도 5, 도 7 및 도 8의 나노입자들(8) 표현은 도식적이며, 실제로는, 이들이 접촉하고 있는 전하-캐리어 수송층(7, 11)보다 더 큰 직경을 갖는다.
특히 나노입자들(8)이 SAM 또는 소형 분자 유기 5 nm 미만 전하-캐리어 선택층(7 및/또는 11(적절한 경우)) 상에 침착되는 경우, 이 층은 관통하는 핀홀(through-going pinholes)을 가질 수 있으며, 이 핀홀 내로, 입자들은, 주로 표면 장력으로 인해, 침강하는 경향을 가질 것이며, 이로 인해 5 nm 미만 층의 결함 상에 삼중선(triple line)의 고정(pinning)이 발생하게 되고, 그에 따라 전기 션트(즉, 인접한 전극(5, 13)과 페로브스카이트 층(9) 사이의 전하-캐리어 선택층(7, 9)을 통한 단락)가 방지되며, 동시에, 용액 기반 공정에 의해 다음 층을 침착시키는 경우 젖음성이 부수적으로 향상된다. 페로브스카이트 층(9)(도 3 및 도 5 참조) 또는 제1 전극층(5)(도 8) 상에 나노입자들(7)이 제공되는 경우, 이들은 층(5, 9(적절한 경우)) 상의 계곡, 구멍, 돌출부 등과 같은 표면 불규칙부에 부착되는 경향을 가질 것이며, 그리고 이들은 5 nm 미만 전하 수송층의 두께보다 크기 때문에, 이들은 그에 따라 이러한 결함을 절연하며, 이는 션트를 감소시켜, (그렇지 않으면 페로브스카이트/전하-캐리어 수송층 계면에 존재하게 되는) 비복사성 재결합을 감소시킨다. 부수적으로, 나노입자들의 친수성은, 용액 공정을 통한 SAM의 침착을 위한 표면의 젖음성을 향상시킨다. 이러한 션트는, 더 두꺼운 추가 전하-캐리어 선택층을 사용하지 않고도, 방지되며, 그에 따라, 광학 경로의 방해를 감소시키고 셀(1)의 내부 저항을 최소화하며, 그에 따라, 셀(1)의 효율 및 개방 회로 전압을 최대화한다.
SiO2는 무색이기 때문에, 나노입자들은 빛의 기생 흡수를 유발하지 않는다. 나노입자 콜로이드 용액 농도 및 침착 조건은, 부분적인 도포(partial coverage)를 제공하여 일부 SAM 코팅 표면(노출된 표면의 >10%, 전형적으로 약 50%, 도 6 참조)이 노출된 채로 남도록, 조절될 수 있다. 또한, 특정 상황에서는, 알루미늄 옥사이드 또는 다른 유형의 절연성 나노입자들이 사용될 수도 있다.
나노입자들(8)과 관련된 전하-캐리어 선택층(7 및/또는 11), 및 이상적으로는 전하-캐리어 선택층(7, 11) 둘 다가, SAM 또는 소형 분자 유기 재료(예를 들어, C60 또는 페닐-C61-부티르산 메틸 에스테르)로 만들어진 단층이고, 인접한 추가 전하-캐리어 선택층 또는 션트를 방지하기 위해 침착된 다른 층들이 없기 때문에, 비페로브스카이트 층(non-perovskite layers)의 두께를 최소한으로 유지하여 효율을 높이고, 그에 따라 내부 저항을 감소시켜 셀(1)의 개방 회로 전압, 충전율(fill factor) 및 광전류를 최대화하고, 처리 단계들의 수를 최소화할 수 있다.
도 7은 본 발명에 따른 탠덤 셀(1)을 도시하는데, 이는 1 cm2 표면적에서 30.9%, 25 cm2에서 29.5%의 효율을 달성했으며, 이것은 이러한 장치 치수들에 대하여 두 개의 기록을 달성한 것이다.
기재(3)는, 후면으로부터 시작하여, Ag 접촉점, ITO 전극 층, Si:H(p) 또는 폴리-Si(p) 전하-캐리어 선택층, Si:H(i) 또는 SiOx 패시베이션 층, 진성 Si 웨이퍼, Si:H(i) 또는 SiOx 패시베이션 층, Si:H(n) 또는 폴리-Si(n) 전하-캐리어 선택층의 층 스택에 의해 형성된 결정성 실리콘 셀이다.
제1 전극 층(5)은 ITO로 이루어지고, 제1 전하-캐리어 선택층(7)은 Me-4PACz([4-(3,6-디메틸-9H-카바졸-9-일)부틸]포스폰산) SAM으로 이루어지고, 제1 전하-캐리어 선택층(7) 상에 침착된 나노입자들(8)은 크기가 20 내지 30 nm이고 표면 도포율이 50%인 SiO2였고, 페로브스카이트 층(9)은 Cs0.05((H2NCHNH2)0.83(CH3NH3)0.17)0.95Pb(I0.83Br0.17)3로 이루어지고, 제2 전하-캐리어 선택층(11)은 C60으로 이루어지고, 제2 전극층(13)은 SnO2 상의 TCO의 이중층이고, 그 다음에는, 인쇄된 은 접촉점(15) 및 반사 방지층(17)이 추가적으로 제공되었다.
본 발명이 특정 구현예들의 관점에서 설명되었지만, 첨부된 청구범위에 의해 한정되는 본 발명의 범위를 벗어나지 않은 채 그에 대한 변형이 가능하다.
Claims (14)
- 광전자 장치(optoelectronic device)(1)를 제조하는 방법으로서, 다음 단계들을 포함하는 방법:
- 기재(3)를 제공하는 단계;
- 상기 기재(3) 상에 제1 전극층(5)을 침착(depositing)시키는 단계;
- 상기 제1 전극층(5) 상에 직접 배치되는, 5 nm 미만의 두께를 갖는 제1 전하-캐리어 선택층(charge-carrier selective layer)(7)을 침착시키는 단계;
- 상기 제1 전하-캐리어 선택층(7) 상에 직접 절연성 실리콘 옥사이드 나노입자들(8)을 침착시키는 단계로서, 상기 절연성 실리콘 옥사이드 나노입자들은 10 nm 내지 100 nm의 평균 직경을 갖는, 단계;
- 상기 제1 전하-캐리어 선택층(7) 상에 그리고 상기 절연성 실리콘 옥사이드 나노입자들(8) 상에 페로브스카이트 기반 반도체층(9)을 침착시키는 단계로서, 상기 페로브스카이트 기반 반도체층(9)은 상기 제1 전하-캐리어 선택층(7) 및 상기 절연성 실리콘 옥사이드 나노입자들(8) 둘 다와 밀접하게 접촉하는, 단계;
- 상기 페로브스카이트 기반 반도체층 상에 제2 전하-캐리어 선택층(11)을 침착시키는 단계; 및
- 상기 제2 전하-캐리어 선택층(11) 상에 제2 전극층(13)을 침착시키는 단계. - 제 1 항에 있어서, 상기 제2 전하-캐리어 선택층(11)은 5 nm 미만의 두께를 갖고, 상기 방법은, 상기 제2 전하-캐리어 선택층(11) 상에 그리고 상기 절연성 실리콘 옥사이드 나노입자들(8) 상에 상기 제2 전극층(13)을 침착시키 전에, 상기 제2 전하-캐리어 선택층(11) 상에 직접 절연성 실리콘 옥사이드 나노입자들(8)을 침착시키는 단계로서, 상기 제2 전극층(13)은 상기 절연성 실리콘 옥사이드 나노입자들(8) 및 상기 제2 전하-캐리어 선택층(11)과 밀접하게 접촉하는, 단계를 더 포함하는, 방법.
- 제 1 항에 있어서, 상기 제2 전하-캐리어 선택층(11)은 5 nm 미만의 두께를 갖고, 상기 방법은, 상기 페로브스카이트 기반 반도체층(9) 상에 그리고 상기 절연성 실리콘 옥사이드 나노입자들(8) 상에 상기 제2 전하-캐리어 선택층(11)을 침착시키기 전에, 상기 페로브스카이트 기반 반도체층(9) 상에 직접 절연성 실리콘 옥사이드 나노입자들(8)을 침착시키는 단계로서, 상기 제2 전하-캐리어 선택층(11)은 상기 페로브스카이트 기반 반도체층(9) 및 상기 절연성 실리콘 옥사이드 나노입자들(8)과 밀접하게 접촉하는 단계를 더 포함하는, 방법.
- 광전자 장치(1)를 제조하는 방법으로서, 다음 단계들을 포함하는 방법:
- 기재(3)를 제공하는 단계;
- 상기 기재(3) 상에 제1 전극층(5)을 침착시키는 단계;
- 상기 제1 전극층(5) 상에 제1 전하-캐리어 선택층(7)을 침착시키는 단계;
- 상기 제1 전하-캐리어 선택층(7) 상에 페로브스카이트 기반 반도체층(9)을 침착시키는 단계;
- 상기 페로브스카이트 기반 반도체층(9) 상에 5 nm 미만의 두께를 갖는 제2 전하-캐리어 선택층(11)을 침착시키는 단계;
- 상기 제2 전하-캐리어 선택층(11) 상에 직접 절연성 실리콘 옥사이드 나노입자들(8)을 침착시키는 단계로서, 상기 절연성 실리콘 옥사이드 나노입자들은 10 nm 내지 100 nm의 평균 직경을 갖는, 단계; 및
- 상기 제2 전하-캐리어 선택층(11) 상에 그리고 상기 절연성 실리콘 옥사이드 나노입자들(8) 상에 직접 제2 전극층(13)을 침착시키는 단계로서, 상기 제2 전극층(13)은 상기 제2 전하-캐리어 선택층(11) 및 상기 절연성 실리콘 옥사이드 나노입자들(8)과 밀접하게 접촉하는, 단계. - 광전자 장치(1)를 제조하는 방법으로서, 다음 단계들을 포함하는 방법:
- 기재(3)를 제공하는 단계;
- 상기 기재(3) 상에 제1 전극층(5)을 침착시키는 단계;
- 상기 제1 전극층(5) 상에 제1 전하-캐리어 선택층(7)을 침착시키는 단계;
- 상기 제1 전하-캐리어 선택층(7) 상에 페로브스카이트 기반 반도체층(9)을 침착시키는 단계;
- 상기 페로브스카이트 기반 반도체층(9) 상에 직접 절연성 실리콘 옥사이드 나노입자들(8)을 침착시키는 단계로서, 상기 절연성 실리콘 옥사이드 나노입자들은 10 nm 내지 100 nm의 평균 직경을 갖는, 단계;
- 상기 페로브스카이트 기반 반도체층(9) 상에 그리고 상기 절연성 실리콘 옥사이드 나노입자들(8) 상에 5 nm 미만의 두께를 갖는 제2 전하-캐리어 선택층(11)을 침착시키는 단계로서, 상기 제2 전하-캐리어 선택층(11)은 상기 페로브스카이트 기반 반도체층(9) 및 상기 절연성 실리콘 옥사이드 나노입자들(8)과 밀접하게 접촉하는, 단계; 및
- 상기 제2 전하-캐리어 선택층(11) 상에 직접 제2 전극층(13)을 침착시키는 단계. - 광전자 장치(1)를 제조하는 방법으로서, 다음 단계들을 포함하는 방법:
- 기재(3)를 제공하는 단계;
- 상기 기재(3) 상에 제1 전극층(5)을 침착시키는 단계;
- 상기 제1 전극층(5) 상에 직접 절연성 실리콘 옥사이드 나노입자들(8)을 침착시키는 단계로서, 상기 절연성 실리콘 옥사이드 나노입자들은 10 nm 내지 100 nm의 평균 직경을 갖는, 단계;
- 상기 제1 전극층(5) 상에 그리고 상기 절연성 실리콘 옥사이드 나노입자들(8) 상에 5 nm 미만의 두께를 갖는 제1 전하-캐리어 선택층(7)을 침착시키는 단계로서, 상기 제1 전하-캐리어 선택층(7)은 상기 제1 전극층(5) 및 상기 절연성 실리콘 옥사이드 나노입자들(8)과 밀접하게 접촉하는, 단계;
- 상기 제1 전하-캐리어 선택층(7) 상에 페로브스카이트 기반 반도체층(9)을 침착시키는 단계;
- 상기 페로브스카이트 기반 반도체층(9) 상에 제2 전하-캐리어 선택층(11)을 침착시키는 단계; 및
- 상기 제2 전하-캐리어 선택층(11) 상에 제2 전극층(13)을 침착시키는 단계. - 제 1 항, 제 4 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서, 상기 제1 전하-캐리어 선택층(7) 및 상기 제2 전하-캐리어 선택층(11) 중 적어도 하나는, 자기조립 단층(self-assembled monolayer)으로, 또는 풀러렌과 같은 유기 재료로 이루어지는, 방법.
- 제 1 항, 제 4 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서, 5 nm 미만의 두께를 갖는 상기 전하-캐리어 선택층(7; 11)은 상기 페로브스카이트 기반 반도체층(9) 및 인접한 전극층(5; 13) 둘 다와 직접 접촉하는, 방법.
- 제 1 항, 제 4 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서, 상기 절연성 실리콘 옥사이드 나노입자들(8)은 20 내지 30 nm의 평균 직경을 갖는, 방법.
- 제 1 항, 제 4 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서, 상기 제1 전하-캐리어 선택층(7)은 정공 수송층이고, 상기 제2 전하-캐리어 선택층(11)은 전자 수송층인, 방법.
- 제 1 항, 제 4 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서, 상기 절연성 실리콘 옥사이드 나노입자들(8)은, 상기 절연성 실리콘 옥사이드 나노입자들(8)이 침착된 표면의 10% 내지 70%, 바람직하게는 40% 내지 60%를 덮는, 방법.
- 제 1 항, 제 4 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서, 상기 광전자 장치(1)는 태양 전지인, 방법.
- 전극층(5; 13)과 직접 접촉하는 5 nm 미만의 두께를 갖는 적어도 하나의 전하-캐리어 선택층(7, 11)을 포함하는 페로브스카이트 기반 광전자 장치(1)에서 전기 션트(electrical shunts)를 방지하기 위한 절연성 나노입자들(8)의 용도로서, 상기 절연성 나노입자들(8)은 10 nm 내지 100 nm의 직경을 갖고, 다음 중 적어도 하나 상에 배치되는, 용도:
- 5 nm 미만의 두께를 갖는 전하-캐리어 선택층(7, 11)과 페로브스카이트 층(9) 사이의 계면; 및
- 5 nm 미만의 두께를 갖는 전하-캐리어 선택층(7; 11)과 전극층(5; 13) 사이의 계면. - 전극층(5; 13)과 직접 접촉하는 자기조립 단층 전하-캐리어 선택층(7; 11)을 포함하는 페로브스카이트 기반 광전자 장치(1)에서 전기 션트를 방지하는 방법으로서, 상기 방법은, 10 nm 내지 100 nm의 직경을 갖는 절연성 나노입자들(8)을 다음 중 적어도 하나 상에 직접 침착시키는 단계를 포함하는, 방법:
- 페로브스카이트 층(9)이 후속적으로 침착되는, 5 nm 미만의 두께를 갖는 전하 캐리어 선택층(7);
- 5 nm 미만의 두께를 갖는 전하 캐리어 선택층(11)이 후속적으로 침착되는 페로브스카이트 층(9);
- 전극층(13)이 후속적으로 침착되는, 5 nm 미만의 두께를 갖는 전하-캐리어 선택층(11); 및
- 5 nm 미만의 두께를 갖는 전하 캐리어 선택층(7)이 후속적으로 침착되는 전극층(5).
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