KR20240114675A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 리커버리 방법 - Google Patents
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Abstract
일 실시예에 따른 비휘발성 메모리 장치는, 복수의 스트링 선택 트랜지스터와 복수의 메모리 셀을 포함하는 복수의 셀 스트링, 복수의 셀 스트링 중 제1 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제1 스트링 선택 라인, 및 복수의 셀 스트링 중 제2 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제2 스트링 선택 라인을 포함하는 메모리 블록, 그리고 제1 스트링 선택 라인 및 제2 스트링 선택 라인에 서로 상이한 구동 능력으로 리커버리 전압을 인가하도록 리커버리 동작을 제어하는 제어 회로를 포함한다.
Description
개시 내용은 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 리커버리 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는 데 사용되며, 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 구분된다. 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리 장치는 주로 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로서 사용되고 있다.
최근 비휘발성 메모리 장치가 고밀도화 및 대용량화에 따라, 다양한 문제들이 발생되고 있다.
일 실시예는 HCI(hot carrier injection) 현상을 방지하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 리커버리 방법을 제공하고자 한다.
일 실시예는 리드 디스터브(read disturb) 열화를 방지하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 리커버리 방법을 제공하고자 한다.
이러한 기술적 과제를 해결하기 위한 일 실시예에 따른 비휘발성 메모리 장치는, 복수의 스트링 선택 트랜지스터와 복수의 메모리 셀을 포함하는 복수의 셀 스트링, 복수의 셀 스트링 중 제1 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제1 스트링 선택 라인, 및 복수의 셀 스트링 중 제2 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제2 스트링 선택 라인을 포함하는 메모리 블록, 그리고 제1 스트링 선택 라인 및 제2 스트링 선택 라인에 서로 상이한 구동 능력으로 리커버리 전압을 인가하도록 리커버리 동작을 제어하는 제어 회로를 포함한다.
제1 스트링 선택 라인 및 제2 스트링 선택 라인의 RC 값은 서로 상이할 수 있다.
제1 스트링 선택 라인의 RC 값이 제2 스트링 선택 라인의 RC 값보다 더 크면, 제1 스트링 선택 라인에 리커버리 전압을 인가하는 구동 능력이 제2 스트링 선택 라인에 리커버리 전압을 인가하는 구동 능력보다 더 세게끔 리커버리 전압을 인가하도록 리커버리 동작을 제어할 수 있다.
제1 스트링 선택 라인 및 제2 스트링 선택 라인 중 적어도 하나의 전압을 검출하는 전압 검출기를 더 포함하고, 제어 회로는 전압 검출기가 검출한 전압에 기초하여 구동 능력을 결정할 수 있다.
스트링 선택 턴-온 전압, 스트링 선택 턴-오프 전압, 및 리커버리 전압을 생성하는 전압 생성기를 더 포함하고, 전압 검출기는 제1 스트링 선택 라인 및 제2 스트링 선택 라인 중 스트링 선택 턴-온 전압이 제공되는 선택 스트링 선택 라인의 전압을 검출할 수 있다.
전압 검출기는 스트링 선택 턴-오프 전압이 제공되는 비선택 스트링 선택 라인에 스트링 선택 턴-온 전압을 제공하는 포스트 펄스 기간에서 전압 검출기가 검출한 선택 스트링 선택 라인의 전압이 기준 전압 이하인 기간의 시간 길이를 카운팅한 검출 신호를 출력하고, 제어 회로는 검출 신호에 기초하여 구동 능력을 결정할 수 있다.
제어 회로는 검출 신호에 기초하여, 시간 길이가 비교적 긴 때의 구동 능력이 기간 길이가 비교적 짧은 때의 구동 능력보다 더 세게끔 구동 능력을 결정할 수 있다.
온도 정보를 제공하는 온도 센서를 더 포함하고, 제어 회로는 온도 정보에 기초하여 기준 전압을 설정할 수 있다.
복수의 셀 스트링은 복수의 접지 선택 트랜지스터를 더 포함하고, 메모리 블록은 복수의 접지 선택 트랜지스터 중 제1 접지 선택 트랜지스터들에 연결되는 제1 접지 선택 라인 및 복수의 접지 선택 트랜지스터 중 제2 접지 선택 트랜지스터들에 연결되는 제2 접지 선택 라인을 포함하고, 제어 회로는 제1 접지 선택 라인 및 제2 접지 선택 라인 중 적어도 하나의 전압에 기초하여 제1 접지 선택 라인 및 제2 접지 선택 라인에 리커버리 전압을 인가하는 타이밍을 결정할 수 있다.
제1 접지 선택 라인 및 제2 접지 선택 라인 중 적어도 하나의 전압을 검출하는 전압 검출기를 더 포함하고, 제어 회로는 전압 검출기가 검출한 전압에 기초하여, 제1 접지 선택 라인 및 제2 접지 선택 라인 중 전압이 부스팅된 접지 선택 라인의 전압이 기준 전압과 실질적으로 동일한 때를 타이밍으로 결정할 수 있다.
제어 회로는 제1 접지 선택 라인 및 제2 접지 선택 라인 중 적어도 하나의 전압에 기초하여 제1 스트링 선택 라인 및 제2 스트링 선택 라인에 리커버리 전압을 인가하는 타이밍을 결정할 수 있다.
메모리 블록은 복수의 메모리 셀에 연결된 복수의 워드라인을 더 포함하고, 제어 회로는 제1 접지 선택 라인 및 제2 접지 선택 라인 중 적어도 하나의 전압에 기초하여 복수의 워드 라인에 리커버리 전압을 인가하는 타이밍을 결정할 수 있다.
일 실시예에 따른 리커버리 방법은 복수의 스트링 선택 트랜지스터와 복수의 메모리 셀을 포함하는 복수의 셀 스트링을 포함하는 비휘발성 메모리 장치의 리커버리 방법으로서, 복수의 셀 스트링 중 제1 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제1 스트링 선택 라인에 스트링 선택 턴-온 전압을 인가하고 복수의 셀 스트링 중 제2 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제2 스트링 선택 라인에 스트링 선택 턴-오프 전압을 인가하는 단계, 제1 스트링 선택 라인 및 제2 스트링 선택 라인에 스트링 선택 턴-온 전압을 인가하는 단계, 제1 스트링 선택 라인의 전압이 제1 기준 전압 이하인 기간을 카운팅하는 단계, 그리고 기간의 시간 길이에 기초하여 제1 스트링 선택 라인 및 제2 스트링 선택 라인에 서로 상이한 구동 능력으로 리커버리 전압을 인가하는 단계를 포함한다.
리커버리 전압을 인가하는 단계는, 기간의 시간 길이가 소정 시간 길이 이상이면, 제1 스트링 선택 라인에 리커버리 전압을 인가하는 제1 구동 능력을 제2 스트링 선택 라인에 리커버리 전압을 인가하는 제2 구동 능력보다 더 크게 결정하는 단계, 그리고 제1 스트링 선택 라인에 제1 구동 능력으로 리커버리 전압을 인가하고, 제2 스트링 선택 라인에 제2 구동 능력으로 리커버리 전압을 인가하는 단계를 포함할 수 있다.
온도 센서로부터 온도 정보를 수신하는 단계를 더 포함하고, 제1 기준 전압은 온도 정보에 기초하여 결정될 수 있다.
복수의 셀 스트링은 복수의 접지 선택 트랜지스터를 더 포함하고, 복수의 접지 선택 트랜지스터 중 제1 접지 선택 트랜지스터들에 연결되는 제1 접지 선택 라인에 접지 선택 턴-온 전압을 인가하고, 복수의 접지 선택 트랜지스터 중 제2 접지 선택 트랜지스터들에 연결되는 제2 접지 선택 라인에 접지 선택 턴-오프 전압을 인가하는 단계, 제1 접지 선택 라인 및 제2 접지 선택 라인에 접지 선택 턴-온 전압을 인가하는 단계, 그리고 제1 접지 선택 라인의 전압이 제2 기준 전압과 실질적으로 동일한 때 제1 접지 선택 라인 및 제2 접지 선택 라인에 리커버리 전압을 인가하는 단계를 더 포함할 수 있다.
제1 접지 선택 라인 및 제2 접지 선택 라인에 리커버리 전압을 인가하는 단계와 제1 스트링 선택 라인 및 제2 스트링 선택 라인에 서로 상이한 구동 능력으로 리커버리 전압을 인가하는 단계는 제1 접지 선택 라인의 전압이 제2 기준 전압과 실질적으로 동일한 때 수행될 수 있다.
일 실시예에 따른 반도체 장치는 기판, 기판 상에 서로 이격되어 적층되어 있는 복수의 제1 선택 게이트 전극 및 복수의 메모리 게이트 전극들을 포함하는 적층 구조물, 적층 구조물을 관통하며, 제1 방향을 따라 연장된 제1 채널 구조물, 적층 구조물 위에 위치하며, 제1 채널 구조물을 덮는 절연 패턴, 절연 패턴을 관통하여, 제1 채널 구조물과 연결되는 도전 패턴, 도전 패턴 위에 위치하는 복수의 제2 선택 게이트 전극, 그리고 복수의 제2 선택 게이트 전극의 제1 방향과 교차하는 제2 방향의 폭이 상이하도록, 복수의 제2 선택 게이트 전극을 관통하고 제1 방향을 따라 연장된 복수의 제2 채널 구조물을 포함하고, 복수의 제2 선택 게이트 전극에 서로 상이한 구동 능력으로 동일한 전압을 인가한다.
복수의 제2 선택 게이트 전극 중 제2 방향의 폭이 더 작은 제2 선택 게이트 전극에 전압을 인가하는 구동 능력이 복수의 제2 선택 게이트 전극 중 제2 방향의 폭이 더 큰 제2 선택 게이트 전극에 전압을 인가하는 구동 능력보다 더 셀 수 있다.
복수의 제1 선택 게이트 전극 중 전압이 부스팅되는 제1 선택 게이트 전극의 전압에 기초하여 복수의 제1 선택 게이트 전극에 전압을 인가하는 타이밍을 조절할 수 있다.
도 1은 일 실시예에 따른 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템을 나타낸 블록도이다.
도 2는 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 4는 도 3을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 5는 도 4를 참조하여 설명된 메모리 블록의 개략적인 평면도이다.
도 6은 도 5의 A 영역을 확대한 평면도이다.
도 7은 도 5의 I-I'선을 따라 절단한 단면도이다.
도 8은 도 7의 B 영역을 확대한 확대도이다.
도 9는 일 실시예에 따른 비휘발성 메모리 장치의 제어 회로를 나타낸 블록도이다.
도 10은 일 실시예에 따른 비휘발성 메모리 장치의 전압 생성기를 나타낸 블록도이다.
도 11은 일 실시예에 따른 비휘발성 메모리 장치의 어드레스 디코더를 나타낸 블록도이다.
도 12는 일 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 블록도이다.
도 13은 일 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 블록도이다.
도 14는 리드 후 리커버리 구간에서의 스트링 선택 라인, 워드 라인, 및 접지 선택 라인의 전압들을 나타낸다.
도 15는 도 14의 전압들에 따른 셀 스트링의 전압 포텐셜 그래프이다.
도 16은 리커버리 동작에서의 스트링 선택 라인, 워드 라인, 채널, 및 접지 선택 라인의 전압들을 나타낸다.
도 17은 일 실시예에 따른 전압 검출기를 나타낸 블록도이다.
도 18은 일 실시예에 따른 전압 검출기의 신호와 스트링 선택 라인, 워드 라인의 전압 변화를 나타낸 도면이다.
도 19는 일 실시예에 따른 전압 검출기를 나타낸 블록도이다.
도 20은 일 실시예에 따른 리커버리 방법을 나타낸 타이밍도이다.
도 21은 일 실시예에 따른 리커버리 방법을 나타낸 순서도이다.
도 22는 일 실시예에 따른 리커버리 방법을 나타낸 순서도이다.
도 23은 일 실시예에 따른 비휘발성 메모리 장치를 SSD(solid-state drive) 시스템에 적용한 예를 나타내는 블록도이다.
도 2는 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 4는 도 3을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 5는 도 4를 참조하여 설명된 메모리 블록의 개략적인 평면도이다.
도 6은 도 5의 A 영역을 확대한 평면도이다.
도 7은 도 5의 I-I'선을 따라 절단한 단면도이다.
도 8은 도 7의 B 영역을 확대한 확대도이다.
도 9는 일 실시예에 따른 비휘발성 메모리 장치의 제어 회로를 나타낸 블록도이다.
도 10은 일 실시예에 따른 비휘발성 메모리 장치의 전압 생성기를 나타낸 블록도이다.
도 11은 일 실시예에 따른 비휘발성 메모리 장치의 어드레스 디코더를 나타낸 블록도이다.
도 12는 일 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 블록도이다.
도 13은 일 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 블록도이다.
도 14는 리드 후 리커버리 구간에서의 스트링 선택 라인, 워드 라인, 및 접지 선택 라인의 전압들을 나타낸다.
도 15는 도 14의 전압들에 따른 셀 스트링의 전압 포텐셜 그래프이다.
도 16은 리커버리 동작에서의 스트링 선택 라인, 워드 라인, 채널, 및 접지 선택 라인의 전압들을 나타낸다.
도 17은 일 실시예에 따른 전압 검출기를 나타낸 블록도이다.
도 18은 일 실시예에 따른 전압 검출기의 신호와 스트링 선택 라인, 워드 라인의 전압 변화를 나타낸 도면이다.
도 19는 일 실시예에 따른 전압 검출기를 나타낸 블록도이다.
도 20은 일 실시예에 따른 리커버리 방법을 나타낸 타이밍도이다.
도 21은 일 실시예에 따른 리커버리 방법을 나타낸 순서도이다.
도 22는 일 실시예에 따른 리커버리 방법을 나타낸 순서도이다.
도 23은 일 실시예에 따른 비휘발성 메모리 장치를 SSD(solid-state drive) 시스템에 적용한 예를 나타내는 블록도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 도면을 참고하여 설명한 흐름도에서, 동작 순서는 변경될 수 있고, 여러 동작들이 병합되거나, 어느 동작이 분할될 수 있고, 특정 동작은 수행되지 않을 수 있다.
또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
도 1은 일 실시예에 따른 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템을 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110) 및 적어도 하나의 메모리 장치(120)를 포함할 수 있다. 메모리 장치(120)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(100)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 소거, 기입 또는 리드 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(120)는 입출력 라인을 통해 메모리 컨트롤러(110)로부터 커맨드(CMD), 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(110)와 프로그램 동작 또는 리드 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(120)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 파워(PWR)를 제공받을 수 있다.
비휘발성 메모리 장치(120)는 메모리 셀 어레이(121)를 포함할 수 있다. 메모리 셀 어레이(121)는 복수의 메모리 셀을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 기술하기로 한다. 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 복수의 메모리 셀은 다양한 종류의 비휘발성 메모리 셀들일 수 있다. 실시예에 있어서, 복수의 메모리 셀은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항성 메모리 셀들일 수 있다.
메모리 셀 어레이(121)는 비트라인을 공유하는 복수의 셀 스트링을 포함할 수 있다. 복수의 셀 스트링 각각은 복수의 접지 선택 라인에 연결된 복수의 접지 선택 트랜지스터, 복수의 워드 라인에 연결된 복수의 메모리 셀, 및 복수의 스트링 선택 라인에 연결된 복수의 스트링 선택 트랜지스터를 포함할 수 있다. 메모리 셀 어레이(121)는 2차원(2D) 메모리 어레이일 수 있다. 또는 메모리 셀 어레이(121)는 3 차원(3D) 메모리 어레이일 수 있다.
비휘발성 메모리 장치(120)는 복수의 스트링 선택 라인의 전압을 검출하고, 복수의 스트링 선택 라인에 인가하는 리커버리 전압의 강도를 제어할 수 있다. 어떤 실시예에서, 비휘발성 메모리 장치(120)는 복수의 스트링 선택 라인의 RC 딜레이 차이에 인한 복수의 스트링 선택 라인의 전압 변화들을 검출할 수 있다. 비휘발성 메모리 장치(120)는 전압 변화가 상대적으로 느린 스트링 선택 라인에 인가하는 리커버리 전압의 강도가 전압 변화가 상대적으로 빠른 스트링 선택 라인에 인가하는 리커버리 전압의 강도보다 더 세도록, 스트링 선택 라인에 인가하는 리커버리 전압의 구동 능력(drive strength)을 제어할 수 있다. 일 실시예에 따르면, 전압 변화가 상대적으로 느린 스트링 선택 라인에 연결된 셀 스트링에서의 HCI 현상을 방지할 수 있고, 전압 변화가 상대적으로 빠른 스트링 선택 라인에 연결된 셀 스트링에서의 리드 디스터브 열화를 방지할 수 있다.
비휘발성 메모리 장치(120)는 복수의 접지 선택 라인의 전압을 검출하고, 복수의 접지 선택 라인에 리커버리 전압을 인가하는 타이밍을 제어할 수 있다. 복수의 접지 선택 라인 사이의 용량성 결합(capacitive coupling)으로 인해, 복수의 접지 선택 라인의 전압이 부스팅될 수 있다. 비휘발성 메모리 장치(120)는 전압이 부스팅된 접지 선택 라인의 전압을 검출하고, 검출된 전압에 기초하여 복수의 접지 선택 라인에 리커버리 전압을 인가하는 타이밍을 제어할 수 있다. 어떤 실시예에서, 비휘발성 메모리 장치(120)는 검출된 전압에 기초하여 복수의 워드 라인 및 복수의 스트링 선택 라인에 리커버리 전압을 인가하는 타이밍을 제어할 수 있다. 일 실시예에 따르면, 부스팅된 전압에 의해 전압 변화가 상대적으로 느린 접지 선택 라인에 연결된 셀 스트링에서의 HCI 현상을 방지할 수 있고, 전압 변화가 상대적으로 빠른 접지 선택 라인에 연결된 셀 스트링에서의 리드 디스터브 열화를 방지할 수 있다.
도 2는 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
비휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 페이지 버퍼 회로(230), 데이터 입출력 회로(240), 제어 회로(250), 전압 생성기(260), 전압 검출기(270), 및 온도 센서(280)를 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 스트링 선택 라인(SSLs), 복수의 워드 라인들(WLs), 및 복수의 접지 선택 라인(GSLs)을 통해 어드레스 디코더(220)와 연결될 수 있다. 또한, 메모리 셀 어레이(210)는 복수의 비트 라인(BLs)을 통해 페이지 버퍼 회로(230)와 연결될 수 있다. 메모리 셀 어레이(210)는 복수의 워드 라인(WLs) 및 복수의 비트 라인(BLs)에 연결되는 복수의 비휘발성 메모리 셀을 포함할 수 있다.
실시예에 있어서, 메모리 셀 어레이(210)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 3D(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(210)는 서로 적층되어 형성되는 복수의 메모리 셀을 포함하는 수직 셀 스트링들을 포함할 수 있다.
제어 회로(250)는 메모리 컨트롤러(50)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(200)의 소거 루프, 프로그램 루프, 및 리드 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 리드 동작은 노멀 리드 동작과 데이터 리커버리 리드 동작을 포함할 수 있다.
예를 들어, 제어 회로(250)는 커맨드 신호(CMD)에 기초하여 전압 생성기(260)를 제어하기 위한 제어 신호들(CTLs), 페이지 버퍼 회로(230)를 제어하기 위한 페이지 버퍼 제어 신호(PCTL)를 생성하고, 전압 검출기(270)를 제어하기 위한 제어 신호(VCS)를 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(250)는 로우 어드레스(R_ADDR)를 어드레스 디코더(220)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(240)에 제공할 수 있다. 또한 제어 회로(250)는 커맨드 신호(CMD)에 기초하여 스위칭 제어 신호(SCS)를 어드레스 디코더(220)에 제공할 수 있다.
제어 회로(250)는 검출 신호들(LDs)에 기초하여 제어 신호들(CTLs) 및/또는 스위칭 제어 신호(SCS)를 생성할 수 있다. 어떤 실시예에서, 제어 회로(250)는 제1 검출 신호(LDa)에 기초하여, 스트링 선택 라인들(SSLs)에 인가하는 리커버리 전압(VRCY)의 구동 능력을 변경하는 제어 신호들(CTLs) 및/또는 스위칭 제어 신호(SCS)를 생성할 수 있다. 예를 들어, 제어 회로(250)는 리커버리 전압(VRCY)의 구동 능력을 제어하는 회로가 전압 생성기(260)에 포함되어 있는 경우, 제어 신호들(CTLs)을 생성하여 리커버리 전압(VRCY)의 구동 능력을 변경할 수 있다. 제어 회로(250)는 리커버리 전압(VRCY)의 구동 능력을 제어하는 회로가 어드레스 디코더(220)에 포함되어 있는 경우, 스위칭 제어 신호(SCS)를 통해 리커버리 전압(VRCY)의 구동 능력을 변경할 수 있다. 어떤 실시예에서, 제어 회로(250)는 제2 검출 신호(LDb)에 기초하여, 복수의 접지 선택 라인(GSLs)에 리커버리 전압(VRCY)을 인가하는 타이밍을 변경하는 스위칭 제어 신호(SCS)를 생성할 수 있다. 또한, 제어 회로(250)는 제2 검출 신호(LDb)에 기초하여, 스트링 선택 라인들(SSLs) 및 워드 라인들(WLs)에 리커버리 전압(VRCY)을 인가하는 타이밍을 변경하는 스위칭 제어 신호(SCS)를 생성할 수 있다.
제어 회로(250)는 온도 센서(280)로부터 제공되는 온도 정보(TD)를 참조하여 복수의 스트링 선택 라인(SSLs)의 전압의 변화 정도를 측정하기 위한 제1 기준 전압 및/또는 복수의 접지 선택 라인(GSLs)의 전압을 측정하기 위한 제2 기준 전압을 변경하도록 전압 검출기(270)를 제어하는 제어 신호(VCS)를 생성할 수 있다. 예를 들어, 제어 회로(250)는 온도 정보(TD)로부터 온도가 제1 기준치를 초과한 것으로 판단하면, 제1 기준 전압과 제2 기준 전압을 더 높은 전압으로 설정할 수 있다. 어떤 실시예에서, 제어 회로(250)는 동작 모드(ERS, PGM, VFY, RD, IDR, Reset) 별로 제1 기준 전압 및/또는 제2 기준 전압을 변경하도록 전압 검출기(270)를 제어하는 제어 신호(VCS)를 생성할 수 있다. 예를 들어, 제어 회로(250)는 소거 모드에서의 리커버리 동작을 위해 설정되는 제1 기준 전압의 레벨과 프로그램 모드에서의 리커버리 동작을 위해 설정되는 제1 기준 전압의 레벨을 서로 상이하게 설정할 수 있다.
어드레스 디코더(220)는 복수의 스트링 선택 라인(SSLs), 복수의 워드 라인들(WLs), 및 복수의 접지 선택 라인(GSLs)을 통해 메모리 셀 어레이(210)와 연결될 수 있다.
프로그램 동작 또는 리드 동작 시, 어드레스 디코더(220)는 제어 회로(250)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인(WLs) 중 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다. 어드레스 디코더(220)는 제어 회로(250)로부터 제공되는 스위칭 제어 신호(SCS)에 기초하여 복수의 스트링 선택 라인(SSL) 중 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다. 어드레스 디코더(220)는 소거 동작 시 스위칭 제어 신호(SCS)에 따라 접지 선택 라인들(GSLs)의 플로팅 시점을 조절할 수 있다
어떤 실시예에서, 어드레스 디코더(220)는 스트링 선택 라인들(SSLs)에 인가하는 리커버리 전압(VRCY)의 구동 능력을 제어할 수 있다. 어드레스 디코더(220)는 복수의 접지 선택 라인(GSLs)에 리커버리 전압(VRCY)을 인가하는 타이밍을 제어할 수 있다.
전압 생성기(260)는 제어 회로(250)로부터 제공되는 제어 신호들(CTLs)에 기초하여, 파워(PWR)를 사용하여 비휘발성 메모리 장치(200)의 동작에 필요한 워드 라인 전압들(VWLs), 스트링 선택 라인 전압(Va), 접지 선택 라인 전압들(Vb1, Vb2), 및 리커버리 전압(VRCY)을 생성할 수 있다. 전압 생성기(260)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(220)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다. 전압 생성기(260)로부터 생성되는 스트링 선택 라인 전압(Va)은 어드레스 디코더(220)를 통해 복수의 스트링 선택 라인(SSLs)에 인가될 수 있다. 전압 생성기(260)로부터 생성되는 접지 선택 라인 전압들(Vb1, Vb2)은 어드레스 디코더(220)를 통해 복수의 접지 선택 라인(GSLs)에 인가될 수 있다. 전압 생성기(260)로부터 생성되는 리커버리 전압(VRCY)은 어드레스 디코더(220)를 통해 복수의 스트링 선택 라인(SSLs), 복수의 워드 라인들(WLs), 및 복수의 접지 선택 라인(GSLs)에 인가될 수 있다.
어떤 실시예에서, 전압 생성기(260)는 스트링 선택 라인들(SSLs)에 인가하는 리커버리 전압(VRCY)의 구동 능력을 제어할 수 있다. 전압 생성기(260)는 복수의 접지 선택 라인(GSLs)에 리커버리 전압(VRCY)을 인가하는 타이밍을 제어할 수 있다.
페이지 버퍼 회로(230)는 복수의 비트 라인(BLs)을 통해 메모리 셀 어레이(210)와 연결될 수 있다. 페이지 버퍼 회로(230)는 복수의 페이지 버퍼를 포함할 수 있다. 페이지 버퍼 회로(230)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 리드 동작 시 선택된 페이지로부터 리드된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(240)는 복수의 데이터 라인(DLs)을 통하여 페이지 버퍼 회로(230)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(240)는 메모리 컨트롤러(도 1의 110)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(250)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(230)에 제공할 수 있다. 리드 동작 시, 데이터 입출력 회로(240)는 제어 회로(250)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(230)에 저장된 리드 데이터(DATA)를 메모리 컨트롤러(110)에 제공할 수 있다.
전압 검출기(270)는 복수의 스트링 선택 라인(SSLs)과 연결되고, 복수의 스트링 선택 라인(SSLs)의 전압의 변화 정도를 지시하는 제1 검출 신호(LDa)를 출력할 수 있다. 전압 검출기(270)는 복수의 접지 선택 라인(GSLs)과 연결되고, 복수의 접지 선택 라인(GSLs)의 전압을 지시하는 제2 검출 신호(LDb)를 출력할 수 있다.
온도 센서(280)는 센싱된 불휘발성 메모리 장치(200)의 온도 정보(TD)를 제어 회로(250)에 제공할 수 있다. 온도 센서(280)는 불휘발성 메모리 장치(200)의 내부의 온도를 측정하여 수치 정보로 변환된 구동 온도(TD)를 생성할 수 있다. 예를 들면, 온도 센서(280)는 온도에 따라 변하는 기전력을 사용하는 열기전력형(또는, 열전쌍) 센서, 온도에 따라 변화하는 저항의 크기를 감지하는 열도전형 센서 등이 사용될 수 있다. 하지만, 온도 센서(280)의 온도 측정 방식은 여기에 국한되지 않으며 다양하게 적용될 수 있음은 잘 이해될 것이다.
전압 검출기(270)는 제어 회로(250)로부터 제어 신호(VCS)를 수신할 수 있다. 전압 검출기(270)는 제어 신호(VCS)에 기초하여 제1 기준 전압 및/또는 제2 기준 전압을 변경할 수 있다.
도 3은 도 2의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 3을 참조하면, 메모리 셀 어레이(300)는 복수의 방향(D1, D2, D3)을 따라 배치된 복수의 메모리 블록(BLK1~BLKz, z는 3 이상의 자연수)을 포함한다. 어떤 실시예에서, 메모리 블록들은 도 2에 도시된 어드레스 디코더(220)에 의해 선택된다. 예를 들면, 어드레스 디코더(1100)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
이하, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 4는 도 3을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 4를 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 복수의 메모리 블록을 포함할 수 있다. 메모리 블록(BLKi)은 서로 교차하는 제2 및 제3 방향들(D2, D3)을 따라 2차원적으로 배열되며, 제1 방향(D1)을 따라 연장되는 셀 스트링들(CS1, CS2, CS3)을 포함할 수 있다. 셀 스트링들(CS1, CS2, CS3)은 비트 라인들(BL1, BL2, BL3) 각각에 병렬로 연결될 수 있다. 2차원적으로 배열되는 셀 스트링들(CS1, CS2, CS3)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CS1, CS2, CS3) 각각은 제1 방향(D1)으로 서로 직렬 연결된 복수의 메모리 셀(MC1, …, MCn), 공통 소스 라인(CSL)과 복수의 메모리 셀(MC1, …, MCn) 사이에 직렬 연결된 복수의 접지 선택 트랜지스터(GST1, GST2), 및 복수의 메모리 셀(MC1, …, MCn)과 비트 라인(BL1, BL2, BL3) 중 대응하는 비트 라인 사이에 연결된 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
메모리 셀(MC1, …, MCn)은 복수의 워드 라인(WL1, …, WLn)에 의해 각각 제어될 수 있다. 공통 소스 라인(CSL)으로부터 동일한 레벨에 위치하는 메모리 셀(MC1, …, MCn)의 게이트 전극들은 워드 라인들(WL1, …, WLn) 중의 하나에 공통으로 연결될 수 있다. 또한, 메모리 셀(MC1, …, MCn) 각각은 데이터 저장 요소(data storage element)를 포함한다.
접지 선택 라인(GSLa, GSLb) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 셀 스트링들(CS1, CS2, CS3) 각각은 직렬 연결된 제1 및 제2 접지 선택 트랜지스터들(GST1, GST2)을 포함할 수 있다. 제1 및 제2 접지 선택 트랜지스터들(GST1, GST2)은 하부 및 상부 접지 선택 라인들(GSLa, GSLb)에 의해 제어될 수 있다. 제1 접지 선택 트랜지스터(GST1)는 하부 접지 선택 라인(GSLa)에 연결되고, 제2 접지 선택 트랜지스터(GST2)는 상부 접지 선택 라인(GSLb)에 연결될 수 있다. 셀 스트링들(CS) 각각에서, 제1 접지 선택 트랜지스터(GST1)와 제2 접지 선택 트랜지스터(GST2)는 서로 다른 문턱 전압을 가질 수 있다.
도 5는 도 4를 참조하여 설명된 메모리 블록의 개략적인 평면도이고, 도 6은 도 5의 A 영역을 확대한 평면도이며, 도 7은 도 5의 I-I'선을 따라 절단한 단면도이고, 도 8은 도 7의 B 영역을 확대한 확대도이다.
도 5 내지 도 8을 참조하면, 메모리 셀 영역(CELL)은 기판(601), 기판(601) 상에 위치하는 제1 및 제2 수평 도전층들(602, 604), 교대로 적층되어 있는 제1 게이트 전극(630)들과 층간 절연층(620)들로 이루어진 적층 구조물(ST), 적층 구조물(ST)을 관통하며, 제3 방향(Z 방향)을 따라 연장되고, 제1 채널층(640)을 각각 포함하는 제1 채널 구조물(CH1)들, 적층 구조물(ST)을 관통하며, 제3 방향(Z 방향)을 따라 연장되는 분리 영역(MS)들, 제1 채널 구조물(CH1)들과 분리 영역(MS)들 상에 배치되는 절연 패턴(691I), 절연 패턴(691I) 상에 배치되는 제2 게이트 전극(650), 제2 게이트 전극(650)을 관통하며, 제3 방향(Z 방향)을 따라 연장되고, 제2 채널층(670)을 각각 포함하는 제2 채널 구조물(CH2)들, 및 제2 게이트 전극(650)을 관통하며, 제3 방향(Z 방향)을 따라 연장되는 상부 분리 영역(SS)들을 포함할 수 있다.
메모리 셀 영역(CELL)은 절연 패턴(691I)과 상기 적층 구조물(ST) 사이에 배치되며, 상기 적층 구조물(ST)을 덮는 셀 영역 절연층(690), 셀 영역 절연층(690) 상에 배치되는 상부 절연층들(692, 693, 694, 695), 및 제2 채널 구조물(CH2)들 각각과 연결되는 상부 배선 구조물(680)을 더 포함할 수 있다.
도 5에 도시된 것처럼, 반도체 장치(500)에서 각각의 제1 채널 구조물(CH1)을 중심으로 하나의 셀 스트링이 구성될 수 있으며, 복수의 셀 스트링들이 제2 방향(D2 방향)과 제3 방향(D3 방향)으로 열과 행을 이루며 배열될 수 있다.
기판(601)은 제2 방향(D2 방향)과 제3 방향(D3 방향)으로 연장되는 상부면을 가질 수 있다. 기판(601)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(601)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 다만, 이에 한정되는 것은 아니다.
제1 및 제2 수평 도전층들(602, 604)은 기판(601)의 상부면 상에 적층되어 배치될 수 있다. 제1 수평 도전층(602)은 반도체 장치(600)의 공통 소스 라인의 적어도 일부로 기능할 수 있으며, 예를 들어, 기판(601)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 수평 도전층(602)은 제1 채널층(640)의 둘레에서, 제1 채널층(640)과 직접 연결될 수 있다.
제1 및 제2 수평 도전층들(602, 604)은 반도체 물질을 포함할 수 있으며, 예를 들어, 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(602)은 기판(601)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(604)은 도핑된 층이거나 제1 수평 도전층(602)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(604)의 물질은 반도체 물질에 한정되지 않으며, 몇몇 실시예에서, 절연층으로 대체될 수 있다.
제1 게이트 전극(630)들은 기판(601) 상에 제1 방향(D1 방향)으로 이격되어 적층 구조물(ST)을 이룰 수 있다. 제1 게이트 전극(630)들은 제1 접지 선택 트랜지스터의 게이트를 이루는 제1 하부 게이트 전극(630Ga), 제2 접지 선택 트랜지스터의 게이트를 이루는 제2 하부 게이트 전극(630Gb) 및 복수의 메모리 셀을 이루는 메모리 게이트 전극(630M)들을 포함할 수 있다. 반도체 장치(600)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극(630M)들의 개수가 결정될 수 있다. 예를 들어, 하부 게이트 전극(630G)들은 메모리 게이트 전극(630M)들과 동일하거나 상이한 구조를 가질 수 있다.
어떤 실시예에서, 제1 게이트 전극(630)들은, 제1 하부 게이트 전극(630Ga)의 하부에 배치되고 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극을 더 포함할 수 있다. 또한, 일부 제1 게이트 전극(630)들, 예를 들어, 제2 하부 게이트 전극(630Gb)에 인접한 메모리 게이트 전극(630M)들은 더미 게이트 전극들일 수 있다.
제1 게이트 전극(630)들은 금속 물질, 예를 들어, 텅스텐(W)을 포함할 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 제1 게이트 전극(630)들은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
또한, 몇몇 실시예에서, 제1 게이트 전극(630)들은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예를 들어, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
층간 절연층(620)들은 제1 게이트 전극(630)들의 사이에 배치되며, 제1 게이트 전극(630)들과 제1 방향(D1 방향)에서 교대로 배치될 수 있다. 층간 절연층(620)들도 제1 게이트 전극(630)들과 마찬가지로 기판(601)의 상부면에서 제1 방향(D1 방향)으로 서로 이격되도록 배치될 수 있다. 층간 절연층(620)들은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 채널 구조물(CH1)들은 각각 하나의 셀 스트링을 이루며, 기판(601) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 제1 채널 구조물(CH1)들은, 제2 방향(D2 방향)과 제3 방향(D3 방향)이 교차하는 평면 상에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 예를 들어, 제1 채널 구조물(CH1)들은 인접한 분리 영역(MS)들 사이에서 제1 열에 배열되는 6개의 채널 구조물과 제2 열에 배열되는 6개의 채널 구조물에 의해 지그재그로 배치되는 형태일 수 있으나, 이에 한정되지 않으며, 제1 채널 구조물(CH1)들의 배치 형태는 다양하게 변경될 수 있다.
제1 채널 구조물(CH1)들 중 제3 방향(D3)으로 열을 이루며 배치되고 인접한 두 개의 제1 채널 구조물(CH1)들은 상부 분리 영역(SS)에 의해 분리된 스트링 선택 라인들(SSL2, SSL3)에 각각 위치할 수 있다. 서로 분리된 스트링 선택 라인들(SSL2, SSL3)에 위치한 두 개의 제1 채널 구조물(CH1)들 사이의 최단 거리는 제1 이격 거리(M1)일 수 있다. 제1 채널 구조물(CH1)들 중 제3 방향(D3)으로 열을 이루며 배치되고 인접한 두 개의 제1 채널 구조물(CH1)들은 동일한 스트링 선택 라인(SSL2)에 위치할 수 있다. 동일한 스트링 선택 라인(SSL2)에 위치한 두 개의 제1 채널 구조물(CH1)들 사이의 최단 거리는 제2 이격 거리(M2)일 수 있다. 제1 이격 거리(M1)는 제2 이격 거리(M2) 이상일 수 있다.
제1 채널 구조물(CH1)들 각각은 적층 구조물(ST)을 관통하는 제1 채널 홀(CH1h)들 내에 제공될 수 있다. 제1 채널 구조물(CH1)들 각각은 기둥 형상을 가지며, 종횡비에 따라 기판(601)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
제1 채널 구조물(CH1)들 각각은 제1 채널층(640) 외에, 제1 유전층(642), 제1 채널층(640) 사이의 제1 매립 절연층(644), 및 제1 매립 절연층(644) 상단의 제1 채널 패드(645)를 더 포함할 수 있다.
제1 채널층(640)은 내부의 제1 매립 절연층(644)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 이에 한정되지 않으며, 몇몇 실시예에서, 제1 매립 절연층(644)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다.
제1 채널층(640)은 하부에서 제1 수평 도전층(602)과 연결될 수 있다. 제1 채널층(640)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
제1 유전층(642)은 제1 게이트 전극(630)들과 제1 채널층(640)의 사이에 배치될 수 있다.
도 8을 참조하면, 제1 유전층(642)은 제1 채널층(640)으로부터 순차적으로 적층된 터널링층(642a), 전하 저장층(642b) 및 블록킹층(642c)을 포함할 수 있다.
터널링층(642a)은 전하를 전하 저장층(642b)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
전하 저장층(642b)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층(642c)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 반도체 장치(600)는 제1 게이트 전극(630)들과 층간 절연층(620)들의 사이 및 제1 게이트 전극(630)들과 제1 채널 구조물(CH1)들 사이에 배치되는 게이트 유전층(632)을 더 포함할 수 있다. 게이트 유전층(632)은 블록킹층(642c)과 함께 전하 저장층(642b) 내의 전하가 제1 게이트 전극(630)들로 이동하는 것을 방지하는 역할을 할 수 있다.
제1 채널 패드(645)는 제1 매립 절연층(644)의 상부면을 덮고 제1 채널층(640)과 전기적으로 연결되도록 배치될 수 있다. 제1 채널 패드(645)는 제1 채널층(640)의 상부에 배치될 수 있다. 제1 채널 패드(645)는 예를 들어, 다결정 실리콘을 포함할 수 있다.
분리 영역(MS)들은 셀 영역 절연층(690), 제1 게이트 전극(630)들과 층간 절연층(620)들로 이루어진 적층 구조물(ST), 및 제1 및 제2 수평 도전층들(602, 604)을 관통하고, 제1 방향(D1 방향)으로 연장되며 기판(601)과 연결될 수 있다.
도 5에 도시된 바와 같이, 분리 영역(MS)들은 제3 방향(D3 방향)을 따라 서로 이격되어 평행하게 배치될 수 있다. 분리 영역(MS)들은 제1 게이트 전극(630)들을 제3 방향(D3 방향)에서 서로 분리할 수 있다.
분리 영역(MS)들은 높은 종횡비로 인하여 기판(601)을 향할수록 폭이 감소되는 형상을 가질 수 있다. 분리 영역(MS)들 내에는 분리 절연층(605)이 배치될 수 있다. 분리 절연층(605)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 분리 영역(MS)들 내에는 도전성 물질층이 배치될 수도 있다.
셀 영역 절연층(690)은 제1 게이트 전극(630)들 및 층간 절연층(620)들로 이루어진 상기 적층 구조물(ST)을 덮을 수 있다. 셀 영역 절연층(690)은 분리 영역(MS)들 및/또는 제1 채널 구조물(CH1)들의 측면들의 적어도 일부, 예를 들어, 상기 적층 구조물(ST)로부터 상부로 연장되는 부분을 덮을 수 있다.
몇몇 실시예에서, 셀 영역 절연층(690)의 상부면은 제1 채널 구조물(CH1)들 각각의 상부면과 실질적으로 동일한 레벨에 위치할 수 있으며, 셀 영역 절연층(690)의 상부면은 분리 영역(MS)들 각각의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
셀 영역 절연층(690)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
절연 패턴(691I)은 제1 채널 구조물(CH1)들 및 분리 영역(MS)들 상에 배치될 수 있다. 절연 패턴(691I)은 상기 적층 구조물(ST) 및 셀 영역 절연층(690) 보다 높은 레벨에 위치할 수 있다. 절연 패턴(691I)은 컨포멀한 두께를 갖고 제2 방향(D2 방향) 및 제3 방향(D3 방향)으로 연장되도록 배치될 수 있다.
절연 패턴(691I)의 두께는 제1 게이트 전극(630)의 두께와 실질적으로 동일하거나 이보다 작을 수 있다.
반도체 장치(600)는 도전 패턴(691C)을 더 포함할 수 있다. 도전 패턴(691C)은 절연 패턴(691I)을 관통하여 제1 채널 구조물(CH1)들과 연결될 수 있다.
도전 패턴(691C)은 원형, 타원형, 다각형 등의 형상을 갖는 복수의 홀 내에 채워진 구조물일 수 있다. 수직 방향인 제1 방향(D1 방향)에서 도전 패턴(691C)은 제1 채널 구조물(CH1)들과 부분적으로 중첩될 수 있다.
도전 패턴(691C)은 제1 채널 구조물(CH1)들 상에서 절연 패턴(691I)과 접하는 제1 측면(691S1) 및 셀 영역 절연층(690) 상에서 절연 패턴(691I)과 접하는 제2 측면(691S2)을 포함할 수 있다.
제1 측면(691S1)의 제1 방향(D1 방향)에서의 길이(d1)는 제2 측면(691S2)의 제1 방향(D1 방향)에서의 길이(d2)보다 길 수 있으나, 이에 한정되는 것은 아니다.
제1 채널 구조물(CH1)들 각각의 일부 영역은 도전 패턴(691C)과 중첩하고, 나머지 영역은 절연 패턴(691I)과 중첩할 수 있다. 즉, 평면 상에서, 도전 패턴(691C)의 중심은 제1 채널 구조물(CH1)들 각각의 중심과 제3 방향(D3 방향)에서 이격될 수 있다.
도전 패턴(691C)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
제1 채널 구조물(CH1)들 각각은 캡핑 패드(647)를 더 포함할 수 있다. 캡핑 패드(647)는 절연 패턴(691I)과 제1 채널 패드(645) 사이에 배치될 수 있다. 캡핑 패드(647)의 상부면은 셀 영역 절연층(690)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있으며, 절연 패턴(691I)의 하면과 실질적으로 동일한 레벨에 위치할 수 있다.
캡핑 패드(647)는 절연 패턴(691I)보다 얇은 두께를 가질 수 있다. 캡핑 패드(647)는 절연 패턴(691I)과 상이한 물질을 포함할 수 있다. 캡핑 패드(647)는 절연 패턴(691I)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 캡핑 패드(647)는 실리콘 산화물 등의 산화물 계열의 물질을 포함할 수 있다. 다만, 이에 한정되지 않으며, 캡핑 패드(647)가 포함하는 물질은 다양하게 변경될 수 있다.
캡핑 패드(647)는 후술될 도전 패턴(691C)의 형성 공정 단계에서 발생하는 제1 채널 패드(645) 식각에 의한 불량을 방지하기 위한 구성일 수 있다. 도전 패턴(691C)은 제1 채널 구조물(CH1)들과 중첩하는 영역에서 캡핑 패드(647)를 관통하며, 제1 채널 패드(645)와 접촉할 수 있다.
다만, 몇몇 실시예에서, 캡핑 패드(647)는 생략될 수도 있다. 이 경우, 제1 채널 패드(645)의 상부면은 셀 영역 절연층(690)의 상부면과 실질적으로 동일한 레벨에 위치하고, 절연 패턴(691I)의 하면과 접할 수 있다.
도전 패턴(691C)은 셀 영역 절연층(690) 상의 제1 도전 패턴부(691C1) 및 제1 채널 패드(645) 상의 제2 도전 패턴부(691C2)를 포함할 수 있다.
제1 도전 패턴부(691C1)의 하부면은 셀 영역 절연층(690)과 접하고, 제2 도전 패턴부(691C2)의 하부면은 제1 채널 패드(645)와 접할 수 있다. 즉, 도전 패턴(691C)의 제1 측면(691S1)은 제2 도전 패턴부(691C2)와 연결되고, 제2 측면(691S2)은 제1 도전 패턴부(691C1)와 연결될 수 있다.
또한, 제1 측면(691S1)의 일부 영역은 도전 패턴(691C)의 제3 방향(D3 방향)의 일 측에 위치하는 절연 패턴(691I)의 측면과 접촉하고, 제1 측면(691S1)의 나머지 영역은 캡핑 패드(647)의 측면과 접촉할 수 있다.
제2 측면(691S2)의 전부는 도전 패턴(691C)의 제3 방향(D3 방향)의 타 측에 위치하는 절연 패턴(691I)의 측면과 접촉할 수 있다.
이에 따라, 제2 도전 패턴부(691C2)의 하부면은 제1 도전 패턴부(691C1)의 하부면보다 낮은 레벨에 위치할 수 있다. 즉, 도전 패턴(691C)은 제1 도전 패턴부(691C1)에서 상대적으로 얇은 두께를 가질 수 있고, 제2 도전 패턴부(691C2)에서 상대적으로 두꺼운 두께를 가질 수 있다.
절연 패턴(691I)의 상부면은 도전 패턴(691C)의 상부면과 동일한 레벨에 위치할 수 있으며, 절연 패턴(691I)의 하부면은 제1 도전 패턴부(691C1)의 하부면과 동일한 레벨에 위치하고, 제2 도전 패턴부(691C2)의 하부면보다 높은 레벨에 위치할 수 있다. 즉, 절연 패턴(691I)의 하부면은 제1 도전 패턴부(691C1)의 하부면과 접촉하는 셀 영역 절연층(690)의 상부면과 동일한 레벨에 위치할 수 있다.
제2 게이트 전극(650)은 절연 패턴(691I) 및 도전 패턴(691C) 상에 배치될 수 있다. 즉, 제2 게이트 전극(650)은 제1 채널 구조물(CH1)들 보다 높은 레벨에 위치할 수 있다.
제2 게이트 전극(650)과 절연 패턴(691I) 및 제2 게이트 전극(650)과 도전 패턴(691C) 사이에는 제1 상부 절연층(692)이 배치될 수 있다. 제2 게이트 전극(650)은 제1 상부 절연층(692)에 의해 절연 패턴(691I)과 이격될 수 있다.
제1 상부 절연층(692)은 절연 패턴(691I)의 두께보다 두꺼운 두께를 가질 수 있다. 제1 상부 절연층(692)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 게이트 전극(650)의 두께는 제1 게이트 전극(630)들 각각의 두께보다 두꺼울 수 있다.
또한, 몇몇 실시예에서, 제2 게이트 전극(650)은 제1 게이트 전극(630)들과 상이한 물질을 포함할 수 있다. 예를 들어, 제2 게이트 전극(650)은 다결정 실리콘 등의 반도체 물질층일 수 있다. 다만, 이와 달리 제2 게이트 전극(650)은 도핑된 반도체 물질, 금속(예를 들어, TiN, TaN), 및 전이금속(예를 들어, Ti, Ta) 중 적어도 하나를 포함할 수도 있다.
제2 내지 제4 상부 절연층들(692, 693, 694)은 제2 게이트 전극(650) 상에 순차적으로 적층될 수 있다. 제2 내지 제4 상부 절연층들(692, 693, 694)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 5에 도시된 바와 같이, 상부 분리 영역(SS)들은 제3 방향(D3 방향)을 따라 서로 이격되어 평행하게 배치될 수 있다. 상부 분리 영역(SS)들은 제2 게이트 전극(650)들을 제3 방향(D3 방향)에서 서로 분리할 수 있다. 상부 분리 영역(SS)들에 의해 분리된 제2 게이트 전극(650)들은 스트링 선택 트랜지스터(도 4의 SST)를 이루는 스트링 선택 라인들(SSL1, SSL2, SSL3)일 수 있다.
스트링 선택 라인들(SSL1, SSL2, SSL3)의 폭은 각각 제1 길이(L1), 제2 길이(L2), 및 제3 길이(L3)로 상이할 수 있다. 따라서, 스트링 선택 라인들(SSL1, SSL2, SSL3)의 저항 값(R)이 서로 상이할 수 있다. 이하에서는 제1 길이(L1)와 제3 길이(L3)가 실질적으로 동일하고, 스트링 선택 라인들(SSL1, SSL3)의 저항 값(R)이 실질적으로 동일한 것으로 가정한다. 스트링 선택 라인들(SSL1, SSL2, SSL3)의 용량 값(C)이 동일하다고 가정하면, 스트링 선택 라인들(SSL1, SSL3)의 RC 값에 비해, 스트링 선택 라인(SSL2)의 RC 값이 더 크다.
상부 분리 영역(SS)들은 제2 게이트 전극(650)을 관통하며, 제2 방향(D2 방향)으로 연장되며 배치될 수 있다.
상부 분리 영역(SS)들의 상부면은 제2 게이트 전극(650)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상부 분리 영역(SS)들은 제2 게이트 전극(650)을 관통하고, 제1 상부 절연층(692) 내로 연장할 수 있다. 상부 분리 영역(SS)들의 하면은 절연 패턴(691I) 보다 높은 레벨에 위치할 수 있다.
상부 분리 영역(SS)들은 분리 영역(MS)들 보다 높은 레벨에 위치할 수 있다. 평면 상에서, 상부 분리 영역(SS)들 중 적어도 일부는 제2 방향(D2 방향)을 따라 연장되는 분리 영역(MS)들과 중첩할 수 있다.
인접한 분리 영역(MS)들 간의 제3 방향(D3 방향)에서의 거리는 인접한 상부 분리 영역(SS)들 간의 제3 방향(D3 방향)에서의 거리보다 클 수 있다. 이에 따라, 평면 상에서, 상부 분리 영역(SS)들 중 적어도 일부는 인접한 분리 영역(MS)들 사이에 배치될 수 있다.
상부 분리 영역(SS)들 및 제2 게이트 전극(650)이 분리 영역(MS)들 및 제1 채널 구조물(CH1)들 보다 높은 레벨에 위치함에 따라, 제1 채널 구조물(CH1)들 사이의 더미 구조물들을 생략할 수 있고, 집적도가 향상된 반도체 장치(600)가 제공될 수 있다.
상부 분리 영역(SS)들 내에는 상부 분리 절연층(603)이 배치될 수 있다. 상부 분리 절연층(603)은 실리콘 산화물 등의 절연성 물질을 포함할 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 상부 분리 영역(SS)들은 후술될 제2 채널 구조물(CH2)들의 물질 중 적어도 일부를 포함할 수도 있다.
제2 채널 구조물(CH2)들 각각은 제2 게이트 전극(650) 및 제2 상부 절연층(693)을 관통하는 제2 채널 홀(CH2h) 내에 제공될 수 있다.
제2 채널 홀(CH2h)의 내측면은 제1 상부 절연층(692), 제2 게이트 전극(650), 및 제2 상부 절연층(693)에 의해 정의될 수 있다.
구체적으로, 제2 채널 홀(CH2h)의 바닥면은 제1 상부 절연층(692)에 의해 정의될 수 있다. 즉, 제2 채널 홀(CH2h)의 바닥면은 제2 게이트 전극(650)의 하부면에 비해 낮은 레벨에 위치할 수 있다. 제2 채널 구조물(CH2)들 각각은 제2 채널 홀(CH2h)의 바닥면 아래로 연장되어 도전 패턴(691C)의 상부면과 접촉할 수 있다. 제2 채널 구조물(CH2)들 각각의 상부면은 제3 상부 절연층(694)에 의해 덮일 수 있다.
제2 채널 구조물(CH2)들 각각은 도전 패턴(691C)을 통해 제1 채널 구조물(CH1)들 각각과 전기적으로 연결될 수 있다. 제2 채널 구조물(CH2)들은 스트링 선택 트랜지스터(도 4의 SST)의 스트링 선택 채널 구조물일 수 있다.
제2 채널 구조물(CH2)들 각각은 기둥 형상을 가질 수 있다. 제2 채널 구조물(CH2)들은 상술한 제1 채널 구조물(CH1)들과 달리, 제2 채널 구조물(CH2)들 각각의 폭은 일정할 수 있다. 즉, 제2 채널 구조물(CH2)들 각각은 상부면의 폭과 하부면의 폭은 동일할 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 제2 채널 구조물(CH2)들은 제1 채널 구조물(CH1)들과 마찬가지로, 종횡비에 따라 기판(601)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
제2 채널 구조물(CH2)들은 절연 패턴(691I) 및 도전 패턴(691C) 상에서 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 제2 채널 구조물(CH2)들은 제2 방향(D2 방향)과 제3 방향(D3 방향)이 교차하는 평면 상에서 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다.
제2 채널 구조물(CH2)들 각각은 제2 채널층(670) 외에 제2 유전층(672), 제2 채널층(670) 사이의 제2 매립 절연층(674), 반도체 스페이서층(671), 및 제2 매립 절연층(674) 상단의 제2 채널 패드(675)를 더 포함할 수 있다.
제2 채널층(670)은 내부의 제2 매립 절연층(674)을 둘러싸는 환형(annular)으로 형성될 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 제2 채널층(670)은 제2 매립 절연층(674) 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 제2 채널층(670)은 하부에서 도전 패턴(691C)과 연결될 수 있다. 제2 채널층(670)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
제2 유전층(672)은 제2 게이트 전극(650)과 제2 채널층(670)의 사이에 배치될 수 있다. 몇몇 실시예에서, 제2 유전층(672)은 제1 유전층(642)과 다른 구조 또는 다른 물질을 포함할 수 있다. 예를 들어, 제1 유전층(642)은 다중층 구조이고, 제2 유전층(672)은 단일층 구조일 수 있다. 제2 유전층(672)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 고유전율 유전 물질을 포함하는 단일층 구조일 수 있다.
반도체 스페이서층(671)은 제2 채널층(670)의 외측면의 일부를 덮는 층일 수 있다. 반도체 스페이서층(671)은 컨포멀한 두께를 갖고, 제2 유전층(672)과 제2 채널층(670) 사이에 개재될 수 있다. 반도체 스페이서층(671)의 하단은 절연 패턴(691I)보다 높은 레벨에 위치하고, 제2 유전층(672)은 반도체 스페이서층(671)의 하단을 덮으면서 제2 채널층(670)의 측면의 일부와 접촉할 수 있다.
반도체 스페이서층(671)의 하단은 제2 게이트 전극(650)의 하면보다 낮은 레벨에 위치할 수 있으나, 이에 한정되지 않으며, 몇몇 실시예에서, 제2 게이트 전극(650)의 하면과 실질적으로 동일한 레벨에 위치할 수도 있다.
반도체 스페이서층(671)은 도전 패턴(691C)을 형성하기 위한 이방성 식각 공정을 위한 스페이서 구조물일 수 있고, 제2 채널층(670)과 함께 채널층의 역할을 수행할 수도 있다. 반도체 스페이서층(671)은 실리콘 등의 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 스페이서층(671)과 제2 채널층(670)이 동일한 물질을 포함하는 경우, 두 구성 간의 계면이 구분되지 않을 수도 있다. 다만, 몇몇 실시예에서, 반도체 스페이서층(671)은 생략되거나 반도체 이외의 별도의 스페이서층으로 대체될 수도 있다.
또한, 제2 채널층(670)은 제2 채널 홀(CH2h)의 내부로부터 제3 방향(Z 방향(Z 방향)으로 연장되어 제1 상부 절연층(692)과 접촉할 수 있다.
제2 채널층(670)은 도전 패턴(691C)과 연결되어 일체를 이룰 수 있다. 제2 채널층(670)과 도전 패턴(691C)은 함께 형성될 수 있으며, 제2 채널층(670)과 도전 패턴(691C) 사이에 계면이 존재하지 않을 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 제2 채널층(670)과 도전 패턴(691C)은 별개의 공정에 의해 형성될 수 있으며, 제2 채널층(670)과 도전 패턴(691C)이 각각 별개의 공정으로 형성되는 경우, 제2 채널층(670)과 도전 패턴(691C) 사이에 계면이 형성될 수 있다.
제2 채널 패드(675)는 제2 매립 절연층(674)의 상부면을 덮고, 제2 채널층(670)의 상부면과 전기적으로 연결되도록 배치될 수 있다. 제2 채널 패드(675)는 제2 채널층(670)의 상부에 배치될 수 있다. 제2 채널 패드(675)는 예를 들어, 다결정 실리콘을 포함할 수 있다.
도 6을 참조하면, 제2 채널 구조물(CH2)들 각각의 폭은 제1 채널 구조물(CH1)들 각각의 폭 보다 클 수 있다. 즉, 제2 채널 구조물(CH2)들 각각의 평면상 면적은 제1 채널 구조물(CH1)들 각각의 평면상 면적 보다 클 수 있다.
또한, 제1 채널 구조물(CH1)들과 제2 채널 구조물(CH2)들은 제3 방향(D3 방향)에서 엇갈려 배치될 수 있다. 제2 채널 구조물(CH2)들의 적어도 일부는 제1 채널 구조물(CH1)들과 제1 방향(D1 방향)에서 중첩되지 않는 부분을 포함할 수 있다. 즉, 제1 채널 구조물(CH1)들의 적어도 일부는 제2 채널 구조물(CH2)들과 제1 방향(D1 방향)에서 중첩되는 제1 영역 및 나머지 제2 영역을 포함할 수 있다.
즉, 제1 채널 구조물(CH1)들과 제2 채널 구조물(CH2)들은 제3 방향(D3 방향)에서 엇갈려 배치됨에 따라 제1 채널 구조물(CH1)들 각각의 중심축과 제2 채널 구조물(CH2)들 각각은 중심축은 제1 방향(D1 방향)에서 엇갈려 배치될 수 있다.
상부 배선 구조물(680)은 도전성 물질을 포함하고, 제1 및 제2 채널 구조물들(CH1, CH2)과 전기적으로 연결될 수 있다. 상부 배선 구조물(680)은 스터드(681)들, 콘택 플러그(682)들, 및 상부 배선(683)을 포함할 수 있다. 스터드(681)들은 제3 상부 절연층(694)을 관통하여 제2 채널 구조물(CH2)들 각각의 상부면과 접촉할 수 있다.
도 6에서는, 스터드(681)들 각각의 평면상 면적이 제2 채널 구조물(CH2)들 각각의 평면상 면적 보다 작은 것으로 도시하였으나, 이는 스터드(681)들을 예시적으로 설명하기 위한 것으로써, 스터드(681)들 각각의 평면상 면적은 제2 채널 구조물(CH2)들 각각의 평면상 면적과 실질적으로 동일하거나 작을수 있다.
콘택 플러그(682)들은 제4 상부 절연층(695)을 관통하여 스터드(681)들과 연결될 수 있다. 상부 배선(683)은 콘택 플러그(682)들 및 제4 상부 절연층(695) 상에 배치될 수 있다. 상부 배선(683)의 일부는 콘택 플러그(682)들과 접촉하는 비트 라인들(도 4의 BL1, BL2, BL3)일 수 있다. 상기 비트 라인들은 도 5 및 도 6에 도시된 바와 같이, 상부 분리 영역(SS)들이 연장하는 제2 방향(D2 방향)과 교차하는 제3 방향(D3 방향)으로 연장될 수 있다. 상기 비트 라인들은 콘택 플러그(682)들을 통해 제2 채널 구조물(CH2)들과 전기적으로 연결될 수 있다.
도 9는 일 실시예에 따른 비휘발성 메모리 장치의 제어 회로를 나타낸 블록도이다.
도 9를 참조하면, 제어 회로(900)는 커맨드 디코더(910), 어드레스 버퍼(920), 및 제어 신호 생성기(930)를 포함할 수 있다.
커맨드 디코더(910)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(930)에 제공할 수 있다.
어드레스 버퍼(920)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(도 2의 220)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(도 2의 240)에 제공할 수 있다.
제어 신호 생성기(930)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하고 제어 신호들(CTLs)을 전압 생성기(도 2의 260)에 제공하고, 페이지 버퍼 제어 신호(PCTL)를 생성하고 페이지 버퍼 제어 신호(PCTL)를 페이지 버퍼 회로(도 2의 230)에 제공할 수 있다. 제어 신호 생성기(920)는 디코딩된 커맨드(D_CMD)에 기초하여 스위칭 제어 신호(SCS)를 생성하고 스위칭 제어 신호(SCS)를 어드레스 디코더(220)에 제공할 수 있다.
어떤 실시예에서, 제어 신호 생성기(930)는 검출 신호들(LDs)에 기초하여, 제어 신호들(CTLs)을 생성하고 제어 신호들(CTLs)을 전압 생성기(도 2의 260)에 제공하거나, 또는 검출 신호들(LDs)에 기초하여, 스위칭 제어 신호(SCS)를 생성하고 스위칭 제어 신호(SCS)를 어드레스 디코더(220)에 제공할 수 있다. 제어 신호 생성기(930)는 온도 정보(TD)에 기초하여 제어 신호(VCS)를 생성하고, 제어 신호(VCS)를 전압 검출기(도 2의 270)에 제공할 수 있다.
도 10은 일 실시예에 따른 비휘발성 메모리 장치의 전압 생성기를 나타낸 블록도이다.
도 10을 참조하면, 전압 생성기(1000)는 고전압 생성기(1010) 및 저전압 생성기(1020)를 포함할 수 있다. 어떤 실시예에서, 전압 생성기(1000)는 및 리커버리 전압 생성기(1030)를 더 포함할 수 있다.
고전압 생성기(1010)는 제1 제어 신호(CTL1)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 고전압(VPP), 프로그램 전압(VPGM), 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS), 리드 패스 전압(VRPASS) 및 소거 전압(VERS)을 생성할 수 있다.
고전압(VPP)은 어드레스 디코더(도 2의 220)에 인가될 수 있다. 프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 프로그램 패스 전압(VPPASS), 프로그램 검증 패스 전압(VVPASS), 리드 패스 전압(VRPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VERS)은 메모리 블록의 웰에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(1020)는 제2 제어 신호(CTL2)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 리드 전압(VRD), 소거 검증 전압(VEV), 스트링 선택 전압들(Va), 접지 선택 전압들(Vb1, Vb2), 및 기준 전압(VREF)을 생성할 수 있다.
프로그램 검증 전압(VPV), 리드 전압(VRD), 및 소거 검증 전압(VEV)은 동작에 따라 선택 워드라인에 인가될 수 있다. 스트링 선택 턴-온 전압(VSON) 및 스트링 선택 턴-오프 전압(VSOFF)은 선택 셀 스트링과 비선택 셀 스트링의 스트링 선택 트랜지스터에 각각 인가될 수 있다. 접지 선택 턴-온 전압(VGON1, VGON2), 접지 선택 리드 전압(VGRD1, VGRD2), 및 접지 선택 턴-오프 전압(VGOFF1, VGOFF2)은 셀 스트링들의 접지 선택 트랜지스터에 인가될 수 있다. 기준 전압(VREF)은 전압 검출기(도 2의 270)에 제공될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다. 상기에서 '턴-온' 전압, '리드' 전압, 및 '턴-오프' 전압은 전압의 레벨을 구별하기 위한 것으로 기재되었을 뿐, 그 명칭에 따라 실질적으로 트랜지스터를 턴-온하거나, 리드하거나, 또는 턴-오프하는 크기의 전압의 레벨을 지칭하지 않으며, 이는 이하의 설명에서도 마찬가지다.
리커버리 전압 생성기(1030)는 제3 제어 신호(CTL3)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 리커버리 전압(VRCY)을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다. 리커버리 전압(VRCY)은 리커버리 구간에서, 워드라인들, 스트링 선택 라인들, 및 접지 선택 라인들에 인가될 수 있다.
도 11은 일 실시예에 따른 비휘발성 메모리 장치의 어드레스 디코더를 나타낸 블록도이다.
도 11을 참조하면, 어드레스 디코더(1100)는 드라이버 회로(1110) 및 패스 스위치 회로(1120)를 포함할 수 있다.
드라이버 회로(1110)는 블록 어드레스에 응답하여 전압 생성기(도 10의 1000)로부터 제공된 전압들을 메모리 셀 어레이(도 2의 210)로 제공한다. 드라이버 회로(1110)는 블록 선택 드라이버(1111), 스트링 선택 드라이버(1112), 워드라인 드라이버(1113) 및 접지 선택 드라이버(1114)를 포함할 수 있다.
블록 선택 드라이버(1111)는 블록 어드레스에 응답하여 전압 생성기(1000)로부터 제공되는 고전압(VPP)을 패스 트랜지스터 회로(360)에 제공할 수 있다. 블록 선택 드라이버(1111)는 패스 트랜지스터 회로(1120)에 포함되는 복수의 패스 트랜지스터(GPTa, GPTb, PT1, …, PTn, SSPT1, SSPT2, SSPT3)의 게이트에 연결되는 블록 워드라인(BLKWL)에 고전압을 제공할 수 있다. 블록 선택 드라이버(1111)는 워드 라인 전압들(VWLs), 스트링 선택 라인 전압(Va), 접지 선택 라인 전압들(Vb1, Vb2), 및 리커버리 전압(VRCY)이 인가되는 시점을 제어할 수 있다.
스트링 선택 드라이버(1112)는 전압 생성기(1000)로부터 제공되는 스트링 선택 라인 전압(Va)을 스트링 선택 신호로 제공할 수 있다. 예를 들어, 스트링 선택 드라이버(1112)는 스트링 선택 라인들(SSL1, SSL2, SSL3) 중 선택 스트링 선택 라인에 스트링 선택 턴-온 전압(VSON)을 제공하고, 비선택 스트링 선택 라인에 스트링 선택 턴-오프 전압(VSOFF)을 제공할 수 있다. 어떤 실시예에서, 스트링 선택 드라이버(1112)는 전압 생성기(1000)로부터 제공되는 리커버리 전압(VRCY)을 스트링 선택 라인들(SSL1, SSL2, SSL3)에 제공할 수 있다. 스트링 선택 드라이버(1112)는 스트링 선택 라인들(SSL1, SSL2, SSL3)에 리커버리 전압(VRCY)을 상이한 구동 능력으로 인가할 수 있다. 예를 들어, 스트링 선택 드라이버(1112)는 스트링 선택 라인(SSL2)에 리커버리 전압(VRCY)을 인가하는 구동 능력이 스트링 선택 라인들(SSL1, SSL3)에 리커버리 전압(VRCY)을 인가하는 구동 능력보다 더 세게끔, 리커버리 전압(VRCY)을 인가할 수 있다.
구동라인 드라이버(1113)는 프로그램 동작 시에 전압 생성기(1000)로부터 제공되는 워드 라인 전압들(VWLs) 및 리커버리 전압(VRCY)을 구동 라인들(S1, …, Sn)과 패스 트랜지스터들(PT1, …, PTn)을 통하여 워드라인들(WL1, …, WLn)에 제공할 수 있다.
접지 선택 드라이버(1114)는 패스 트랜지스터들(GPTa, GPTb)를 통하여 접지 선택 라인 전압들(Vb1, Vb2) 및 리커버리 전압(VRCY)을 접지 선택 라인들(GSLa, GSLb)에 제공할 수 있다.
패스 트랜지스터들(GPTa, GPTb, PT1, …, PTn, SSPT1, SSPT2, SSPT3)은 블록 워드라인(BLKWL)을 통하여 인가되는 고전압 신호(VPP)에 응답하여, 접지 선택 라인들(GPTa, GPTb), 워드 라인들(WL1, …, WLn), 및 스트링 선택 라인들(SSL1, SSL2, SSL3)을 대응하는 구동 라인들(SS1, …, SS3, S1, …, Sn, GSa, GSb)에 전기적으로 연결하도록 구성된다. 패스 트랜지스터들(GPTa, GPTb, PT1, …, PTn, SSPT1, SSPT2, SSPT3)은 고전압에 견딜 수 있는 고전압 트랜지스터로 구성될 수 있다.
도 12는 일 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 블록도이다.
도 12는, 도 2의 비휘발성 메모리 장치의 구성 요소들 중 어드레스 디코더(220)가 리커버리 드라이버들(1240, 1242)을 포함하는 것으로 도시하였으나, 리커버리 드라이버들(1240, 1242)은 전압 생성기(260)에 포함될 수도 있다.
도 12를 참조하면, 어드레스 디코더(1200)는 전압 전달 회로(1210), 선택 스위치 회로(1220), 패스 스위치 회로(1230), 및 리커버리 드라이버들(1240, 1242)을 포함할 수 있다. 전압 전달 회로(1210), 선택 스위치 회로(1220), 및 리커버리 드라이버들(1240, 1242)이 도 11의 스트링 선택 드라이버(1112)를 구성할 수 있다.
패스 스위치 회로(1230)는 패스 트랜지스터들(SSPT1, SSPT2, SSPT3)을 포함할 수 있다. 패스 트랜지스터들(SSPT1, SSPT2, SSPT3)은 스트링 선택 라인들(SSL1, SSL2, SSL3)과 구동 라인들(SS1, SS2, SS3)을 각각 연결할 수 있다. 패스 트랜지스터들(SSPT1, SSPT2, SSPT3)의 게이트들은 블록 워드라인(BLKWL)에 공통으로 연결되고, 블록 워드라인(BLKWL)을 통하여 인가되는 고전압에 응답하여 스트링 선택 라인들(SSL1, SSL2, SSL3) 각각을 구동 라인들(SS1, SS2, SS3) 각각에 연결시킬 수 있다.
선택 스위치 회로(1220)는 전압 전달 회로(1210)와 패스 트랜지스터들(SSPT1, SSPT2, SSPT3) 각각에 연결되는 선택 트랜지스터들(SPT1, SPT2, SPT3)을 포함할 수 있다. 선택 트랜지스터들(SPT1, SPT2, SPT3) 각각은 게이트에 인가되는 구동 라인 선택 신호들(SIS1, SIS2, SIS3)에 응답하여 선택적으로 턴-온되어 전압 전달 회로(1210)에서 전달되는 전압들을 구동 라인들(SS1, SS2, SS3) 중 적어도 일부에 제공할 수 있다. 선택 트랜지스터들(SPT1, SPT2, SPT3)은 노드들(N1, N2, N3)과 구동 라인들(SS1, SS2, SS3) 사이에 연결될 수 있다.
구동 라인 선택 신호들(SIS1, SIS2, SIS3)은 도 9의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
전압 전달 회로(1210)는 연결 라인(CL1)과 각각의 노드(N1, N2, N3) 사이에 연결되는 복수의 트랜지스터(SPT11, SPT21, SPT31), 연결 라인(CL2)과 각각의 노드(N1, N2, N3) 사이에 연결되는 복수의 트랜지스터(SPT12, SPT22, SPT32), 연결 라인(CL3)과 각각의 노드(N1, N2, N3) 사이에 연결되는 복수의 트랜지스터(SPT13, SPT21, SPT33), 및 연결 라인(CL4)과 각각의 노드(N1, N2, N3) 사이에 연결되는 복수의 트랜지스터(SPT14, SPT24, SPT34)를 포함할 수 있다.
복수의 트랜지스터(SPT11, SPT21, SPT31) 각각은 복수의 선택 신호(SCT1, SCT5, SCT9)를 수신하는 게이트를 포함할 수 있다. 복수의 트랜지스터(SPT12, SPT22, SPT32) 각각은 복수의 선택 신호(SCT2, SCT6, SCT10)를 수신하는 게이트를 포함할 수 있다. 복수의 트랜지스터(SPT13, SPT23, SPT33) 각각은 복수의 선택 신호(SCT3, SCT7, SCT11)를 수신하는 게이트를 포함할 수 있다. 복수의 트랜지스터(SPT14, SPT24, SPT34) 각각은 복수의 선택 신호(SCT4, SCT8, SCT12)를 수신하는 게이트를 포함할 수 있다.
복수의 선택 신호(SCT1, …, SCT12)는 도 9의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
연결 라인(CL1)에는 스트링 선택 턴-온 전압(VSON)이 인가되고, 연결 라인(CL2)에는 스트링 선택 턴-오프 전압(VSOFF)이 인가될 수 있다. 연결 라인(CL3)에는 리커버리 드라이버(1240)를 통해 리커버리 전압(VRCY)이 인가되고, 연결 라인(CL4)에는 리커버리 드라이버(1242)를 통해 리커버리 전압(VRCY)이 인가될 수 있다.
복수의 트랜지스터(SPT11, SPT21, SPT31)는 복수의 선택 신호(SCT1, SCT6, SCT9)에 응답하여 턴-온되고, 연결 라인(CL1)에 전달되는 스트링 선택 턴-온 전압(VSON)을 선택 트랜지스터들(SPT1, SPT2, SPT3)을 통하여 구동 라인들(SS1, SS2, SS3)에 제공하고, 복수의 트랜지스터(SPT12, SPT22, SPT32)는 복수의 선택 신호(SCT2, SCT6, SCT10)에 응답하여 턴-온되고 연결 라인(CL2)에 전달되는 스트링 선택 턴-오프 전압(VSOFF)을 선택 트랜지스터들(SPT1, SPT2, SPT3)을 통하여 구동 라인들(SS1, SS2, SS3)에 제공할 수 있다. 복수의 트랜지스터(SPT13, SPT23, SPT33)는 복수의 선택 신호(SCT3, SCT7, SCT11)에 응답하여 턴-온되고, 연결 라인(CL3)에 전달되는 리커버리 전압(VRCY)을 선택 트랜지스터들(SPT1, SPT2, SPT3)을 통하여 구동 라인들(SS1, SS2, SS3)에 제공할 수 있다. 복수의 트랜지스터(SPT14, SPT24, SPT34)는 복수의 선택 신호(SCT4, SCT8, SCT12)에 응답하여 턴-온되고, 연결 라인(CL4)에 전달되는 리커버리 전압(VRCY)을 선택 트랜지스터들(SPT1, SPT2, SPT3)을 통하여 구동 라인들(SS1, SS2, SS3)에 제공할 수 있다.
리커버리 드라이버(1240)는 상이한 구동 능력으로 리커버리 전압(VRY)을 연결 라인(CL3)에 인가할 수 있다. 리커버리 드라이버(1242)는 상이한 구동 능력으로 리커버리 전압(VRY)을 연결 라인(CL4)에 인가할 수 있다.
리커버리 드라이버들(1240, 1242) 각각은 복수의 트랜지스터(RT11, …, RT14 또는 RT21, …, RT24)를 포함할 수 있다. 복수의 트랜지스터(RT11, …, RT14)는 리커버리 전압 생성기(도 10의 1030)와 연결 라인(CL3) 사이에 연결되고, 각각 구동 신호(RS11, …, RS14)를 인가받는 게이트를 포함할 수 있다. 복수의 트랜지스터(RT21, …, RT24)는 리커버리 전압 생성기(1030)와 연결 라인(CL4) 사이에 연결되고, 각각 구동 신호(RS21, …, RS24)를 인가받는 게이트를 포함할 수 있다.
복수의 트랜지스터(RT11, …, RT14)는 구동 신호들(RS11, …, RS14)에 응답하여 턴-온될 수 있다. 복수의 트랜지스터(RT11, …, RT14)가 턴-온되는 개수가 많을수록, 리커버리 전압(VRCY)을 연결 라인(CL3)에 전달하는 구동 능력이 클 수 있다. 복수의 트랜지스터(RT21, …, RT24)는 구동 신호들(RS21, …, RS24)에 응답하여 턴-온될 수 있다. 복수의 트랜지스터(RT21, …, RT24)가 턴-온되는 개수가 많을수록, 리커버리 전압(VRCY)을 연결 라인(CL4)에 전달하는 구동 능력이 클 수 있다.
어떤 실시예에서, 리커버리 구간에서 복수의 트랜지스터(RT11, …, RT14)이 턴-온되는 개수와 복수의 트랜지스터(RT21, …, RT24)가 턴-온되는 개수가 상이할 수 있다. 즉, 리커버리 구간에서, 연결 라인(CL3)에 전기적으로 연결된 스트링 선택 라인들(SSL1, SSL3)에 인가되는 리커버리 전압(VRCY)의 강도와 연결 라인(CL4)에 전기적으로 연결된 스트링 선택 라인(SSL2)에 인가되는 리커버리 전압(VRCY)의 강도가 상이할 수 있다.
구동 신호들(RS11, …, RS14, RS21, …, RS24)은 도 9의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
도 13은 일 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 블록도이다.
도 13을 참조하면, 어드레스 디코더(1200)는 전압 전달 회로(1310), 선택 스위치 회로(1320), 및 패스 스위치 회로(1330)를 포함할 수 있다. 전압 전달 회로(1310) 및 선택 스위치 회로(1320)가 도 11의 접지 선택 드라이버(1114)를 구성할 수 있다.
패스 스위치 회로(1330)는 패스 트랜지스터들(GSPT1, GSPT2)을 포함할 수 있다. 패스 트랜지스터들(GSPT1, GSPT2)은 접지 선택 라인들(GSLa, GSLb)과 구동 라인들(GS1, GS2)을 각각 연결할 수 있다. 패스 트랜지스터들(GSPT1, GSPT2)의 게이트들은 블록 워드라인(BLKWL)에 공통으로 연결되고, 블록 워드라인(BLKWL)을 통하여 인가되는 고전압에 응답하여 접지 선택 라인들(GSLa, GSLb) 각각을 구동 라인들(GS1, GS2) 각각에 연결시킬 수 있다.
선택 스위치 회로(1320)는 전압 전달 회로(1310)와 패스 트랜지스터들(GSPT1, GSPT2) 각각에 연결되는 선택 트랜지스터들(GPT1, GPT2)을 포함할 수 있다. 선택 트랜지스터들(GPT1, GPT2) 각각은 게이트에 인가되는 구동 라인 선택 신호들(SIG1, SIG2)에 응답하여 선택적으로 턴-온되어 전압 전달 회로(1310)에서 전달되는 전압들을 구동 라인들(GS1, GS2) 중 적어도 일부에 제공할 수 있다. 선택 트랜지스터들(GPT1, GPT2)은 노드들(Na, Nb)과 구동 라인들(GS1, GS2) 사이에 연결될 수 있다.
구동 라인 선택 신호들(SIG1, SIG2)은 도 9의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
전압 전달 회로(1310)는 연결 라인(CLa1)과 노드(Na) 사이에 연결되는 트랜지스터(GPT11), 연결 라인(CLa2)과 노드(Na) 사이에 연결되는 트랜지스터(GPT12), 연결 라인(CLa3)과 노드(Na) 사이에 연결되는 트랜지스터(GPT13), 연결 라인(CLy)과 노드(Na) 사이에 연결되는 트랜지스터(GPT14), 연결 라인(CLb1)과 노드(Nb) 사이에 연결되는 트랜지스터(GPT21), 연결 라인(CLb2)과 노드(Nb) 사이에 연결되는 트랜지스터(GPT22), 연결 라인(CLb3)과 노드(Nb) 사이에 연결되는 트랜지스터(GPT23), 및 연결 라인(CLy)과 노드(Nb) 사이에 연결되는 트랜지스터(GPT24)를 포함할 수 있다.
트랜지스터(GPT11)는 선택 신호(GCT1)를 수신하는 게이트를 포함할 수 있다. 트랜지스터(GPT12)는 선택 신호(GCT2)를 수신하는 게이트를 포함할 수 있다. 트랜지스터(GPT13)는 선택 신호(GCT3)를 수신하는 게이트를 포함할 수 있다. 트랜지스터(GPT14)는 선택 신호(GCT4)를 수신하는 게이트를 포함할 수 있다. 트랜지스터(GPT21)는 선택 신호(GCT5)를 수신하는 게이트를 포함할 수 있다. 트랜지스터(GPT22)는 선택 신호(GCT6)를 수신하는 게이트를 포함할 수 있다. 트랜지스터(GPT23)는 선택 신호(GCT7)를 수신하는 게이트를 포함할 수 있다. 트랜지스터(GPT24)는 선택 신호(GCT8)를 수신하는 게이트를 포함할 수 있다.
복수의 선택 신호(GCT1, …, GCT8)는 도 9의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
연결 라인(CLa1)에는 접지 선택 턴-온 전압(VGON1)이 인가되고, 연결 라인(CLa2)에는 접지 선택 리드 전압(VGRD1)이 인가되고, 연결 라인(CLa3)에는 접지 선택 턴-오프 전압(VGOFF1)이 인가될 수 있다. 연결 라인(CLb1)에는 접지 선택 턴-온 전압(VGON2)이 인가되고, 연결 라인(CLb2)에는 접지 선택 리드 전압(VGRD2)이 인가되고, 연결 라인(CLb3)에는 접지 선택 턴-오프 전압(VGOFF2)이 인가될 수 있다. 연결 라인(CLy)에는 리커버리 전압(VRCY)이 인가될 수 있다. 이하에서, 접지 선택 턴-온 전압(VGON1)과 접지 선택 턴-온 전압(VGON2)은 실질적으로 동일하고, 접지 선택 리드 전압(VGRD1)과 접지 선택 리드 전압(VGRD2)은 실질적으로 동일하고, 접지 선택 턴-오프 전압(VGOFF1)과 접지 선택 턴-오프 전압(VGOFF2)은 실질적으로 동일하고, 접지 선택 턴-온 전압(VGON1)이 접지 선택 리드 전압(VGRD1)보다 더 크고, 접지 선택 리드 전압(VGRD1)이 접지 선택 턴-오프 전압(VGOFF1)보다 더 큰 것으로 가정한다.
트랜지스터(GPT11)는 선택 신호(GCT1)에 응답하여 턴-온되고, 연결 라인(CLa1)에 전달되는 접지 선택 턴-온 전압(VGON1)을 선택 트랜지스터(GPT1)를 통하여 구동 라인(GS1)에 제공하고, 트랜지스터(GPT12)는 선택 신호(GCT2)에 응답하여 턴-온되고 연결 라인(CLa2)에 전달되는 접지 선택 리드 전압(VGRD1)을 선택 트랜지스터(GPT1)를 통하여 구동 라인(GS1)에 제공하고, 트랜지스터(GPT13)는 선택 신호(GCT3)에 응답하여 턴-온되고, 연결 라인(CLa3)에 전달되는 접지 선택 턴-오프 전압(VGOFF1)을 선택 트랜지스터(GPT1)를 통하여 구동 라인(GS1)에 제공할 수 있다. 트랜지스터(GPT21)는 선택 신호(GCT5)에 응답하여 턴-온되고, 연결 라인(CLb1)에 전달되는 접지 선택 턴-온 전압(VGON2)을 선택 트랜지스터(GPT2)를 통하여 구동 라인(GS2)에 제공하고, 트랜지스터(GPT22)는 선택 신호(GCT6)에 응답하여 턴-온되고 연결 라인(CLb2)에 전달되는 접지 선택 리드 전압(VGRD2)을 선택 트랜지스터(GPT2)를 통하여 구동 라인(GS2)에 제공하고, 트랜지스터(GPT24)는 선택 신호(GCT8)에 응답하여 턴-온되고, 연결 라인(CLb3)에 전달되는 접지 선택 턴-오프 전압(VGOFF2)을 선택 트랜지스터(GPT2)를 통하여 구동 라인(GS2)에 제공할 수 있다. 복수의 트랜지스터(GPT14, GPT24)는 복수의 선택 신호(GCT4, GCT8)에 응답하여 턴-온되고, 연결 라인(CLy)에 전달되는 리커버리 전압(VRCY)을 선택 트랜지스터들(GPT1, GPT2)을 통하여 구동 라인들(GS1, GS2)에 제공할 수 있다.
구동 신호들(GCT1, …, GCT8)은 도 9의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
도 14는 리드 후 리커버리 구간에서의 스트링 선택 라인, 워드 라인, 및 접지 선택 라인의 전압들을 나타낸다.
도 14에서는 스트링 선택 라인(SSL_S)이 도 12의 스트링 선택 라인(SSL2)이고, 비선택 스트링 선택 라인(SSL_U)이 도 12의 스트링 선택 라인들(SSL1, SSL2)인 것으로 설명한다.
도 14를 참조하면, 리드 기간(RD) 동안 스트링 선택 라인(SSL_S)에는 스트링 선택 턴-온 전압(VSON)이 인가되고, 비선택 스트링 선택 라인(SSL_U)에는 스트링 선택 턴-오프 전압(VSOFF)이 인가될 수 있다. 즉, 리드 기간(RD) 동안 선택 스트링 선택 라인(SSL_S)에 의해 구동되는 선택 스트링 선택 트랜지스터는 턴-온되고 비선택 스트링 선택 라인(SSL_U)에 의해 구동되는 비선택 스트링 선택 트랜지스터는 턴-오프된다.
리드 기간(RD) 동안 선택 워드 라인(WLi)에는 리드 전압(VRD)이 인가된다. 리드 전압(VRD)은 선택 메모리 셀의 문턱 전압 레벨을 판별하기 위한 전압 레벨을 갖는다.
리드 기간(RD) 동안 접지 선택 라인(GSLa)에는 접지 선택 턴-온 전압(VGON1) 이 인가되고 접지 선택 라인(GSLb)에는 접지 선택 턴-오프 전압(VGOFF2)이 인가된다. 접지 선택 라인(GSLa)에 의해 구동되는 선택 접지 선택 트랜지스터의 셀 스트링(CS1, CS2, CS3) 별 문턱 전압과 접지 선택 라인(GSLb)에 의해 구동되는 선택 접지 선택 트랜지스터의 셀 스트링(CS1, CS2, CS3) 별 문턱 전압의 차이에 기초하여, 리드 기간(RD) 동안 접지 선택 라인(GSLa)과 접지 선택 라인(GSLb)에 접지 선택 턴-온 전압(VGON1) 및 접지 선택 턴-오프 전압(VGOFF2)을 적절히 인가함으로써, 셀 스트링을 선택할 수 있다.
포스트 펄스 기간(PP) 동안 비선택 스트링 선택 라인(SSL_U)에는 스트링 선택 턴-온 전압(VSON)이 인가될 수 있다. 어떤 실시예에서, 포스트 펄스 기간(PP)이 개시되는 타이밍에서, 비선택 스트링 선택 라인(SSL_U)은 연결 라인(CL1)에 연결될 수 있다. 접지 선택 턴-오프 전압(VSOFF)이 인가된 비선택 스트링 선택 라인(SSL_U)이 연결 라인(CL1)에 연결됨에 따라, 연결 라인(CL1)에 함께 연결된 스트링 선택 라인(SSL_U)의 전압이 낮아질 수 있다.
포스트 펄스 기간(PP) 동안 접지 선택 라인(GSLb)에는 접지 선택 턴-온 전압(VGON2) 이 인가될 수 있다.
리커버리 기간(RCY) 동안 스트링 선택 라인(SSL_S), 비선택 스트링 선택 라인(SSL_U), 선택 워드 라인(WLi), 접지 선택 라인(GSLa), 및 접지 선택 라인(GSLb)에 리커버리 전압(VRCY)이 인가될 수 있다. 스트링 선택 라인들(SSL1, SSL2, SSL3)의 RC 편차에 의해, 스트링 선택 라인(SSL_U)은 t1에서 스트링 선택 라인의 문턱 전압(SSL Vth)에 도달하고, 스트링 선택 라인(SSL_S)은 t2에서 스트링 선택 라인의 문턱 전압(SSL Vth)에 도달할 수 있다. 선택 워드 라인(WLi), 접지 선택 라인(GSLa), 및 접지 선택 라인(GSLb)은 모두 t1에서 각 라인들의 문턱 전압(P7 Vth, GSL Vth)에 도달한 것으로 가정한다. t1 내지 t2 시점 사이의 셀 스트링의 전압 포텐셜에 대해 도 15를 함께 참조한다.
도 15는 도 14의 전압들에 따른 셀 스트링의 전압 포텐셜 그래프이다.
프로그램 동작은 하위 워드라인부터 순차적으로 진행될 수 있다. 즉, 워드 라인(WL1)부터 워드 라인(WL12)까지 순차적으로 프로그램 동작이 수행되기 때문에, 워드 라인(WL12)이 프로그램 동작을 위한 선택 워드 라인인 경우 워드 라인들(WL1, …, WL11)에 대한 프로그램 동작은 완료되어 있을 수 있다.
도 15를 참조하면, t1 시점 이후, 워드 라인들(WL1, …, WL12)의 전압이 리커버리 전압(VRCY)에 의해 메모리 셀들(MC1, …, MC12)의 문턱 전압보다 더 낮아질 수 있다. 메모리 셀들(MC1, …, MC12)에 대응하는 채널의 전압은 리커버리 전압(VRCY)에 의해 접지 전압(GND, 예를 들어 0V)이 될 수 있다. 또한, 접지 선택 라인들(GSLa, GSLb)의 전압도 리커버리 전압(VRCY)으로 디스차지될 수 있다.
비휘발성 메모리 장치는 리커버리 동작을 수행할 경우 워드 라인들(WL1, …, WL12)의 전압을 리드 전압(또는 검증 전압)에서 리커버리 전압(VRCY)으로 디스차지시킬 수 있다. 이에 따라 워드 라인들(WL1, …, WL12)의 전하들은 음(negative)으로 다운 커플링(down coupling)을 받게 될 수 있고, 이를 네거티브 부스팅(negative boosting) 혹은 언더 커플링(under coupling)이라 부른다. 결국, 네거티브 부스팅에 의하여 워드 라인들(WL1, …, WL11) 구간의 전압은 음전압이 될 수 있다. 스트링 선택 트랜지스터(SST)가 턴-온 상태이므로, 워드 라인(WL12)에 연결된 메모리 셀(MC12)에는 전원 전압(VDD)이 인가될 수 있다. 이에 따라, 메모리 셀(MC12)에 대응하는 채널의 전압은 전원 전압과 문턱 전압의 차이(VDD-Vth)가 될 수 있다.
따라서, 메모리 셀들(MC1, …, MC11)에 대응하는 채널과 메모리 셀(MC12)에 대응하는 채널 사이에 전압 레벨 차이가 발생될 수 있다. 즉, 밴드투밴드 터널링(BTBT: band to band tunneling) 혹은 HCI에 의하여 하부 워드 라인(MC1, …, MC11)에 소거 상태의 메모리 셀이 프로그램될 수 있다. 즉, 프로그램 및 리드 디스터번스가 유발될 수 있다. 리드 전압이 높아지고, 프로그램 및 리드 회수가 반복될수록 이러한 프로그램 및 리드 디스터번스가 발생될 수 있다.
도 16은 리커버리 동작에서의 스트링 선택 라인, 워드 라인, 채널, 및 접지 선택 라인의 전압들을 나타낸다.
도 16에서는 스트링 선택 라인(SSL_S)이 도 12의 스트링 선택 라인들(SSL1, SSL2)이고, 비선택 스트링 선택 라인(SSL_U)이 도 12의 스트링 선택 라인(SSL2)인 것으로 설명한다.
도 16을 참조하면, 리커버리 기간(RCY) 동안 스트링 선택 라인(SSL_S), 비선택 스트링 선택 라인(SSL_U), 선택 워드 라인(WLi), 접지 선택 라인(GSLa), 및 접지 선택 라인(GSLb)에 리커버리 전압(VRCY)이 인가될 수 있다. 스트링 선택 라인들(SSL1, SSL2, SSL3)의 RC 편차에 의해, 스트링 선택 라인(SSL_U)은 t3에서 스트링 선택 라인의 문턱 전압(SSL Vth)에 도달하고, 스트링 선택 라인(SSL_S)은 t4에서 스트링 선택 라인의 문턱 전압(SSL Vth)에 도달할 수 있다. 선택 워드 라인(WLi), 접지 선택 라인(GSLa), 및 접지 선택 라인(GSLb)은 모두 t4에서 각 라인들의 문턱 전압(P7 Vth, GSL Vth)에 도달한 것으로 가정한다.
도 15를 함께 참조하면, 셀 스트링들(CS1, CS3)에서는, t3에서 스트링 선택 트랜지스터들(SST1, SST3)이 턴-오프되어, 셀 스트링들(CS1, CS3)에 연결된 메모리 셀들(MC1, …, MC12), 접지 선택 트랜지스터들(GST1, GST2)가 플로팅 상태에 있고, 메모리 셀들(MC1, …, MC12)에 연결된 워드 라인들(WL1, …, WL12)의 전압이 리커버리 전압(VRCY)에 의해 디스차지되므로, 메모리 셀들(MC1, …, MC12)의 채널이 리커버리 전압(VRCY)에 의해 오프되는 t4 이전의 t3부터 메모리 셀들(MC1, …, MC12)의 채널 전압이 하강하기 시작한다. 이에 비해, 셀 스트링(CS2)에서는, t4에서 스트링 선택 트랜지스터(SST2)가 턴-오프되고, 메모리 셀들(MC1, …, MC12)의 채널 전압이 하강하기 시작한다. 따라서, 리커버리 기간(RCY)이 종료하는 때 셀 스트링들(CS1, CS3)의 채널(CH)의 전압은 제2 네거티브 전압(VNB2)이고, 셀 스트링(CS2)의 채널(CH)의 전압은 제2 네거티브 전압(VNB2)보다 더 높은 제1 네거티브 전압(VNB1)일 수 있다. 이후, 휴지 구간(IDLE)에서, 스트링 선택 트랜지스터들(SST1, SST2, SST3)의 누설 전류 성분으로 인해 각 셀 스트링들(CS1, CS2, CS3)의 채널(CH)의 전압이 상승하면, 셀 스트링들(CS1, CS3)의 워드 라인(WLi)의 전압은 제2 네거티브 전압(VNB2)에 대응하는 제2 크기(C2)만큼 상승하고, 셀 스트링(CS2)의 워드 라인(WLi)의 전압은 제1 네거티브 전압(VNB1)에 대응하는 제1 크기(C1)만큼 상승할 수 있다. 따라서, 셀 스트링들(CS1, CS3)의 워드 라인(WLi)의 전압이 문턱 전압(P7 Vth) 이상으로 상승하고, 워드 라인(WLi)에 연결된 메모리 셀이 프로그램될 수 있다. 즉, 프로그램 및 리드 디스터번스가 유발될 수 있다.
도 17은 일 실시예에 따른 전압 검출기를 나타낸 블록도이다.
도 17을 참조하면, 전압 검출기(1700)는 복수의 비교기(1710a, 1710b, 1710c), 복수의 카운터(1720a, 1720b, 1720c), 및 전압 분배기(1730)를 포함할 수 있다.
복수의 비교기(1710a, 1710b, 1710c)는 복수의 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 비교기(1710a, 1710b, 1710c)는 복수의 스트링 선택 라인(SSL1, SSL2, SSL3)의 전압들(VSSL1, VSSL2, VSSL3)과 제1 기준 전압(VREF1)을 비교하고, 전압들(VSSL1, VSSL2, VSSL3)과 제1 기준 전압(VREF1)의 비교 결과 신호들(CR1, CR2, CR3)을 출력할 수 있다.
복수의 카운터(1720a, 1720b, 1720c)는 복수의 비교기(1710a, 1710b, 1710c)의 출력단에 연결될 수 있다. 복수의 카운터(1720a, 1720b, 1720c)는 비교 결과 신호들(CR1, CR2, CR3)에 기초하여 이네이블되고, 이네이블된 기간동안 클록 신호(CLK)의 클록 수를 카운팅하여 검출 신호들(LDa1, LDa2, LDa3)을 출력할 수 있다.
전압 분배기(1730)는 기준 전압(VREF)과 제어 신호(VCS)를 수신하고, 제어 신호(VCS)에 기초하여 기준 전압(VREF)을 변환한 제1 기준 전압(VREF1)을 출력할 수 있다.
도 18은 일 실시예에 따른 전압 검출기의 신호와 스트링 선택 라인, 워드 라인의 전압 변화를 나타낸 도면이다.
도 18을 참조하면, 스트링 선택 라인(SSL1)이 선택 스트링 선택 라인(SSL_S)일 때, 포스트 펄스 기간(PP) 동안 선택 스트링 선택 라인(SSL_S)의 전압 변화에 비해, 스트링 선택 라인(SSL2)이 선택 스트링 선택 라인(SSL_S)일 때, 포스트 펄스 기간(PP) 동안 선택 스트링 선택 라인(SSL_S)의 전압 변화가 더 클 수 있다. 즉, RC 값이 큰 스트링 선택 라인(SSL2)의 전압 변화가 더 크다.
스트링 선택 라인(SSL1)이 선택 스트링 선택 라인(SSL_S)일 때, 전압 검출기(도 17의 1700)는 클록 신호(CLK)의 개수를 카운팅하고, 검출 신호(LDa1)를 출력할 수 있다. 제어 회로(도 2의 250)는 검출 신호(LDa1)에 기초하여 스위칭 제어 신호(SCS)를 생성할 수 있다. 어떤 실시예에서, 제어 회로(250)는 검출 신호(LDa1)에 대응하는 구동 능력으로써 리커버리 전압(VRCY)이 스트링 선택 라인(SSL1)에 인가될 수 있도록 리커버리 드라이버(도 12의 1240)를 제어하는 구동 신호(RS11, …, RS14)를 생성할 수 있다. 제어 회로(250)는 검출 신호(LDa1)가 이네이블 레벨을 갖는 기간에 기초하여, 구동 능력을 결정할 수 있다. 예를 들어, 제어 회로(250)는 검출 신호(LDa1)가 이네이블 레벨을 갖는 기간이 제1 시간 길이일 때의 구동 능력을 검출 신호(LDa1)가 이네이블 레벨을 갖는 기간이 제1 시간 길이보다 더 짧은 제2 시간 길이일 때의 구동 능력보다 더 세게 결정할 수 있다. 어떤 실시예에서, 제어 회로(250)는 검출 신호(LDa1)가 이네이블 레벨을 갖는 기간이 소정 시간 길이 미만이면, 선택 스트링 선택 라인(SSL_S)과 비선택 스트링 선택 라인(SSL_U)에 리커버리 전압을 인가하는 구동 능력을 실질적으로 동일하게 결정할 수 있다. 제어 회로(250)는 검출 신호(LDa1)가 이네이블 레벨을 갖는 기간이 소정 시간 길이 이상이면, 비선택 스트링 선택 라인(SSL_U)에 리커버리 전압을 인가하는 구동 능력보다 더 큰 구동 능력으로 선택 스트링 선택 라인(SSL_S)에 리커버리 전압을 인가하도록 구동 능력을 결정할 수 있다. 제어 회로(250)는 복수의 시간 길이 범위 중 검출 신호(LDa1)가 이네이블 레벨을 갖는 기간이 포함되는 범위에 대응하는 구동 능력을 결정할 수 있다.
스트링 선택 라인(SSL2)이 선택 스트링 선택 라인(SSL_S)일 때, 전압 검출기(1700)는 클록 신호(CLK)의 개수를 카운팅하고, 검출 신호(LDa2)를 출력할 수 있다. 제어 회로(250)는 검출 신호(LDa2)에 기초하여 스위칭 제어 신호(SCS)를 생성할 수 있다. 어떤 실시예에서, 제어 회로(250)는 검출 신호(LDa2)에 대응하는 구동 능력으로써 리커버리 전압(VRCY)이 스트링 선택 라인(SSL2)에 인가될 수 있도록 리커버리 드라이버(1242)를 제어하는 구동 신호(RS21, …, RS24)를 생성할 수 있다.
스트링 선택 라인(SSL2)의 RC 값이 스트링 선택 라인들(SSL1, SSL3)의 RC 값보다 더 크므로, 더 큰 구동 능력으로써 리커버리 전압(VRCY)을 인가할 수 있다. 따라서, 리커버리 드라이버들(1240, 1242) 내의 트랜지스터들(RT11, …, RT14, RT21, …, RT24)의 크기(채널폭(W)/채널길이(L))가 동일하다고 가정하면, 스트링 선택 라인(SSL1)이 선택 스트링 선택 라인(SSL_S)인 경우에 턴-온되는 리커버리 드라이버(1240)의 트랜지스터 개수에 비해 스트링 선택 라인(SSL2)이 선택 스트링 선택 라인(SSL_S)인 경우에 턴-온되는 리커버리 드라이버(1242)의 트랜지스터 개수가 더 많을 수 있다.
따라서, RC 값이 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3) 각각에 리커버리 전압(VRCY)을 인가하는 구동 능력의 강도를 상이하게 설정함으로써, 모든 스트링 선택 트랜지스터(SST1, SST2, SST3)가 실질적으로 동일한 타이밍에 오프될 수 있다. 이로써, 스트링 선택 라인들(SSL1, SSL2, SSL3)의 RC 편차에 따른 HCI 현상과 리드 디스터브 열화를 방지할 수 있다.
도 19는 일 실시예에 따른 전압 검출기를 나타낸 블록도이다.
도 19를 참조하면, 전압 검출기(1900)는 복수의 비교기(1910a, 1910b), 복수의 래치(1920a, 1920b), 및 전압 분배기(1920)를 포함할 수 있다.
복수의 비교기(1910a, 1910b)는 복수의 접지 선택 라인(GSL1, GSL2)에 연결될 수 있다. 복수의 비교기(1910a, 1910b)는 복수의 접지 선택 라인(GSL1, GSL2)의 전압들(VGSLa, VGSLb)과 제2 기준 전압(VREF2)을 비교하고, 전압들(VGSLa, VGSLb)과 제2 기준 전압(VREF2)의 비교 결과 신호들(CRa, CRb)을 출력할 수 있다.
복수의 래치(1920a, 1920b)는 복수의 비교기(1910a, 1910b)의 출력단에 연결될 수 있다. 복수의 래치(1920a, 1920b)는 비교 결과 신호들(CRa, CRb)에 의해 레벨이 천이하는 검출 신호들(LDb1, LDb2)을 출력할 수 있다.
전압 분배기(1920)는 기준 전압(VREF)과 제어 신호(VCS)를 수신하고, 제어 신호(VCS)에 기초하여 기준 전압(VREF)을 변환한 제2 기준 전압(VREF2)을 출력할 수 있다.
도 20은 일 실시예에 따른 전압 검출기의 신호와 스트링 선택 라인, 워드 라인, 및 접지 선택 라인의 전압 변화를 나타낸 도면이다.
도 20을 참조하면, 포스트 펄스 기간(PP) 동안, 접지 선택 라인(GSLa)에 접지 선택 턴-온 전압(VGON1)이 인가되고 접지 선택 라인(GSLb)에 접지 선택 턴-온 전압(VGON2)이 인가될 수 있다. 접지 선택 라인(GSLb)의 전압이 상승함에 따라, 접지 선택 라인(GSLb)과 용량성 결합을 이루는 접지 선택 라인(GSLa)의 전압이 함께 부스팅될 수 있다. t5에서 리커버리 기간(RCY1)이 개시되고, 접지 선택 라인들(GSLa, GSLb)에 리커버리 전압(VRCY)이 인가될 수 있다. 접지 선택 라인(GSLa)의 전압이 접지 선택 라인(GSLb)의 전압보다 더 높은 전압에서 디스차지되기 시작할 수 있다. 그러므로, 셀 스트링들(CS1, CS2, CS3) 별로 접지 선택 트랜지스터(GST1, GST2, GST3)가 턴-오프되는 타이밍이 상이해질 수 있다. 이로 인해, 셀 스트링에서의 HCI 현상과 리드 디스터브 열화가 발생될 수 있다.
전압 검출기(1900)는 접지 선택 라인(GSLa)의 전압을 검출하고, 검출 신호(LDb1)를 출력할 수 있다. 전압 검출기(1900)는 접지 선택 라인(GSLa)의 전압과 제2 기준 전압(VREF2)을 비교하고, 접지 선택 라인(GSLa)의 전압이 제2 기준 전압(VREF2)과 실질적으로 동일한 때 레벨이 천이하는 검출 신호(LDb1)를 출력할 수 있다. 어떤 실시예에서, 제2 기준 전압(VREF2)은 접지 선택 턴-온 전압(VGON1/VGON2) 및 접지 선택 턴-오프 전압(VGOFF1/VGOFF2)보다 더 큰 전압일 수 있다.
제어 회로(도 2의 250)는 검출 신호(LDb1)의 하강 에지에 기초하여 스위칭 제어 신호(SCS)를 제공할 수 있다. 제어 회로(250)는 검출 신호(LDb1)의 하강 에지에 대응하는 타이밍에 리커버리 전압(VRCY)이 복수의 스트링 선택 라인(SSLs), 복수의 워드 라인들(WLs), 및 복수의 접지 선택 라인(GSLs)에 인가될 수 있도록 어드레스 디코더(220)를 제어하는 스위칭 제어 신호(SCS)를 출력할 수 있다.
어떤 실시예에서, 제어 회로(250)는 검출 신호(LDb1)의 하강 에지에 대응하는 타이밍에 리커버리 전압(VRCY)이 접지 선택 라인들(GSLa, GSLb)에 인가될 수 있도록 선택 스위치 회로(도 13의 1320)를 제어하는 구동 라인 선택 신호(SIG1, SIG2)를 생성할 수 있다.
어떤 실시예에서, 제어 회로(250)는 검출 신호(LDb1)의 하강 에지에 대응하는 타이밍에 리커버리 전압(VRCY)이 스트링 선택 라인들(SSL1, SSL2, SSL3)에 인가될 수 있도록, 선택 스위치 회로(도 12의 1220)를 제어하는 구동 라인 선택 신호들(SIS1, SIS2, SIS3)을 생성할 수 있다.
어떤 실시예에서, 제어 회로(250)는 검출 신호(LDb1)의 하강 에지에 대응하는 타이밍에 리커버리 전압(VRCY)이 워드 라인들(WL1, …, WLn)에 인가될 수 있도록, 워드라인 드라이버(도 11의 1113)를 제어하는 스위칭 제어 신호(SCS)를 출력할 수 있다.
따라서, 모든 접지 선택 트랜지스터(GST1, GST2)가 실질적으로 동일한 타이밍에 오프될 수 있다. 이로써, 용량성 결합으로 결합된 접지 선택 라인들(GSLa, GSLb) 사이에 전압 부스팅이 발생하더라도, HCI 현상과 리드 디스터브 열화를 방지할 수 있다.
도 21은 일 실시예에 따른 리커버리 방법을 나타낸 순서도이다.
비휘발성 메모리 장치(도 1의 120)는 선택 스트링 선택 라인의 전압 강하 기간을 검출(S2110)한다. 비휘발성 메모리 장치(120)는 리커버리 전압이 인가되기 전의 포스트 펄스 기간에서, 선택 스트링 선택 라인의 전압을 검출할 수 있다. 비휘발성 메모리 장치(120)는 선택 스트링 선택 라인의 전압과 제1 기준 전압을 비교하고, 선택 스트링 선택 라인의 전압이 제1 기준 전압 이하인 기간의 시간 길이를 측정할 수 있다.
비휘발성 메모리 장치(120)는 전압 강하 기간에 기초하여 선택 스트링 선택 라인에 리커버리 전압을 인가하는 구동 능력을 제어(S2120)한다. 비휘발성 메모리 장치(120)는 전압 강하 기간의 길이에 따라 선택 스트링 선택 라인에 리커버리 전압을 인가하는 구동 능력의 크기를 상이하게 설정할 수 있다. 예를 들어, 비휘발성 메모리 장치(120)는 전압 강하 기간이 제1 시간 길이인 선택 스트링 선택 라인에 리커버리 전압을 인가하는 구동 능력의 크기를 전압 강하 기간이 제1 시간 길이보다 더 짧은 제2 시간 길이인 선택 스트링 선택 라인에 리커버리 전압을 인가하는 구동 능력의 크기보다 더 크게 설정할 수 있다.
일 실시예에 따르면, 전압 변화가 상대적으로 느린 스트링 선택 라인에 연결된 셀 스트링에 더 큰 구동 능력으로 리커버리 전압을 인가하므로, 전압 변화가 상대적으로 느린 스트링 선택 라인에 연결된 셀 스트링에서의 HCI 현상을 방지할 수 있고, 전압 변화가 상대적으로 빠른 스트링 선택 라인에 연결된 셀 스트링에서의 리드 디스터브 열화를 방지할 수 있다.
도 22는 일 실시예에 따른 리커버리 방법을 나타낸 순서도이다.
비휘발성 메모리 장치(도 1의 120)는 비선택 접지 선택 라인의 전압을 검출(S2210)한다. 비휘발성 메모리 장치(120)는 리커버리 전압이 인가되기 전의 포스트 펄스 기간에서, 비선택 스트링 선택 라인의 전압을 검출할 수 있다. 비휘발성 메모리 장치(120)는 비선택 스트링 선택 라인의 전압과 제2 기준 전압을 비교하고, 선택 스트링 선택 라인의 전압이 제2 기준 전압이 실질적으로 동일해지는 타이밍을 검출할 수 있다.
비휘발성 메모리 장치(120)는 검출된 전압에 기초하여 접지 선택 라인에 리커버리 전압을 인가하는 타이밍을 제어(S2220)한다. 비휘발성 메모리 장치(120)는 비선택 접지 선택 라인의 전압이 제2 기준 전압과 실질적으로 동일해지는 타이밍에서, 모든 접지 선택 라인에 리커버리 전압을 인가할 수 있다. 어떤 실시예에서, 비휘발성 메모리 장치(120)는 비선택 접지 선택 라인의 전압이 제2 기준 전압과 실질적으로 동일해지는 타이밍에서, 모든 스트링 선택 라인에 리커버리 전압을 인가할 수 있다. 어떤 실시예에서, 비휘발성 메모리 장치(120)는 비선택 접지 선택 라인의 전압이 제2 기준 전압과 실질적으로 동일해지는 타이밍에서, 모든 워드 라인에 리커버리 전압을 인가할 수 있다.
일 실시예에 따르면, 접압이 부스팅된 접지 선택 라인의 전압이 하강하여 소정 전압에 도달하는 때, 리커버리 전압을 인가하므로, 접지 선택 트랜지스터뿐 아니라, 스트링 선택 트랜지스터와 메모리 셀에서 발생될 수 있는 HCI 현상과 리드 디스터브 열화를 방지할 수 있다.
도 23은 일 실시예에 따른 비휘발성 메모리 장치를 SSD(solid-state drive) 시스템에 적용한 예를 나타내는 블록도이다.
도 23을 참조하면, SSD 시스템(2300)은 호스트(2310) 및 SSD(2320)를 포함할 수 있다.
SSD(2320)는 도 1 내지 도 22를 참조하여 설명된 실시예들을 이용하여 구현될 수 있다. SSD(2320)는 신호 커넥터(SGL: signal connector)를 통해 호스트(2310)와 신호를 주고 받을 수 있고, 전원 커넥터(PWR: power connector)를 통해 전원을 입력받을 수 있다.
SSD(2320)는 신호 커넥터(SGL)를 통해 펌웨어 이미지 다운로드 커맨드 및 다운로드 대상이 되는 펌웨어 이미지를 수신할 수 있다.
SSD(2320)는 컨트롤러(2321), 보조 전원 장치(2322) 및 복수의 메모리 시스템(2323, 2324, 2325)을 포함할 수 있다. 복수의 메모리 시스템(2323, 2324, 2325) 각각은 스토리지 장치로서 하나 이상의 플래시 메모리 장치를 포함할 수 있다. 또한, 각각의 플래시 메모리 장치는 하나 이상의 다이(DIE)들을 포함할 수 있으며, 각각의 다이(DIE)에는 하나 이상의 블록들이 배치될 수 있다.
플래시 메모리 장치는 하나 이상의 블록들에 포함된 셀 스트링에 연결된 스트링 선택 라인의 전압 강하 기간을 검출하고, 전압 강하 기간에 대응하는 구동 능력으로 리커버리 전압을 스트링 선택 라인에 인가할 수 있다. 또한, 플레시 메모리 장치는 하나 이상의 블록들에 포함된 셀 스트링에 연결된 접지 선택 라인의 전압을 검출하고, 검출된 전압이 소정 전압에 도달하는 타이밍에 리커버리 전압을 접지 선택 라인에 인가할 수 있다.
컨트롤러(2321)는 복수의 메모리 시스템(2323, 2324, 2325)과 다수의 채널들(Ch1, …, Chn)을 통해 통신할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다
Claims (20)
- 복수의 스트링 선택 트랜지스터와 복수의 메모리 셀을 포함하는 복수의 셀 스트링, 상기 복수의 셀 스트링 중 제1 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제1 스트링 선택 라인, 및 상기 복수의 셀 스트링 중 제2 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제2 스트링 선택 라인을 포함하는 메모리 블록, 그리고
상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 서로 상이한 구동 능력으로 리커버리 전압을 인가하도록 리커버리 동작을 제어하는 제어 회로
를 포함하는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인의 RC 값은 서로 상이한,
비휘발성 메모리 장치. - 제1항에 있어서,
상기 제1 스트링 선택 라인의 RC 값이 상기 제2 스트링 선택 라인의 RC 값보다 더 크면, 상기 제1 스트링 선택 라인에 상기 리커버리 전압을 인가하는 구동 능력이 상기 제2 스트링 선택 라인에 상기 리커버리 전압을 인가하는 구동 능력보다 더 세게끔 상기 리커버리 전압을 인가하도록 상기 리커버리 동작을 제어하는,
비휘발성 메모리 장치. - 제1항에 있어서,
상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인 중 적어도 하나의 전압을 검출하는 전압 검출기를 더 포함하고,
상기 제어 회로는 상기 전압 검출기가 검출한 전압에 기초하여 상기 구동 능력을 결정하는,
비휘발성 메모리 장치. - 제4항에 있어서,
스트링 선택 턴-온 전압, 스트링 선택 턴-오프 전압, 및 상기 리커버리 전압을 생성하는 전압 생성기
를 더 포함하고,
상기 전압 검출기는 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인 중 상기 스트링 선택 턴-온 전압이 제공되는 선택 스트링 선택 라인의 전압을 검출하는,
비휘발성 메모리 장치. - 제5항에 있어서,
상기 전압 검출기는 상기 스트링 선택 턴-오프 전압이 제공되는 비선택 스트링 선택 라인에 상기 스트링 선택 턴-온 전압을 제공하는 포스트 펄스 기간에서 상기 전압 검출기가 검출한 상기 선택 스트링 선택 라인의 전압이 기준 전압 이하인 기간의 시간 길이를 카운팅한 검출 신호를 출력하고,
상기 제어 회로는 상기 검출 신호에 기초하여 상기 구동 능력을 결정하는,
비휘발성 메모리 장치. - 제6항에 있어서,
상기 제어 회로는 상기 검출 신호에 기초하여, 상기 시간 길이가 비교적 긴 때의 구동 능력이 상기 기간 길이가 비교적 짧은 때의 구동 능력보다 더 세게끔 상기 구동 능력을 결정하는,
비휘발성 메모리 장치. - 제6항에 있어서,
온도 정보를 제공하는 온도 센서를 더 포함하고,
상기 제어 회로는 상기 온도 정보에 기초하여 상기 기준 전압을 설정하는,
비휘발성 메모리 장치. - 제1항에 있어서,
상기 복수의 셀 스트링은 복수의 접지 선택 트랜지스터를 더 포함하고,
상기 메모리 블록은 상기 복수의 접지 선택 트랜지스터 중 제1 접지 선택 트랜지스터들에 연결되는 제1 접지 선택 라인 및 상기 복수의 접지 선택 트랜지스터 중 제2 접지 선택 트랜지스터들에 연결되는 제2 접지 선택 라인을 포함하고,
상기 제어 회로는 상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인 중 적어도 하나의 전압에 기초하여 상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인에 상기 리커버리 전압을 인가하는 타이밍을 결정하는,
비휘발성 메모리 장치. - 제9항에 있어서,
상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인 중 적어도 하나의 전압을 검출하는 전압 검출기
를 더 포함하고,
상기 제어 회로는 상기 전압 검출기가 검출한 전압에 기초하여, 상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인 중 전압이 부스팅된 접지 선택 라인의 전압이 기준 전압과 실질적으로 동일한 때를 상기 타이밍으로 결정하는,
비휘발성 메모리 장치. - 제10항에 있어서,
상기 제어 회로는 상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인 중 적어도 하나의 전압에 기초하여 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 상기 리커버리 전압을 인가하는 타이밍을 결정하는,
비휘발성 메모리 장치. - 제10항에 있어서,
상기 메모리 블록은 상기 복수의 메모리 셀에 연결된 복수의 워드라인을 더 포함하고,
상기 제어 회로는 상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인 중 적어도 하나의 전압에 기초하여 상기 복수의 워드 라인에 상기 리커버리 전압을 인가하는 타이밍을 결정하는,
비휘발성 메모리 장치. - 복수의 스트링 선택 트랜지스터와 복수의 메모리 셀을 포함하는 복수의 셀 스트링을 포함하는 비휘발성 메모리 장치의 리커버리 방법으로서,
상기 복수의 셀 스트링 중 제1 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제1 스트링 선택 라인에 스트링 선택 턴-온 전압을 인가하고 상기 복수의 셀 스트링 중 제2 셀 스트링의 스트링 선택 트랜지스터에 연결되는 제2 스트링 선택 라인에 스트링 선택 턴-오프 전압을 인가하는 단계,
상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 상기 스트링 선택 턴-온 전압을 인가하는 단계,
상기 제1 스트링 선택 라인의 전압이 제1 기준 전압 이하인 기간을 카운팅하는 단계, 그리고
상기 기간의 시간 길이에 기초하여 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 서로 상이한 구동 능력으로 리커버리 전압을 인가하는 단계
를 포함하는 비휘발성 메모리 장치의 리커버리 방법. - 제13항에 있어서,
상기 리커버리 전압을 인가하는 단계는,
상기 기간의 시간 길이가 소정 시간 길이 이상이면, 상기 제1 스트링 선택 라인에 상기 리커버리 전압을 인가하는 제1 구동 능력을 상기 제2 스트링 선택 라인에 상기 리커버리 전압을 인가하는 제2 구동 능력보다 더 크게 결정하는 단계, 그리고
상기 제1 스트링 선택 라인에 상기 제1 구동 능력으로 상기 리커버리 전압을 인가하고, 상기 제2 스트링 선택 라인에 상기 제2 구동 능력으로 상기 리커버리 전압을 인가하는 단계를 포함하는,
비휘발성 메모리 장치의 리커버리 방법. - 제13항에 있어서,
온도 센서로부터 온도 정보를 수신하는 단계를 더 포함하고,
상기 제1 기준 전압은 상기 온도 정보에 기초하여 결정되는,
비휘발성 메모리 장치의 리커버리 방법. - 제13항에 있어서,
상기 복수의 셀 스트링은 복수의 접지 선택 트랜지스터를 더 포함하고,
상기 복수의 접지 선택 트랜지스터 중 제1 접지 선택 트랜지스터들에 연결되는 제1 접지 선택 라인에 접지 선택 턴-온 전압을 인가하고, 상기 복수의 접지 선택 트랜지스터 중 제2 접지 선택 트랜지스터들에 연결되는 제2 접지 선택 라인에 접지 선택 턴-오프 전압을 인가하는 단계,
상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인에 상기 접지 선택 턴-온 전압을 인가하는 단계, 그리고
상기 제1 접지 선택 라인의 전압이 제2 기준 전압과 실질적으로 동일한 때 상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인에 상기 리커버리 전압을 인가하는 단계
를 더 포함하는 비휘발성 메모리 장치의 리커버리 방법. - 제16항에 있어서,
상기 제1 접지 선택 라인 및 상기 제2 접지 선택 라인에 상기 리커버리 전압을 인가하는 단계와 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 서로 상이한 구동 능력으로 리커버리 전압을 인가하는 단계는 상기 제1 접지 선택 라인의 전압이 제2 기준 전압과 실질적으로 동일한 때 수행되는,
비휘발성 메모리 장치의 리커버리 방법. - 기판,
상기 기판 상에 서로 이격되어 적층되어 있는 복수의 제1 선택 게이트 전극 및 복수의 메모리 게이트 전극들을 포함하는 적층 구조물,
상기 적층 구조물을 관통하며, 제1 방향을 따라 연장된 제1 채널 구조물,
상기 적층 구조물 위에 위치하며, 상기 제1 채널 구조물을 덮는 절연 패턴,
상기 절연 패턴을 관통하여, 상기 제1 채널 구조물과 연결되는 도전 패턴,
상기 도전 패턴 위에 위치하는 복수의 제2 선택 게이트 전극, 그리고
상기 복수의 제2 선택 게이트 전극의 상기 제1 방향과 교차하는 제2 방향의 폭이 상이하도록, 상기 복수의 제2 선택 게이트 전극을 관통하고 상기 제1 방향을 따라 연장된 복수의 제2 채널 구조물
을 포함하고,
상기 복수의 제2 선택 게이트 전극에 서로 상이한 구동 능력으로 동일한 전압을 인가하는,
반도체 장치. - 제18항에 있어서,
상기 복수의 제2 선택 게이트 전극 중 상기 제2 방향의 폭이 더 작은 제2 선택 게이트 전극에 상기 전압을 인가하는 구동 능력이 상기 복수의 제2 선택 게이트 전극 중 상기 제2 방향의 폭이 더 큰 제2 선택 게이트 전극에 상기 전압을 인가하는 구동 능력보다 더 센,
반도체 장치. - 제18항에 있어서,
상기 복수의 제1 선택 게이트 전극 중 전압이 부스팅되는 제1 선택 게이트 전극의 전압에 기초하여 상기 복수의 제1 선택 게이트 전극에 전압을 인가하는 타이밍을 조절하는,
반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| US18/400,049 US20240242770A1 (en) | 2023-01-17 | 2023-12-29 | Non-volatile memory device and recovery method of non-volatile memory device |
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