KR20240111045A - 반도체 소자 - Google Patents

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KR20240111045A
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신원철
박인표
이두영
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Abstract

실시 예는, 기판부; 상기 기판부 상에 배치되는 제1 반도체부; 및 상기 기판부 상에 배치되는 제2 반도체부를 포함하고, 상기 제1 반도체부는 제1 패드, 상기 제1 패드 상에 배치되는 솔더, 및 상기 제1 반도체부의 표면 중 상기 제1 패드가 배치되는 영역을 제외한 영역에 배치된 보호부를 포함하고, 상기 제1 패드는 소정의 너비를 가지고, 상기 보호부는 제1 너비를 가지며 상기 제1 패드를 둘러싸도록 배치되고, 상기 솔더는 제2 너비를 가지며, 상기 제2 너비는 상기 제1 너비보다 작은 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
반도체 패키지를 제작하는 경우 BGA(Ball Grid Array) 패키지와 WLCSP(Wafer Level Chip Scale Package) 패키지를 동시에 탑재한 반도체 패키지를 제작할 수 있다. BGA는 반도체 실장 기술에서 PCB(Printed Circuit Board) 뒷면에 구형의 납땜을 줄지어 배열하는 표면 실장형 패키지이다. BGA는 PCB 표면에 고집적 회로 칩을 탑재해 몰드 수지 또는 포성으로 봉인하는 반도체 칩으로 일반적으로 200PIN을 넘는 다핀 LSI용 패키지로 활용된다. WLCSP는 패키지 공정을 웨이퍼 상태에서 공정을 진행하는 방법으로 웨이퍼의 크기가 커지고 반도체 칩 크기가 작아질수록 더 낮은 제조 비용이 요구된다.
이러한 BGA 및 WLCSP 패키지 IC를 동시에 탑재한 몰딩 공정 과정에서, 세정 조건 등 최적화 미흡 시 IC 파손으로 크랙 및 쇼트가 발생할 수 있다. 불량 개선을 위해 세정 방식, 횟수, PCB재질 방식 및 조건 등에 대한 최적화가 필요하다.
실시 예는 BGA 쇼트 현상이 개선된 반도체 소자를 제공한다.
또한, 기판 크랙 불량이 개선된 반도체 소자를 제공한다.
또한, WLCSP 크랙이 개선된 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 기판부; 상기 기판부 상에 배치되는 제1 반도체부; 및 상기 기판부 상에 배치되는 제2 반도체부를 포함하고, 상기 제1 반도체부는 제1 패드, 상기 제1 패드 상에 배치되는 솔더, 및 상기 제1 반도체부의 표면 중 상기 제1 패드가 배치되는 영역을 제외한 영역에 배치된 보호부를 포함하고, 상기 패드는 소정의 너비를 가지고, 상기 보호부는 제1 너비를 가지며 상기 제1 패드를 둘러싸도록 배치되고, 상기 솔더는 제2 너비를 가지며, 상기 제2 너비는 상기 제1 너비보다 작을 수 있다.
실시예에 따른 반도체 소자의 상기 제2 너비는 상기 제1 너비의 85% 내지 95%일 수 있다.
실시예에 따른 반도체 소자의 상기 제1 반도체부는 상기 제2 반도체부와 이종일 수 있다.
실시예에 따른 반도체 소자의 상기 제1 반도체부의 면적은 상기 제2 반도체부의 면적보다 클 수 있다.
실시예에 따른 반도체 소자의 상기 제1 반도체부는 BGA칩이고, 상기 제2 반도체부는 WLCSP일 수 있다.
실시예에 따른 반도체 소자의 상기 제1 너비는 0.29mm 이상 0.32mm 이하이고, 상기 제2 너비는 0.25mm 이상 0.285mm 이하일 수 있다.
실시예에 따른 반도체 소자의 상기 제2 너비는 상기 제1 패드의 너비보다 클 수 있다.
실시예에 따른 반도체 소자의 상기 기판부는 유리전이 온도가 250˚C 이상인 물질을 포함할 수 있다.
실시예에 따른 반도체 소자의 상기 기판부는 에폭시 재질의 유리섬유를 포함하는 프리프레그이고, 상기 기판부는 온도가 100˚C인 경우 열팽창 계수가 20ppm이하일 수 있다.
실시예에 따른 반도체 소자의 상기 기판부의 인장박리 강도는 12μm 휨 기준으로 0.6~1.0kn/m일 수 있다.
실시예에 따른 반도체 소자의 상기 제2 반도체부는 제2 패드를 포함하며, 상기 제2 패드의 너비는 상기 제2 반도체부에 연결된 배선의 너비보다 클 수 있다.
실시예에 따른 반도체 소자의 상기 제2 반도체부는 비아홀 및 비아패드를 포함하며, 상기 비아홀의 너비는 60μm 이상 70μm 이하이고, 상기 비아패드의 너비는 130μm이상 140μm 이하이며, 상기 비아패드 간의 간격은 50μm 이상일 수 있다.
실시예에 따른 반도체 소자의 상기 제2 반도체부는 상기 제2 패드 상에 접합되는 제1 부품을 더 포함하며, 상기 제2 패드의 너비는 상기 제1 부품 및 상기 제2 패드의 접합부의 너비보다 클 수 있다.
실시예에 따른 반도체 소자의 상기 패드의 너비는 75μm이상 85μm 이하이고, 상기 제1 부품이 상기 패드에 부착되는 부분의 너비는 45μm이상 55μm 이하일 수 있다.
실시예에 따른 반도체 소자는 상기 기판부 상에서 상기 제2 반도체부의 측면에 배치되는 제2 부품을 더 포함하며, 상기 제2 반도체부 및 상기 제2 부품의 거리는 250μm 이상일 수 있다.
실시 예에 따르면, BGA 쇼트 현상이 개선된 반도체 소자를 제공할 수 있다.
또한, 기판 크랙 불량이 개선된 반도체 소자를 제공할 수 있다.
또한, WLCSP 크랙이 개선된 반도체 소자를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 이미지이다.
도 2는 실시예에 따른 반도체 소자의 공정 과정의 순서도이다.
도 3은 실시예에 따른 반도체 소자의 단면도이다.
도 4는 종래의 반도체 소자의 제1 반도체부의 일부를 확대한 단면도이다.
도 5는 실시예에 따른 반도체 소자의 제1 반도체부의 일부를 확대한 단면도이다.
도 6은 실시예에 따른 제2 반도체부의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 실시예에 따른 반도체 소자의 이미지이다.
도 1을 참조하면, 실시예에 따른 반도체 소자(1000)는 제1 반도체부(100) 및 제2 반도체부(200)를 포함할 수 있다.
실시예에 따른 반도체 소자(1000)는 복수의 반도체부를 포함할 수 있다. 복수의 반도체부는 동종의 반도체 IC일 수 있다. 복수의 반도체부는 이종의 반도체 IC 일 수 있다. 반도체 소자(1000)는 BGA 패키지 방식의 IC와 WLCSP 패키지 방식의 IC가 동시에 탑재된 반도체 소자일 수 있다. 제1 반도체부(100)는 BGA 패키지 방식의 IC일 수 있다. 제2 반도체부(200)는 WLCSP 패키지 방식의 IC일 수 있다. 반도체 소자(1000)의 크기는 제한되지 않는다. 예를 들어, 반도체 소자(1000)의 크기는 14mm*14mm일 수 있다. 반도체 소자(1000)는 복수의 제1 반도체부(100) 또는 제2 반도체부(200)를 포함할 수 있다. 반도체 소자(1000)는 단일한 제1 반도체부(100) 또는 제2 반도체부(200)를 포함할 수 있다. 예를 들어, 반도체 소자(1000)는 1개의 제1 반도체부(100) 및 4개의 제2 반도체부(200)를 포함할 수 있다.
도 2는 실시예에 따른 반도체 소자의 공정 과정의 순서도이다.
도 2를 참조하면, 실시예에 따른 반도체 소자는 SMT(Surface Mounted Technology)와 몰딩(Molding) 방식을 이용하여 공정될 수 있다.
반도체 소자는 SMT 방식으로 공정된 이후 몰딩 방식으로 공정되어 제작될 수 있다. SMT 방식은 표면 실장 기술 방식으로 반도체 기판의 표면에 부품을 장착하는 방식일 수 있다. SMT 방식의 공정은 Flux Application, Screen Printer, SPI, Mount, PreAOI, Reflow, AOI 및 X-Ray 과정을 포함할 수 있다. 몰딩 방식의 공정은 Plasma Clean, Pre-heat, Mold, Cure, Laser Marking, Sawing 및 Baking 과정을 포함할 수 있다.
도 3은 실시예에 따른 반도체 소자의 단면도이다.
도 3을 참조하면, 실시예에 따른 반도체 소자(1000)는 기판부(300), 제1 반도체부(100) 또는 제2 반도체부(200)를 포함할 수 있다.
기판부(300)는 PCB (Printed Circuit Board) 기판일 수 있다. 기판부(300)는 도체 및 절연체가 기판 형태도 적층된 구조일 수 있다. 기판부(300) 상에 반도체, 커패시터 저항 등의 소자를 부착할 수 있다. 기판부(300)는 기판부(300) 상에 배치된 복수의 소자들 간에 전기적인 연결을 할 수 있다. 기판부(300)는 유리섬유(Fiber glass) 및 에폭시 플라스틱 결합의 수지(Prepreg, PP)를 다층으로 겹친 구조를 포함할 수 있다. 기판부(300)의 크기는 제한되지 않는다. 예를 들어, 기판부(300)의 크기는 14mm*14mm일 수 있다. 기판부(300)는 FR4 PCB를 포함할 수 있다. 기판부(300)는 전기 선로를 효율적으로 설계할 수 있도록 하며, 반도체 소자의 크기를 줄이고 성능 및 생산성을 높일 수 있다.
제1 반도체부(100)는 BGA IC일 수 있다. 제1 반도체부(100)는 기판부(300) 뒷면에 구형의 납땜을 어레이상으로 줄지어 배열하는 표면 실장형 반도체 패키지일 수 있다. 제1 반도체부(100)는 제1 패드(110), 솔더(120) 및 보호부(130)를 포함할 수 있다. 하나의 제1 반도체부(100)에는 제1 패드(110) 및 솔더(120)가 복수개 배치될 수 있다.
제2 반도체부(200)는 WLCSP IC일 수 있다. 제2 반도체부(200)는 웨이퍼 상태에서 패키지의 공정을 진행하는 반도체 패키지일 수 있다. 제2 반도체부(200)는 별도의 매개체 없이 웨이퍼 위에 배선과 솔더를 형성시키는 방식으로 공정될 수 있다.
도 4는 종래의 반도체 소자의 제1 반도체부의 일부를 확대한 단면도이다.
도 4를 참조하면, 종래의 반도체 소자의 제1 반도체부는 제1 패드(110), 솔더(120) 및 보호부(130)를 포함할 수 있다.
제1 패드(110)는 제1 반도체부를 기판부에 부착하기 위하여 노출되는 부분일 수 있다. 솔더(120)는 제1 반도체부를 기판부에 부착하기 위해 제1 반도체부의 제1 패드(110) 상에 부착되는 합금일 수 있다. 보호부(130)는 제1 반도체부에 솔더(120)가 직접 접촉하지 않도록 제1 반도체부의 표면에 배치되어 제1 반도체부를 보호할 수 있다.
반도체 소자의 보호부(130)는 제1 반도체부의 표면 중 제1 패드(110)가 배치되는 영역을 제외한 영역에 배치될 수 있다. 보호부(130)는 제1 패드(110)를 둘러싸도록 배치될 수 있다. 솔더(120)는 제1 패드(110) 상에 배치될 수 있다. 제1 패드(110), 보호부(130) 또는 솔더(120)는 소정의 너비 또는 형태를 가질 수 있다. 제1 패드(110), 보호부(130) 또는 솔더(120)의 형태는 한정되지 않으며, 예를 들어 제1 패드(110), 보호부(130) 또는 솔더(120)의 형태는 소정의 지름을 가지는 원 형태를 포함할 수 있다.
종래의 반도체 소자의 보호부(130)가 배치되는 제1 반도체부의 표면 중 제1 패드(110)가 배치되는 영역을 제외한 영역의 너비와 솔더(120)의 너비는 동일할 수 있다. 예를 들어, 종래의 반도체 소자의 보호부(130)가 배치되는 제1 반도체부의 표면 중 제1 패드(110)가 배치되는 영역을 제외한 영역의 너비 및 솔더(120)의 너비는 0.3mm이고 제1 패드(110)의 너비는 0.23mm일 수 있다.
종래의 반도체 소자는 보호부(130)가 배치되는 제1 반도체부의 표면 중 제1 패드(110)가 배치되는 영역을 제외한 영역의 너비와 솔더(120)의 너비가 동일하여 패키지 공정 과정에서 발생하는 열/압력에 대한 내구성 문제로 솔더의 쇼트(Short) 현상이 발생하는 문제가 있을 수 있다.
도 5는 실시예에 따른 반도체 소자의 제1 반도체부의 일부를 확대한 단면도이다.
도 5를 참조하면, 실시예에 따른 반도체 소자는 기판부, 기판부 상에 배치되는 제1 반도체부 및 기판부 상에 배치되는 제2 반도체부를 포함하고, 제1 반도체부는 제1 패드(110), 제1 패드(110) 상에 배치되는 솔더(120), 및 제1 반도체부의 표면 중 제1 패드(110)가 배치되는 영역을 제외한 영역에 배치된 보호부(130)를 포함하고, 제1 패드(110)는 소정의 너비를 가지고, 보호부(130)는 제1 너비(A)를 가지며 제1 패드(110)를 둘러싸도록 배치되고, 솔더(120)는 제2 너비(B)를 가지며, 제2 너비(B)는 제1 너비(A)보다 작을 수 있다.
실시예에 따른 반도체 소자의 제1 반도체부는 제1 패드(110), 제1 패드(110) 상에 배치되는 솔더(120), 및 제1 반도체부의 표면 중 제1 패드(110)가 배치되는 영역을 제외한 영역에 배치된 보호부(130)를 포함하고, 제1 패드(110)는 소정의 너비를 가지고, 보호부(130)는 제1 너비(A)를 가지며 제1 패드(110)를 둘러싸도록 배치되고, 솔더(120)는 제2 너비(B)를 가지며, 제2 너비(B)는 제1 너비(A)보다 작을 수 있다.
제1 패드(110)는 제1 반도체부를 기판부에 부착하기 위하여 노출되는 부분일 수 있다. 제1 패드(110)의 주위를 보호부(130)가 둘러싸도록 배치될 수 있다. 제1 패드(110) 상에는 솔더(120)가 배치될 수 있다. 제1 패드(110)의 크기 또는 형태는 한정되지 않는다. 제 패드(110)는 소정의 너비를 가질 수 있다. 예를 들어, 제1 패드(110)의 너비는 0.23.mm일 수 있다. 예를 들어, 제1 패드(110)는 0.23mm의 지름을 갖는 원 형태일 수 있다. 복수의 제1 패드(110)가 제1 반도체부에 포함될 수 있다.
솔더(120)는 제1 반도체부를 기판부에 부착하기 위해 제1 반도체부의 제1 패드(110) 상에 부착되는 합금일 수 있다. 솔더(120)는 제1 패드(110) 상에 배치될 수 있다. 솔더(120)는 제2 너비(B)를 가질 수 있다. 제2 너비(B)는 보호부(130)의 제1 너비(A)보다 작을 수 있다. 솔더(120)의 형태는 한정되지 않는다. 예를 들어, 솔더(120)는 제2 너비(B)를 지름으로 하는 원 형태일 수 있다.
보호부(130)는 제1 반도체부에 솔더(120)가 직접 접촉하지 않도록 제1 반도체부의 표면에 배치되어 제1 반도체부를 보호할 수 있다. 보호부(130)는 제1 반도체부의 표면 중 제1 패드(110)가 배치되는 영역을 제외한 영역에 배치될 수 있다. 보호부(130)는 제1 패드(110)의 둘레를 둘러싸도록 배치될 수 있다. 보호부(130)는 제1 너비(A)를 가질 수 있다. 제1 너비(A)는 솔더(120)의 제2 너비(B)보다 클 수 있다. 보호부(130)의 형태는 한정되지 않는다. 예를 들어, 보호부(130)는 제1 너비(A)를 지름으로 하는 원 형태일 수 있다.
실시예에 따른 반도체 소자의 보호부(130)는 제1 너비(A)를 가지며 제1 패드(110)를 둘러싸도록 배치되고, 솔더(120)는 제2 너비(B)를 가지며, 제2 너비(B)는 제1 너비(A)보다 작을 수 있다. 예를 들어, 보호부(130)의 제1 너비(A)는 0.3mm일 수 있고, 솔더(120)의 제2 너비(B)는 0.28.mm일 수 있다. 제2 너비(B)가 제1 너비(A)보다 작은 경우 반도체 소자의 공정 과정에서 솔더(120)에 포함되는 납량을 종래의 90% 내외로 조절하여 제1 반도체부의 쇼트 현상을 개선할 수 있다. 납량을 종래의 90% 내외로 조절할 경우 반도체 소자 공정 과정에서 열/압력에 대한 내구성을 개선할 수 있고, 압력에 따른 장력에 의한 손상을 개선하고, 이로 인한 납 빠짐을 방지할 수 있다. 반도체 소자의 공정 과정의 Flux Application 과정에서 Mask Open을 조절하여 솔더(120)의 너비를 조절할 수 있다. 또한, 이 과정에서 세정 횟수를 종래 1회에서 2회로 증가하여 공정 과정에서 발생하는 압력에 따른 장력에 의한 손상을 개선할 수 있다.
실시예에 따른 반도체 소자의 제2 너비(B)는 제1 너비(A)의 85% 내지 95%일 수 있다. 제2 너비(B)가 제1 너비(A)의 85% 내지 95%인 경우 반도체 소자의 공정 과정에서 솔더(120)에 포함되는 납량을 종래의 85% 내지 95% 내외로 조절하여 제1 반도체부의 쇼트 현상을 개선할 수 있다. 납량을 종래의 90% 내외로 조절할 경우 반도체 소자 공정 과정에서 열/압력에 대한 내구성을 개선할 수 있고, 압력에 따른 장력에 의한 손상을 개선하고, 이로 인한 납 빠짐을 방지할 수 있다.
실시예에 따른 반도체 소자의 제1 반도체부는 제2 반도체부와 이종일 수 있다.
실시예에 따른 반도체 소자의 제1 반도체부의 면적은 제2 반도체부의 면적보다 클 수 있다.
실시예에 따른 반도체 소자의 제1 반도체부는 BGA칩이고, 제2 반도체부는 WLCSP일 수 있다.
실시예에 따른 반도체 소자의 제1 너비는 0.29mm 이상 0.32mm 이하이고, 제2 너비는 0.25mm 이상 0.285mm 이하일 수 있다.
실시예에 따른 반도체 소자의 제2 너비는 제1 패드의 너비보다 클 수 있다.
실시예에 따른 반도체 소자의 기판부는 유리전이 온도가 250˚C 이상인 물질을 포함할 수 있다. 반도체 소자의 공정 과정에서 발생하는 열 또는 압력에 의해 기판부에 손상이 발생할 수 있다. 반도체 소자의 기판부가 유리전이 온도가 250˚C 이상인 물질을 포함하는 경우 온도 대비 휨 특성이 강화되어 기판부의 크랙 불량이 개선될 수 있고, 기판부의 휨 및 내열성을 견딜 수 있다. 또한, 공정 시 230˚C에서 기판부의 내습성 성능, 내열성, 화학적 내성 등에 의한 변화가 없도록 할 수 있다.
실시예에 따른 반도체 소자의 기판부는 에폭시 재질의 유리섬유를 포함하는 프리프레그이고, 기판부는 온도가 100˚C인 경우 열팽창 계수가 20ppm이하일 수 있다. 기판부가 에폭시 재질의 유리섬유를 포함하는 프리프레그이고, 온도가 100˚C인 경우 열팽창 계수가 20ppm이하인 경우 온도 대비 휨 특성이 강화되어 기판부의 크랙 불량이 개선될 수 있고 기판부의 휨 및 내열성을 견딜 수 있다. 또한, 공정 시 230˚C에서 기판부의 내습성 성능, 내열성, 화학적 내성 등에 의한 변화가 없도록 할 수 있다.
실시에에 따른 반도체 소자의 기판부의 인장박리 강도는 12μm 휨 기준으로 0.6~1.0kn/m일 수 있다. 기판부의 인장박리 강도가 12μm 휨 기준으로 0.6~1.0kn/m일 경우 온도 대비 휨 특성이 강화되어 기판부의 크랙 불량이 개선될 수 있고 기판부의 휨 및 내열성을 견딜 수 있다. 또한, 공정 시 230˚C에서 기판부의 내습성 성능, 내열성, 화학적 내성 등에 의한 변화가 없도록 할 수 있다.
도 6은 실시예에 따른 제2 반도체부의 단면도이다.
도 6을 참조하면, 실시예에 따른 반도체 소자의 제2 반도체부(200)는 제2 패드(210)를 포함하며, 제2 패드(210)의 너비(C)는 제2 반도체부(200)에 연결된 배선(220)의 너비(D)보다 클 수 있다.
제2 패드(210)는 제2 반도체부(200)를 기판부에 부착하기 위하여 노출되는 부분일 수 있다.
반도체 소자의 공정 과정에서 스프레이 세척 방식을 사용하는 경우 반도체 소자의 제2 반도체부(200)는 제2 패드(210)를 포함하며, 제2 패드(210)의 너비(C)는 제2 반도체부(200)에 연결된 배선(220)의 너비(D)보다 클 것이 요구된다. 반도체 소자의 공정 과정 중 세척 과정에서 제2 반도체부(200)가 약한 내구성으로 인해 크랙이 발생할 수 있다. 세척 방식은 종래 울트라 소닉 세정 방식을 사용하는데 이를 스프레이 세척 방식으로 변경하는 경우 세척 간 진동 횟수 안정화로 WLCSP IC의 크랙을 개선할 수 있다.
도 6을 참조하면, 실시예에 따른 반도체 소자의 제2 반도체부(200)는 비아홀(230) 및 비아패드(240)를 포함하며, 비아홀(230)의 너비(E)는 60μm 이상 70μm 이하이고, 비아패드(240)의 너비(F)는 130μm이상 140μm 이하이며, 비아패드(240) 간의 간격(G)은 50μm 이상일 수 있다.
비아홀(230)은 반도체 소자와 제2 반도체부(200)를 별도의 부품 없이 전기적으로 연결할 수 있게 할 수 있다.
비아패드(240)는 비아홀(230) 주변을 둘러싸며 제2 반도체부(200)를 기판부에 부착하기 위하여 노출되는 부분일 수 있다.
반도체 소자의 공정 과정에서 스프레이 세척 방식을 사용하는 경우 반도체 소자의 제2 반도체부(200)는 비아홀(230) 및 비아패드(240)를 포함하며, 비아홀(230)의 너비(E)는 60μm 이상 70μm 이하이고, 비아패드(240)의 너비(F)는 130μm이상 140μm 이하이며, 비아패드(240) 간의 간격(G)은 50μm 이상일 것이 요구된다. 반도체 소자의 공정 과정 중 세척 과정에서 제2 반도체부(200)가 약한 내구성으로 인해 크랙이 발생할 수 있다. 세척 방식은 종래 울트라 소닉 세정 방식을 사용하는데 이를 스프레이 세척 방식으로 변경하는 경우 세척 간 진동 횟수 안정화로 WLCSP IC의 크랙을 개선할 수 있다.
도 6을 참조하면, 실시예에 따른 반도체 소자의 제2 반도체부(200)는 제2 패드(210) 상에 접합되는 제1 부품을 더 포함하며, 제2 패드(210)의 너비(C)는 제1 부품 및 제2 패드(210)의 접합부(260)의 너비(H)보다 클 수 있다.
반도체 소자의 공정 과정에서 스프레이 세척 방식을 사용하는 경우 반도체 소자의 제2 패드(210)의 너비(C)는 제1 부품과 제2 패드(210) 간 접합부의 너비(H)보다 클 것이 요구된다. 반도체 소자의 공정 과정 중 세척 과정에서 제2 반도체부(200)가 약한 내구성으로 인해 크랙이 발생할 수 있다. 세척 방식은 종래 울트라 소닉 세정 방식을 사용하는데 이를 스프레이 세척 방식으로 변경하는 경우 세척 간 진동 횟수 안정화로 WLCSP IC의 크랙을 개선할 수 있다.
도 6을 참조하면, 실시예에 따른 반도체 소자의 제2 패드(210)의 너비(C)는 75μm이상 85μm 이하이고, 제1 부품 및 제2 패드(210)의 접합부의 너비(H)는 45μm이상 55μm 이하일 수 있다.
반도체 소자의 공정 과정에서 스프레이 세척 방식을 사용하는 경우 반도체 소자의 제2 패드(210)의 너비(C)는 75μm이상 85μm 이하이고, 제1 부품(250)과 제2 패드(210) 간 접합부의 너비(H)는 45μm이상 55μm 이하일 것이 요구된다. 반도체 소자의 공정 과정 중 세척 과정에서 제2 반도체부(200)가 약한 내구성으로 인해 크랙이 발생할 수 있다. 세척 방식은 종래 울트라 소닉 세정 방식을 사용하는데 이를 스프레이 세척 방식으로 변경하는 경우 세척 간 진동 횟수 안정화로 WLCSP IC의 크랙을 개선할 수 있다.
도 6을 참조하면, 실시예에 따른 반도체 소자는 기판부 상에서 제2 반도체부(200)의 측면에 배치되는 제2 부품(270)을 더 포함하며, 제2 반도체부(200) 및 제2 부품(270)의 거리(I)는 250μm 이상일 수 있다.
반도체 소자의 공정 과정에서 스프레이 세척 방식을 사용하는 경우 제2 반도체부(200) 및 제2 부품(270)의 거리(I)는 250μm 이상일 것이 요구된다. 반도체 소자의 공정 과정 중 세척 과정에서 제2 반도체부(200)가 약한 내구성으로 인해 크랙이 발생할 수 있다. 세척 방식은 종래 울트라 소닉 세정 방식을 사용하는데 이를 스프레이 세척 방식으로 변경하는 경우 세척 간 진동 횟수 안정화로 WLCSP IC의 크랙을 개선할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1000: 반도체 소자
100: 제1 반도체부
200: 제2 반도체부

Claims (15)

  1. 기판부;
    상기 기판부 상에 배치되는 제1 반도체부; 및
    상기 기판부 상에 배치되는 제2 반도체부를 포함하고,
    상기 제1 반도체부는 제1 패드, 상기 제1 패드 상에 배치되는 솔더, 및 상기 제1 반도체부의 표면 중 상기 제1 패드가 배치되는 영역을 제외한 영역에 배치된 보호부를 포함하고,
    상기 제1 패드는 소정의 너비를 가지고, 상기 보호부는 제1 너비를 가지며 상기 제1 패드를 둘러싸도록 배치되고,
    상기 솔더는 제2 너비를 가지며,
    상기 제2 너비는 상기 제1 너비보다 작은 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 너비는 상기 제1 너비의 85% 내지 95%인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 반도체부는 상기 제2 반도체부와 이종인 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 반도체부의 면적은 상기 제2 반도체부의 면적보다 큰 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 반도체부는 BGA칩이고, 상기 제2 반도체부는 WLCSP인 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 너비는 0.29mm 이상 0.32mm 이하이고,
    상기 제2 너비는 0.25mm 이상 0.285mm 이하인 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 너비는 상기 제1 패드의 너비보다 큰 반도체 소자.
  8. 제1항에 있어서,
    상기 기판부는 유리전이 온도가 250˚C 이상인 물질을 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 기판부는 에폭시 재질의 유리섬유를 포함하는 프리프레그이고,
    상기 기판부는 온도가 100˚C인 경우 열팽창 계수가 20ppm이하인 반도체 소자.
  10. 제9항에 있어서,
    상기 기판부의 인장박리 강도는 12μm 휨 기준으로 0.6~1.0kn/m인 반도체 소자.
  11. 제1항에 있어서,
    상기 제2 반도체부는 제2 패드를 포함하며,
    상기 제2 패드의 너비는 상기 제2 반도체부에 연결된 배선의 너비보다 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 반도체부는 비아홀 및 비아패드를 포함하며,
    상기 비아홀의 너비는 60μm 이상 70μm 이하이고, 상기 비아패드의 너비는 130μm이상 140μm 이하이며,
    상기 비아패드 간의 간격은 50μm 이상인 반도체 소자.
  13. 제11항에 있어서,
    상기 제2 반도체부는 상기 제2 패드 상에 접합되는 제1 부품을 더 포함하며,
    상기 제2 패드의 너비는 상기 제1 부품 및 상기 제2 패드의 접합부의 너비보다 큰 반도체 소자.
  14. 제13항에 있어서,
    상기 제2 패드의 너비는 75μm이상 85μm 이하이고, 상기 제1 부품과 상기 제2 패드 간 접합부의 너비는 45μm이상 55μm 이하인 반도체 소자.
  15. 제14항에 있어서,
    상기 기판부 상에서 상기 제2 반도체부의 측면에 배치되는 제2 부품을 더 포함하며,
    상기 제2 반도체부 및 상기 제2 부품의 거리는 250μm 이상인 반도체 소자.
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