KR20240109911A - 그래핀 코팅 인터커넥트를 이용한 반도체 장치 및 반도체 패키지 제조 방법 - Google Patents

그래핀 코팅 인터커넥트를 이용한 반도체 장치 및 반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR20240109911A
KR20240109911A KR1020230166205A KR20230166205A KR20240109911A KR 20240109911 A KR20240109911 A KR 20240109911A KR 1020230166205 A KR1020230166205 A KR 1020230166205A KR 20230166205 A KR20230166205 A KR 20230166205A KR 20240109911 A KR20240109911 A KR 20240109911A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor
graphene
semiconductor device
interconnect
Prior art date
Application number
KR1020230166205A
Other languages
English (en)
Inventor
용무 신
희수 이
은희 명
Original Assignee
스태츠 칩팩 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 피티이. 엘티디. filed Critical 스태츠 칩팩 피티이. 엘티디.
Publication of KR20240109911A publication Critical patent/KR20240109911A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49877—Carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

장치는 제 1 기판과 제 2 기판을 포함한다. 그래핀 코팅 인터커넥트는 제 1 기판과 제 2 기판 사이에 배치된다. 반도체 다이는 제 1 기판과 제 2 기판 사이에 배치된다. 제 1 기판은 그래핀 코팅 인터커넥트를 통해 제 2 기판에 전기적으로 결합된다. 캡슐화재는 제 1 기판과 제 2 기판 사이에 증착된다.

Description

그래핀 코팅 인터커넥트를 이용한 반도체 장치 및 반도체 패키지 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MAKING A SEMICONDUCTOR PACKAGE WITH GRAPHENE-COATED INTERCONNECTS}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 더욱 구체적으로는 반도체 장치 및 그래핀 코팅된 상호 접속부를 갖는 반도체 패키지를 제조하는 방법에 관한 것이다.
반도체 장치는 현대 전자 제품에서 흔히 볼 수 있다. 반도체 장치는 신호 처리, 고속 계산, 전자기 신호 전송 및 수신, 전자 장치 제어, 전력 변환, 광전, 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 장치는 통신, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 발견된다. 반도체 장치는 군용 응용 분야, 항공, 자동차, 산업용 컨트롤러 및 사무용 장비에서도 찾아볼 수 있다.
반도체 장치에는 적층된 기판이나 인터포저를 전기적으로 연결하기 위한 수직 상호 연결 구조가 포함되는 경우가 많다. 오늘날의 장치, 특히 최첨단 고대역폭 적용분야를 위한 장치는 필요한 처리량의 증가와 점점 작아지는 장치에 대한 수요로 인해 상당한 열을 발생시킨다. 더욱이, 장치는 진동과 물리적 충격으로 인한 내부 응력에 더 취약하고 덜 보호된다. 반도체 패키지 내의 수직 상호 연결은 소형 전자 장치 내의 소형 반도체 패키지로 인해 발생하는 고온 및 내부 응력을 견딜 수 있어야 한다. 따라서 향상된 열 방출 및 경도를 갖춘 상호 연결을 위한 고급 구조 및 재료에 대한 필요성이 존재한다.
본 발명은 도면을 참조하여 다음 설명에서 하나 이상의 실시예로 설명되며, 도면에서 유사한 숫자는 동일하거나 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최상의 모드의 관점에서 설명되었지만, 당업자는 본 발명이 첨부된 청구범위에 의해 정의된 본 발명의 정신 및 범위 내에 포함될 수 있는 대안, 수정 및 균등물 및 하기 상세한 설명 및 도면에 의해 뒷받침되는 균등물을 포함하도록 의도되었음을 이해할 수 있을 것이다. 도면에 표시된 특징은 반드시 일정한 비율로 그려지는 것은 아니다. 유사한 기능을 갖는 요소에는 도면에서 동일한 참조 번호가 지정된다. 본 명세서에서 사용된 "반도체 다이"라는 용어는 단어의 단수 및 복수 형태를 모두 의미하며, 따라서 단일 반도체 장치 및 다중 반도체 장치를 모두 의미할 수 있다.
반도체 장치는 일반적으로 프론트 엔드 제조와 백 엔드 제조라는 두 가지 복잡한 제조 공정을 사용하여 제조된다. 프런트 엔드 제조는 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이에는 능동 및 수동 전기 구성 요소가 포함되어 있으며 전기적으로 연결되어 기능적인 전기 회로를 형성한다. 트랜지스터 및 다이오드와 같은 능동형 전기 부품에는 전류 흐름을 제어하는 기능이 있다. 커패시터, 인덕터, 저항기와 같은 수동 전기 부품은 전기 회로 기능을 수행하는 데 필요한 전압과 전류 간의 관계를 만든다.
백 엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 개별화하고 구조적 지원, 전기적 상호 연결 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 의미한다. 반도체 다이를 개별화하기 위해 웨이퍼는 톱 스트리트 또는 스크라이브라고 불리는 웨이퍼의 비기능 영역을 따라 점수를 매기고 파손된다. 웨이퍼는 레이저 절단 도구나 톱날을 사용하여 개별화된다. 싱귤레이션 후에 개별 반도체 다이는 다른 시스템 구성 요소와의 상호 연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 배치된다. 반도체 위에 형성된 접촉 패드는 반도체 패키지 내의 접촉 패드에 연결된다. 전기 연결은 전도성 레이어, 범프, 스터드 범프, 전도성 페이스트 또는 와이어 본드를 사용하여 만들 수 있다. 물리적 지지 및 전기적 절연을 제공하기 위해 캡슐화재 또는 기타 몰딩 재료가 반도체 패키지 위에 증착된다.
완성된 반도체 패키지는 전기 시스템에 삽입되고 반도체 장치의 기능은 다른 시스템 구성 요소에서 사용할 수 있게 된다.
도 1a-1c는 톱 스트리트에 의해 분리된 복수의 반도체를 갖는 반도체 웨이퍼를 예시한다;
도 2a-2c는 그래핀 코팅 인터커넥트를 형성하는 공정을 도시한다;
도 3a-3j는 그래핀 코팅 인터커넥트로 반도체 패키지를 형성하는 공정을 도시한다;
도 4a 및 4b는 그래핀 코팅 인터커넥트 주위의 추가 솔더 코팅을 예시한다;
도 5는 캐비티 인터포저를 갖는 실시예를 예시한다;
도 6은 시스템 인 패키지(System-in-Package) 실시예를 예시한다;
도 7은 패키지-온-패키지 실시예를 예시한다;
도 8은 양면 성형 실시예를 예시한다; 및
도 9a 및 도 9b는 반도체 패키지를 전자 장치에 통합하는 것을 도시한다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 실리콘 탄화물, 또는 구조적 지지를 위한 다른 벌크 재료와 같은 기본 기판 재료(102)를 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 전기 구성요소(104)는 비활성 다이 간 웨이퍼 영역 또는 톱 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 소우 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 개별화하기 위한 절단 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 직경을 갖는다. 대안적으로, 웨이퍼(100)는 몰드 표면, 유기 또는 무기 기판, 또는 그래핀 전달에 적합한 타겟 기판일 수 있다.
도 1b는 반도체 웨이퍼(100)의 일부의 단면도를 도시한다. 각각의 반도체 다이(104)는 후면 또는 비활성 표면(108) 및 능동 장치, 수동 장치, 전도성 층 및 기타 장치로서 구현되는 아날로그 또는 디지털 회로를 포함하는 활성 표면(110)을 갖는다. 다이 위에 또는 다이 내부에 형성되고 다이의 전기 설계 및 기능에 따라 전기적으로 상호 연결된 유전층. 예를 들어, 회로는 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 메모리, 전원 장치 또는 기타 신호 처리 회로. 반도체 다이(104)는 또한 RF 신호 처리를 위해 덕터, 커패시터 및 저항기 와 같은 IPD를 포함할 수 있다.
층(112)은 물리적 기상 증착( PVD), 화학적 기상 증착(CVD), 전해 도금, 무전해 도금 프로세스, 또는 다른 적합한 금속 증착 프로세스를 사용하여 활성 표면(110 ) 위에 형성된다. 전도성 층(112)은 알루미늄(Al), 구리( Cu), 주석( Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 기타 적합한 전기 전도성 물질. 전도성 층(112)은 활성 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
도 1c에서. 반도체 웨이퍼(100)는 톱날 또는 레이저 절단 도구(118)를 사용하여 톱 스트리트(106)를 통해 개별 반도체 다이(104)로 개별화된다. 싱귤레이션 후 개별 반도체 다이(104)는 알려진 양호한 다이(KGD) 또는 알려진 양호한 유닛(KGU)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a-2c는 그래핀 코팅 인터커넥트를 형성하는 것을 도시한다. 도 2a는 코어(120)를 도시한다. 코어(120)는 Cu, Ni, Au, Ag, Al, Fe, 이들의 조합 또는 합금, 다른 금속 또는 전도성 재료, 또는 다른 적합한 재료로 형성된 볼 또는 구이다. 개시된 용도에 편리한 형상인 구가 선택된다. 그러나 원통형 또는 다각형 전도성 기둥과 같은 다른 모양이 상호 연결에 사용될 수 있다. 코어(120)의 형상은 형성되는 최종 상호 연결의 형상을 정의한다.
도 2b는 그래핀 코팅 인터커넥트(130)를 생성하기 위해 코어(120)의 외부 표면 위와 주위에 형성된 중간 코팅(122) 및 그래핀 코팅(124)을 예시한다. 일 실시예에서, 중간 코팅(122)은 중간 폴리머 코팅이다. 일부 실시예에서, 중간 코팅(122)은 전도성 재료이다. 다른 실시 형태에서, 중간 코팅(122)은 제 2 그래핀 코팅(124) 아래의 제 1 그래핀 코팅이다. 중간 코팅(122) 없이 그래핀 코팅(124)만을 사용하는 것도 가능하다. 중간 코팅(122) 및 그래핀 코팅(124)의 추가적인 양태는 한국 특허 제101465616B1호 및 미국 특허 제10,421,123호에 논의되어 있으며, 둘 다 본 명세서에 참조로 통합되어 있다.
도 2c는 코어(120)의 표면 주위에 메쉬 네트워크로서 형성되는 그래핀 코팅(124)의 추가 세부사항을 예시한다. 그래핀 코팅(124)은 코어(120) 주위에 쉘을 형성한다. 그래핀 코팅(124)은 각각 배열된 하나 이상의 탄소 원자 층을 갖는 탄소의 동소체이다. 2차원(2D) 벌집 격자. 그래핀 코팅(124)은 CVD, 습식 화학 합성, 또는 다른 적절한 수단에 의해 형성될 수 있다.
CVD의 경우 코어(120)는 900-1080°C로 가열된 챔버에 배치된다. CH4/H2/Ar의 가스 혼합물은 챔버에 도입되어 CVD 반응을 시작한다. CVD 반응이 수소 원자 로부터 탄소 원자를 분리하여 코어(120)에 그래핀 코팅(124) 을 남김에 따라 탄소 소스는 고온 반응 챔버에서 이를 분해한다. 코어(120) 위에 탄소 원자가 방출되면 그래핀 코팅(124)의 연속 시트가 형성된다. 그래핀 코팅 형성과 관련된 추가 정보는 미국 특허 제 8,535,553호, 미국 특허 제 10,421,123호 및 한국 특허 제 KR101895114호에 공개되어 있으며, 모두 본 문서에 참조용으로 통합되어 있다.
그래핀의 특성은 표 1에 요약된다.
그래핀의 특성

매개변수

전자 이동성.......................... 2x105 cm2/Vs
전류밀도............................. 109 A/cm
페르미온(전자)의 속도................ 106 m/s
열전도율............................. 4000-5000 W/mK
인장 강도............................ 1.5 TPa
파괴강도............................. 42N/m
투명성............................... 97.7%
탄성 한계............................ 20%
비표면적............................. 2360 m2/g
표 2는 그래핀과 은 또는 구리를 대안으로 비교한다.
은 및 구리와 그래핀 비교
재료 그래핀 은 구리
20°C에서 ρ(Ω·m ) 1.00×10-8 1.59×10-8 1.68×10-8
20°C에서 σ(S/m) 1.00×108 6.40×107 5.96×107
온도 계수(K-1) -0.0002 0.0038 0.003862
밀도(g/cm3) 1.5-2.0 10.49 8.96
그래핀 코팅(124)을 갖는 그래 핀 코팅 상호 연결부(130)는 Cu 볼 단독의 전기 전도성이 100배이고 경도가 강철보다 200배 더 단단하다. 그래핀 코팅(124)은 코어(120)의 산화를 줄이거나 제거한다. Cu 코어(120)를 갖는 그래핀 코팅(124)은 비용이 저렴하다. 그래핀 코팅(124)은 투습도가 낮고 열전도도가 4000~5000W/mK로 높아 실온에서 Cu보다 10배 더 높다. 탄소는 또한 솔더 페이스트의 우수한 납땜성과 습윤성을 갖기 때문에 그래핀 코팅 인터커넥트(130)는 기존 반도체 패키지 토폴로지에 쉽게 통합될 수 있다. 그래핀 코팅(124)은 높은 수준의 유연성을 나타내며 휘어짐에 대해 안정성을 유지한다. 그래핀 코팅 인터커넥트(130)는 제조 비용을 낮추면서 전기 전도도를 향상시킨다.도 3a-3j는 그래핀 코팅 인터커넥트(130)를 사용하여 반도체 패키지(150)를 형성하는 것을 도시한다. 도 3a는 초기 단계로서 제공되는 기판(152)을 도시한다. 단일 기판(152)만이 도시되어 있지만, 단일 유닛에 대해 설명된 동일한 단계를 사용하여 한꺼번에 수행되는 수백 또는 수천 개의 기판이 공통 캐리어에서 일반적으로 처리된다. 기판(152)은 또한 제조 공정 동안 또는 제조 공정 후에 서로 개별화되는 다수의 유닛을 위한 단일의 대형 기판으로 시작할 수도 있다.
기판(152)은 하나 이상의 도전층(156)이 개재된 하나 이상의 절연층(154)을 포함한다. 절연층(154)은 일 실시예에서 코어 절연 보드이고, 도전층(156)은 상부 및 하부 표면 위에 패턴화되어 있으며, 예를 들어 구리 피복 라미네이트 기판이다. 전도성 층(156)은 또한 절연 층(154)을 통해 전기적으로 연결된 전도성 비아를 포함한다. 기판(152)은 서로 인터리브된 임의의 개수의 전도성 층과 절연 층을 포함할 수 있다. 솔더 마스크 또는 패시베이션 층은 기판(152)의 양쪽 측면 위에 형성될 수 있다. 다른 실시예에서는 임의의 적합한 유형의 기판 또는 리드프레임이 기판(152)에 사용된다.
기판(152) 상에 반도체 패키지(150)를 형성하는 것은 도 3b의 기판에 반도체 다이(104)를 장착하는 것으로 시작된다. 추가적인 반도체 다이, 별개의 능동 또는 수동 구성 요소, 또는 임의의 다른 원하는 구성 요소는 반도체 패키지(150)의 의도된 기능을 구현하기 위해 원하는 대로 반도체 다이(104)에 인접하여 장착될 수 있다. 반도체 다이와 다른 전기 구성 요소의 임의 개수, 유형 및 조합은 가능하다. 반도체 패키지(150)를 만드는 데 사용된다.
솔더 범프(114)는 반도체 다이(104)와 기판(152) 사이에서 리플로우되어 반도체 다이를 기판에 기계적으로 및 전기적으로 연결한다. 몰드 언더필은 반도체 다이를 장착하기 전에 기판(152) 또는 반도체 다이(104) 위에 분배된다. 다른 실시예에서, 몰드 언더필은 장착 후에 반도체 다이(104)와 기판(152) 사이에 분배된다.
도 3c에서, 솔더 페이스트(158)는 프린트 헤드 또는 마스크를 사용하여 인쇄되거나 그렇지 않으면 기판(152)의 상부 표면에 노출된 전도성 층(156)의 접촉 패드 상에 배치된다. 다른 실시예에서는 솔더, 전도성 에폭시, 또는 다른 전도성 재료가 사용된다. 솔더 페이스트(158)는 반도체 패키지 내에서 수직 상호 연결이 필요한 기판(152) 위치에 배치된다.
반도체 패키지(150)용 상부 기판 모듈(160)이 도 3d-3f에 형성된다. 도 3d의 기판(162)은 도 3d의 기판(152)과 유사하며 전도성 층(166)과 인터리빙된 절연 층(164)을 포함한다. 전도성 층(166)은 기판(152)과 마찬가지로 전도성 비아로 서로 상호 연결된다. 기판(162)은 이전에 싱귤레이션된 개별 단위 기판이거나 대형 패널로 유지되어 기판 모듈(160)을 형성할 수 있다. 여러 유닛을 한 번에 더 쉽게 처리할 수 있다. 기판(162)은 2개의 적층된 전도성 층으로 그려지고 기판(152)은 4개의 적층된 전도성 층으로 그려지지만, 두 기판 모두 임의 개수의 전도성 및 절연층으로 형성될 수 있다. 임의의 유형의 패키지 기판 또는 리드프레임이 기판(152)과 마찬가지로 기판(162)에도 사용될 수 있다.
솔더 페이스트(168)는 도 3e의 기판(162) 상에, 도 3c의 솔더 페이스트(158)의 증착과 유사한 공정에 의해 배치된다. 유사하게, 다른 유형의 전도성 재료 또는 구조물이 사용될 수 있다. 솔더 페이스트(168)는 솔더 페이스트(158)를 미러링하는 패턴으로 기판(162)의 접촉 패드 위에 배치되어, 기판(162)이 뒤집어지고 기판(152) 위에 정렬되면 페이스트(168)의 개별 스폿이 페이스트(158)의 개별 개별 스폿에 정렬될 수 있다.
도 3f에서, 그래핀 코팅 인터커넥트(130)는 솔더 페이스트(168)의 각각의 개별 부분 상에 배치된다. 솔더 페이스트(168)는 그래핀 코팅 인터커넥트가 크게 움직이지 않고 기판(162)을 뒤집을 수 있을 만큼 충분히 그래핀 코팅 인터커넥트(140)를 기판(162)에 변형시키고 접착시킨다. 다른 실시예에서, 솔더 페이스트(168)는 그래핀 코팅 인터커넥트(130)를 기판(162)에 더욱 견고하게 부착하기 위해 리플로우된다.
상부 기판 모듈(160)은 반도체 패키지(150)를 형성하는 공정을 계속하기 위해 도 3g의 기판(152) 위에 뒤집혀서 배치된다. 기판(152) 및 기판(162)은 모두 다수의 유닛을 갖는 대형 패널로 유지될 수도 있고, 또는 도 3g에 도시된 단계 이전에 하나 또는 양쪽 기판이 단일화될 수도 있다. 상부 기판 모듈(160)은 그래핀 코팅 인터커넥트(130)가 도 1의 솔더 페이스트(158) 위에 놓일 때까지 아래로 내려진다. 3시간 선택적으로 기판(162)과 반도체 다이(104) 사이에 작은 간격이 남아 있다. 반도체 패키지(150)는 가열되어 솔더 페이스트(158 및 168)를 리플로우하여 솔더 페이스트와 그래핀 코팅 인터커넥트(130)를 통해 상부 기판 모듈(160)을 기판(152)에 물리적으로 부착하고 전기적으로 연결한다.
도 3i에서, 캡슐화재 또는 성형 화합물(170)은 페이스트 프린팅, 압축 성형, 전사 성형, 액체 캡슐화재 성형, 진공 적층, 스핀 코팅 또는 기타 적합한 도포기를 사용하여 기판(152 및 162) 사이, 반도체 다이(104) 및 그래핀 코팅 인터커넥트(130) 위 및 주위에 증착된다. 캡슐화재(170)는 에폭시 수지, 에폭시 아크릴레이트, 또는 필러가 있거나 없는 폴리머와 같은 폴리머 복합 재료일 수 있다. 캡슐화재(170)는 비전도성이며 구조적 지지를 제공하고 외부 요소 및 오염 물질로부터 반도체 장치를 환경적으로 보호한다. 캡슐화재(170)는 전도성 범프(114) 사이와 그래핀 코팅 인터커넥트(130) 사이에서 반도체 다이(104) 아래로 흘러 기판(152, 162) 사이의 공간을 완전히 채운다.
반도체 패키지(150)는 더 큰 전자 시스템으로의 후속 통합을 위해 상부 또는 하부 표면에 범프(172) 또는 다른 상호 연결 구조를 선택적으로 형성함으로써 도 3j에서 완성된다. 범프(172)는 범프(114)에 대해 위에서 설명한 것과 실질적으로 동일하게 형성될 수 있다. 범프(172)는 제조의 초기 단계에서 형성될 수 있다. 원하는 경우 처리한다. 반도체 패키지(150)가 다중 장치의 패널로 형성된 경우, 반도체 패키지는 기판(152), 캡슐화재(170) 및 기판(162)을 통해 서로 개별화되고 배포를 위해 테이프 앤 릴로 배치되거나 더 큰 전기 시스템에 직접 배치된다..
반도체 패키지(150)는 기판(152, 162) 사이의 수직 상호 연결을 위해 그래핀 코팅 상호 연결(130)을 활용한다. 그래핀 코팅 상호 연결(130)은 현재 선행 기술에 존재하는 대안에 비해 훨씬 더 높은 전기 전도성, 열 전도성 및 경도를 갖는다. 증가된 전기 전도성은 고대역폭 사용 사례에서 반도체 패키지(150)에 대한 적합성을 향상시킨다. 증가된 열전도율은 고대역폭 신호 처리로 인해 발생할 수 있는 열을 방출하는 데 도움이 된다. 증가된 경도는 뒤틀림의 영향을 감소시키고 그래핀 코팅 인터커넥트(130)가 내부 응력을 견디는 데 도움이 된다. 그래핀 코팅(124)은 또한 우수한 납땜 습윤성을 가져서 그래핀 코팅 상호 연결부(130)가 납땜 페이스트를 사용하여 접촉 패드에 직접 부착될 수 있도록 한다. 그래핀 코팅(124)은 또한 Cu 코어(120)의 산화를 감소시키거나 제거한다.
도 4a는 코어(120) 및 그래핀 코팅(124) 주위에 형성된 솔더 코팅(182)이 있는 인터커넥트(180)를 도시한다. 솔더 코팅(182)은 CVD, PVD, 스퍼터링, 스프레이, 액체 코팅, 또는 다른 임의의 적절한 공정에 의해 형성될 수 있다. 도 4b의 반도체 패키지(190)는 상기 3a-3j에 도시된 바와 같이 형성되나, 그래핀 코팅 인터커넥트(130) 대신에 인터커넥트(180)를 포함한다. 솔더 코팅(182)은 솔더 페이스트(158) 및 168과 함께 유동하여 코어(120) 및 솔더 내에 배치된 그래핀 코팅(124)과 함께 기판(152) 및 162 사이에 연속적이고 균일한 범위의 솔더를 형성한다. 인터커넥트(180)는 또한 별도의 솔더 페이스트(158 및 168) 없이 사용될 수 있고, 솔더 코팅(182)이 기판(152 및 162)의 양쪽 접촉 패드에 리플로우하기에 충분하기 때문에 필요한 제조 공정 단계의 수를 줄일 수 있다. 인터커넥트(180)는 상술한 실시예들 또는 하술한 실시예들 중 어느 것과도 함께 사용될 수 있다.
도 5는 반도체 패키지(200)가 반도체 다이(104) 위의 기판(162)에 형성된 캐비티 또는 리세스(202)를 갖는 실시예를 예시한다. 반도체 다이(104)의 상부는 리세스(202) 내로 연장된다. 리세스(202)는 반도체 다이와 물리적으로 접촉하지 않고 기판(162)이 기판(152)에 더 가까워질 수 있게 한다. 또는 더 큰 반도체 다이(104)가 동일한 기판 간격으로 사용될 수 있도록 허용한다. 기판(152 및 162)을 서로 더 가깝게 이동시키면 반도체 패키지를 통한 전체 상호 연결 길이가 감소하고 이에 따라 전기 저항이 감소된다. 공동(202)은 기판(152, 162) 사이에 배치된 임의의 하나 이상의 부품을 수용하기 위해 위에서 설명하거나 아래에서 설명하는 임의의 반도체 패키지에 형성될 수 있다.
도 6은 시스템-인-패키지(SiP)(210) 실시예를 도시한다. SiP(210)는 도 3a-3j와 관련하여 전술한 바와 실질적으로 동일한 방식으로 형성되며, 더 많은 전기 및 반도체 부품이 추가되어 SiP를 형성한다. 개별 능동 또는 수동 구성 요소(212a 및 212b)는 반도체 다이(104a)와 함께 기판(152 및 162) 사이에 배치된다. 반도체 다이(104b 및 104c) 및 별개의 능동 또는 수동 구성요소(212c 및 212d)는 기판(152) 반대편의 기판(162) 상에 장착된다. 전기 및 반도체 구성요소의 임의의 조합은 임의의 구성 및 조합으로 기판(152 및 162)의 양쪽에 장착될 수 있다. 추가의 반도체 다이(104) 및 구성요소(212)는 위에서 또는 아래에 설명된 실시예 중 어느 하나에 제공될 수 있다.
도 7은 두 개의 반도체 패키지(150)가 적층된 패키지-온-패키지(PoP)(220) 실시예를 예시한다. 반도체 패키지(150a)는 PoPb(하단)이고, 반도체 패키지(150b)는 PoPt(상단)이다. 반도체 패키지(150b)의 범프(172b)는 하부 반도체 패키지(150a)의 기판(162)의 접촉 패드 위에 리플로우된다. 반도체 패키지(150a)의 범프(172a)는 PoP(220)를 더 큰 전기 시스템에 통합하는 후속 작업을 위해 노출된 상태로 유지된다. PoP 구성으로 스태킹하면 단일 반도체 패키지로 더 많은 기능을 구현할 수 있다. 그래핀 코팅 인터커넥트(130)를 활용하면 고대역폭 애플리케이션에서 성능이 향상된다. 상기 또는 하기에 설명된 실시예 중 어느 것이라도 도 7에 도시된 바와 같이 적층될 수 있다.
도 8은 수직 상호 연결을 위해 그래핀 코팅 상호 연결(130)을 활용하는 양면 성형 반도체 패키지(230)를 도시한다. 반도체 패키지(230)는 상부 및 하부 표면 모두에 장착된 구성요소(104 및 232)를 갖는 단일 기판(152)만을 갖는다. 그래핀 코팅 인터커넥트(130)는 위와 같이 기판(152) 상에 장착된다. 캡슐화재(234a)는 기판(152)의 한 면 위에 증착되고, 캡슐화재(234b)는 다른 면 위에 증착된다. 일 실시예에서, 캡슐화재(234a, 234b)는 단일 몰딩 단계에서 기판(152) 상에 함께 형성된다.
솔더(236)는 반도체 패키지(230)를 더 큰 전기 시스템에 전기적으로 상호 연결하기 위해 캡슐화재(234a)로부터 노출된다. 솔더(236)는 기판(152)에 인터커넥트를 장착한 후 그래핀 코팅 인터커넥트(130) 위에 배치될 수 있다. 필름 보조 성형 또는 기타 적절한 공정을 활용한다. 다른 실시예에서, 인캡슐런트(234a)는 솔더(236)를 덮고 솔더를 노출시키기 위해 증착 후에 인캡슐런트에 개구가 형성된다.
캡슐화재에 개구를 형성하여 그래핀 코팅된 상호 연결부(130)를 노출시키거나 캡슐화재를 상호 연결이 노출된 상태로 유지되는 방식으로 몰딩함으로써 캡슐화재(234a)가 증착된 후에 솔더(236)가 적용될 수도 있다. 다른 실시예에서, 그래핀 코팅(124) 위에 미리 형성된 솔더 코팅(182)을 갖는 상호 연결부(180)가 사용되고 솔더 페이스트(168)나 솔더(236) 중 어느 것도 필요하지 않다. 솔더 코팅(182)은 후속 상호 연결을 위해 최종 반도체 패키지(230)의 캡슐화재(234a)로부터 노출된 상태로 유지된다. 그래핀 코팅 인터커넥트(130)는 적층형 패키지(230)를 형성하기 위해 기판(152)의 바닥뿐만 아니라 상단에도 추가될 수 있거나, 단순히 패키지의 상단에 더 많은 반도체 구성 요소를 추가할 수 있다.
도 9a 및 9b는 전술한 반도체 패키지, 예를 들어 반도체 패키지(150)를 더 큰 전자 디바이스(300)에 통합하는 것을 예시한다. 도 9a는 전자 디바이스(300)의 일부로서 인쇄 회로 기판(PCB) 또는 다른 기판(302) 상에 실장된 반도체 패키지(150)의 부분 단면을 도시한다. 범프(172)는 PCB(302)의 전도성 층(304) 상에 리플로우되어 반도체 패키지(150)를 물리적으로 부착하고 PCB에 전기적으로 연결한다. 다른 실시예들에서는, 열 압축 또는 다른 적절한 부착 및 연결 방법이 사용된다. 일부 실시예에서, 반도체 패키지(150)와 PCB(302) 사이에 접착제 또는 언더필 층이 사용된다. 반도체 다이(104)는 기판(152)을 통해 전도성 층(304)에 전기적으로 결합된다.
도 9b는 반도체 패키지(150)를 포함하여 PCB의 표면에 실장된 복수의 반도체 패키지를 갖는 PCB(302)를 포함하는 전자 장치(300)를 도시한다. 전자 장치(300)는 응용 분야에 따라 한 가지 유형의 반도체 패키지 또는 여러 유형의 반도체 패키지를 가질 수 있다. 전자 장치(300)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안적으로, 전자 장치(300)는 더 큰 시스템의 하위 구성요소일 수 있다. 예를 들어, 전자 장치(300)는 태블릿 컴퓨터, 휴대폰, 디지털 카메라, 통신 시스템, 또는 기타 전자 장치의 일부일 수 있다. 전자 장치(300)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입되는 다른 신호 처리 카드일 수도 있다. 반도체 패키지에는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 능동 또는 수동 장치, 기타 반도체 다이 또는 전기 부품이 포함될 수 있다.
도 9b에서, PCB(302)는 PCB에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호 연결을 위한 일반 기판을 제공한다. 전도성 신호 트레이스(304 )는 증발, 전해 도금, 무전해 도금, 스크린 인쇄 또는 기타 적합한 금속 증착 프로세스를 사용하여 PCB(302)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(304)는 반도체 패키지, 장착된 구성요소 및 기타 외부 시스템 또는 구성요소 사이의 전기 통신을 제공한다. 트레이스(304)는 또한 필요에 따라 반도체 패키지에 전원 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 장치는 2개의 패키징 레벨을 갖는다. 제 1 레벨 패키징은 반도체 다이를 중간 기판에 기계적, 전기적으로 부착하는 기술이다. 제 2 레벨 패키징은 중간 기판을 PCB(302)에 기계적으로 및 전기적으로 부착하는 것을 수반한다. 다른 실시예에서, 반도체 장치는 다이가 PCB(302)에 직접 기계적으로 및 전기적으로 장착되는 제 1 레벨 패키징만을 가질 수 있다.
설명의 목적을 위해, 본드 와이어 패키지(306) 및 플립칩(308)을 포함한 여러 유형의 1 레벨 패키징이 PCB(302)에 도시되어 있다. 또한, 볼 그리드 어레이(BGA)(310), 범프 칩 캐리어(BCC)(312), 랜드 그리드 어레이(LGA)(316), 멀티 칩 모듈(MCM) 또는 SIP 모듈(318), 쿼드 플랫 비연 패키지(QFN)(320), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(324) 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(326)를 포함하는 여러 유형의 제2 레벨 패키징이 PCB(302)에 장착된 것으로 도시되어 있다. 일 실시예에서, eWLB(324)는 팬 아웃 웨이퍼 레벨 패키지(Fo-WLP)이고, WLCSP(326)는 팬 인 웨이퍼 레벨 패키지(Fi-WLP)이다.
시스템 요구사항에 따라, 제 1 및 제 2 레벨 패키징 스타일의 임의의 조합뿐만 아니라 다른 전자 구성요소로 구성된 임의의 반도체 패키지 조합이 PCB(302)에 연결될 수 있다. 일부 실시예에서, 전자 장치(300)는 단일 부착 반도체를 포함한다. 패키지인 반면, 다른 실시예에서는 다수의 상호 연결된 패키지가 필요한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 사전 제작된 구성 요소를 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지에는 정교한 기능이 포함되어 있기 때문에 보다 저렴한 부품과 간소화된 제조 공정을 사용하여 전자 장치를 제조할 수 있다. 결과적으로 장치는 고장날 가능성이 적고 제조 비용이 저렴하여 소비자의 비용이 절감된다.
본 발명의 하나 이상의 실시예가 상세히 설명되었지만, 당업자는 다음 청구범위에 기재된 바와 같이 본 발명의 범위를 벗어나지 않고 이러한 실시예에 대한 수정 및 변경이 이루어질 수 있음을 인식할 것이다.

Claims (15)

  1. 반도체 장치에 있어서:
    제 1 기판;
    제 2 기판
    제 1 기판과 제 2 기판 사이에 배치된 그래핀-코팅된 인터커넥트; 및
    제 1 기판과 제 2 기판 사이에 배치된 반도체 다이를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 제 1 기판은 상기 그래핀-코팅된 인터커넥트를 통해 상기 제 2 기판에 전기적으로 결합되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 반도체 다이 위에 제 2 기판에 형성된 리세스를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 반도체 다이의 반대편에 제2 기판에 부착된 전기 부품을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서, 전기 부품은 제 2 반도체 다이 및 제 2 그래핀 코팅 인터커넥트를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 제 1 기판과 제 2 기판 사이에 증착된 봉지재를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치에 있어서:
    기판;
    기판 위에 배치된 그래핀-코팅된 인터커넥트; 및
    기판 위에 배치된 반도체 다이를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서, 상기 기판과 그래핀 코팅 인터커넥트 사이에 배치된 땜납을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서, 상기 땜납은 기판의 반대쪽 그래핀 코팅된 인터커넥트 위로 연장되는 것을 특징으로 하는 반도체 장치.
  10. 반도체 장치의 제조 방법에 있어서:
    기판을 제공하는 단계;
    기판 위에 그래핀 코팅된 인터커넥트를 배치하는 단계; 및
    기판 위에 반도체 다이를 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10항에 있어서, 상기 기판 상에 그래핀 코팅 인터커넥트를 배치하기 전에 상기 그래핀 코팅 인터커넥트 상에 솔더 코팅을 배치하는 것을 더 포함하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10항에 있어서, 반도체 다이의 반대편에 기판 위에 전기 부품을 배치하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12항에 있어서, 반도체 다이 및 전기 부품 위에 봉지재를 증착하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13항에 있어서, 상기 전기 부품은 제2 반도체 다이를 포함한다.것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 13항에 있어서, 상기 그래핀 코팅된 인터커넥트 상에 배치되고 상기 인캡슐런트로부터 노출된 땜납을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020230166205A 2023-01-05 2023-11-27 그래핀 코팅 인터커넥트를 이용한 반도체 장치 및 반도체 패키지 제조 방법 KR20240109911A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18/150,634 2023-01-05
US18/150,634 US20240234292A1 (en) 2023-01-05 2023-01-05 Semiconductor Device and Method of Making a Semiconductor Package with Graphene-Coated Interconnects

Publications (1)

Publication Number Publication Date
KR20240109911A true KR20240109911A (ko) 2024-07-12

Family

ID=91673389

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230166205A KR20240109911A (ko) 2023-01-05 2023-11-27 그래핀 코팅 인터커넥트를 이용한 반도체 장치 및 반도체 패키지 제조 방법

Country Status (3)

Country Link
US (1) US20240234292A1 (ko)
KR (1) KR20240109911A (ko)
CN (1) CN118299358A (ko)

Also Published As

Publication number Publication date
CN118299358A (zh) 2024-07-05
US20240234292A1 (en) 2024-07-11

Similar Documents

Publication Publication Date Title
US9305897B2 (en) Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8980691B2 (en) Semiconductor device and method of forming low profile 3D fan-out package
US9437538B2 (en) Semiconductor device including RDL along sloped side surface of semiconductor die for Z-direction interconnect
US8367480B2 (en) Semiconductor device and method of forming dam material around periphery of die to reduce warpage
US9721925B2 (en) Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
US9324672B2 (en) Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
US8349658B2 (en) Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe
US10068843B2 (en) Semiconductor device and method of forming cavity in build-up interconnect structure for short signal path between die
US9508626B2 (en) Semiconductor device and method of forming openings in thermally-conductive frame of FO-WLCSP to dissipate heat and reduce package height
US8836097B2 (en) Semiconductor device and method of forming pre-molded substrate to reduce warpage during die molding
US20130299974A1 (en) Semiconductor Device and Method of Forming Open Cavity in TSV Interposer to Contain Semiconductor Die in WLCSMP
TW202318932A (zh) 封裝中天線裝置和製造方法
KR20240109911A (ko) 그래핀 코팅 인터커넥트를 이용한 반도체 장치 및 반도체 패키지 제조 방법
US20240194628A1 (en) Semiconductor Device and Method of Die Attach with Adhesive Layer Containing Graphene-Coated Core
US20240312884A1 (en) Semiconductor Device and Method of Forming Fine Pitch Conductive Posts with Graphene-Coated Cores
KR20240038575A (ko) Tim 내에 매립된 그래핀 코팅 코어를 형성하는 반도체 장치 및 방법
KR20240110482A (ko) 그래핀 코팅된 코어를 갖는 rdl을 형성하기 위한 반도체 장치 및 방법