KR20240038575A - Tim 내에 매립된 그래핀 코팅 코어를 형성하는 반도체 장치 및 방법 - Google Patents

Tim 내에 매립된 그래핀 코팅 코어를 형성하는 반도체 장치 및 방법 Download PDF

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KR20240038575A
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용무 신
희수 이
현석 박
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 장치는 기판 및, 기판 위에 배치된 전기 구성요소를 가지고 있다. 전기 구성요소는 반도체 다이, 반도체 패키지, 표면 마운트 장치, RF 구성요소, 분리형 전기 장치, 또는 IPD 일 수 있다. 열 인터페이스 재료(TIM)가 전기 구성요소 위에 적층된다. TIM에는 그래핀으로 덮인 Cu와 같은 코어가 있다. 열 싱크는 TIM, 전기 구성요소 및 기판 위에 배치된다. TIM은 전기 구성요소에 인쇄된다. 그래핀은 TIM 내에서 상호 연결되어 TIM의 제1 표면에서 TIM의 제1 표면 반대편에 있는 TIM의 제2 표면으로 열 경로를 형성한다. TIM은 열경화성 재료 또는 솔더링 유형의 매트릭스를 포함하며, 그래핀으로 덮인 코어가 열경화성 재료 또는 솔더링 유형의 매트릭스 내에 매립된다. TIM과 전기 구성요소 사이에는 금속 층이 형성될 수 있다.

Description

TIM 내에 매립된 그래핀 코팅 코어를 형성하는 반도체 장치 및 방법 {SEMICONDUCTOR DEVICE AND METHOD OF FORMING GRAPHENE-COATED CORE EMBEDDED WITHIH TIM}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 특히 열 인터페이스 재료(TIM: thermal interface material) 내에 매립된 그래핀 코팅 코어를 사용하여 열 방출하는 반도체 장치 및 방법에 관한 것이다.
발명의 배경
반도체 장치는 현대 전자 제품에서 흔하게 발견되는 것이다. 반도체 장치는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자기기 제어, 광전자 및 텔레비전 디스플레이를 위한 시각적 이미지 생성 등 다양한 기능을 수행한다. 반도체 장치는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 발견된다. 또한, 반도체 장치는 군사용 응용 분야, 항공, 자동차, 산업용 컨트롤러 및 사무용 장비에서도 사용된다.
SIP 모듈에는 작은 크기와 낮은 높이를 위해 고도로 통합된 고속 디지털 및 RF 전기 구성요소가 포함되어 있으며, 높은 클럭 주파수와 높은 전력 등급에서 작동한다. 이러한 전기 구성요소는 상당한 열을 발생하는 것으로 알려져 있으며, 열은 적절하게 방출되어야 한다. 구리는 납땜성 및 솔더 페이스트의 습윤성에 좋은 재료이다. 특히 고속 디지털 및 RF 전기 구성요소를 포함하는 응용 분야에서는 여전히 방열성을 개선하기 위한 필요가 존재한다.
도 1a 내지 도 1c은 톱 스트리트로 분리된 다수의 반도체 다이가 있는 반도체 웨이퍼를 예시한 도면이다.
도 2a 내지 도 2g는 SiP에 대한 TIM 내에 그래핀 Cu 코어를 형성하는 공정을 예시한 도면이다.
도 3a 내지 도 3e은 그래핀 Cu 코어를 형성하는 공정을 예시한 도면이다.
도 4a 및 도 4b는 TIM 내에 그래핀 Cu 코어를 형성하는 과정에 대한 추가 세부 사항을 예시한 도면이다.
도 5는 인쇄회로기판(PCB)의 표면에 배치된 다양한 유형의 패키지를 가진 PCB 를 예시한 도면이다.
본 발명을 다음과 같이 동일한 숫자가 동일하거나 유사한 요소를 나타내는 도면을 참조하여 하나 이상의 구체적인 실시예를 통해 설명한다. 본 발명은 발명의 목적을 달성하기 위한 최상의 방법을 기준으로 하여 설명되지만, 관련기술분야의 통상의 기술자들은 이러한 본 발명의 정신과 범위에 포함될 수 있는 대안, 수정 및 동등물도 포함하도록 의도되었음을 인식할 수 있을 것이며, 그것은 첨부된 청구범위 및 상세한 설명 그리고 도면에 의해 지원되는 내용에 의해 정의된다. 도면에 도시된 특징부는 반드시 척도에 맞춰 도시되지 않았을 수도 있다. 기능이 유사한 요소는 도면에서 동일한 참조 번호를 부여했다. 본 명세서에서 사용되는 "반도체 다이" 용어는 단수 및 복수 형태를 모두 포함하며, 따라서 단일 반도체 장치 및 복수 반도체 장치를 모두 지칭할 수 있다.
반도체 장치는 일반적으로 2개의 복잡한 제조 공정, 즉 프런트-엔드(front-end) 제조 및 백-엔드(back-end) 제조 공정을 사용하여 제조된다. 프런트-엔드 제조는 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 웨이퍼 상의 각 다이에는, 기능적인 전기 회로를 형성하기 위해 전기적으로 연결되는 액티브(active) 및 패시브(passive) 전기 구성요소가 포함되어 있다. 트랜지스터 및 다이오드와 같은 액티브 전기 구성요소는 전기 전류의 흐름을 제어하는 기능을 갖고 있다. 커패시터, 인덕터, 레지스터와 같은 패시브 전기 구성요소는 전압과 전류 간의 관계를 생성하여 전기회로 기능을 수행한다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단 또는 개별화(singular)하고, 반도체 다이를 구조적 지지, 전기적 상호연결 및 환경적 격리를 위해 패키징하는 것을 의미한다. 반도체 다이를 개별화하기 위해, 웨이퍼는 톱 스트리트 또는 스크라이브라고 불리는 웨이퍼의 비기능 영역을 따라 스코어링 되어 절단된다. 웨이퍼는 레이저 절단 도구 또는 톱 블레이드를 사용하여 개별화 된다. 개별화된 후, 개별 반도체 다이는, 다른 시스템 구성요소와의 상호연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 배치된다. 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기적 연결은 도전 층, 범프, 스터드 범프, 도전 페이스트 또는 와이어 본드 등을 사용하여 이루어질 수 있다. 캡슐화 재료 또는 기타 성형 재료가 패키지 위에 적층되어, 물리적 지지 및 전기적 절연을 제공한다. 완성된 패키지는 전기 시스템에 삽입되어, 반도체 장치의 기능을 다른 시스템 구성요소에서 사용할 수 있게 한다.
도 1a는 구조적 지지를 위한 실리콘, 게르마늄, 알루미늄 인산화물, 알루미늄 비소화물, 갈륨 비소화물, 갈륨 질화물, 인 비소화물, 탄화규소 또는 기타 벌크 재료와 같은 베이스 기판 재료(102)를 갖는 반도체 웨이퍼(100)를 도시했다. 웨이퍼(100) 상에는 비활성인 다이 간 웨이퍼 영역 또는 톱 스트리트(106)로 분리된 다수의 반도체 다이 또는 구성요소(104)가 형성된다. 톱 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 개별화하기 위한 절단 영역을 제공한다. 일 실시예에서 반도체 웨이퍼(100)의 너비 또는 지름은 100-450 밀리미터(mm)이다. 대안적으로, 웨이퍼(100)는 금형 표면, 유기 또는 무기 기판, 또는 그래핀 전사에 적합한 타겟 기판일 수도 있다.
도 1b는 반도체 웨이퍼(100)의 일부에 대한 횡단면도이다. 각각의 반도체 다이(104)는 백 표면 또는 비활성 표면(108)과, 다이 내에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호 연결된 액티브 디바이스, 패시브 디바이스, 도전 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로가 포함된 액티브 표면(110)을 갖는다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 메모리 또는 기타 신호 처리 회로와 같은 디지털 회로 또는 아날로그 회로를 구현하기 위해 액티브 표면(110) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위해 인덕터, 커패시터, 레지스터와 같은 IPD도 포함할 수 있다.
전기적 도전 층(112)은 물리적 증착(PVD), 화학적 증착(CVD), 전해 도금, 비전해 도금 공정 또는 기타 적합한 금속 증착 공정을 사용하여 액티브 표면(110) 위에 형성된다. 도전 층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 기타 적합한 전기적 도전 재료의 하나 이상의 층일 수 있다. 도전 층(112)은 액티브 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로 작동한다.
전기 도전성 범프 재료는 증발, 전해 도금, 비전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 도전 층(112) 위에 적층된다. 범프 재료는 선택적인 플럭스 용액과 함께 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 이들의 조합으로 구성될 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)일 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 도전 층(112)에 접합된다. 일 실시예에서, 범프 재료는 볼 또는 범프(114)를 형성하기 위해 용융점 이상으로 재료를 가열함으로써 리플로우 된다. 일 실시예에서는 범프(114)가 습윤층, 장벽층 및 접착층을 갖는 언더 범프 금속화(Under Bump Metallization, UBM) 부분 위에 형성될 수도 있다. 범프(114)는 또한 도전 층(112)에 압축 접합 또는 열압착 접합으로 될 수도 있다. 범프(114)는 도전 층(112) 위에 형성될 수 있는 일 유형의 상호연결 구조를 나타낸다. 상호연결 구조는 또한 접합 와이어, 도전성 페이스트, 스터드 범프, 마이크로 범프 또는 기타 전기적인 상호 연결기를 사용할 수 있다.
도 2a 내지 도 2g는 전기 구성요소 위에 방열을 위한 TIM을 가진 그래핀을 사용하여 SiP 모듈을 형성하는 공정을 예시한 도면이다. 도 2a는 도전 층(122)과 절연 층(124)을 포함하는 다층 상호접속 기판(120)의 단면도이다. 도전 층(122)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 도전성 재료의 하나 이상의 층일 수 있다. 도전 층은 PVD, CVD, 전해 도금, 비전해 도금 공정 또는 다른 적절한 금속 증착 공정을 사용하여 형성될 수 있다. 도전층(122)은 기판(120)을 가로지르는 수평방향의 전기적 상호접속 및 기판(120)의 상부면(126)과 하부면(128) 사이의 수직방향의 전기적 상호접속을 제공한다. 도전층(122)의 일부는 반도체 다이(104) 및 다른 전기 구성요소의 설계 및 기능에 따라 전기적으로 공통일 수도 있고 전기적으로 절연될 수도 있다. 절연층(124)은 이산화규소(SiO2), 질화규소(Si3N4), 산질화규소(SiON), 오산화탄탈(Ta2O5), 산화알루미늄(Al2O3), 솔더 레지스트, 폴리이미드, 벤조시클로부텐(BCB), 폴리 벤조옥사졸(PBO), 및 유사한 절연 및 구조 특성을 갖는 다른 재료의 하나 이상의 층을 포함한다. 절연층은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화를 이용하여 형성될 수 있다. 절연층(124)은 도전층(122) 사이의 절연을 제공한다.
도 2b에서, 전기 구성요소(130a-130c)는 상호접속 기판(120)의 표면(126)에 배치되고 도전층(122)에 전기적 및 기계적으로 연결된다. 전기 구성요소(130a-130c)는 픽 앤 플레이스(pick and place) 동작을 사용하여 기판(120) 위에 배치된다. 예를 들어, 전기 구성요소(130a 및 130b)는 다이오드, 트랜지스터, 레지스터, 커패시터, 인덕터와 같은 분리형 전기장치 또는 IPD 일 수 있다. 전기 구성요소(130c)는 기판(120)의 표면(126)을 향해 배향된 범프(114)를 가진 도 1c의 반도체 다이(104)일 수 있다. 대안적으로, 전기 구성요소(130a-130c)는 다른 반도체 다이, 반도체 패키지, 표면 마운트 디바이스, RF 구성요소, 분리형 전기 디바이스, 또는 집적 패시브 디바이스(IPD)를 포함할 수 있다. 도 2c는 기판(120)의 도전층(122)에 전기적 및 기계적으로 연결된 전기 구성요소(130a-130c)를 예시한 도면이다. 도전성 페이스트 또는 솔더(136)는 전기 구성요소(130a 및 130b)의 각각의 단자(132 및 134)에 전기적 및 기계적 연결을 제공한다. 범프(114)는 전기 구성요소(130c)에 전기적 및 기계적 연결을 제공한다.
도 2d에서, TIM(140)은 전기 구성요소(130c)의 표면(108) 위에 증착된다. 대안적으로, TIM의 유형에 따라 전기 구성요소(130c)의 표면(108) 위에 먼저 금속 코팅(141)이 증착된다. 금속 코팅(141)은 Ti, Ag 또는 SUS/Cu 일 수 있다. TIM(140)은 금속 코팅(141) 위에 증착된다. 일 실시예에서는 3D 프린터를 사용하여 TIM(140)이 전기 구성요소(130c)의 표면(108)에 인쇄된다. 도 3a는 프린터 베드(142)에 배치된 전기 구성요소(130c)를 예시한 도면이다. 프린터 베드(142)는 80-100℃로 가열된다. TIM(140)은 프린터 노즐(144)에서 전기 구성요소(130c)의 표면(108)으로 분사된다. 프린터 베드(142)는 TIM(140)의 표면(108) 상의 분포를 제어하기 위해 3차원(x, y, z 방향)으로 이동한다.
도 3b는 매트릭스(154)에 매립된 그래핀(152)에 의해 둘러싸이거나 덮인 복수의 코어(150)를 포함하는 TIM(140)의 추가 내용을 예시한 도면이다. 일 실시예에서, 매트릭스(154)는 알루미나, Al, 산화알루미늄 아연, 또는 양호한 열전달 특성을 갖는 다른 재료를 함유하는 충전제를 포함하는 에폭시 수지 또는 접착제와 같은 열경화성 재료이다. 매트릭스(154)는 실리콘과 같은 열 그리스, 또는 폴리메틸 메타크릴레이트(PMMA) 또는 폴리에틸렌 테레프탈레이트(PET)와 같은 폴리머 유형일 수 있다. 도 3c는 코어(150)를 도시한다. 일 실시예에서, 코어(150)는 Cu, Ni, 상변화 재료(PCM), 또는 다른 적절한 금속 또는 유사 물질이다.
도 3d는 금속 코어(150)의 표면(151) 주위에 형성된 그래핀 코팅(152)을 예시한 도면이다. 도 3e는 집합적 그래핀 Cu 코어(156)인, 금속 코어(150)의 표면(151) 주위의 메쉬 네트워크로서 형성된 그래핀 코팅(152)에 대한 추가 세부 내용을 도시했다. 그래핀(152)은 탄소 원자의 하나 이상의 층이 2차원(2D) 벌집 격자 형태로 배치된 탄소의 동소체이다. 그래핀(152)은 CVD에 의해 형성될 수 있다. 금속 코어(150)는 900~1080℃로 가열된 챔버에 배치된다. CH4/H2/Ar 의 가스 혼합물이 챔버에 도입되어 CVD 반응이 시작된다. CVD 반응에 의해 탄소 원자가 수소 원자로부터 분리되면, 탄소 소스는 고온 반응 챔버 내에서 분해되어 금속 코어(150)의 표면(151) 상에 그래핀(152)을 남긴다. 금속 코어(150) 위에서의 탄소 원자의 방출은 그래핀(152)의 연속한 시트를 형성한다. CVD에 의한 그래핀의 형성에 관한 추가 정보는 미국 특허 8,535,553호에 개시되어 있으며, 본원에 참고로 포함되었다.
다른 실시예에서, 매트릭스(154)는 그래핀, 카본 나노튜브, 도전성 폴리머 등이 분산된 폴리머이다. 코어(150)는 반도체 칩의 동작 온도 범위, 예를 들어, 20 내지 200℃, 내에서 고상으로부터 액상, 또는 액상으로부터 고상으로의 상변화가 가능한 PCM 이다. 도 3d에 도시된 바와 같이, 제1 코팅(152)은 PCM 코어(150) 주위에 형성되고, 제2 코팅(153)은 제1 코팅(152)과 PCM 코어(150) 사이에 형성되며, 공개된 한국출원 KR101465616B1 에 설명되어 있다. 제2 코팅(153)은 폴리머 중간층이다. 그래핀으로 덮인 코어를 갖는 매트릭스(154)는 미국 특허 10421123호에 추가로 개시되어 있으며, 본원에 참고로 포함되었다. 그래핀으로 덮인 코어를 갖춘 매트릭스(154)는 높은 열전달을 제공한다.
그래핀의 특성은 다음과 같이 표 1에 정리되었다.
그래핀의 특성
파라미터
전자 이동도 2x105 ㎠ V-1 s-1
전류 밀도 109 A cm-1
페르미온(전자) 속도 106 m s-1
열전도도 4000-5000 W m-1 K-1
인장 강도 1.5 Tpa
파단 강도 42 N m-1
투명도 97.7%
탄성 한계 20%
표면적 2360 ㎡ g-1
그래핀(152)은 높은 열 전도성을 나타낸다. 복수의 그래핀 Cu 코어(156)는 도 3b에 도시된 바와 같이 열경화성 재료(154) 내에서 물리적으로 상호 연결되어, TIM(140)의 표면(160)과 표면(162) 사이에 열 경로(158)를 생성한다. 전기 구성요소(130c)에서 발생한 열은 그래핀 Cu 코어(156)를 표면(162)에 연결함으로써 열 경로(158)를 통해 표면(108) 및 표면(160)으로부터 방출된다.
도 2e에서, 열 싱크 또는 열 스프레더(170)는 전기 구성요소(130c) 위에 증착된 TIM(140)을 구비하며, 전기 구성요소(130a-130c) 위에 배치된다. 열 싱크(170)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 열 전도성 재료의 하나 이상의 층일 수 있다. 도 2f는 페이스트(172) 및 경화제를 사용하여 기판(120)에 장착된 열 싱크(170)를 예시한 도면이다. 열 싱크(170)는 그래핀 Cu 코어(156) 및 TIM(140)을 통해 열 싱크로 전달된 전기 구성요소(130a-130c)에서 생성된 열을 방출한다. 열 싱크(170)는 도 2g에 도시된 바와 같이 열 싱크의 표면(176)에 대해 직교 또는 수직으로 연장되는 연장부 또는 탭(174)을 포함할 수 있다. 연장부(174)는 열 방출을 하기위한 추가 표면적을 제공한다.
도 4a는 도 2f의 영역(180)에서 TIM(140)이 전기 구성요소(130c) 위에 증착되고 그리고 열 싱크(170)가 TIM 위에 배치된 상세한 내용을 예시한 도면이다. 열경화성 재료(154)에 매립된 그래핀(152)으로 둘러싸인 복수의 금속 코어(150)를 포함하는 TIM(140)은 도 3a 내지 도 3d에 도시했다. 복수의 그래핀 Cu 코어(156)는 열경화성 재료(154) 내에서 물리적으로 연결되어, TIM(140)의 표면(160)과 표면(162) 사이에 배치되고 연장되는 인접한 금속 코어(150) 상에 상호 연결된 그래핀(152)의 일부를 포함하는 열 경로(158)를 생성한다. 전기 구성요소(130c)에서 발생한 열은 그래핀 Cu 코어(156)를 표면(162)에 연결함으로써 열 경로(158)를 통해 표면(108) 및 표면(160)으로부터 방출된다.
도 4b는 TIM(140)이 전기 구성요소(130c) 위에 증착되고 그리고 열 싱크(170)가 TIM 위에 배치된 상태의 영역(180) 내의 또 다른 실시예를 예시한 도면이다. TIM(140)은 솔더링 유형의 매트릭스(182)에 매립된 그래핀(152)으로 둘러싸인 다수의 금속 코어(150)를 포함한다. 솔더링 유형의 매트릭스(182)는 열전도도가 높은 인듐(In) 또는 InAg 일 수 있다. 이 경우, 금속 코팅(141)이 전기 구성요소(130c)의 표면(108) 위에 형성되고, 솔더링 유형의 매트릭스(182)가 금속 코팅(141) 위에 증착된다. 복수의 그래핀 Cu 코어(156)는 솔더링 유형의 매트릭스(182) 내에서 물리적으로 연결되어 TIM(140)의 표면(186)과 표면(188) 사이에 배치되고 연장되는 인접한 금속 코어(150) 상에 상호 연결된 그래핀(152)의 일부를 포함하는 열 경로(184)를 생성한다. 전기 구성요소(130c)에서 발생한 열은 그래핀 Cu 코어(156)를 표면(188)에 연결함으로써 열 경로(184)를 통해 표면(108) 및 표면(186)으로부터 방출된다.
상호 연결 기판(120), 전기 구성요소(130a-130c), 그래핀 Cu 코어(156)가 있는 TIM(144), 그리고 열 싱크(170)의 조합은 SiP(200)를 구성한다. 그래핀 Cu 코어(156)는 SiP(200)의 열전달 능력을 향상시키는 데 기여하며, 특히 열을 발생시키는 것으로 알려진 전기 구성요소(130a-130c)와 열을 방출하는 데 유용한 열 싱크(150) 사이에서 열전달 능력을 개선한다. 그래핀(152)은 낮은 투습도와 4000~5000 Wm- 1 K-1의 높은 열전도율을 갖고 있으며, 상온에서 Cu보다 10배 높다. 탄소는 또한 솔더 페이스트의 습윤성과 납땜성도 좋기 때문에, TIM(140)과 열 싱크(170)를 쉽게 부착할 수 있다. 그래핀(152)은 높은 수준의 유연성을 나타내며, 뒤틀림에 대해 안정적인 것이다. 그래핀(152)은 산화를 감소시키거나 방지한다. 그래핀 Cu 코어(156)를 가진 TIM(140)은 열 전도도를 향상시키면서, 제조 비용을 줄여 준다.
도 5는, SiP(200)를 포함하는, PCB(402)의 표면 상에 배치된 복수의 반도체 패키지를 갖는 칩 캐리어 기판 또는 PCB(402)를 구비하는 전기 장치(400)를 예시한 도면이다. 전기 장치(400)는 응용 분야에 따라 한 유형의 반도체 패키지 또는 여러 유형의 반도체 패키지를 가질 수 있다.
전기 장치(400)는 하나 이상의 전기 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안적으로, 전기 장치(400)는 더 큰 시스템의 하위 구성요소일 수 있다. 예를 들어, 전기 장치(400)는 태블릿, 휴대폰, 디지털 카메라, 통신 시스템 또는 기타 전기 장치의 일부일 수 있다. 대안적으로, 전기 장치(400)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 장치 또는 기타 반도체 다이 또는 전기 구성요소를 포함할 수 있다. 제품이 시장에서 인정받기 위해서는 소형화와 경량화는 필수적이다. 반도체 장치 사이의 거리를 감소시켜 더 높은 밀도를 달성할 수 있다.
도 5에서, PCB(402)는 PCB에 배치된 반도체 패키지의 구조적 지원과 전기적 상호 연결을 위한 일반적인 기판 역할을 한다. 전도성 신호 트레이스(404)는 증발(evaporation), 전해 도금, 무전해 도금, 스크린 인쇄 또는 다른 적절한 금속 증착 공정을 사용하여 PCB(402)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(404)는 각각의 반도체 패키지, 장착된 구성요소 및 기타 외부 시스템 구성요소 간의 전기 통신을 제공한다. 트레이스(404)는 또한 각 반도체 패키지에 전원 및 접지 연결을 제공한다.
일부 실시예에서는 반도체 장치가 2개의 패키징 레벨을 갖는다. 제1 레벨 패키징은 반도체 다이를 중간 기판에 기계적 및 전기적으로 부착하는 기술이다. 제2 레벨 패키징은 중간 기판을 PCB에 기계적 및 전기적으로 부착하는 것을 포함한다. 다른 실시예에서, 반도체 장치는 다이가 직접적으로 PCB에 기계적 및 전기적으로 배치된 제1 레벨 패키징만 가질 수도 있다. 설명을 할 목적으로, PCB(402)에는 본드 와이어 패키지(406) 및 플립칩(408)을 포함한 여러 유형의 제1 레벨 패키징이 도시되었다. 또한, PCB(402)에는, 볼 그리드 어레이(BGA)(410), 범프 칩 캐리어(BCC)(412), 랜드 그리드 어레이(LGA)(416), 멀티칩 모듈(MCM) 또는 SIP 모듈(418), 쿼드 플랫 비납땜 패키지(QFN)(420), 쿼드 플랫 패키지(422), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(424), 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(426)와 같은 여러 유형의 제2 레벨 패키징이 배치된다. 일 실시예에서, eWLB(424)는 팬-아웃 웨이퍼 레벨 패키지(Fo-WLP)이고, WLCSP(426)는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요건에 따라, 제1 및 제2 레벨 패키징 스타일과 다른 전기 구성요소와의 임의 조합된 구조의 반도체 패키지의 조합이, PCB(402)에 연결될 수 있다. 일부 실시예에서는 전기 장치(400)에 단일 부착된 반도체 패키지가 포함되어 있으며, 다른 실시예에서는 여러 상호 연결된 패키지가 필요할 수 있다. 하나 이상의 반도체 패키지를 단일 기판 위에 결합함으로써, 제조업자는 사전 제작된 구성요소를 전기 장치 및 시스템에 통합시킬 수 있다. 반도체 패키지에는 정교한 기능이 포함되어 있으므로, 전기 장치는 저렴한 비용의 구성요소와 간소화된 제조 공정을 사용하여 제조될 수 있다. 이로 인해 결과적으로, 장치의 고장 가능성이 적고 제조 비용이 저렴해져 소비자에게는 낮은 비용으로 제공된다.
본 발명의 하나 이상의 실시예가 상세하게 기술되어 설명되었지만, 관련분야의 통상의 기술자는 본 발명의 범위를 벗어나지 않고 상술된 실시예에 대한 수정 및 적용이 가능한 것임을 인정할 수 있을 것이다.

Claims (15)

  1. 반도체 장치로서, 상기 반도체 장치는:
    기판;
    기판 위에 배치된 전기 구성요소;
    전기 구성요소 위에 적층된 열 인터페이스 재료(TIM) - TIM은 그래핀으로 덮인 코어를 구비함 -; 및
    TIM 위에 배치된 열 싱크;를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 코어는 구리를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, TIM은 그래핀으로 덮인 복수의 코어를 포함하고, 그래핀은 TIM 내에서 상호 연결되어 TIM의 제1 표면에서 TIM의 제1 표면 반대편에 있는 TIM의 제2 표면으로 열 경로를 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, TIM은 열경화성 재료 또는 솔더링 유형의 매트릭스를 포함하며, 그래핀으로 덮인 코어가 열경화성 재료 또는 솔더링 유형의 매트릭스 내에 매립되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, TIM과 전기 구성요소 사이에 금속 층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치로서, 상기 반도체 장치는:
    전기 구성요소; 및
    전기 구성요소 위에 적층된 열 인터페이스 재료(TIM) - TIM은 그래핀으로 덮인 코어를 구비함 -;를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 반도체 장치는:
    기판 - 상기 기판 위에는 전기 구성요소가 배치됨 -; 및
    TIM 위에 배치된 열 싱크;를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 코어는 구리를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, TIM이 그래핀으로 덮인 복수의 코어를 포함하며, 그래핀은 TIM 내에서 상호 연결되어 TIM의 제1 표면에서 TIM의 제1 표면 반대편에 있는 TIM의 제2 표면으로 열 경로를 형성하는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서, TIM은 열경화성 재료 또는 솔더링 유형의 매트릭스를 포함하며, 그래핀으로 덮인 코어가 열경화성 재료 또는 솔더링 유형의 매트릭스 내에 매립되는 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치를 제조하는 방법으로, 상기 방법은:
    전기 구성요소를 제공하는 단계; 및
    전기 구성요소 위에 열 인터페이스 재료(TIM)를 적층하는 단계 - TIM은 그래핀으로 덮인 코어를 구비함 -;를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 방법은:
    기판을 제공하는 단계 - 전기 구성요소는 기판 위에 배치됨 -; 및
    TIM 위에 열 싱크를 배치하는 단계; 를 더 포함하는 것을 특징으로 하는 방법.
  13. 제11항에 있어서, 코어는 구리를 포함하는 것을 특징으로 하는 방법.
  14. 제11항에 있어서, TIM이 그래핀으로 덮인 복수의 코어를 포함하며, 그래핀은 TIM 내에서 상호 연결되어 TIM의 제1 표면에서 TIM의 제1 표면 반대편에 있는 TIM의 제2 표면으로 열 경로를 형성하는 것을 특징으로 하는 방법.
  15. 제11항에 있어서, TIM은 열경화성 재료 또는 솔더링 유형의 매트릭스를 포함하며, 그래핀으로 덮인 코어가 열경화성 재료 또는 솔더링 유형의 매트릭스 내에 매립되는 것을 특징으로 하는 방법.
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