KR20240108898A - 표시 장치 및 이의 제조 방법 - Google Patents

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김연구
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손경석
이승헌
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Abstract

본 발명은 표시요소가 배치된 표시영역을 포함하는 기판; 상기 표시영역에 배치되고, 산화물 반도체를 포함하는 제1 반도체층, 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터; 및 상기 제1 반도체층과 상기 제1 게이트전극 사이에 배치된 제1 층간절연층;을 포함하고, 상기 제1 반도체층 상에 배치된 상기 제1 층간절연층이 제1 방향으로 제1 길이를 가지고, 상기 제1 층간절연층 상에 배치된 상기 제1 게이트전극이 상기 제1 방향으로 제2 길이를 가지며, 상기 제1 길이가 상기 제2 길이보다 큰, 표시 장치를 제공한다.

Description

표시 장치 및 이의 제조 방법 {Display apparatus and manufacturing for the same}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 요소를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 표시 요소로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명의 실시예들은 고해상도를 구현하는 표시 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시요소가 배치된 표시영역을 포함하는 기판, 상기 표시영역에 배치되고, 산화물 반도체를 포함하는 제1 반도체층, 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터 및 상기 제1 반도체층과 상기 제1 게이트전극 사이에 배치된 제1 층간절연층을 포함하고, 상기 제1 반도체층 상에 배치된 상기 제1 층간절연층이 제1 방향으로 제1 길이를 가지고, 상기 제1 층간절연층 상에 배치된 상기 제1 게이트전극이 상기 제1 방향으로 제2 길이를 가지며, 상기 제1 길이가 상기 제2 길이보다 큰, 표시 장치가 제공된다.
본 실시예에 따르면, 상기 제1 게이트전극을 덮는 제1 게이트절연층을 포함할 수 있다.
본 실시예에 따르면, 기판 상에 배치된 하부금속층 및 상기 하부금속층 상에 배치된 버퍼층을 포함할 수 있다.
본 실시예에 따르면, 상기 버퍼층의 적어도 일부 상에 직접적으로 배치되고, 콘택홀이 정의된 제2 층간절연층을 포함할 수 있다.
본 실시예에 따르면, 상기 제2 층간절연층 상에 배치된 제1 연결전극을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 연결전극은 상기 제2 층간절연층 및 상기 버퍼층에 정의된 콘택홀을 통해 상기 하부금속층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 버퍼층 상에 직접적으로 배치된 하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하고, 상기 상부전극과 상기 하부전극은 커패시터를 형성할 수 있다.
본 실시예에 따르면, 상기 하부전극 및 상기 상부전극 사이에는 상기 제1 게이트절연층이 배치될 수 있다.
본 실시예에 따르면, 상기 제1 게이트절연층 상에 배치된 제2 게이트전극을 더 포함할 수 있다.
본 실시예에 따르면, 상기 제2 게이트전극은 상기 제1 게이트절연층 및 상기 버퍼층에 정의된 콘택홀을 통해 상기 하부금속층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 제1 게이트절연층 상에 배치된 제2 게이트절연층 및 상기 제2 게이트절연층 상에 배치된 제2 연결전극, 소스전극, 및 드레인전극을 더 포함할 수 있다.
본 실시예에 따르면, 상기 제2 연결전극은 상기 제1 층간절연층에 정의된 콘택홀을 통해 상기 커패시터의 상기 상부전극과 전기적으로 연결된고, 상기 소스전극 및 상기 드레인전극은 상기 제1 층간절연층에 정의된 콘택홀을 통해 상기 반도체층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 제2 연결전극 상에 배치된 제1 유기절연층 및상기 제1 유기절연층 상에 배치된 제3 연결전극을 더 포함할 수 있다.
본 실시예에 따르면, 상기 제3 연결전극은 상기 제1 유기절연층에 정의된 콘택홀을 통해 상기 소스전극 또는 상기 드레인전극과 전기적으로 연결될 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 산화물 반도체를 포함하는 제1 반도체층이 형성되는 단계, 상기 제1 반도체층 상에 층간절연층 형성용 물질이 배치되는 단계, 상기 층간절연층 형성용 물질이 패터닝되어 제1 층간절연층이 형성되는 단계 및 상기 제1 층간절연층 상에 제1 게이트전극이 형성되는 단계를 포함하고, 상기 제1 반도체층 상에 배치된 상기 제1 층간절연층이 제1 방향으로 제1 길이를 가지고, 상기 제1 층간절연층 상에 배치된 상기 제1 게이트전극이 상기 제1 방향으로 제2 길이를 가지며, 상기 제1 길이가 상기 제2 길이보다 큰, 표시 장치의 제조 방법이 제공된다.
본 실시예에 따르면, 기판 상에 산화물 반도체를 포함하는 제1 반도체층이 형성되는 단계 이전에, 상기 기판 상에 하부금속층이 형성되는 단계 및 상기 하부금속층 상에 버퍼층이 형성되는 단계를 더 포함할 수 있다.
본 실시예에 따르면, 상기 층간절연층 형성용 물질이 패터닝되어 제1 층간절연층이 형성되는 단계에서, 상기 층간절연층 형성용 물질이 패터닝 되어 제2 층간절연층이 형성될 수 있다.
본 실시예에 따르면, 상기 제1 층간절연층 상에 제1 게이트전극이 형성되는 단계에서, 상기 제2 층간절연층 상에 제1 연결전극이 형성되고, 상기 버퍼층 상에 하부전극이 형성될 수 있다.
본 실시예에 따르면, 상기 제1 연결전극은 상기 제2 층간절연층에 정의된 콘택홀을 통해 상기 하부금속층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 제1 게이트전극, 상기 하부전극, 및 상기 제1 연결전극 상에 제1 게이트절연층이 형성되는 단계 및 상기 제1 게이트절연층 상에 상부전극이 형성되는 단계를 포함하고, 상기 상부전극 및 상기 하부전극은 커패시터를 형성할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고해상도를 구현하는 표시 장치 및 이의 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시요소 및 이에 전기적으로 연결된 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 표시 장치의 단면도를 개략적으로 나타낸 것이다.
도 5a 및 도 5b는 제1 게이트전극의 제1 방향으로의 길이에 따른 제1 반도체층의 I(Current)-V(Voltage) 그래프를 나타낸 것이다.
도 6, 7, 8a 내지 11a 및 8b 내지 11b는 본 발명의 실시예들에 따른 표시 장치의 제조방법을 개략적으로 나타낸 표시 장치의 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1)는 스마트폰, 휴대폰, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자 장치로 구현될 수도 있다. 또한, 전자 장치는 플렉서블 장치일 수 있다.
기판(100)은 화상이 표시되는 표시영역(DA)과 표시영역(DA)의 주변에 배치되는 주변영역(PA)으로 구획될 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에서, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 부화소(PX)들이 배치될 수 있다. 부화소(PX)는 복수로 구성되며, 복수의 부화소(PX)는 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
일 실시예에서, 표시영역(DA)을 평면 형상으로 볼 때, 표시영역(DA)은 도 1과 같이 직사각형 형상일 수 있다. 일 실시예에서, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등일 수 있다.
기판(100)의 주변영역(PA)은 표시영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
이하에서는 편의상 표시요소로서 유기발광다이오드를 구비하는 표시 장치(1)에 대해 설명한다. 하지만, 발명의 실시예들은, 액정 표시 장치, 전기영동 표시 장치, 무기 EL 표시 장치 등 다양한 방식의 표시 장치(1)에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시요소 및 이에 전기적으로 연결된 부화쇠회로를 개략적으로 나타낸 등가회로도이다. 도 2에 도시된 것과 같이, 일 부화소(PX)는 부화소회로(PC) 및 이에 전기적으로 연결된 유기발광다이오드(OLED)를 포함할 수 있다.
부화소회로(PC)는 도 2에 도시된 것과 같이 복수의 박막트랜지스터들(T1 내지 T5), 제1커패시터(Cst) 및 제2커패시터(Chold)를 포함할 수 있다. 복수의 박막트랜지스터들(T1 내지 T5), 제1커패시터(Cst) 및 제2커패시터(Chold)는 신호선들(GWL, GRL, GIL, EL, DL), 초기화전압라인(VL), 기준전압라인(RL) 및 구동전압라인(PL)에 연결될 수 있다.
복수의 박막트랜지스터들(T1 내지 T5)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 기준전압 트랜지스터(T3), 초기화 트랜지스터(T4) 및 발광제어 트랜
복수의 박막트랜지스터들(T1 내지 T5)은 NMOS(n-channel MOSFET)일 수 있다. 이러한 복수의 박막트랜지스터들(T1 내지 T5)는 산화물 반도체 물질을 포함할 수 있다.
신호선들은 제1스캔신호(GW)를 전달하는 제1스캔라인(GWL), 제2스캔신호(GR)를 전달하는 제2스캔라인(GRL), 제3스캔신호(GI)를 전달하는 제3스캔라인(GIL), 발광제어신호(EM)를 전달하는 발광제어신호라인(EL), 그리고 제1스캔라인(GWL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함할 수 있다.
초기화전압라인(VL)은 유기발광다이오드(OLED)의 부화소전극을 초기화하는 초기화전압(Vint)을 전달하고, 기준전압라인(RL)은 구동 트랜지스터(T1)의 게이트전극에 기준전압(Vref)을 전달하며, 구동전압라인(PL)은 구동 트랜지스터(T1)에 구동전압인 구동전원전압(ELVDD)을 전달할 수 있다.
구동 트랜지스터(T1)의 구동 게이트전극은 제1노드(N1)를 통해 제1커패시터(Cst)와 연결되어 있고, 구동 트랜지스터(T1)의 드레인영역은 발광제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있으며, 구동 트랜지스터(T1)의 소스영역은 제2노드(N2)를 통해 유기발광다이오드(OLED)의 부화소전극과 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급할 수 있다. 즉, 구동 트랜지스터(T1)는 데이터신호(Dm)에 의해 달라지는 제1노드(N1)에 인가된 전압에 대응하여, 유기발광다이오드(OLED)로 흐르는 전류량을 제어할 수 있다.
스위칭 트랜지스터(T2)의 스위칭 게이트전극은 제1스캔신호(GW)를 전달하는 제1스캔라인(GWL)에 연결되어 있고, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 어느 하나는 데이터라인(DL)에 연결되어 있으며, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1)의 구동 게이트전극에 연결될 수 있다. 스위칭 트랜지스터(T2)는 제1스캔라인(GWL)에 인가된 전압에 대응하여, 데이터라인(DL)으로부터의 데이터신호(Dm)를 제1노드(N1)로 전달할 수 있다. 즉, 스위칭 트랜지스터(T2)는 제1스캔라인(GWL)을 통해 전달받은 제1스캔신호(GW)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 제1노드(N1)를 통해 구동 트랜지스터(T1)로 전달하는 스위칭 동작을 수행할 수 있다.
기준전압 트랜지스터(T3)의 기준전압 게이트전극은 제2스캔신호(GR)를 전달하는 제2스캔라인(GRL)에 연결되어 있고, 기준전압 트랜지스터(T3)의 소스전극과 드레인전극 중 어느 하나는 기준전압라인(RL)에 연결되어 있으며, 기준전압 트랜지스터(T3)의 소스전극과 드레인전극 중 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1)의 구동 게이트전극에 연결될 수 있다. 기준전압 트랜지스터(T3)는 제2스캔라인(GRL)에 인가된 전압에 대응하여, 기준전압라인(RL)으로부터의 기준전압(Vref)을 제1노드(N1)로 전달할 수 있다. 필요에 따라, 제2스캔라인(GRL)은 도 3에 도시된 부화소(PX)에 인접하며 동일한 데이터라인(DL)에 전기적으로 연결된 이전 행에 속한 부화소에서의 제1스캔라인(GWL)일 수 있다. 그러한 경우, 제2스캔신호(GR)는 이전 기입신호(previous writing signal, 이전 스캔신호)라고 할 수 있다.
초기화 트랜지스터(T4)의 초기화 게이트전극은 제3스캔라인(GIL)에 연결되어 있고, 초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 어느 하나는 제2노드(N2)를 통해 유기발광다이오드(OLED)의 부화소전극에 연결되어 있으며, 초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 다른 하나는 초기화전압라인(VL)에 연결되어 초기화전압(Vint)을 제공받을 수 있다. 초기화 트랜지스터(T4)는 제3스캔라인(GIL)을 통해 전달받은 제3스캔신호(GI)에 따라 턴-온되어 유기발광다이오드(OLED)의 부화소전극을 초기화시킨다. 필요에 따라, 제3스캔라인(GIL)은 도 2에 도시된 부화소(PX)에 인접하며 동일한 데이터라인(DL)에 전기적으로 연결된 다음 행에 속한 부화소에서의 제1스캔라인(GWL)일 수 있다. 그러한 경우, 제3스캔신호(GI)는 이후 기입신호(next writing signal, 이후 스캔신호)라고 할 수 있다.
발광제어 트랜지스터(T5)의 동작제어 게이트전극은 발광제어라인(EL)에 연결되어 있으며, 발광제어 트랜지스터(T5)의 소스영역과 드레인영역 중 어느 하나는 구동전압라인(PL)과 연결되어 있고 다른 하나는 구동 트랜지스터(T1)의 드레인 영역에 연결될 수 있다. 발광제어 트랜지스터(T5)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(EM)에 따라 턴-온되어, 구동전원전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류가 흐르도록 한다.
제1커패시터(Cst)는 스토리지 커패시터로, 제1커패시터 전극(CE1)과 제2커패시터 전극(CE2)을 포함할 수 있다. 제1커패시터(Cst)의 제1커패시터 전극(CE1)은 제1노드(N1)를 통해 구동 트랜지스터(T1)의 구동 게이트전극과 연결되며, 제1커패시터(Cst)의 제2커패시터 전극(CE2)은 제2노드(N2)를 통해 구동 트랜지스터(T1)의 소스 영역에 연결된다. 제1커패시터(Cst)는 구동 트랜지스터(T1)의 구동 게이트전극 전압과 초기화전압(Vint)의 차에 대응하는 전하가 저장될 수 있다.
제2커패시터(Chold)는 유지 커패시터(holding capacitor)로, 제3커패시터 전극(CE3)과 제4커패시터 전극(CE4)을 포함할 수 있다. 제2커패시터(Chold)의 제3커패시터 전극(CE3)은 제2노드(N2)를 통해 구동 트랜지스터(T1)의 소스 영역에 연결되고, 제2커패시터(Chold)의 제4커패시터 전극(CE4)은 구동전압라인(PL)에 연결될 수 있다. 제2커패시터(Chold)에는 구동 트랜지스터(T1)의 문턱전압(Vth)을 보상하기 위한 보상전압이 저장될 수 있다.
일 실시예에 따른 각 부화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 제3스캔라인(GIL)을 통해 제3스캔신호(GI)가 공급되면 초기화 트랜지스터(T4)가 턴-온(turn on)되며, 초기화전압라인(VL)으로부터 공급되는 초기화전압(Vint)에 의해 유기발광다이오드(OLED)의 부화소전극이 초기화된다. 물론 제2노드(N2)에 의해 유기발광다이오드(OLED)의 부화소전극과 전기적으로 연결된 구동 트랜지스터(T1)의 소스영역과, 제2커패시터(Chold)의 제3커패시터 전극(CE3)도 초기화된다. 전술한 것과 같이, 제3스캔라인(GIL)은 도 3에 도시된 부화소(PX)에 인접하며 동일한 데이터라인(DL)에 전기적으로 연결된 다음 행에 속한 부화소에서의 제1스캔라인(GWL)일 수 있다. 그러한 경우, 제3스캔신호(GI)는 이후 기입신호(next writing signal, 이후 스캔신호)라고 할 수 있다.
보상 기간 동안, 제2스캔라인(GRL)을 통해 제2스캔신호(GR)가 공급되면 기준전압 트랜지스터(T3)가 턴-온(turn on)되며, 기준전압라인(RL)으로부터 공급되는 기준전압(Vref)이 구동 트랜지스터(T1)의 게이트전극(G1)에 전달되어 구동 트랜지스터(T1)의 문턱전압(Vth)을 보상한다. 구동 트랜지스터(T1)의 문턱전압(Vth)을 보상하기 위한 보상전압은 제2커패시터(Chold)에 저장된다. 전술한 것과 같이 필요에 따라 제2스캔라인(GRL)은 도 3에 도시된 부화소(PX)에 인접하며 동일한 데이터라인(DL)에 전기적으로 연결된 이전 행에 속한 부화소에서의 제1스캔라인(GWL)일 수 있다. 그러한 경우, 제2스캔신호(GR)는 이전 기입신호(previous writing signal, 이전 스캔신호)라고 할 수 있다.
데이터 프로그래밍 기간 동안, 제1스캔라인(GWL)을 통해 제1스캔신호(GW)가 공급되면 제1스캔신호(GW)에 대응하여 스위칭 트랜지스터(T2)가 턴-온된다. 그러면, 데이터라인(DL)으로부터 공급된 데이터신호(Dm)에 대응하는 전압이 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다. 제1커패시터(Cst)의 제1커패시터 전극(CE1)은 제1노드(N1)를 통해 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있고, 제1커패시터(Cst)의 제2커패시터 전극(CE2)은 제2노드(N2)를 통해 구동 트랜지스터(T1)의 문턱전압(Vth)이 보상된 보상전압을 저장하고 있는 제2커패시터(Chold)의 제3 커패시터 전극에 연결되어 있기에, 제1커패시터(Cst)에는 구동 트랜지스터(T1)의 문턱전압(Vth)이 보상된 데이터전압이 저장된다.
발광 기간 동안, 발광제어라인(EL)으로부터 공급되는 발광제어신호(EM)에 의해 발광제어 트랜지스터(T5)가 턴-온된다. 제1커패시터(Cst)의 제1커패시터 전극(CE1)은 제1노드(N1)를 통해 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있고 제1커패시터(Cst)의 제2커패시터 전극(CE2)은 제2노드(N2)를 통해 구동 트랜지스터(T1)의 소스영역에 연결되어 있기에, 제1커패시터(Cst)에 저장된 구동 트랜지스터(T1)의 문턱전압(Vth)이 보상된 데이터전압에 의해, 구동 트랜지스터(T1)의 문턱전압(Vth)과 관계 없이 데이터신호(Dm)에 대응한 구동 전류가, 유기발광다이오드(OLED)에 흐르게 된다.
전술한 것과 같이 복수의 박막트랜지스터들(T1 내지 T5)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 산화물 반도체의 경우 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 따라서 복수의 박막트랜지스터들(T1 내지 T5)이 산화물 반도체 물질을 포함하도록 하여, 누설전류의 발생을 방지하는 동시에 소비전력이 줄어든 표시 장치를 구현할 수 있다.
도 2는 부화소회로(PC)가 5개의 트랜지스터와 2개의 커패시터를 포함하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 부화소회로(PC)는 7개의 트랜지스터와 1개의 커패시터를 포함할 수 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 표시 장치의 단면도를 개략적으로 나타낸 것이다. 도 5a 및 도 5b는 제1 게이트전극의 제1 방향으로의 길이에 따른 제1 반도체층의 I(Current)-V(Voltage) 그래프를 나타낸 것이다.
도 3을 참조하면, 기판(100) 상에 하부금속층(BML)이 형성될 수 있고, 하부금속층(BML) 상에는 버퍼층이 형성될 수 있다. 기판(100)은 도시되지는 않았지만, 제1 베이스층, 제1 배리어층, 제2 베이스층, 및 제2 배리어층을 포함할 수 있다. 일 실시예에서, 제1 베이스층, 제1 배리어층, 제2 베이스층, 및 제2 배리어층은 기판(100)의 두께 방향으로 차례로 적층될 수 있다.
제1 베이스층 및 제2 베이스층 중 적어도 하나는 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다.
제1 배리어층 및 제2 배리어층은 외부 이물질의 침투를 방지하는 배리어층으로, 실리콘질화물(SiNX), 실리콘산화물(SiO2), 및/또는 실리콘산질화물(SiON)과 같은 무기물을 포함하는 단일층 또는 다층일 수 있다.
기판(100) 상에는 하부금속층(BML)이 배치될 수 있다. 하부금속층(BML)은 제1 박막트랜지스터(TFT)와 중첩되게 배치될 수 있다. 하부금속층(BML)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다.　하부금속층(BML)은 전술한 물질의 단일층 또는 다층일 수 있다.
하부금속층(BML) 상에는 버퍼층(105)이 배치될 수 있다. 버퍼층(105)은 실리콘질화물(SiNX), 실리콘산질화물(SiON) 및 실리콘산화물(SiO2)과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
일 실시예에서, 버퍼층(105) 상에는 제1 반도체층(Act)이 배치될 수 있다. 제1 반도체층(Act)은 산화물 반도체를 포함할 수 있다. 제1 반도체층(Act) 채널영역 및 채널영역의 양측에 각각 배치된 드레인영역 및 소스영역을 포함할 수 있다.
제1 반도체층(Act) 상에는 제1 게이트전극(G1)이 배치될 수 있다. 제1 반도체층(Act)과 제1 게이트전극(G1)은 제1 박막트랜지스터(TFT)를 형성할 수 있다. 제1 게이트전극(G1)은 제1 반도체층(Act)의 채널영역과 중첩할 수 있다. 제1 게이트전극(G1)은 저저항 금속 물질을 포함할 수 있다. 제1 게이트전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 반도체층(Act)과 제1 게이트전극(G1) 사이에는 제1 층간절연층(111a)이 배치될 수 있다. 제1 층간절연층(111a)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 타이타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.
제1 반도체층(Act)과 제1 게이트전극(G1) 사이에 배치된 제1 층간절연층(111a)은 제1 방향(예를 들어, x 방향 또는 -x 방향)으로 제1 길이(t1)를 가질 수 있다. 제1 층간절연층(111a) 상에 배치된 제1 게이트전극(G1)은 제1 방향(예를 들어, x 방향 또는 -x 방향)으로 제2 길이(t2)를 가질 수 있다. 제1 길이(t1)는 제2 길이(t2)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 제1 반도체층(Act)과 제1 게이트전극(G1) 사이에 배치된 제1 층간절연층(111a)은 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)와 제1 층간절연층(111a) 상에 배치된 제1 게이트전극(G1)은 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)는 동일할 수 있다. 다른 표현으로, 제1 층간절연층(111a)의 제1 길이(t1)와 제1 게이트전극(G1)의 제2 길이(t2)는 서로 동일 할 수 있다. 부화소회로(PC)가 포함하는 박막트랜지스터의 특성에 따라서 제1 길이(t1)와 제2 길이(t2)는 동일하거나, 제1 길이(t1)가 제1 길이(t2)보다 클 수 있다.
도 5a 및 도 5b를 참조하여, 본 발명의 실시예들의 특징에 대해 살펴보면, 도 5a는 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이와 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 같을 때, 제1 게이트전극(G1)의 의 길이에 따른 Current(전류)-Voltage(전압) 그래프를 도시한 것이다. 도 5b는 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이보다 클 때, 제1 게이트전극(G1)의 길이에 따른 Current(전류)-Voltage(전압) 그래프를 도시한 것이다. 제1 게이트전극(G1)의 길이는 제1 반도체층(Act)의 채널영역(C)의 길이와 동일할 수 있다.
제1 박막트랜지스터(TFT)의 반도체층(Act)이 산화물 반도체를 포함하는 경우, 산화물 반도체 상에 제1 게이트절연층(112) 형성용 물질이 증착될 때 발생하는 수소(H2)로 인해, 반도체층이 도핑(예를 들어, n+화)될 수 있다.
제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이인 제1 길이(t1)와 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이인 제2 길이(t2)가 동일하다면, 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이인 제1 길이(t1)가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이인 제2 길이(t2)보다 클 때 보다, 제1 반도체층(Act)의 상면이 제1 게이트절연층(112)에 더 많이 노출될 수 있다. 제1 반도체층(Act)의 상면 중 제1 게이트절연층(112)에 노출된 부분은 후속 공정과정에서 제1 게이트절연층(112)에서 발생한 수소(H2)로 인해 도핑(예를 들어, n+화)될 수 있다. 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이인 제1 길이(t1)와 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이인 제2 길이(t2)가 동일하다면, 제1 게이트전극(G1)과 중첩되는 제1 반도체층(Act)의 적어도 일부도 도핑(예를 들어, n+화)될 수 있다. 다른 표현으로, 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이인 제1 길이(t1)와 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이인 제2 길이(t2)가 동일하다면, 반도체층(Act)의 채널영역(C)의 적어도 일부가 도핑(예를 들어, n+화)될 수 있다. 구체적으로, 제1 게이트전극(G1)과 중첩되는 제1 반도체층(Act)의 약 1.86 ㎛가 도핑(예를 들어, n+화)될 수 있다. 다른 표현으로, 제1 반도체층(Act)의 채널영역(C)의 약 1.86 ㎛가 도핑(예를 들어, n+화)될 수 있다. 제1 반도체층(Act)의 채널영역(C)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이는 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이보다 약 1.86 ㎛ 만큼 작게 형성될 수 있다.
도 5a를 참조하면, 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 1.5 ㎛ 및 2 ㎛ 일 경우, 제1 게이트전극(G1) 하부에 중첩되어 배치된 제1 반도체층(Act)의 적어도 일부가 모두 도핑(예를 들어, n+화)되어, 제1 박막트랜지스터(TFT)가 스위칭 트랜지스터로서의 역할을 하지 못할 수 있다. 다른 표현으로, 제1 반도체층(Act)의 채널영역(C)이 모두 도핑(예를 들어, n+화)되어, 제1 박막트랜지스터(TFT)가 스위칭 트랜지스터로서의 역할을 하지 못할 수 있다. 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 1.5 ㎛ 및 2 ㎛ 일 경우, 전압(Voltage)의 변화와 상관없이 전류(Current)가 흐르는 전도체의 특성을 보일 수 있다.
하지만, 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 2.5 ㎛, 3 ㎛ 또는 3.5 ㎛ 일 경우, 제1 게이트전극(G1) 하부에 중첩되어 배치된 제1 반도체층(Act)의 적어도 일부가 도핑(예를 들어, n+화)되더라도, 제1 반도체층(Act)에 도핑되지 않은 영역이 잔존하여, 제1 박막트랜지스터(TFT)가 스위칭 트랜지스터로서의 역할을 할 수 있다. 다른 표현으로, 제1 반도체층(Act)의 채널영역(C)이 잔존하여, 제1 박막트랜지스터(TFT)가 스위칭 트랜지스터로서의 역할을 할 수 있다. 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 2.5 ㎛, 3 ㎛ 또는 3.5 ㎛ 일 경우, 일정한 전압(Voltage) 이하에서는 전류(Current)가 흐르지 않지만, 일정한 전압(Voltage)이 가해진 이후에는 전류(Current)가 흐르는 스위칭 트랜지스터의 특성을 보일 수 있다.
스위칭 트랜지스터의 경우 전자 또는 정공의 이동도가 빨라야 하므로, 짧은 채널영역(C)이 필요할 수 있다. 하지만, 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)와 제1 층간절연층(111a)의 제1 방향 예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 동일함을 유지하면서, 제1 반도체층(Act)이 채널영역(C)을 확보하기 위해서는, 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 2.5 ㎛ 이상으로 구비되어야 하므로, 제1 반도체층(Act)이 짧은 채널영역(C)을 확보할 수 없다. 다른 표현으로, 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)와 제1 층간절연층의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 동일하게 구비될 경우, 제1 박막트랜지스터(TFT)의 제1 반도체층(Act)이 짧은 채널영역(C)을 확보할 수 없다
제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)보다 큰 경우, 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)와 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)가 같은 경우 보다, 제1 층간절연층(111a)에 의해 덮이는 제1 반도체층(Act)의 상면의 면적이 클 수 있다. 다른 표현으로, 제1 층간절연층(111a)의 제1 방향 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)보다 큰 경우, 제1 층간절연층(111a)의 제1 방향 (예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)와 제1 게이트전극(G1)의 제1 방향 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)가 같은 경우 보다, 제1 게이트절연층(112)에 노출되는 제1 반도체층(Act)의 상면의 면적이 작을 수 있다.
제1 층간절연층(111a)으로 덮여져서 제1 게이트절연층(112)에 노출되지 않은 제1 반도체층(Act)의 상면의 적어도 일부는 후속공정에서 제1 게이트절연층(112)에서 발생하는 수소(H2)로 인해 도핑(예를 들어, n+화)되지 않을 수 있다. 제1 층간절연층(111a)으로 인해서 제1 게이트전극(G1)의 하부에 중첩되게 배치된 제1 반도체층(Act)의 적어도 일부가 도핑(예를 들어, n+화)되지 않을 수 있다. 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)보다 큰 경우, 제1 층간절연층(111a)에 덮여진 반도체층(Act)의 적어도 일부가 도핑(예를 들어, n+화)되더라도, 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)만큼 제1 반도체층(Act)의 채널영역(C)이 확보될 수 있다. 다른 표현으로, 제1 반도체층(Act) 상에 배치된 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)보다 크게 구비되어, 제1 반도체층(Act)의 짧은 채널영역(C)이 확보될 수 있다.
도 5b를 참조하면, 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)보다 큰 경우, 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 1.5 ㎛ 또는 2 ㎛ 이더라도, 제1 층간절연층(111a)에 의해 덮여진 제1 반도체층(Act)의 적어도 일부는 도핑되지 않아서, 제1 박막트랜지스터(TFT)가 스위칭 트랜지스터의 역할을 할 수 있다. 다른 표현으로, 1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)보다 큰 경우, 제1 반도체층(Act)의 채널영역(C)이 1.5 ㎛ 또는 2 ㎛으로 구비될 수 있어, 제1 박막트랜지스터(TFT)가 스위칭 트랜지스터의 역할을 할 수 있다. 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 1.5 ㎛ 또는 2 ㎛ 인 경우에도, 일정한 전압(Voltage) 이하에서는 전류(Current)가 흐르지 않고, 일정한 전압(Voltage) 이상을 가해야 전류(Current)가 흐르는 스위칭 트랜지스터의 특성을 보일 수 있다. 다른 표현으로, 제1 반도체층(Act)의 채널영역(C)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이가 1.5 ㎛ 또는 2 ㎛ 인 경우에도, 일정한 전압(Voltage) 이하에서는 전류(Current)가 흐르지 않고, 일정한 전압(Voltage) 이상을 가해야 전류(Current)가 흐르는 스위칭 트랜지스터의 특성을 보일 수 있다.
스위칭 트랜지스터의 경우, 전술했듯이, 전자 또는 정공의 이동도가 빨라야하므로, 짧은 채널영역(C)의 확보가 필요할 수 있다. 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)보다 클 경우, 제1 반도체층(Act)의 짧은 채널영역(C)이 확보될 수 있다.
일 실시예에서, 버퍼층(105)의 적어도 일부 상에 제2 층간절연층(111b)이 직접적으로 배치될 수 있다. 제2 층간절연층(111b)은 제1 층간절연층(111a)과 동일한 물질을 포함할 수 있다. 제2 층간절연층(111b)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 타이타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다. 제2 층간절연층(111b)에는 콘택홀이 정의될 수 있다. 제2 층간절연층(111b) 상에는 제1 연결전극(CM1)이 배치될 수 있다. 제1 연결전극(CM1)과 하부금속층(BML)은 제2 층간절연층(111b) 및 버퍼층(105)에 정의된 콘택홀을 통해 전기적으로 연결될 수 있다. 제1 연결전극(CM1)은 제1 층간절연층(111a) 상에 배치된 제1 게이트전극(G1)과 동일한 물질을 포함할 수 있다. 제1 연결전극(CM1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
종래에 하부금속층(BML)은 제2 게이트절연층(113) 상에 배치된 전극과 전기적으로 연결될 수 있었다. 본 발명의 일 실시예에서, 제2 게이트절연층(113) 상에 배치된 제2 연결전극(CM2)은 커패시터(Cst)의 상부전극(CE2)과 전기적으로 연결될 수 있다. 다른 표현으로, 제2 연결전극(CM2)은 제2 게이트절연층(113)에 정의된 콘택홀을 통해 커패시터(Cst)의 상부전극(CE2)과 전기적으로 연결될 수 있다. 제2 게이트절연층(113) 상에 배치된 소스전극(SE) 및 드레인전극(DE)은 반도체층(Act)의 소스영역(S) 및 드레인영역(D)과 전기적으로 연결될 수 있다. 다른 표현으로, 소스전극(SE) 및 드레인전극(DE)은 제2 게이트절연층(113) 및 제1 게이트절연층(112)에 정의된 콘택홀을 통해 반도체층(Act)의 소스영역(S) 및 드레인영역(D)과 전기적으로 연결될 수 있다. 하부금속층(BML)까지 제2 게이트절연층(113) 상에 배치된 전극과 전기적으로 연결될 경우, 제2 게이트절연층(113)에 정의된 콘택홀의 개수가 너무 많아져서, 표시 장치가 고해상도를 구현하는데 불리해질 수 있다. 다른 표현으로, 하부금속층(BML)까지 제2 게이트절연층(113) 상에 배치된 전극과 전기적으로 연결될 경우, 제2 게이트절연층(113)에 정의된 콘택홀의 밀도가 커서, 표시 장치가 고해상도를 구현하는데 불리해질 수 있다.
본 발명의 일 실시예에서, 하부금속층(BML)은 제2 층간절연층(111b) 상에 배치된 제1 연결전극(CM1)과 제2 층간절연층(111b) 및 버퍼층(105)에 정의된 콘택홀을 통해 전기적으로 연결하여, 제2 게이트절연층(113)에 정의된 콘택홀의 개수를 줄일 수 있고, 표시 장치가 고해상도를 구현하는데 유리해질 수 있다.
일 실시예에서, 버퍼층(105)의 적어도 일부 상에는 하부전극(CE1)이 배치될 수 있다. 하부전극(CE1)은 제1 층간절연층(111a) 상에 배치된 제1 게이트전극(G1)과 동일한 물질을 포함할 수 있다. 하부전극(CE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
하부전극(CE1), 제1 게이트전극(G1), 및 제1 연결전극(CM1) 상에는 제1 게이트절연층(112)이 덮여질 수 있다. 제1 게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 타이타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다. 제1 게이트절연층(112)은 기판(100) 상에 연속적으로 덮여질 수 있다.
하부전극(CE1) 상에는 상부전극(CE2)이 배치될 수 있다. 상부전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다. 상부전극(CE2) 및 하부전극(CE1)은 제1 게이트절연층(112)을 사이에 두고 배치될 수 있다. 상부전극(CE2) 및 하부전극(CE1)은 커패시터(Cst)를 형성할 수 있다.
일 실시예에서, 상부전극(CE2) 상에는 제2 게이트절연층(113)이 배치될 수 있다. 제2 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 타이타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다. 제2 게이트절연층(113) 상에는 제2 연결전극(CM2), 소스전극(SE), 및 드레인전극(DE)이 배치될 수 있다. 제2 연결전극(CM2), 소스전극(SE), 및 드레인전극(DE)은 동일한 층에 배치될 수 있고, 동일한 물질을 포함할 수 있다. 제2 연결전극(CM2), 소스전극(SE), 및 드레인전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 드레인전극(DE) 및 소스전극(SE)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제2 게이트절연층(113) 상에 배치된 제2 연결전극(CM2)은 제2 게이트절연층(113)에 정의된 콘택홀을 통해 커패시터(Cst)의 상부전극(CE2)과 전기적으로 연결될 수 있다. 제2 게이트절연층(113) 상에 배치된 소스전극(SE)은 제2 게이트절연층(113) 및 제1 게이트절연층(112)에 정의된 콘택홀을 통해 반도체층(Act)의 소스영역(S)과 전기적으로 연결될 수 있다. 제2 게이트절연층(113) 상에 배치된 드레인전극(DE)은 제2 게이트절연층(113) 및 제1 게이트절연층(112)에 정의된 콘택홀을 통해 반도체층(Act)의 드레인영역(D)과 전기적으로 연결될 수 있다.
제2 연결전극(CM2), 소스전극(SE), 및 드레인전극(DE) 상에는 제1 유기절연층(211)이 배치될 수 있다. 제1 유기절연층(211)은 제2 연결전극(CM2), 소스전극(SE), 및 드레인전극(DE)을 덮을 수 있다. 제1 유기절연층(211)은 기판(100) 상에 연속적으로 형성될 수 있다. 제1 유기절연층(211)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
제1 유기절연층(211) 상에는 제3 연결전극(CM3)이 배치될 수 있다. 제3 연결전극(CM3)은 제1 유기절연층(211)에 정의된 콘택홀을 통해 드레인전극(DE) 또는 소스전극(SE)과 전기적으로 연결될 수 있다. 제3 연결전극(CM3)은 전도성이 좋은 재료를 포함할 수 있다. 제3 연결전극(CM3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 제3 연결전극(CM3)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
도 4를 참조하면, 본 발명의 다른 실시예에서, 제1 게이트절연층(112)의 적어도 일부 상에 제2 게이트전극(G2)이 배치될 수 있다. 본 발명의 일 실시예가 포함하는, 제2 층간절연층(111b) 및 제2 층간절연층(111b) 상에 배치된 제1 연결전극(CM1)은 배치되지 않을 수 있다. 제2 게이트전극(G2)은 커패시터(Cst)의 상부전극(CE2)과 동일한 물질을 포함할 수 있다. 제2 게이트전극(G2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
제1 게이트절연층(112) 상에 배치된 제2 게이트전극(G2)은 제1 게이트절연층(112) 및 버퍼층(105)에 정의된 콘택홀을 통해 하부금속층(BML)과 전기적으로 연결될 수 있다. 제1 게이트절연층(112)에 배치된 제2 게이트전극(G2)이 하부금속층(BML)과 전기적으로 연결되어 전술한 바와 같이, 제2 게이트절연층에 정의된 콘택홀의 갯수를 줄일 수 있어, 표시 장치가 고해상도를 구현하는데 유리해질 수 있다.
본 발명의 실시예들은 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)가 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)보다 크게 구비하여, 고이동도와 짧은 채널이 확보된 트랜지스터를 구현할 수 있고, 고해상도의 표시장치를 구현할 수 있다. 또한, 하부금속층(BML)은 제2 층간절연층(111b) 상에 배치된 제1 연결전극(CM1)과 제2 층간절연층(111b) 및 버퍼층(105)에 정의된 콘택홀을 통해 전기적으로 연결하여, 고해상도의 표시 장치를 구현할 수 있다.
도 6, 7, 8a 내지 11a 및 8b 내지 11b는 본 발명의 실시예들에 따른 표시 장치의 제조방법을 개략적으로 나타낸 표시 장치의 단면도들이다. 도 6, 7, 8a 내지 11a 및 8b 내지 11b는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 단면도들이고, 도 6, 7, 8a 내지 11a 및 8b 내지 11b는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 6 및 도 7을 참조하면, 기판(100) 상에 하부금속층(BML)이 형성될 수 있다. 하부금속층(BML)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다.　하부금속층(BML)은 전술한 물질의 단일층 또는 다층일 수 있다.
하부금속층(BML) 상에는 버퍼층(105)이 형성될 수 있다. 버퍼층(105) 상에는 산화물 반도체를 포함하는 제1 반도체층(Act)이 형성될 수 있다. 제1 반도체층(Act)은 하부금속층(BML)과 중첩되게 배치될 수 있다.
제1 반도체층(Act) 상에는 층간절연층 형성용 물질(111s)이 배치될 수 있다. 층간절연층 형성용 물질(111s)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 타이타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.
도 8a 내지 도 11a를 참조하면, 본 발명의 일 실시예의 표시 장치(1)의 제조 방법은 층간절연층 형성용 물질(111s)이 패터닝 되어 제1 층간절연층(111a)이 형성되는 동시에 제2 층간절연층(111b)이 형성되는 단계를 포함할 수 있다. 층간절연층 형성용 물질(111s)이 패터닝되어 제1 층간절연층(111a) 및 제2 층간절연층(111b)이 형성되는 단계를 구체적으로 살펴보면, 도시되지는 않았지만, 층간절연층 형성용 물질(111s) 상에 포토레지스트가 배치될 수 있다. 포토레지스트 중 제1 반도체층(Act)의 적어도 일부 및 버퍼층(105)의 적어도 일부 상에 배치된 부분을 제외한 나머지 부분은 제거될 수 있다. 이후, 건식식각 과정을 거쳐서, 상부에 포토레지스트가 배치되지 않은 층간절연층 형성용 물질(111s)은 제거되어, 제1 층간절연층(111a) 및 제2 층간절연층(111b)이 형성될 수 있다. 제1 층간절연층(111a) 및 제2 층간절연층(111b) 상에 배치된 잔존하는 포토레지스트는 제거될 수 있다. 층간절연층 형성용 물질(111s)이 패터닝되어 제1 층간절연층(111a) 및 제2 층간절연층(111b)이 형성되는 단계에서, 제2 층간절연층(111b)에 콘택홀이 정의될 수 있다.
일 실시예에서, 제1 층간절연층(111a) 상에는 제1 게이트전극(G1)이 형성될 수 있다. 제1 층간절연층(111a) 상에 제1 게이트전극(G1)이 형성되는 동시에, 제2 층간절연층(111b) 상에 제1 연결전극(CM1)이 형성될 수 있다. 또한, 제1 층간절연층(111a) 상에 제1 게이트전극(G1)이 형성되는 동시에, 버퍼층(105)의 적어도 일부 상에는 하부전극(CE1)이 형성될 수 있다. 제1 층간절연층(111a) 상에 제1 게이트전극(G1), 제2 층간절연층(111b) 상에 배치된 제1 연결전극(CM1) 및 버퍼층(105)의 적어도 일부 상에 배치된 하부전극(CE1)은 동일한 공정에서 형성될 수 있고, 동일한 물질을 포함할 수 있다. 제1 게이트전극(G1), 제1 연결전극(CM1), 및 하부전극(CE1)은 저저항 금속 물질을 포함할 수 있다. 제1 게이트전극(G1), 제1 연결전극(CM1), 및 하부전극(CE1)은 은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 박막트랜지스터(TFT)는 제1 반도체층(Act)과 제1 게이트전극(G1)을 포함할 수 있다. 제1 층간절연층(111a)은 제1 방향(예를 들어, x 방향 또는 -x 방향)으로 제1 길이(t1)를 가질 수 있다. 제1 층간절연층(111a) 상에 배치된 제1 게이트전극(G1)은 제1 방향(예를 들어, x 방향 또는 -x 방향)으로 제2 길이(t2)를 가질 수 있다. 제1 길이(t1)는 제2 길이(t2)보다 클 수 있다. 전술한 바와 같이, 스위칭 트랜지스터의 경우, 짧은 채널영역을 확보할 필요가 있는데, 제1 층간절연층(111a)이 제1 게이트전극(G1)보다 제1 방향(예를 들어, x 방향 또는 -x 방향)으로 길게 구비되면, 제1 층간절연층(111a)에 의해 덮여진 제1 반도체층(Act)의 적어도 일부는 제1 게이트절연층(112)에 의해 방출되는 수소(H2)로 인해 도핑(예를 들어, n+화)되지 않아, 제1 박막트랜지스터(TFT)의 제1 반도체층(Act)은 짧은 채널영역을 확보할 수 있다.
제2 층간절연층(111b)에 상에 배치된 제1 연결전극(CM1)은 제2 층간절연층(111b) 및 버퍼층(105)에 정의된 콘택홀을 통해 하부금속층(BML)과 전기적으로 연결될 수 있다. 하부금속층(BML)이 제2 층간절연층(111b) 상에 배치된 제1 연결전극(CM1)과 전기적으로 연결되어, 후술할 제2 게이트절연층(113)에 정의된 콘택홀의 개수를 줄일 수 있고, 표시 장치(1)가 고해상도를 구현하는데 있어서 유리할 수 있다.
하부전극(CE1), 제1 게이트전극(G1), 및 제1 연결전극(CM1) 상에는 제1 게이트절연층(112)이 형성될 수 있다. 제1 게이트절연층(112)은 기판(100) 상에 연속적으로 덮여질 수 있다. 제1 게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 타이타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.
제1 게이트절연층(112) 상에는 상부전극(CE2)이 형성될 수 있다. 다른 표현으로, 상부전극(CE2) 및 하부전극(CE1) 사이에는 제1 게이트절연층(112)이 배치될 수 있다. 상부전극(CE2) 및 하부전극(CE1)은 커패시터(Cst)를 형성할 수 있다. 상부전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
제1 게이트절연층(112) 상에는 제2 게이트절연층(113)이 형성될 수 있다. 제2 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 타이타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.
제2 게이트절연층(113) 상에는 제2 연결전극(CM2), 소스전극(SE), 및 드레인전극(DE)이 형성될 수 있다. 제2 게이트절연층(113)에 정의된 콘택홀을 통해 제2 연결전극(CM2)은 커패시터(Cst)의 상부전극(CE2)과 전기적으로 연결될 수 있고, 소스전극(SE)은 제1 반도체층(Act)의 소스영역(S)과 전기적으로 연결될 수 있고, 또한 드레인전극(DE)은 제1 반도체층(Act)의 드레인영역(D)과 전기적으로 연결될 수 있다.
제2 연결전극(CM2), 소스전극(SE), 및 드레인전극(DE) 상에는 제1 유기절연층(211)이 형성될 수 있다. 제1 유기절연층(211)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
제1 유기절연층(211) 상에는 제3 연결전극(CM3)이 형성될 수 있다. 제3 연결전극(CM3)은 제1 유기절연층(211)에 정의된 콘택홀을 통해 소스전극(SE) 또는 드레인전극(DE)과 전기적으로 연결될 수 있다. 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 제3 연결전극(CM3)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
도 8b 내지 도 11b를참조하면, 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법은 층간절연층 형성용 물질(111s)이 패터닝되어 제1 층간절연층(111a)이 형성되는 단계를 포함할 수 있다. 층간절연층 형성용 물질(111s)이 패터닝되어 제1 층간절연층(111a)이 형성되는 단계를 구체적으로 살펴보면, 층간절연층 형성용 물질(111s) 상에 포토레지스트가 배치될 수 있다. 포토레지스트 중 제1 반도체층(Act)의 적어도 일부 상에 배치된 부분을 제외한 나머지 부분은 제거될 수 있다. 이후. 건식식각 과정을 거쳐서, 상부에 포토레지스트가 배치되지 않은 층간절연층 형성용 물질(111s)은 제거되어, 제1 층간절연층(111a)이 형성될 수 있다. 제1 층간절연층(111a) 상에 배치된 잔존하는 포토레지스트는 제거될 수 있다.
일 실시예에서, 제1 층간절연층(111a) 상에는 제1 게이트전극(G1)이 형성될 수 있다. 동시에, 버퍼층(105)의 적어도 일부 상에는 하부전극(CE1)이 형성될 수 있다. 제1 층간절연층(111a) 상에 배치된 제1 게이트전극(G1)과 버퍼층(105) 상에 배치된 하부전극(CE1)은 동일한 공정에서 형성될 수 있고, 동일한 물질을 포함할 수 있다.
하부전극(CE1) 및 제1 게이트전극(G1) 상에는 제1 게이트절연층(112)이 형성될 수 있고, 제1 게이트절연층(112) 상에는 상부전극(CE2)이 형성될 수 있다. 상부전극(CE2) 및 하부전극(CE1)은 커패시터를 형성할 수 있다.
제1 게이트절연층(112)의 적어도 일부 상에는 제2 게이트전극(G2)이 형성될 수 있다. 제2 게이트전극(G2)이 형성되는 단계에서, 커패시터(Cst)의 상부전극(CE2)이 동시에 형성될 수 있다. 제2 게이트전극(G2)과 커패시터(Cst)의 상부전극(CE2)은 동일한 물질을 포함할 수 있다. 제2 게이트전극(G2) 및 상부전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
제2 게이트전극(G2)은 제1 게이트절연층(112) 및 버퍼층(105)에 정의된 콘택홀을 통해 하부금속층(BML)과 전기적으로 연결될 수 있다. 전술한 바와 같이, 제2 게이트전극(G2)이 하부금속층(BML)과 전기적으로 연결되어, 제2 게이트절연층(113)에 정의된 콘택홀의 밀도를 줄여서, 표시 장치(1)가 고해상도를 구현하는데 유리해질 수 있다.
상부전극(CE2) 및 제2 게이트전극(G2) 상에는 제2 게이트절연층(113)이 형성될 수 있다. 제2 게이트절연층(113) 상에는 제2 연결전극(CM2), 소스전극(SE), 및 드레인전극(DE)이 형성될 수 있다. 제2 게이트절연층(113)에 정의된 콘택홀들을 통해 제2 연결전극(CM2)은 상부전극(CE2)에, 소스전극(SE)은 제1 반도체층(Act)의 소스영역(S)에, 또한 드레인전극(DE)은 제1 반도체층(Act)의 드레인영역(D)에 전기적으로 연결될 수 있다.
제2 연결전극(CM2), 소스전극(SE), 및 드레인전극(DE) 상에는 제1 유기절연층(211)이 형성될 수 있다. 제1 유기절연층(211) 상에는 제3 연결전극(CM3)이 형성될 수 있다. 제3 연결전극(CM3)은 제1 유기절연층(211)에 정의된 콘택홀을 통해 소스전극(SE) 또는 드레인전극(DE)과 전기적으로 연결될 수 있다.
종래에는 제1 반도체층(Act) 상에 배치된 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)와 제1 층간절연층(111a) 상에 배치된 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)가 동일하였다. 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)는 제1 반도체층(Act)의 채널영역(C)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이와 동일 할 수 있는데, 제1 층간절연층(111a)이 덮여지지 않아 제1 게이트절연층(112)에 노출된 제1 반도체층(Act) 뿐만 아니라, 제1 층간절연층(111a)이 덮여진 제1 반도체층(Act)의 적어도 일부도 도핑(예를 들어, n+화)되어, 제1 반도체층(Act)의 짧은 채널영역(C)이 확보될 수 없었다.
또한, 하부금속층(BML)과 제2 게이트절연층(112) 상에 배치된 전극을 제2 게이트절연층(113)에 정의된 콘택홀을 통해 전기적으로 연결하여, 제2 게이트절연층(113)에 정의된 콘택홀의 개수가 많아져서, 표시 장치(1)가 고해상도를 구현하는 불리하였다.
본 발명의 일 실시예에 따르면, 제1 층간절연층(111a)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t1)를 제1 게이트전극(G1)의 제1 방향(예를 들어, x 방향 또는 -x 방향)으로의 길이(t2)보다 길게 구비하여, 제1 게이트절연층(112)에 노출되는 제1 반도체층(Act)의 상면의 면적을 줄일 수 있다. 제1 층간절연층(111a)에 덮여진 제1 반도체층(Act)의 상면의 면적이 커져서, 제1 층간절연층(111a)에 덮여진 제1 반도체층(Act)의 적어도 일부가 도핑(예를 들어, n+화)되더라도, 제1 반도체층(Act)은 짧은 채널영역(C)을 확보할 수 있다.
하부금속층(BML)은 제2 층간절연층(111b)에 정의된 콘택홀을 통해 제2 층간절연층(111b) 상에 배치된 제1 연결전극(CM1)과 전기적으로 연결되어, 제2 게이트절연층(113)에 정의된 콘택홀의 개수를 줄일 수 있고, 표시 장치(1)가 고해상도를 구현하는데 유리해질 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
100: 기판
105: 버퍼층
BML: 하부금속층
111a: 제1 층간절연층
111b: 제2 층간절연층
112: 제1 게이트절연층
113: 제3 게이트절연층
Act: 제1 반도체층

Claims (20)

  1. 표시요소가 배치된 표시영역을 포함하는 기판;
    상기 표시영역에 배치되고, 산화물 반도체를 포함하는 제1 반도체층, 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터; 및
    상기 제1 반도체층과 상기 제1 게이트전극 사이에 배치된 제1 층간절연층;을 포함하고,
    상기 제1 반도체층 상에 배치된 상기 제1 층간절연층이 제1 방향으로 제1 길이를 가지고,
    상기 제1 층간절연층 상에 배치된 상기 제1 게이트전극이 상기 제1 방향으로 제2 길이를 가지며,
    상기 제1 길이가 상기 제2 길이보다 큰, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 게이트전극을 덮는 제1 게이트절연층;을 포함하는, 표시 장치.
  3. 제2항에 있어서,
    기판 상에 배치된 하부금속층; 및
    상기 하부금속층 상에 배치된 버퍼층;을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 버퍼층의 적어도 일부 상에 직접적으로 배치되고, 콘택홀이 정의된 제2 층간절연층;을 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 제2 층간절연층 상에 배치된 제1 연결전극;을 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1 연결전극은 상기 제2 층간절연층 및 상기 버퍼층에 정의된 콘택홀을 통해 상기 하부금속층과 전기적으로 연결되는, 표시 장치.
  7. 제3항에 있어서,
    상기 버퍼층 상에 직접적으로 배치된 하부전극; 및
    상기 하부전극 상에 배치된 상부전극;을 포함하고,
    상기 상부전극과 상기 하부전극은 커패시터를 형성하는, 표시 장치.
  8. 제7항에 있어서,
    상기 하부전극 및 상기 상부전극 사이에는 상기 제1 게이트절연층이 배치된, 표시 장치.
  9. 제3항에 있어서,
    상기 제1 게이트절연층 상에 배치된 제2 게이트전극;을 더 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 제2 게이트전극은 상기 제1 게이트절연층 및 상기 버퍼층에 정의된 콘택홀을 통해 상기 하부금속층과 전기적으로 연결되는, 표시 장치.
  11. 제7항에 있어서,
    상기 제1 게이트절연층 상에 배치된 제2 게이트절연층; 및
    상기 제2 게이트절연층 상에 배치된 제2 연결전극, 소스전극, 및 드레인전극;을 더 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제2 연결전극은 상기 제1 층간절연층에 정의된 콘택홀을 통해 상기 커패시터의 상기 상부전극과 전기적으로 연결되고,
    상기 소스전극 및 상기 드레인전극은 상기 제1 층간절연층에 정의된 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는, 표시 장치.
  13. 제11항에 있어서,
    상기 제2 연결전극 상에 배치된 제1 유기절연층; 및
    상기 제1 유기절연층 상에 배치된 제3 연결전극;을 더 포함하는, 표시 장치.
  14. 제13항에 있어서,
    상기 제3 연결전극은 상기 제1 유기절연층에 정의된 콘택홀을 통해 상기 소스전극 또는 상기 드레인전극과 전기적으로 연결되는, 표시 장치.
  15. 기판 상에 산화물 반도체를 포함하는 제1 반도체층이 형성되는 단계;
    상기 제1 반도체층 상에 층간절연층 형성용 물질이 배치되는 단계;
    상기 층간절연층 형성용 물질이 패터닝되어 제1 층간절연층이 형성되는 단계; 및
    상기 제1 층간절연층 상에 제1 게이트전극이 형성되는 단계;를 포함하고,
    상기 제1 반도체층 상에 배치된 상기 제1 층간절연층이 제1 방향으로 제1 길이를 가지고,
    상기 제1 층간절연층 상에 배치된 상기 제1 게이트전극이 상기 제1 방향으로 제2 길이를 가지며,
    상기 제1 길이가 상기 제2 길이보다 큰, 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    기판 상에 산화물 반도체를 포함하는 제1 반도체층이 형성되는 단계 이전에,
    상기 기판 상에 하부금속층이 형성되는 단계; 및
    상기 하부금속층 상에 버퍼층이 형성되는 단계;를 더 포함하는, 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 층간절연층 형성용 물질이 패터닝되어 제1 층간절연층이 형성되는 단계에서,
    상기 층간절연층 형성용 물질이 패터닝 되어 제2 층간절연층이 형성되는, 표시 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 층간절연층 상에 제1 게이트전극이 형성되는 단계에서,
    상기 제2 층간절연층 상에 제1 연결전극이 형성되고, 상기 버퍼층 상에 하부전극이 형성되는, 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 연결전극은 상기 제2 층간절연층에 정의된 콘택홀을 통해 상기 하부금속층과 전기적으로 연결되는, 표시 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 게이트전극, 상기 하부전극, 및 상기 제1 연결전극 상에 제1 게이트절연층이 형성되는 단계; 및
    상기 제1 게이트절연층 상에 상부전극이 형성되는 단계;를 포함하고,
    상기 상부전극 및 상기 하부전극은 커패시터를 형성하는, 표시 장치의 제조 방법.
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