KR20240101179A

KR20240101179A - 표시 장치 및 표시 장치의 제조 방법

Info

Publication number: KR20240101179A
Application number: KR1020220183588A
Authority: KR
Inventors: 허준영
Original assignee: 엘지디스플레이 주식회사
Priority date: 2022-12-23
Filing date: 2022-12-23
Publication date: 2024-07-02
Also published as: US20240224666A1; CN118251066A

Abstract

본 명세서의 실시예에 따른 표시 장치는, 각각의 서브 화소의 구조물 상에 제공되는 캐소드 컨택부에서 캐소드 전극층과 전원 연결 배선이 전기적으로 연결되므로, 전원 배선과 전기적으로 연결되는 전원 연결 배선을 통해서 복수의 서브 화소에 각각 전원을 안정적으로 공급할 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY APPARATUS AND MANUFACTURING METHOD OF THE SAME}

본 명세서는 표시 장치 및 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는 캐소드 전극층에 전원을 인가하는 구조를 갖는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.

표시 장치는 텔레비전, 모니터, 스마트 폰, 태블릿 PC, 노트북, 웨어러블 기기 등 매우 다양한 형태로 구현된다.

표시 장치의 일례로 자체 발광형 표시 장치인 유기 발광 표시 장치(OLED)는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비도 우수한 장점이 있다.

유기 발광 표시 장치는 서로 교차되는 게이트 배선과 데이터 배선에 의해서 정의되는 복수의 화소를 포함할 수 있다.

이 경우 복수의 화소의 구동을 위해서 각각의 화소에는 전원이 인가될 수 있다.

표시 장치는 복수의 화소에 전원을 인가하는 전원 공급부와, 상기 전원 공급부로부터 전원을 공급하는 전원 배선을 포함할 수 있다.

전원 배선은 고전위 전압(VDD) 배선 또는 저전위 전압(VSS) 배선일 수 있다.

예를 들어, 표시 장치가 유기 발광 표시 장치인 경우, 저전위 전압 배선은 유기 발광 다이오드를 구성하는 캐소드 전극에 저전위 전압을 인가할 수 있다.

캐소드 전극에 저전위 전압이 인가됨으로써, 캐소드 전극에 연결되는 유기 발광 다이오드를 포함하는 각각의 화소들은 발광할 수 있다.

이와 같이 표시 영역에 배치되는 복수의 화소들을 발광시키기 위해서는, 복수의 화소들에 연결되는 캐소드 전극에 저전위 전압을 인가해야 하는 바, 캐소드 전극은 표시 영역 전반에 걸쳐서 형성될 수 있다.

예를 들어, 캐소드 전극은 표시 영역 전면을 덮는 면 전극의 형태로 형성되어 복수의 화소들에 공통 전극으로 형성될 수 있다.

다만 이와 같이 캐소드 전극이 표시 영역 전면을 덮는 면 전극의 형태로 형성되는 경우에는, 서로 중첩되도록 배치되는 캐소드 전극과 데이터 배선의 사이에는 기생 캐패시터가 형성될 수 있다.

이와 같이 캐소드 전극과 데이터 배선 사이에 기생 캐패시터가 형성되는 경우 전기 전달 속도 지연 현상(RC Delay)이 발생하게 되고, 이는 표시 장치의 고속 구동의 어려움으로 이어질 수 있다.

이에 본 명세서의 발명자들은 표시 장치의 전기 전달 속도 지연 현상의 발생을 감소시킬 수 있는 여러 실험을 진행하였다.

여러 실험을 통하여 본 명세서의 발명자들은 캐소드 전극층과 데이터 배선 사이의 기생 캐패시터의 발생을 저감하면서도 캐소드 전극층에 안정적인 전원을 공급할 수 있는 구조를 갖는 표시 장치 및 표시 장치의 제조 방법을 발명하였다.

본 명세서의 실시예에 따른 해결 과제는 복수의 서브 화소에 각각 전원을 안정적으로 공급할 수 있는 구조를 갖는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.

또한 본 명세서의 실시예에 따른 해결 과제는 복수의 서브 화소에 포함되는 유기 발광층에서의 광 추출 효율을 향상시킬 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.

또한 본 명세서의 실시예에 따른 해결 과제는 복수의 서브 화소에 포함되는 유기 발광층에서의 측면 누설 전류(Lateral Leakage Current)의 발생을 감소시킬 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.

또한 본 명세서의 실시예에 따른 해결 과제는 캐소드 전극층과 데이터 배선 사이의 기생 캐패시터의 발생을 감소시킬 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.

또한 본 명세서의 실시예에 따른 해결 과제는 전원 연결 배선과 데이터 배선 사이의 기생 캐패시터의 발생을 감소시킬 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.

또한 본 명세서의 실시예에 따른 해결 과제는 복수의 서브 화소에 포함되는 유기 발광층들의 형성 공정 중에 발생할 수 있는 유기 발광층의 손상을 감소시킬 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.

본 명세서의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 실시예에 따른 표시 장치는, 복수의 서브 화소들, 복수의 서브 화소들에 전압을 인가하는 전원 배선, 각각의 서브 화소에 배치된 복수의 구조물들, 및 복수의 구조물들 상에 배치되어 복수의 서브 화소들을 전원 배선에 전기적으로 연결시키는 전원 연결 배선을 포함한다.

이 경우, 각각의 서브 화소는 순서대로 적층된 유기 발광층, 캐소드 전극층, 및 패시베이션층을 포함하되, 서로 인접한 서브 화소들의 유기 발광층, 캐소드 전극층, 및 패시베이션층은 서로 단절되어 있으며, 구조물 상에는 패시베이션층이 개구되어 캐소드 전극층이 노출되는 캐소드 컨택부가 배치되며, 전원 연결 배선은 복수의 구조물들과 중첩되도록 배치되어, 캐소드 컨택부에서 캐소드 전극층과 전기적으로 연결된다.

또한 본 명세서의 실시예에 따른 표시 장치는, 복수의 서브 화소들이 정의된 기판, 기판 상에 배치된 뱅크층, 적어도 일부 영역이 뱅크층 상에 배치된 구조물, 뱅크층과 구조물을 덮도록 순서대로 적층된 유기 발광층, 캐소드 전극층, 및 패시베이션층, 및 구조물 상에 구조물과 중첩되도록 배치되는 전원 연결 배선을 포함한다.

이 경우, 구조물 상에는 패시베이션층이 개구되어 캐소드 전극층이 노출되는 캐소드 컨택부가 배치되며, 전원 연결 배선은 캐소드 컨택부에서 캐소드 전극층과 전기적으로 연결된다.

또한 본 명세서의 실시예에 따른 표시 장치의 제조 방법은, 기판 상에 복수의 데이터 배선들을 형성하는 단계, 복수의 서브 화소에 각각 위치하도록 복수의 애노드 전극층들을 형성하는 단계, 복수의 애노드 전극층들의 일부분을 노출시키는 복수의 개구부들을 포함하는 뱅크층을 형성하는 단계, 복수의 서브 화소에 각각 위치하도록 뱅크층 상에 복수의 구조물들을 형성하는 단계, 제1 서브 화소에 대응되는 상기 개구부를 노출시키도록 제1 보호층과 제1 포토레지스트막을 형성하고, 제1 색상을 구현하는 제1 유기 발광층, 제1 캐소드 전극층, 및 제1 패시베이션층을 순차적으로 형성한 후, 제1 보호층과 제1 포토레지스트막을 제거하는 단계, 제2 서브 화소에 대응되는 개구부를 노출시키도록 제2 보호층과 제2 포토레지스트막을 형성하고, 제2 색상을 구현하는 제2 유기 발광층, 제2 캐소드 전극층, 및 제2 패시베이션층을 순차적으로 형성한 후, 제2 보호층과 상제2 포토레지스트막을 제거하는 단계, 제3 서브 화소에 대응되는 상기 개구부를 노출시키도록 제3 보호층과 제3 포토레지스트막을 형성하고, 제3 색상을 구현하는 제3 유기 발광층, 제3 캐소드 전극층, 및 제3 패시베이션층을 순차적으로 형성한 후, 제3 보호층과 제3 포토레지스트막을 제거하는 단계, 제1 패시베이션층, 제2 패시베이션층, 및 제3 패시베이션층을 덮도록 제1 캡핑층을 형성하는 단계, 구조물에 대응되는 제1 캐소드 전극층, 제2 캐소드 전극층, 및 제3 캐소드 전극층이 노출되도록, 제1 캡핑층, 제1 패시베이션층, 제2 패시베이션층, 및 제3 패시베이션층의 일부 영역을 에칭하는 단계, 및 제1 캡핑층 상에, 노출된 제1 캐소드 전극층, 제2 캐소드 전극층, 및 제3 캐소드 전극층과 전기적으로 연결되는 전원 연결 배선을 형성하는 단계를 포함한다.

본 명세서의 실시예에 따르면, 각각의 서브 화소의 구조물 상에 제공되는 캐소드 컨택부에서 캐소드 전극층과 전원 연결 배선이 전기적으로 연결되므로, 전원 배선과 전기적으로 연결되는 전원 연결 배선을 통해서 복수의 서브 화소에 각각 전원을 안정적으로 공급할 수 있다.

또한 본 명세서의 실시예에 따르면, 서로 인접한 서브 화소들의 유기 발광층, 캐소드 전극층, 및 패시베이션층이 서로 단절되어 있으므로, 유기 발광층의 광이 단절된 단부에서 외부로 빠져나오도록 하는 아웃커플링(Out-coupling) 현상의 발생을 통해서 유기 발광층에서의 광 추출 효율을 향상시켜 저전력 표시 장치를 구현할 수 있다.

또한 본 명세서의 실시예에 따르면, 서로 인접한 서브 화소들의 유기 발광층, 캐소드 전극층, 및 패시베이션층이 서로 단절되어 있으므로, 유기 발광층들이 서로 연속적으로 이어지는 경우 발생할 수 있는 유기 발광층에서의 측면 누설 전류(Lateral Leakage Current)의 발생을 감소시킬 수 있다.

또한 본 명세서의 실시예에 따르면, 캐소드 전극층과 데이터 배선을 상하 방향으로 서로 중첩되지 않도록 배치함으로써 캐소드 전극층과 데이터 배선 사이의 기생 캐패시터의 발생을 감소시킬 수 있으므로, 전기 전달 속도 지연 현상(RC Delay)의 발생을 감소시킬 수 있다.

또한 본 명세서의 실시예에 따르면, 전원 연결 배선과 데이터 배선의 사이에 뱅크층과 캡핑층이 배치되어 전원 연결 배선과 데이터 배선 사이의 거리를 증가시킴으로써, 전원 연결 배선과 데이터 배선 사이의 기생 캐패시터의 발생을 감소시킬 수 있으므로, 전기 전달 속도 지연 현상(RC Delay)의 발생을 감소시킬 수 있다.

또한 본 명세서의 실시예에 따르면, 제1 색상을 구현하는 유기 발광층, 캐소드 전극층, 및 패시베이션층을 형성한 후에, 추가적으로 동일한 공정으로 제2 색상을 구현하는 유기 발광층과 제3 색상을 구현하는 유기 발광층을 형성하므로, 패시베이션층이 연속 공정으로 발생할 수 있는 유기 발광층의 열화를 감소시키는 보호막의 역할을 할 수 있으므로 유기 발광층의 손상을 감소시킬 수 있다.

상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.

도 1a와 도 1b는 본 명세서의 다른 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 명세서의 실시예에 따른 표시 장치의 하나의 서브 화소에 대한 회로도이다.
도 3a는 도 1a에 도시된 본 명세서의 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 확대된 평면도이다.
도 3b는 도 1a에 도시된 본 명세서의 다른 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 확대된 평면도이다.
도 3c는 도 1b에 도시된 본 명세서의 다른 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 확대된 평면도이다.
도 4는 도 3a와 도3b에 도시된 본 명세서의 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 단면도이다.
도 5는 도 3c에 도시된 본 명세서의 다른 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 단면도이다.
도 6a 내지 도 6k는 본 명세서의 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 공정 평면도이다.
도 7a 내지 도 7k는 도 6a 내지 도 6k에 도시된 본 명세서의 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 공정 단면도이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '∼만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '∼상에', '∼상부에', '∼하부에', '∼옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '∼후에', '∼에 이어서', '∼다음에', '∼전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는, 도 1 내지 도 5를 참조하여 본 명세서의 실시예에 따른 표시 장치에 대해서 자세히 설명하도록 한다.

도 1a와 도 1b는 본 명세서의 실시예에 따른 표시 장치의 개략적인 평면도이다.

이하에서 설명하는 표시 장치(1)는 유기 전계 발광 표시(Organic Light Emitting Diodes Display Device)인 것을 일례로 설명하지만, 이에 한정되는 것은 아니다.

표시 장치(1)는 표시 영역(AA)과 표시 영역(AA)의 둘레를 감싸는 비표시 영역(NA)을 포함할 수 있다.

표시 영역(AA)에는 제1 방향으로 연장된 복수의 데이터 배선(DL)들과 제1 방향과 교차하는 제2 방향으로 연장된 복수의 게이트 배선(GL)들이 배치될 수 있다.

데이터 배선(DL)과 게이트 배선(GL)이 교차함으로써 구획되는 영역들은 각각 하나의 서브 화소(SP1, SP2, SP3)로 정의될 수 있다.

각각의 서브 화소(SP1, SP2, SP3)는 화이트(W) 광과 같이 서브 화소 별로 동일한 색의 광을 발광하도록 구현되거나, 적색(R), 녹색(G), 또는 청색(B)의 광과 같이 서브 화소 별로 상이한 색을 발광하도록 구현될 수 있다.

예를 들어, 서브 화소(SP1, SP2, SP3)는 적색(R), 녹색(G), 청색(B)의 조합, 또는 적색(R), 녹색(G), 청색(B), 화이트(W) 광의 조합으로 구현될 수 있다.

상기와 같은 복수의 서브 화소(SP1, SP2, SP3)들의 조합에 의해서 하나의 화소(P)가 구성될 수 있다.

이하에서는 하나의 화소(P)가 제1 색상을 구현하는 제1 서브 화소(SP1), 제1 색상을 구현하는 제2 서브 화소(SP2), 및 제3 색상을 구현하는 제3 서브 화소(SP3)를 포함하는 것을 일례로 설명하도록 한다.

이 경우 제1 색상은 적색(R)이고, 제2 색상은 녹색(G)이며, 제3 색상은 청색(B)일 수 있지만 이에 한정되는 것은 아니다.

복수의 서브 화소(SP1, SP2, SP3)는 복수의 행과 열로 배열된 매트릭스 형태로 배치될 수 있다.

본 명세서에서 제1 방향은 열 방향이고 Y축 방향으로 정의되고, 제2 방향은 행 방향이고 X축 방향으로 정의될 수 있다.

비표시 영역(NA)에는 화소 내부로 각종 신호 및 전원 등을 공급하는 다수의 배선 및 패드 등이 배치될 수 있다.

비표시 영역(NA)의 일측에는 데이터 구동회로(D-IC; 10)이 배치될 수 있다.

데이터 구동회로(10)는 데이터 배선(DL)으로 데이터 신호를 인가하며, 고전위 전압(VDD), 저전위 전압(VSS) 등의 구동 전압을 화소(P)에 인가할 수 있다.

데이터 구동회로(10)가 배치되는 비표시 영역(NA)의 일측을 제외한 표시 영역(AA)의 가장자리를 따라 전원 배선(20)이 배치될 수 있다.

예를 들어, 표시 영역(AA)의 양 측에 위치하는 비표시 영역(NA)에는 게이트 배선(GL)에 게이트 신호를 인가하는 게이트 구동부(30)가 배치될 수 있고, 게이트 구동부(30)의 외곽을 따라 화소(P) 내 애노드 전극 또는 캐소드 전극으로 전압을 인가할 수 있는 전원 배선(20)이 배치될 수 있다.

전원 배선(20)은 화소(P)의 캐소드 전극으로 저전위 전압(VSS)을 인가할 수 있는 저전위 전압 배선일 수 있지만 이에 한정되는 것은 아니며, 화소(P)의 박막 트랜지스터로 고전위 전압(VDD)을 인가할 수 있는 고전위 전압 배선이 추가로 배치될 수도 있다.

표시 영역(AA)에는 복수의 서브 화소(SP1, SP2, SP3)들에 저전위 전압을 인가하도록 전원 배선(20)과 복수의 서브 화소(SP1, SP2, SP3)들을 전기적으로 연결시키는 전원 연결 배선(112)이 배치될 수 있다.

도 1a를 참조하면, 전원 연결 배선(112)은 표시 영역(AA)을 덮도록 배치되되, 복수의 서브 화소를 지나는 격자 형태로 형성될 수 있다.

예를 들어, 전원 연결 배선(112)은 제1 방향으로 배열된 복수의 서브 화소들을 지나고, 제2 방향으로 배열된 복수의 서브 화소들을 지나되, 각각의 서브 화소들의 발광부에 대응되는 영역이 개구된 배선 개구부(112h)를 포함하는 격자 형태로 형성될 수 있다.

이와 같이 형성된 전원 연결 배선(112)의 외측 끝단부는 표시 영역(AA)의 외측에 위치하는 전원 배선(20)과 연결됨으로써, 전원 연결 배선(112)에 전압이 인가될 수 있다.

또한 도 1b를 참조하면, 전원 연결 배선(112)은 표시 영역(AA)의 전면을 덮도록 배치될 수 있다.

예를 들어, 전원 연결 배선(112)은 복수의 서브 화소들을 모두 덮는 통 전극의 형태로 형성될 수 있다.

이 경우 전원 연결 배선(112)은 투명 재질로 이루어지는 투명 배선으로 형성됨으로써, 복수의 서브 화소들의 발광부로부터의 광을 발산을 방해하지 않을 수 있다.

투명 재질은 인듐아연산화물(IZO: Indium Zinc Oxide) 계열의 산화물 또는 산화인듐주석(ITO: Indium Tin Oxide) 계열의 산화물로 형성될 수 있지만 이에 한정되는 것은 아니며, 다양한 종류의 투명 물질로 형성될 수도 있다.

또 다른 실시예로, 복수의 전원 연결 배선(112)들은 복수의 데이터 배선(DL)들이 연장된 제1 방향으로 동일하게 연장될 수 있다.

복수의 전원 연결 배선(112)들과 복수의 데이터 배선(DL)들은 제2 방향으로 하나씩 교번하여 배치될 수 있다.

하나의 전원 연결 배선(112)은 열 방향으로 배열된 복수의 서브 화소들을 통과하도록 연장되어 표시 영역(AA)의 하부에 배치되는 전원 배선(20)에 전기적으로 연결될 수 있다.

따라서 동일한 열 방향으로 배열된 복수의 서브 화소들은 동일한 하나의 전원 연결 배선(112)에 전기적으로 연결되어 전원 연결 배선(112)을 통해서 전원 배선(20)으로부터 저전위 전압을 인가받을 수 있다.

도 2는 본 명세서의 실시예에 따른 표시 장치의 하나의 서브 화소에 대한 회로도이다.

앞서 설명한 바와 같이 서로 교차하는 게이트 배선(GL)과 데이터 배선(DL)에 의해서 정의되는 각각의 서브 화소(SP1, SP2, SP3)에는 스위칭 박막 트랜지스터(Ts), 구동 박막 트랜지스터(Td), 스토리지 커패시터(Cst), 및 발광 다이오드(De)가 형성될 수 있다.

스위칭 박막 트랜지스터(Ts)의 게이트 전극은 게이트 배선(GL)에 연결되고 소스 전극은 데이터 배선(DL)에 연결될 수 있다.

구동 박막 트랜지스터(Td)의 게이트 전극은 스위칭 박막 트랜지스터(Ts)의 드레인 전극에 연결되고, 소스 전극은 고전위 전압(VDD)에 연결될 수 있다.

발광 다이오드(De)의 애노드(Anode) 전극은 구동 박막 트랜지스터(Td)의 드레인 전극에 연결되고, 캐소드(Cathode) 전극은 저전위 전압(VSS)에 연결될 수 있다.

스토리지 커패시터(Cst)의 일측과 타측은 각각 구동 박막 트랜지스터(Td)의 게이트 전극 및 드레인 전극에 연결될 수 있다.

이와 같은 회로도를 갖는 서브 화소(SP1, SP2, SP3)를 포함하는 표시 장치(1)는 다음과 같이 영상 표시가 될 수 있다.

게이트 배선(GL)을 통해 인가된 게이트 신호에 따라 스위칭 박막 트랜지스터(Ts)가 턴-온(Turn-on) 되고, 데이터 배선(DL)으로 인가된 데이터 신호는 스위칭 박막 트랜지스터(Ts)를 통해 구동 박막 트랜지스터(Td)의 게이트 전극과 스토리지 커패시터(Cst)의 일 전극에 인가될 수 있다.

구동 박막 트랜지스터(Td)는 데이터신호에 따라 턴-온되어 발광 다이오드(De)를 흐르는 전류를 제어함으로써 영상이 표시될 수 있다.

발광 다이오드(De)는 구동 박막 트랜지스터(Td)를 통하여 전달되는 고전위 전압(VDD)의 전류에 의하여 발광할 수 있다.

도 3a와 도 3b는 각각 도 1에 도시된 본 명세서의 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 확대된 평면도이고, 도 4는 도 3a와 도 3b에 도시된 본 명세서의 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 단면도이다.

구체적으로 도 3a와 도 3b는 도 1a의 도면 부호 3의 영역에 대응되는 복수의 서브 화소들을 확대 도시한 것이고, 도 3c는 도 1b의 도면 부호 3의 영역에 대응되는 복수의 서브 화소들을 확대 도시한 것이다.

이하에서는 하나의 서브 화소를 기준으로 설명하지만 특별한 설명이 없는 경우 다른 서브 화소에도 동일하게 적용될 수 있다.

도 3a와 도 4를 참조하면, 기판(100) 상에 복수의 데이터 배선(DL)이 배치되며, 복수의 데이터 배선(DL) 상에는 절연층(103)이 배치될 수 있다.

또한 도면에는 도시하지 않았지만, 기판(100) 상에는 액티브층, 게이트 전극, 및 한 쌍의 소스드레인 전극을 포함하는 박막 트랜지스터가 배치될 수 있다.

기판(100)과 박막 트랜지스터 사이에는 버퍼층이 추가로 배치될 수 있다.

이 경우 박막 트랜지스터는 구동 박막 트랜지스터(Td) 또는 스위칭 박막 트랜지스터(Ts)일 수 있다.

데이터 배선(DL)은 소스드레인 전극과 동일한 층에 동일한 재질로 형성될 수 있지만 이에 한정되는 것은 아니다.

절연층(103) 상에는 애노드 전극층(130)이 배치될 수 있다.

애노드 전극층(130)은 박막 트랜지스터의 소스드레인 전극과 전기적으로 연결될 수 있다.

애노드 전극층(130) 상에는 뱅크층(140)이 형성될 수 있다.

뱅크층(140)은 복수의 서브 화소들(SP1, SP2, SP3)을 구분하는 화소 정의층(PDL)으로 기능할 수 있다.

따라서, 각각의 서브 화소들(SP1, SP2, SP3) 사이에는 화소 정의층인 뱅크층(140)이 배치되어, 서로 다른 색상을 갖는 서브 화소들(SP1, SP2, SP3) 간의 경계를 정의하고, 혼색을 방지할 수 있다.

뱅크층(140)은 애노드 전극층(130)의 일부 영역을 노출시키도록 개구된 개구부(1402)를 포함할 수 있다.

제1 서브 화소(SP1)에 형성되는 개구부(1402)는 제1 발광부(OLE1)를 정의하고, 제2 서브 화소(SP2)에 형성되는 개구부(1402)는 제2 발광부(OLE2)를 정의하며, 제3 서브 화소(SP3)에 형성되는 개구부(1402)는 제3 발광부(OLE3)를 정의할 수 있다.

뱅크층(140) 상에는 소정의 높이를 갖도록 상부 방향으로 돌출된 구조물(ST)이 배치될 수 있다.

구조물(ST)은 섬(Island) 구조를 갖도록 형성될 수 있으며, 하부에서 상부로 갈수록 좌우 폭이 증가하는 정테이퍼 형상으로 형성될 수 있다.

이와 같이 구조물(ST)이 정테이퍼 형상으로 형성됨에 따라, 후술할 유기 발광층, 캐소드 전극층, 및 패시베이션층이 구조물(ST) 상에 형성되어도 각각의 서브 화소 내에서 끊김없이 연장되어 형성될 수 있도록 할 수 있다.

구조물(ST)은 유기물로 형성될 수 있지만 특별히 한정되지 않는다.

구조물(ST)은 뱅크층(140)과는 다른 물질로 별개의 공정으로 형성될 수 있지만 이에 한정되는 것은 아니다.

예를 들어, 구조물(ST)은 뱅크층(140)과 동일한 물질로 동일한 패터닝 공정으로 일체형으로 형성될 수도 있다.

이 경우 뱅크층(140)은 하프톤 마스크를 이용한 패터닝 공정을 통해서 구조물(ST) 형상을 포함하도록 형성될 수 있다.

구조물(ST)의 전체 영역은 뱅크층(140) 상에 배치될 수 있지만, 이에 한정되는 것은 아니며 구조물(ST)의 일부 영역만이 뱅크층(140) 상에 배치되고 나머지 영역은 뱅크층(140)과 동일한 평면에 위치할 수도 있다.

구조물(ST)은 각각의 발광부의 일측에 배치되어 각각의 서브 화소 내에 위치할 수 있지만 이에 한정되는 것은 아니다.

도 3b를 참조하면, 구조물(ST)은 각각의 발광부의 일측뿐만 아니라 다른 일측에도 추가로 형성될 수 있다.

따라서 구조물(ST)은 각 발광부의 둘레를 따라 불연속적으로 형성될 수 있으며, 구조물(ST)의 배치 형태는 특별히 한정되지 않는다.

또한 구조물(ST)은 각 발광부의 둘레를 따라 연속적으로 형성될 수도 있다.

예를 들어, 제1 서브 화소(SP1)의 구조물(ST)은 제1 발광부(OLE1)의 둘레를 따라 연속적으로 형성되고, 제2 서브 화소(SP2)의 구조물(ST)은 제2 발광부(OLE2)의 둘레를 따라 연속적으로 형성되며, 제3 서브 화소(SP3)의 구조물(ST)은 제3 발광부(OLE3)의 둘레를 따라 연속적으로 형성될 수 있다.

뱅크층(140) 상에는 구조물(ST)을 덮도록 유기 발광층, 캐소드 전극층, 및 패시베이션층이 순차적으로 적층되도록 배치될 수 있다.

구체적으로, 제1 서브 화소(SP1)에는 제1 색상을 구현하는 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)이 배치되고, 제2 서브 화소(SP2)에는 제2 색상을 구현하는 제2 유기 발광층(152), 제2 캐소드 전극층(162), 및 제2 패시베이션층(172)이 배치되며, 제3 서브 화소(SP3)에는 제3 색상을 구현하는 제3 유기 발광층(153), 제3 캐소드 전극층(163), 및 제3 패시베이션층(173)이 배치될 수 있다.

이 경우 서로 인접한 서브 화소들의 유기 발광층, 캐소드 전극층, 및 패시베이션층은 서로 단절되도록 배치될 수 있다.

본 명세서에서 의미하는 단절은 서로 물리적으로 구분되어 있다는 것을 의미할 수 있으며, 서로 전기적으로 연결되어 있지 않다는 것을 의미할 수 있다.

다만 서로 단절되어 있다고 하더라도 다른 중간 매개체에 의해서 간접적인 방법으로 전기적으로 연결될 수는 있다.

예를 들어, 서로 인접한 제1 유기 발광층(151)과 제2 유기 발광층(152)은 서로 단절되어 있고, 서로 인접한 제2 유기 발광층(152)과 제3 유기 발광층(153)은 서로 단절되어 있으며, 서로 인접한 제3 유기 발광층(153)과 제1 유기 발광층(151)은 서로 단절되어 있을 수 있다.

또한 서로 인접한 제1 캐소드 전극층(161)과 제2 캐소드 전극층(162)은 서로 단절되어 있고, 서로 인접한 제2 캐소드 전극층(162)과 제3 캐소드 전극층(163)은 서로 단절되어 있으며, 서로 인접한 제3 캐소드 전극층(163)과 제1 캐소드 전극층(161)은 서로 단절되어 있을 수 있다.

또한 서로 인접한 제1 패시베이션층(171)과 제2 패시베이션층(172)은 서로 단절되어 있고, 서로 인접한 제2 패시베이션층(172)과 제3 패시베이션층(173)은 서로 단절되어 있으며, 서로 인접한 제3 패시베이션층(173)과 제1 패시베이션층(171)은 서로 단절되어 있을 수 있다.

제1 유기 발광층(151)의 최외각 경계부(1511), 제1 캐소드 전극층(161)의 최외각 경계부(1611), 및 제1 패시베이션층(171)의 최외각 경계부(1711)는 서로 인접한 데이터 배선(DL) 사이에 형성되는 제1 서브 화소(SP1) 내에 배치될 수 있다.

따라서 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)은 상하 방향으로 데이터 배선(DL)과 중첩되지 않을 수 있다.

제1 캐소드 전극층(161)은 제1 유기 발광층(151)보다 상대적으로 스텝 커버리지(Step Coverage)가 우수한 물질을 사용할 수 있으며, 이에 따라 제1 캐소드 전극층(161)의 단부는 제1 유기 발광층(151)의 단부보다 외측에 위치할 수 있다.

따라서 전체적으로 제1 캐소드 전극층(161)은 제1 유기 발광층(151)을 덮도록 형성됨으로써, 제1 캐소드 전극층(161)의 최외각 경계부(1611)는 제1 유기 발광층(151)의 최외각 경계부(1511)보다 외측에 형성될 수 있다.

제1 패시베이션층(171)은 제1 캐소드 전극층(161)보다 상대적으로 스텝 커버리지(Step Coverage)가 우수한 물질을 사용할 수 있으며, 이에 따라 제1 패시베이션층(171)의 단부는 제1 캐소드 전극층(161)의 단부보다 더 외측에 위치할 수 있다.

따라서 전체적으로 제1 패시베이션층(171)은 제1 캐소드 전극층(161)을 덮도록 형성됨으로써, 제1 패시베이션층(171)의 최외각 경계부(1711)는 제1 캐소드 전극층(161)의 최외각 경계부(1611)보다 외측에 형성될 수 있다.

또한 제2 유기 발광층(152)의 최외각 경계부(1521), 제2 캐소드 전극층(162)의 최외각 경계부(1621), 및 제2 패시베이션층(172)의 최외각 경계부(1721)는 서로 인접한 데이터 배선(DL) 사이에 형성되는 제2 서브 화소(SP2) 내에 배치될 수 있다.

따라서 제2 유기 발광층(152), 제2 캐소드 전극층(162), 및 제2 패시베이션층(172)은 상하 방향으로 데이터 배선(DL)과 중첩되지 않을 수 있다.

제2 캐소드 전극층(162)은 제2 유기 발광층(152)보다 상대적으로 스텝 커버리지(Step Coverage)가 우수한 물질을 사용할 수 있으며, 이에 따라 제2 캐소드 전극층(162)의 단부는 제2 유기 발광층(152)의 단부보다 외측에 위치할 수 있다.

따라서 전체적으로 제2 캐소드 전극층(162)은 제2 유기 발광층(152)을 덮도록 형성됨으로써, 제2 캐소드 전극층(162)의 최외각 경계부(1621)는 제2 유기 발광층(152)의 최외각 경계부(1521)보다 외측에 형성될 수 있다.

제2 패시베이션층(172)은 제2 캐소드 전극층(162)보다 상대적으로 스텝 커버리지(Step Coverage)가 우수한 물질을 사용할 수 있으며, 이에 따라 제2 패시베이션층(172)의 단부는 제2 캐소드 전극층(162)의 단부보다 더 외측에 위치할 수 있다.

따라서 전체적으로 제2 패시베이션층(172)은 제2 캐소드 전극층(162)을 덮도록 형성됨으로써, 제2 패시베이션층(172)의 최외각 경계부(1721)는 제2 캐소드 전극층(162)의 최외각 경계부(1621)보다 외측에 형성될 수 있다.

또한 제3 유기 발광층(153)의 최외각 경계부(1531), 제3 캐소드 전극층(163)의 최외각 경계부(1631), 및 제3 패시베이션층(173)의 최외각 경계부(1731)는 서로 인접한 데이터 배선(DL) 사이에 형성되는 제3 서브 화소(SP3) 내에 배치될 수 있다.

따라서 제3 유기 발광층(153), 제3 캐소드 전극층(163), 및 제3 패시베이션층(173)은 상하 방향으로 데이터 배선(DL)과 중첩되지 않을 수 있다.

제3 캐소드 전극층(163)은 제3 유기 발광층(153)보다 상대적으로 스텝 커버리지(Step Coverage)가 우수한 물질을 사용할 수 있으며, 이에 따라 제3 캐소드 전극층(163)의 단부는 제3 유기 발광층(153)의 단부보다 외측에 위치할 수 있다.

따라서 전체적으로 제3 캐소드 전극층(163)은 제3 유기 발광층(153)을 덮도록 형성됨으로써, 제3 캐소드 전극층(163)의 최외각 경계부(1631)는 제3 유기 발광층(153)의 최외각 경계부(1531)보다 외측에 형성될 수 있다.

제3 패시베이션층(173)은 제3 캐소드 전극층(163)보다 상대적으로 스텝 커버리지(Step Coverage)가 우수한 물질을 사용할 수 있으며, 이에 따라 제3 패시베이션층(173)의 단부는 제3 캐소드 전극층(163)의 단부보다 더 외측에 위치할 수 있다.

따라서 전체적으로 제3 패시베이션층(173)은 제3 캐소드 전극층(163)을 덮도록 형성됨으로써, 제3 패시베이션층(173)의 최외각 경계부(1731)는 제3 캐소드 전극층(163)의 최외각 경계부(1631)보다 외측에 형성될 수 있다.

만약 서로 인접한 캐소드 전극층이 서로 단절되지 않고 통전극으로 형성되어 표시 영역 전면을 덮도록 연속적으로 배치되는 경우, 캐소드 전극층은 데이터 배선과 중첩되도록 배치됨에 따라 캐소드 전극층과 데이터 배선 사이에 의도치 않은 기생 캐패시터가 발생할 수 있다.

이와 같이 기생 캐패시터가 발생하는 경우 RC 딜레이(RC Delay)가 증가하게 될 수 있다.

RC 딜레이는 저항(R)과 캐패시턴스(C)를 곱한 값으로 전기 전달 속도 지연을 의미한다.

따라서 RC 딜레이가 증가하게 되는 경우 전기 전달 속도 지연이 증가하게 되고, 이는 표시 장치의 고속 구동을 어렵게 만들게 된다.

하지만 본 명세서의 실시예에 따르면, 캐소드 전극층과 데이터 배선을 상하 방향으로 서로 중첩되지 않도록 배치함으로써 캐소드 전극층과 데이터 배선 사이에 형성될 수 있는 기생 캐패시터의 발생을 감소시킬 수 있다.

이에 따라 본 명세서의 실시예에 따르면 RC 딜레이의 발생을 감소시킴으로서 표시 장치를 고속 구동하는 어려움을 크게 감소시킬 수 있다.

뱅크층(140)의 제1 서브 화소(SP1)의 개구부(1402)에 대응되는 영역에는 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)이 순차적으로 적층되고, 애노드 전극층(130), 제1 유기 발광층(151), 및 제1 캐소드 전극층(161)이 중첩되는 영역은 광을 발광하는 제1 발광부(OLE1)가 될 수 있다.

또한 뱅크층(140)의 제2 서브 화소(SP2)의 개구부(1402)에 대응되는 영역에는 제2 유기 발광층(152), 제2 캐소드 전극층(162), 및 제2 패시베이션층(172)이 순차적으로 적층되고, 애노드 전극층(130), 제2 유기 발광층(152), 및 제2 캐소드 전극층(162)이 중첩되는 영역은 광을 발광하는 제2 발광부(OLE2)가 될 수 있다.

또한 뱅크층(140)의 제3 서브 화소(SP3)의 개구부(1402)에 대응되는 영역에는 제3 유기 발광층(153), 제3 캐소드 전극층(163), 및 제3 패시베이션층(173)이 순차적으로 적층되고, 애노드 전극층(130), 제3 유기 발광층(153), 및 제3 캐소드 전극층(163)이 중첩되는 영역은 광을 발광하는 제3 발광부(OLE3)가 될 수 있다.

제1 유기 발광층(151), 제2 유기 발광층(152), 및 제3 유기 발광층(153)은 각각 적색, 녹색 및 청색을 발광하는 발광층(Emission layer: EML)을 포함할 수 있고, 발광층은 인광 물질 또는 형광 물질로 이루어질 수 있으며, 구체적인 물질은 특별히 한정되지 않는다.

예를 들어, 애노드 전극층(130)과 유기 발광층 사이에는 정공주입층(Hole injection layer: HIL) 및/또는 정공수송층(Hole transporting layer: HTL)이 추가로 배치될 수 있고, 발광층(Emission layer: EML)과 캐소드 전극층 사이에는 전자수송층(Electron transporting layer: ETL) 및/또는 전자주입층(Electron injection layer: HIL)이 배치될 수 있다.

만약 서로 인접한 유기 발광층이 서로 단절되지 않고 표시 영역 전면을 덮도록 연속적으로 배치되는 경우, 발광부에서 발생하였지만 외부로 빠져나가지 못한 광이 계면에서 계속 반사가 이루어지면서 측면으로 전파되다가 소멸되는 문제점이 발생할 수 있다.

하지만 본 명세서의 실시예에 따르면, 서로 인접한 서브 화소들의 유기 발광층, 캐소드 전극층, 및 패시베이션층이 서로 단절되어 있으므로, 유기 발광층의 광이 단절된 단부에서 경로가 달라지면서 외부로 빠져나올 수 있다.

따라서 본 명세서의 실시예에 따르면, 아웃커플링(Out-coupling) 현상의 발생을 통해서 유기 발광층에서의 광 추출 효율을 더욱 향상시킬 수 있다.

또한 본 명세서의 실시예에 따르면, 서로 인접한 서브 화소들의 유기 발광층, 캐소드 전극층, 및 패시베이션층이 서로 단절되어 있으므로, 유기 발광층들이 서로 연속적으로 이어지는 경우 발생할 수 있는 유기 발광층에서의 측면 누설 전류(Lateral Leakage Current)의 발생도 감소시킬 수 있다.

앞서 설명한 바와 같이 구조물(ST)은 정테이퍼 형상으로 형성되기 때문에, 구조물(ST) 상에 형성되는 유기 발광층, 캐소드 전극층, 및 패시베이션층은 각각의 서브 화소 내에서 끊김없이 연장되어 형성될 수 있다.

다만 구조물(ST) 상에 배치되는 패시베이션층의 일부 영역은 개구되어 캐소드 전극층을 노출시킬 수 있다.

이와 관련해서는 후술하여 추가적으로 설명하도록 한다.

뱅크층(140) 상에는 제1 캡핑층(170)이 배치될 수 있다.

제1 캡핑층(170)은 유기물로 형성될 수 있지만 이에 한정되는 것은 아니다.

제1 캡핑층(170)은 평탄화층일 수 있으며, 이에 따라 제1 캡핑층(170)은 뱅크층(140)과 제1 패시베이션층(171)을 덮도록 충분한 두께를 갖도록 형성될 수 있다.

따라서 뱅크층(140)을 기준으로 제1 캡핑층(170)은 구조물(ST)과 동일한 층에 형성될 수 있다.

순서대로 적층된 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)을 덮도록 형성되는 제1 캡핑층(170)은 제1 패시베이션층(171)을 덮되, 구조물(ST)에 대응되는 제1 패시베이션층(171)과 제1 캡핑층(170)은 제거될 수 있다.

구체적으로는 구조물(ST)의 상면에 대응되는 제1 패시베이션층(171)과 제1 캡핑층(170)은 제거되어 개구된 패턴을 가질 수 있다.

이 경우 제1 패시베이션층(171)과 제1 캡핑층(170)은 구조물(ST)의 측면은 덮도록 형성될 수 있다.

구조물(ST)의 상면에 대응되는 영역에서 제거된 제1 패시베이션층(171)과 제1 캡핑층(170)의 개구된 영역의 좌우 폭은 구조물(ST)의 상면의 좌우 폭보다는 넓게 형성될 수 있다.

예를 들어, 제1 캡핑층(170)의 최상부면은, 제1 패시베이션층(171)의 최상부면, 구체적으로는 제1 패시베이션층(171)의 최상단의 단부와 동일한 평면에 위치할 수 있다.

또한 제1 캡핑층(170)의 최상부면은, 제1 패시베이션층(171)이 제거되는 노출되는 제1 캐소드 전극층(161)의 최상부면과 동일한 평면에 위치할 수 있다.

따라서 제1 캡핑층(170)의 최상부면은 제1 패시베이션층(171)의 최상부면 및 제1 캐소드 전극층(161)의 최상부면과 동일한 평면에 위치할 수 있다.

본 명세서에서 의미하는 동일한 평면은 단차가 형성되지 않고 평탄화된 면을 의미할 수 있다.

이와 같이 구조물(ST) 상에 제1 캡핑층(170)과 제1 패시베이션층(171)이 제거되어 노출되는 제1 캐소드 전극층(161)은 제1 캐소드 컨택부(161c)가 될 수 있다.

제1 캐소드 컨택부(161c)는 제1 캐소드 전극층(161)의 노출된 일부 영역을 지칭하는 것으로 물리적으로 구분되는 것이 아니라 관념적으로 구분되는 것일 수 있다.

이와 같이 형성된 제1 캡핑층(170) 상에는 구조물(ST)과 상하 방향으로 중첩되도록 배치되는 전원 연결 배선(112)이 형성될 수 있다.

전원 연결 배선(112)은 제1 캐소드 컨택부(161c)와 직접적으로 접촉하도록 배치되어, 제1 캐소드 컨택부(161c)를 통해서 제1 캐소드 전극층(161)과 전기적으로 연결될 수 있다.

앞서 설명한 바와 같이 제1 캐소드 컨택부(161c)의 최상부면과 제1 캡핑층(170)의 최상부면은 동일한 면에 위치하기 때문에, 전원 연결 배선(112)은 제1 캐소드 컨택부(161c)와 더욱 안정적으로 접촉할 수 있다.

각각의 서브 화소(SP1, SP2, SP3)의 구동을 위해서는 캐소드 전극층에 저전위 전압(VSS)을 인가해주어야 한다.

다만 본 명세서의 실시예에 따르면 서로 인접한 서브 화소(SP1, SP2, SP3)에 포함되는 캐소드 전극층들이 서로 단절되어 있기 때문에, 전원 연결 배선(112)과 캐소드 컨택부와의 전기적인 연결을 통해서 각각의 서브 화소(SP1, SP2, SP3)에 포함되는 캐소드 전극층들에 저전위 전압(VSS)을 인가할 수 있다.

전원 연결 배선(112)이 격자 형태로 형성되는 경우, 전원 연결 배선(112)의 일부 영역은 데이터 배선(DL)과 상하 방향으로 중첩되지 않을 수 있지만 일부 영역은 데이터 배선(DL)과 상하 방향으로 중첩되도록 배치될 수 있다.

다만 본 발명에 따르면 전원 연결 배선(112)은 제1 캡핑층(170) 상에 형성되고, 데이터 배선(DL)은 뱅크층(140)의 하부에 배치되기 때문에 전원 연결 배선(112)과 데이터 배선(DL)의 사이에 뱅크층(140)과 제1 캡핑층(170)이 배치될 수 있다.

이에 따라 전원 연결 배선(112)과 데이터 배선(DL) 사이의 거리를 증가시킬 수 있으므로, 상하 방향으로 중첩되는 전원 연결 배선(112)과 데이터 배선(DL) 사이에서 발생할 수 있는 기생 캐패시터를 감소시킬 수 있으므로, 전기 전달 속도 지연 현상(RC Delay)의 발생을 감소시킬 수 있다.

또한 도 3c와 도 5를 참고하여 다른 실시예에 대해서 설명하면, 제1 캡핑층(170) 상에 배치되는 전원 연결 배선(112)은 표시 영역(AA) 전면을 덮는 통 전극의 형태로 형성될 수 있다.

이와 같이 전원 연결 배선(112)이 복수의 서브 화소들을 덮도록 표시 영역(AA) 전면을 덮는 통 전극의 형태로 형성되는 경우에는, 투명 재질로 형성될 수 있다.

이 경우에도, 전원 연결 배선(112)과 데이터 배선(DL)의 사이에 뱅크층(140)과 제1 캡핑층(170)이 배치되어 전원 연결 배선(112)과 데이터 배선(DL) 사이의 거리를 증가시킴으로써, 전원 연결 배선(112)과 데이터 배선(DL) 사이의 기생 캐패시터의 발생을 감소시킬 수 있으므로, 전기 전달 속도 지연 현상(RC Delay)의 발생을 감소시킬 수 있다.

전원 연결 배선(112) 상에는 제2 캡핑층(180)과 패시베이션층(190)이 추가적으로 배치될 수 있다.

이 경우 제2 캡핑층(180)은 유기물로 형성될 수 있으며, 제1 캡핑층(170)과 동일한 물질로 형성될 수 있지만 이에 한정되는 것은 아니며 서로 다른 물질로 형성될 수도 있다.

이상과 같이 설명한 제1 서브 화소(SP1)의 제1 캐소드 컨택부(161c)와 전원 연결 배선(112)의 연결 구조는, 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에도 동일하게 적용될 수 있는 바 중복되는 내용은 생략하도록 한다.

도 6a 내지 도 6k는 본 명세서의 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 공정 평면도이고, 도 7a 내지 도 7k는 도 6a 내지 도 6k에 도시된 본 명세서의 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 공정 단면도이다.

설명의 편의를 위하여 도 6a 내지 도 6k의 공정 평면도의 경우, 도 7a 내지 도 7k의 공정 단면도에 도시되는 일부 구성에 대해서만 도시하도록 한다.

이하에서 설명하는 각 층에 대한 패턴 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(PR Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(PR Strip)를 포함하는 포토리소그래피(Photolithography) 공정을 이용할 수 있으며 이에 대한 자세한 설명은 생략한다.

예를 들어 금속 재료를 증착하는 경우에는 스퍼터링(Sputtering), 반도체나 절연막을 증착하는 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)와 같은 방법을 나누어서 사용할 수 있으며, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용하며, 당업계에서 통상의 기술자가 실시하는 기술을 적용할 수 있다.

도 6a와 도 7a를 참조하면, 기판(100) 상에 복수의 데이터 배선(DL)들을 형성하고, 복수의 데이터 배선(DL)들을 덮도록 절연층(103)을 형성할 수 있다.

그리고 절연층(103) 상에는 각각의 서브 화소에 대응되는 위치에 포함되는 복수의 애노드 전극층(130)들을 형성할 수 있다.

또한 복수의 애노드 전극층(130)들의 일부분을 노출시키는 복수의 개구부(1402)들을 포함하는 뱅크층(140)을 형성할 수 있다.

뱅크층(140)의 개구부(1402)에 의해 각각의 서브 화소에 형성되는 화소 정의층(PDL)이 정의될 수 있다.

복수의 개구부(1402)들에 대응되는 영역을 제외하고 뱅크층(140)은 표시 영역(AA) 전면을 덮도록 형성될 수 있다.

도 6b와 도 7b를 참조하면, 복수의 서브 화소에 각각 위치하도록 뱅크층(140) 상에 복수의 구조물(ST)들을 형성할 수 있다.

구조물(ST)은 상부 방향으로 소정의 두께를 갖도록 돌출되는 형태로 형성되어 컨택 스페이서(Contact Spacer)로써의 역할을 할 수 있으며, 정테이퍼 형상으로 형성될 수 있다.

도 6c와 도 7c를 참조하면, 기판(100) 전면을 덮도록 제1 보호막(142a)을 형성할 수 있다.

제1 보호막(142a)은 불소계 물질을 포함할 수 있다.

예를 들어, 제1 보호막(142a)은 탄소-탄소의 결합이 사슬구조로 연속적으로 이루어지면서(carbon-carbon backbone) 작용기(또는 기능기)에 다량의 불소(F)를 함유한 불소중합체(Fluropolymer) 물질로 구성될 수 있다.

이하 [화학식 1]에서는, 본 명세서의 일 예에 따라, 작용기에 다량의 불소(F)를 함유한 불소중합체(Fluropolymer) 물질의 화학구조식을 나타낸다.

[화학식 1]

[화학식 1]에 나타낸 바와 같이, 보호막의 재료로 이용하는 불소중합체는 작용기(또는 기능기)에 다량의 불소(F)를 함유하고 있다.

작용기(또는 기능기)에 다량의 불소(F)를 함유하는 불소중합체는 유기물에 직교성(Orthogonality)을 가질 수 있다.

직교성은 어떤 두 사물이 상호 간에 관계없이 독립적으로 존재하는 특성으로 이해될 수 있다.

이에 따라, 제1 보호막(142a)은 물과의 친화력이 적은 소수성(Hydrophobic)과 기름과의 친화력이 적은 소유성(Oleophobic) 특성을 모두 가질 수 있다.

이러한 직교성에 의해, 제1 보호막(142a)은 수분과 분리 또는 배척하는 특성으로 수분이 투습되는 경로를 차단시킬 수 있다.

또한, 공정 단계를 진행하는 과정에서 사용하는 유기용제(Organic solvent)를 포함하는 현상액(Developer)으로부터 받는 영향이 적기 때문에, 유기용제에 따른 유기물의 손상을 감소시킬 수 있다.

도 6d와 도 7d를 참조하면, 제1 보호막(142a) 상에는 제1 포토레지스트막(143)을 형성할 수 있다.

예를 들어, 제1 포토레지스트막(143)은 포토 레지스트 물질을 성막하고 현상(Develop)함으로써 소정의 패턴을 갖도록 형성할 수 있다.

제1 포토레지스트막(143)은 제1 서브 화소(SP1)에 대응되는 영역은 개구되되, 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 대응되는 영역은 개구되지 않고 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)는 덮는 패턴으로 형성될 수 있다.

구체적으로, 제1 포토레지스트막(143)은 제1 서브 화소(SP1)의 제1 개구부(1401)와 개구부(1402)에 대응되는 제1 보호막(142a)이 노출될 수 있는 패턴으로 형성될 수 있다.

도 6e와 도 7e를 참조하면, 제1 포토레지스트막(143)을 포토 마스크로 하여 하부에 배치되는 제1 보호막(142a)을 현상(Develop)함으로써 소정의 패턴을 갖는 제1 보호층(142)을 형성할 수 있다.

이와 같이 형성된 제1 보호층(142)은 뱅크층(140)의 개구부(1402)를 외부로 노출시킬 수 있으며, 이에 따라 구조물(ST)도 노출될 수 있다.

이 경우 제1 보호층(142)은 상부에 배치되는 제1 포토레지스트막(143)보다 더 내측으로 위치함에 따라, 제1 포토레지스트막(143)은 제1 보호층(142) 상에 처마 구조를 제공할 수 있다.

따라서 제1 포토레지스트막(143)은 제1 보호층(142)보다 내측으로 더 돌출되는 처마부(144)를 포함할 수 있다.

도 6f와 도 7f를 참조하면, 제1 색상을 구현하는 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)을 순차적으로 적층되도록 형성할 수 있다.

예를 들어, 기판(100) 전면에 제1 색상을 구현하는 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)을 각각 순차적으로 증착함으로써 형성할 수 있다.

이에 따라 뱅크층(140)의 개구부(1402) 상에는 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)이 순차적으로 적층되며, 이와 같이 적층되는 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)은 구조물(ST)을 덮도록 연장되어 연속적으로 연결될 수 있다.

다만 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)은, 처마부(144)를 포함하는 처마 구조를 갖는 제1 포토레지스트막(143)을 통해서 제1 보호층(142)에서 연결이 불연속적으로 이루어질 수 있다.

제1 캐소드 전극층(161)은 제1 유기 발광층(151)보다 상대적으로 스텝 커버리지(Step Coverage)가 우수한 물질을 사용할 수 있으며, 이에 따라 제1 캐소드 전극층(161)의 단부는 제1 유기 발광층(151)의 단부보다 더 외측에 위치할 수 있다.

한편 개구부(1402)에 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)이 순차적으로 적층됨에 따라, 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 애노드 전극층(130)이 중첩되는 영역은 제1 발광부(OLE1)로 구현될 수 있다.

도 6g와 도 7g를 참조하면, 제1 보호층(142)과 제1 포토레지스트막(143)을 제거할 수 있다.

구체적으로 제1 보호층(142)을 스트립하는 공정을 통해서, 제1 보호층(142) 상에 적층된 제1 포토레지스트막(143), 제1 유기 발광층(151), 제1 캐소드 전극층(161), 및 제1 패시베이션층(171)을 함께 제거할 수 있다.

도 6h와 도 7h를 참조하면, 앞서 도 6c 내지 도 6g, 및 도 7c 내지 도 7g에서 설명한 제1 서브 화소(SP1)에서의 공정을 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에서 동일하게 반복할 수 있다.

구체적으로, 제2 서브 화소(SP2)에 대응되는 개구부(1402)를 노출시키도록 제2 보호층과 제2 포토레지스트막을 형성하고, 제2 색상을 구현하는 제2 유기 발광층(152), 제2 캐소드 전극층(162), 및 제2 패시베이션층(172)을 순차적으로 형성한 후, 제2 보호층과 제2 포토레지스트막을 제거할 수 있다.

이에 따라 제2 서브 화소(SP2)의 제2 발광부(OLE2)가 형성되고, 제2 사브 화소(SP2)의 구조물(ST) 상에 제2 유기 발광층(152), 제2 캐소드 전극층(162), 및 제2 패시베이션층(172)을 순차적으로 형성될 수 있다.

이와 같이 제2 서브 화소(SP2)에 대한 공정이 진행된 이후에, 제3 서브 화소(SP3)에 대응되는 개구부(1402)를 노출시키도록 제3 보호층과 제3 포토레지스트막을 형성하고, 제3 색상을 구현하는 제3 유기 발광층(153), 제3 캐소드 전극층(163), 및 제3 패시베이션층(173)을 순차적으로 형성한 후, 제3 보호층과 제3 포토레지스트막을 제거할 수 있다.

이에 따라 제3 서브 화소(SP3)의 제3 발광부(OLE3)가 형성되고, 제3 서브 화소(SP3)의 구조물(ST) 상에 제3 유기 발광층(153), 제3 캐소드 전극층(163), 및 제3 패시베이션층(173)을 순차적으로 형성될 수 있다.

이와 같이 본 명세서의 실시예에 따르면, 제1 색상을 구현하는 유기 발광층, 캐소드 전극층, 및 패시베이션층을 형성한 후에, 추가적으로 동일한 공정으로 제2 색상을 구현하는 유기 발광층과 제3 색상을 구현하는 유기 발광층을 형성할 수 있다.

따라서 유기 발광층 상에 배치되는 패시베이션층은 각 서브 화소에 대응되는 유기 발광층의 형성을 위한 연속 공정으로 발생할 수 있는 유기 발광층의 열화를 감소시키는 보호막의 역할을 할 수 있으므로 유기 발광층의 손상을 감소시킬 수 있다.

제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 덮도록 제1 평탄화막(170a)을 형성할 수 있다.

제1 평탄화막(170a)은 제1 패시베이션층(171), 제2 패시베이션층(172), 및 제3 패시베이션층(173)을 덮도록 형성될 수 있다.

본 명세서에서 제1 평탄화막(170a)은 제1 캡핑층(170)으로 명명할 수 있으며, 후술하는 에칭 공정을 거친 제1 평탄화막(170a)을 제1 캡핑층(170)으로 명명할 수 있다.

도 6i와 도 7i를 참조하면, 각각의 서브 화소에 위치하는 복수의 구조물(ST)에 대응되는 제1 캐소드 전극층(161), 제2 캐소드 전극층(162), 및 제3 캐소드 전극층(163)이 노출되도록, 제1 캡핑층(170), 제1 패시베이션층(171), 제2 패시베이션층(172), 및 제3 패시베이션층(173)의 일부 영역을 에칭할 수 있다.

구체적으로, 제1 평탄화막(170a)이 소정의 두께만큼 감소되도록 에칭할 수 있으며, 이와 같은 제1 평탄화막(170a)의 에칭은 구조물(ST)에 대응되도록 배치된 패시베이션층이 완전히 제거되어 캐소드 전극층이 외부로 노출될 때까지 진행될 수 있다.

이와 같이 패시베이션층이 제거됨에 따라 캐소드 전극층의 일부 영역이 외부로 노출되는 캐소드 컨택부가 형성될 수 있다.

따라서 제1 캐소드 전극층(161)에는 제1 캐소드 컨택부(161c)가 형성되고, 제2 캐소드 전극층(162)에는 제2 캐소드 컨택부(162c)가 형성되며, 제3 캐소드 전극층(163)에는 제3 캐소드 컨택부(163c)가 형성될 수 있다.

도 6j와 도 7j를 참조하면, 제1 캡핑층(170) 상에, 노출된 제1 캐소드 전극층(161), 제2 캐소드 전극층(162), 및 제3 캐소드 전극층(163)과 전기적으로 연결되는 전원 연결 배선(112)을 형성할 수 있다.

이에 따라 전원 연결 배선(112)은 제1 캐소드 전극층(161)의 제1 캐소드 컨택부(161c)와 직접적으로 접촉하고, 제2 캐소드 전극층(162)의 제2 캐소드 컨택부(162c)와 직접적으로 접촉하며, 제3 캐소드 전극층(163)의 제3 캐소드 컨택부(163c)와 직접적으로 접촉함으로써, 전원 배선(20)으로부터의 전압을 캐소드 전극층에 인가할 수 있다.

도 6k와 도 7k를 참조하면, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 덮도록 제2 캡핑층(180) 및 패시베이션층(190)이 추가로 형성될 수 있다.

이상과 같이 설명한 본 명세서의 실시예에 따른 표시 장치 및 표시 장치의 제조 방법은 아래와 같이 설명될 수 있다.

상기 표시 장치는, 서로 인접한 상기 서브 화소들 사이에 배치되는 복수의 데이터 배선들을 더 포함하고, 상기 데이터 배선은 상기 캐소드 전극층과 서로 중첩되지 않도록 배치될 수 있다.

상기 복수의 서브 화소들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라서 매트릭스 형태로 배열되고, 상기 전원 연결 배선은 상기 복수의 서브 화소에 배치된 캐소드 컨택부를 지나는 격자 형태를 가질 수 있다.

각각의 상기 서브 화소는 광이 발광하는 발광부를 포함하고, 상기 전원 연결 배선은 상기 복수의 서브 화소들을 덮도록 배치되되, 상기 발광부에 대응되는 영역이 개구된 배선 개구부를 포함할 수 있다.

상기 전원 연결 배선은 상기 복수의 서브 화소들을 덮도록 배치되고, 상기 전원 연결 배선은 투명 재질로 이루어질 수 있다.

각각의 상기 서브 화소는 상기 유기 발광층의 최외각 경계부, 상기 캐소드 전극층의 최외각 경계부, 및 상기 패시베이션층의 최외각 경계부를 포함하고, 상기 유기 발광층의 최외각 경계부는 상기 패시베이션층의 최외각 경계부보다 내측에 위치하고, 상기 캐소드 전극층의 최외각 경계부는 상기 유기 발광층의 최외각 경계부 및 상기 패시베이션층의 최외각 경계부 사이에 배치될 수 있다.

각각의 상기 서브 화소에 포함되는 상기 구조물은 상기 유기 발광층의 최외각 경계부, 상기 캐소드 전극층의 최외각 경계부, 및 상기 패시베이션층의 최외각 경계부 내에 위치할 수 있다.

각각의 상기 서브 화소는 광이 발광하는 발광부를 포함하고, 상기 구조물은 상기 발광부의 하나 이상의 일측에 배치될 수 있다.

상기 전원 배선은 저전위 전압(VSS) 배선이고, 상기 전원 연결 배선에 의해서 각각의 상기 서브 화소에 포함되는 각각의 상기 캐소드 전극층에 저전위 전압이 인가될 수 있다.

서로 인접한 상기 서브 화소의 상기 유기 발광층, 상기 캐소드 전극층, 및 상기 패시베이션층은 서로 단절되어 있을 수 있다.

상기 기판 상에 배치된 데이터 배선을 더 포함하고, 상기 데이터 배선은 상기 캐소드 전극층과 중첩되지 않도록 배치될 수 있다.

상기 기판 상에 배치된 데이터 배선, 및 상기 뱅크층과 상기 전원 연결 배선 사이에 배치된 제1 캡핑층을 더 포함하고, 상기 데이터 배선과 상기 전원 연결 배선 사이에는 상기 뱅크층과 상기 제1 캡핑층이 배치될 수 있다.

상기 데이터 배선의 적어도 일부 영역은 상기 전원 연결 배선과 중첩되지 않도록 배치될 수 있다.

상기 제1 캡핑층과 상기 구조물은 상기 뱅크층을 기준으로 동일한 층에 배치되는 영역을 포함할 수 있다.

상기 제1 캡핑층 상에 상기 전원 연결 배선을 덮는 제2 캡핑층을 더 포함할 수 있다.

상기 구조물은 정테이퍼 형상을 가질 수 있다.

저전위 전압(VSS) 배선인 전원 배선을 더 포함하고, 상기 전원 배선과 전기적으로 연결되는 상기 상기 전원 연결 배선에 의해서 각각의 상기 서브 화소에 포함되는 각각의 상기 캐소드 전극층에 저전위 전압이 인가될 수 있다.

상기 제1 캡핑층을 형성하는 단계에서, 상기 제1 캡핑층은 상기 뱅크층을 기준으로 상기 구조물과 동일한 층에 형성할 수 있다.

상기 제1 유기 발광층, 상기 제2 유기 발광층, 및 상기 제3 유기 발광층은 서로 단절되도록 형성되고, 상기 제1 캐소드 전극층, 상기 제2 캐소드 전극층, 및 상기 제3 캐소드 전극층은 서로 단절되도록 형성되며, 상기 제1 패시베이션층, 상기 제2 패시베이션층, 및 상기 제3 패시베이션층은 서로 단절되도록 형성될 수 있다.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

1: 표시 장치
10: 데이터 구동회로
20: 전원 배선
30: 게이트 구동부
P: 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소
AA: 표시 영역
NA: 비표시 영역
DL: 데이터 배선
GL: 게이트 배선
Ts: 스위칭 박막 트랜지스터
Td: 구동 박막 트랜지스터
Cst: 스토리지 커패시터
De: 발광 다이오드
VSS: 저전위 전압
VDD: 고전위 전압
OLE1: 제1 발광부
OLE2: 제2 발광부
OLE3: 제3 발광부
100: 기판
103: 절연층
112: 전원 연결 배선
112h: 배선 개구부
130: 애노드 전극층
140: 뱅크층
1402: 개구부
142a: 제1 보호막
142: 제1 보호층
143: 제1 포토레지스트막
144: 처마부
151: 제1 유기 발광층
1511: 제1 유기 발광층의 최외각 경계부
152: 제2 유기 발광층
1521: 제2 유기 발광층의 최외각 경계부
153: 제3 유기 발광층
1531: 제3 유기 발광층의 최외각 경계부
161: 제1 캐소드 전극층
161c: 제1 캐소드 컨택부
1611: 제1 캐소드 전극층의 최외각 경계부
162: 제2 캐소드 전극층
162c: 제2 캐소드 컨택부
1621: 제2 캐소드 전극층의 최외각 경계부
163: 제3 캐소드 전극층
163c: 제3 캐소드 컨택부
1631: 제3 캐소드 전극층의 최외각 경계부
170: 제1 캡핑층
170a: 제1 평탄화막
171: 제1 패시베이션층
1711: 제1 패시베이션층의 최외각 경계부
172: 제2 패시베이션층
1721: 제2 패시베이션층의 최외각 경계부
173: 제3 패시베이션층
1731: 제3 패시베이션층의 최외각 경계부
180: 제2 캡핑층
190: 패시베이션층
ST: 구조물

Claims

복수의 서브 화소들;
상기 복수의 서브 화소들에 전압을 인가하는 전원 배선;
각각의 상기 서브 화소에 배치된 복수의 구조물들; 및
상기 복수의 구조물들 상에 배치되어 상기 복수의 서브 화소들을 상기 전원 배선에 전기적으로 연결시키는 전원 연결 배선; 을 포함하고,
각각의 상기 서브 화소는 순서대로 적층된 유기 발광층, 캐소드 전극층, 및 패시베이션층을 포함하되, 서로 인접한 상기 서브 화소들의 상기 유기 발광층, 상기 캐소드 전극층, 및 상기 패시베이션층은 서로 단절되어 있으며,
상기 구조물 상에는 상기 패시베이션층이 개구되어 상기 캐소드 전극층이 노출되는 캐소드 컨택부가 배치되며,
상기 전원 연결 배선은 상기 복수의 구조물들과 중첩되도록 배치되어, 상기 캐소드 컨택부에서 상기 캐소드 전극층과 전기적으로 연결되는, 표시 장치.
제1항에 있어서,
서로 인접한 상기 서브 화소들 사이에 배치되는 복수의 데이터 배선들을 더 포함하고,
상기 데이터 배선은 상기 캐소드 전극층과 서로 중첩되지 않도록 배치되는, 표시 장치.
제1항에 있어서,
상기 복수의 서브 화소들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라서 매트릭스 형태로 배열되고,
상기 전원 연결 배선은 상기 복수의 서브 화소에 배치된 캐소드 컨택부를 지나는 격자 형태를 갖는, 표시 장치.
제1항에 있어서,
상기 전원 연결 배선은 상기 복수의 서브 화소들을 덮도록 배치되고,
상기 전원 연결 배선은 투명 재질로 이루어진, 표시 장치.
제1항에 있어서,
각각의 상기 서브 화소는 상기 유기 발광층의 최외각 경계부, 상기 캐소드 전극층의 최외각 경계부, 및 상기 패시베이션층의 최외각 경계부를 포함하고,
상기 유기 발광층의 최외각 경계부는 상기 패시베이션층의 최외각 경계부보다 내측에 위치하고,
상기 캐소드 전극층의 최외각 경계부는 상기 유기 발광층의 최외각 경계부 및 상기 패시베이션층의 최외각 경계부 사이에 배치되는, 표시 장치.
제5항에 있어서,
각각의 상기 서브 화소에 포함되는 상기 구조물은 상기 유기 발광층의 최외각 경계부, 상기 캐소드 전극층의 최외각 경계부, 및 상기 패시베이션층의 최외각 경계부 내에 위치하는, 표시 장치.
제1항에 있어서,
각각의 상기 서브 화소는 광이 발광하는 발광부를 포함하고,
상기 구조물은 상기 발광부의 하나 이상의 일측에 배치되는, 표시 장치.
제1항에 있어서,
상기 전원 배선은 저전위 전압(VSS) 배선이고,
상기 전원 연결 배선에 의해서 각각의 상기 서브 화소에 포함되는 각각의 상기 캐소드 전극층에 저전위 전압이 인가되는, 표시 장치.
복수의 서브 화소들이 정의된 기판;
상기 기판 상에 배치된 뱅크층;
적어도 일부 영역이 상기 뱅크층 상에 배치된 구조물;
상기 뱅크층과 상기 구조물을 덮도록 순서대로 적층된 유기 발광층, 캐소드 전극층, 및 패시베이션층; 및
상기 구조물 상에 상기 구조물과 중첩되도록 배치되는 전원 연결 배선; 을 포함하고,
상기 구조물 상에는 상기 패시베이션층이 개구되어 상기 캐소드 전극층이 노출되는 캐소드 컨택부가 배치되며,
상기 전원 연결 배선은 상기 캐소드 컨택부에서 상기 캐소드 전극층과 전기적으로 연결되는, 표시 장치.
제9항에 있어서,
서로 인접한 상기 서브 화소의 상기 유기 발광층, 상기 캐소드 전극층, 및 상기 패시베이션층은 서로 단절되어 있는, 표시 장치.
제9항에 있어서,
상기 기판 상에 배치된 데이터 배선을 더 포함하고,
상기 데이터 배선은 상기 캐소드 전극층과 중첩되지 않도록 배치되는, 표시 장치.
제9항에 있어서,
상기 기판 상에 배치된 데이터 배선; 및
상기 뱅크층과 상기 전원 연결 배선 사이에 배치된 제1 캡핑층을 더 포함하고,
상기 데이터 배선과 상기 전원 연결 배선 사이에는 상기 뱅크층과 상기 제1 캡핑층이 배치되는, 표시 장치.
제12항에 있어서,
상기 데이터 배선의 적어도 일부 영역은 상기 전원 연결 배선과 중첩되지 않도록 배치되는, 표시 장치.
제12항에 있어서,
상기 제1 캡핑층과 상기 구조물은 상기 뱅크층을 기준으로 동일한 층에 배치되는 영역을 포함하는, 표시 장치.
제12항에 있어서,
상기 제1 캡핑층 상에 상기 전원 연결 배선을 덮는 제2 캡핑층을 더 포함하는, 표시 장치.
제9항에 있어서,
상기 구조물은 정테이퍼 형상을 갖는, 표시 장치.
제9항에 있어서,
저전위 전압(VSS) 배선인 전원 배선을 더 포함하고,
상기 전원 배선과 전기적으로 연결되는 상기 상기 전원 연결 배선에 의해서 각각의 상기 서브 화소에 포함되는 각각의 상기 캐소드 전극층에 저전위 전압이 인가되는, 표시 장치.
기판 상에 복수의 데이터 배선들을 형성하는 단계;
복수의 서브 화소에 각각 위치하도록 복수의 애노드 전극층들을 형성하는 단계;
상기 복수의 애노드 전극층들의 일부분을 노출시키는 복수의 개구부들을 포함하는 뱅크층을 형성하는 단계;
복수의 서브 화소에 각각 위치하도록 상기 뱅크층 상에 복수의 구조물들을 형성하는 단계;
제1 서브 화소에 대응되는 상기 개구부를 노출시키도록 제1 보호층과 제1 포토레지스트막을 형성하고, 제1 색상을 구현하는 제1 유기 발광층, 제1 캐소드 전극층, 및 제1 패시베이션층을 순차적으로 형성한 후, 상기 제1 보호층과 상기 제1 포토레지스트막을 제거하는 단계;
제2 서브 화소에 대응되는 상기 개구부를 노출시키도록 제2 보호층과 제2 포토레지스트막을 형성하고, 제2 색상을 구현하는 제2 유기 발광층, 제2 캐소드 전극층, 및 제2 패시베이션층을 순차적으로 형성한 후, 상기 제2 보호층과 상기 제2 포토레지스트막을 제거하는 단계;
제3 서브 화소에 대응되는 상기 개구부를 노출시키도록 제3 보호층과 제3 포토레지스트막을 형성하고, 제3 색상을 구현하는 제3 유기 발광층, 제3 캐소드 전극층, 및 제3 패시베이션층을 순차적으로 형성한 후, 상기 제3 보호층과 상기 제3 포토레지스트막을 제거하는 단계;
상기 제1 패시베이션층, 상기 제2 패시베이션층, 및 상기 제3 패시베이션층을 덮도록 제1 캡핑층을 형성하는 단계;
상기 구조물에 대응되는 상기 제1 캐소드 전극층, 상기 제2 캐소드 전극층, 및 상기 제3 캐소드 전극층이 노출되도록, 상기 제1 캡핑층, 상기 제1 패시베이션층, 상기 제2 패시베이션층, 및 상기 제3 패시베이션층의 일부 영역을 에칭하는 단계; 및
상기 제1 캡핑층 상에, 노출된 상기 제1 캐소드 전극층, 상기 제2 캐소드 전극층, 및 상기 제3 캐소드 전극층과 전기적으로 연결되는 전원 연결 배선을 형성하는 단계; 를 포함하는, 표시 장치의 제조 방법.
제18항에 있어서,
상기 제1 캡핑층을 형성하는 단계에서,
상기 제1 캡핑층은 상기 뱅크층을 기준으로 상기 구조물과 동일한 층에 형성하는, 표시 장치의 제조 방법.
제18항에 있어서,
상기 제1 유기 발광층, 상기 제2 유기 발광층, 및 상기 제3 유기 발광층은 서로 단절되도록 형성되고,
상기 제1 캐소드 전극층, 상기 제2 캐소드 전극층, 및 상기 제3 캐소드 전극층은 서로 단절되도록 형성되며,
상기 제1 패시베이션층, 상기 제2 패시베이션층, 및 상기 제3 패시베이션층은 서로 단절되도록 형성되는, 표시 장치의 제조 방법.