KR20240094957A - 적층형 커패시터 및 이의 제조 방법 - Google Patents

적층형 커패시터 및 이의 제조 방법 Download PDF

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KR20240094957A
KR20240094957A KR1020230029326A KR20230029326A KR20240094957A KR 20240094957 A KR20240094957 A KR 20240094957A KR 1020230029326 A KR1020230029326 A KR 1020230029326A KR 20230029326 A KR20230029326 A KR 20230029326A KR 20240094957 A KR20240094957 A KR 20240094957A
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이채동
김승아
연규호
이철승
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삼성전기주식회사
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Abstract

유전체층 및 내부 전극을 포함하는 커패시터 바디, 그리고 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며, 외부 전극은, 커패시터 바디의 외측에 배치되며 수지 및 도전성 금속을 포함하는 전도성 수지층, 및 전도성 수지층 표면에 위치하며, 귀금속을 포함하는 금속층을 포함하는, 적층형 커패시터를 개시한다.

Description

적층형 커패시터 및 이의 제조 방법{MULTILAYERED CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}
본 기재는 적층형 커패시터 및 이의 제조 방법에 관한 것이다.
적층형 커패시터의 외부 전극에서 고분자 수지를 포함하는 전도성 수지층은 적층형 커패시터에 가해지는 다양한 외부 충격을 흡수하고, 응력을 해소할 목적으로 도입된다.
외부 전극의 전도성 수지층이 은(Ag)을 포함하는 경우, 이온 마이그레이션(ion migration)에 의해 적층형 커패시터 표면에 은(Ag) 덴드라이트(dendrite)가 형성되는 문제가 있다. 예를 들어, 습도가 높은 상황에서 기온이 하강하면 적층형 커패시터 표면에 수분 응결이 발생하고, 수분은 전압이 인가되고 있는 적층형 커패시터의 양 전극 사이에서 전해질 역할을 하기 때문에, 외부 전극에 포함된 은(Ag) 이온이 마이그레이션된다. 이러한 문제를 해결하기 위해 표면 발수 코팅 등의 전략들이 모색되고 있다.
한편, 외부 전극의 전도성 수지층이 구리(Cu)를 포함하는 경우, 은(Ag)을 포함하는 경우 대비 이온 마이그레이션 방지 효과가 우수하고 가격이 저렴하다는 장점이 있다.
그러나, 구리의 표면 산화에 의한 등가직렬저항(Equivalent series resistance, ESR) 상승, 수지 열분해 촉진, 및 수지 전극 표면의 도금층의 끊김 등의 측면에서 지속적인 개선이 필요하다.
본 개시의 일 측면은 외부 전극에서 전도성 수지층의 표면 저항을 낮춤으로써 적층형 커패시터의 초기 ESR을 낮추고, 온도 변화에 따른 열화를 감소시킬 수 있다. 또한, 외부 전극의 도금층을 균일하고 신속하게 형성시킬 수 있고, 외부 전극에서 귀금속의 사용량을 최소화시킴으로써 이온 마이그레이션의 발생을 방지하거나 지연시킬 수 있는, 적층형 커패시터를 제공할 수 있다.
일 측면에 따른 적층형 커패시터는 유전체층 및 내부 전극을 포함하는 커패시터 바디, 그리고 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며, 외부 전극은, 커패시터 바디의 외측에 배치되며 수지 및 도전성 금속을 포함하는 전도성 수지층, 및 전도성 수지층 표면에 위치하며, 귀금속을 포함하는 금속층을 포함한다.
귀금속은 은(Ag), 백금(Pt), 금(Au), 또는 이들의 조합을 포함할 수 있다.
커패시터 바디는 유전체층과 내부 전극의 적층 방향으로 서로 대향하는 제1 면 및 제2 면, 길이 방향으로 서로 대향하는 제3 면 및 제4 면, 및 폭 방향으로 서로 대향하는 제5 면 및 제6 면을 가질 수 있다.
적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서, 단위 면적(25 ㎛ X 4 ㎛)에서, 귀금속과 도전성 금속의 중량비는 0.05 : 1 내지 0.4 : 1일 수 있다.
적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서, 제3 면 또는 제4 면에서, 금속층의 길이 방향 평균 길이는 5 ㎛ 이하일 수 있다.
적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서, 제3 면 또는 제4 면에서, 금속층의 길이 방향 평균 길이는 0.7 ㎛ 내지 4.5 ㎛일 수 있다.
적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서, 제1 면 또는 제2 면에서, 금속층의 두께 방향 평균 길이는 5 ㎛ 이하일 수 있다.
적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서, 제1 면 또는 제2 면에서, 금속층의 두께 방향 평균 길이는 0.7 ㎛ 내지 4.5 ㎛일 수 있다.
금속층은 귀금속 나노입자들의 집합층일 수 있다.
귀금속 나노입자의 평균 입자 크기는 0.2 ㎛ 내지 2.5 ㎛일 수 있다.
적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서, 금속층은 끊김부, 섬(island)부, 공극부, 또는 이들의 조합을 포함할 수 있다.
전도성 수지층과의 계면에 위치하는 귀금속 나노입자의 일부는 전도성 수지층의 도전성 금속을 치환하여 전도성 수지층으로 침투된 것일 수 있다.
전도성 수지층에서, 수지는 에폭시계 수지를 포함하고, 도전성 금속은 구리(Cu), 은(Ag), 니켈(Ni), 또는 이들의 혼합물을 포함할 수 있다.
외부 전극은 전도성 수지층 외측에 배치되는 도금층을 더 포함할 수 있다.
도금층은 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb), 이들의 합금, 또는 이들의 혼합물을 포함할 수 있다.
외부 전극은 커패시터 바디와 전도성 수지층 사이에 위치하는 소결 금속층을 더 포함할 수 있다.
소결 금속층은 도전성 금속 및 글라스를 포함할 수 있다.
외부 전극은 커패시터 바디의 제3 면 또는 제4 면을 덮는 접속부와 제3 면 또는 제4 면의 모서리를 덮는 밴드부를 가질 수 있다.
금속층은 접속부, 밴드부, 또는 이 둘 모두에 위치할 수 있다.
금속층은 접속부에만 위치할 수 있다.
금속층은 접속부 및 밴드부에 위치할 수 있다.
금속층은 접속부에서의 평균 두께 보다 밴드부에서의 평균 두께가 더 두꺼울 수 있다.
다른 측면에 따른 적층형 커패시터의 제조 방법은 유전체층 및 내부 전극을 포함하는 커패시터 바디를 제조하는 단계, 그리고 커패시터 바디의 외측에 외부 전극을 형성하는 단계를 포함하며, 외부 전극을 형성하는 단계는, 커패시터 바디의 외측에 수지 및 도전성 금속을 포함하는 전도성 수지층을 형성하는 단계, 및 전도성 수지층의 외측에 귀금속을 포함하는 금속층을 형성하는 단계를 포함한다.
금속층을 형성하는 단계는 갈바닉 교환법(galvanic exchange), 전해 도금법, 경화형 수지 페이스트 도포법, 소결형 잉크 도포법, 환원제를 포함하는 무전해 도금법, MOD 잉크 도포법(MOD: metal organic decomposition), 또는 증착법을 이용하여 이루어질 수 있다.
전도성 수지층을 형성하는 단계는 수지, 도전성 금속 분말, 및 유기 용매를 포함하는 전도성 수지층용 페이스트를 도포하여 이루어질 수 있다.
외부 전극을 형성하는 단계는, 전도성 수지층을 형성하는 단계 전에, 도전성 금속 및 글라스를 포함하는 소결 금속층용 페이스트를 커패시터 바디의 외측에 도포한 후 소결시켜 이루어지는 소결 금속층 형성 단계를 더 포함할 수 있다.
외부 전극을 형성하는 단계는, 금속층을 형성하는 단계 후에, 금속층 위에 도금법을 이용해 도금층을 형성하는 단계를 더 포함할 수 있다.
일 측면에 따른 적층형 커패시터에 의하면, 외부 전극에서 전도성 수지층의 표면 저항을 낮춤으로써 적층형 커패시터의 초기 ESR을 낮추고, 온도 변화에 따른 열화를 감소시킬 수 있다. 또한, 외부 전극의 도금층을 균일하고 신속하게 형성시킬 수 있고, 외부 전극에서 귀금속의 사용량을 최소화시킴으로써 이온 마이그레이션의 발생을 방지하거나 지연시킬 수 있다.
도 1은 일 실시예에 따른 적층형 커패시터를 나타내는 사시도이다.
도 2는 도 1의 I-I' 선을 따라 자른 적층형 커패시터의 단면도이다.
도 3은 도 1의 커패시터 바디에서 내부 전극의 적층 구조를 도시한 분리 사시도이다.
도 4는 도 2의 III 영역을 확대한 단면도이다.
도 5는 실시예 1에서 제조된 적층형 커패시터의 외부 전극과 커패시터 바디 사이의 경계를 주사전자현미경(SEM)으로 관찰한 사진이다.
도 6은 실시예 1에서 제조된 적층형 커패시터의 외부 전극과 커패시터 바디 사이의 경계를 에너지 분산형 분광기(EDS)로 분석한 사진이다.
도 7은 단위 면적이 표시된 접속부의 주사 전자 현미경(SEM) 사진이다.
도 8은 단위 면적이 표시된 밴드부의 주사 전자 현미경(SEM) 사진이다.
도 9는 실시예 1에서 제조된 적층형 커피시터의 도금층을 나타내는 사진이다.
도 10은 비교예 1에서 제조된 적층형 커피시터의 도금층을 나타내는 사진이다.
이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 또는 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나, 접속되어 있거나, 또는 마주보고 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 또는 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
명세서 전체에서, "포함한다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 따라서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 일 실시예에 따른 적층형 커패시터(100)를 나타내는 사시도이고, 도 2는 도 1의 I-I' 선을 따라 자른 적층형 커패시터(100)의 단면도이고, 도 3은 도 1의 커패시터 바디(110)에서 내부 전극의 적층 구조를 도시한 분리 사시도이다.
본 실시예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 L축, W축 및 T축은 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향(T축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 수직한 방향일 수 있고, 일 예로 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다. 길이 방향(L축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 나란하게 연장되는 방향으로 두께 방향(T축 방향)과 대략적으로 수직인 방향이 될 수 있고, 일 예로 양측에 제1 및 제2 외부 전극(131, 132)이 위치하는 방향일 수 있다. 폭 방향(W축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 나란하게 연장되는 방향으로 두께 방향(T축 방향) 및 길이 방향(L축 방향)과 대략적으로 수직인 방향일 수 있고, 시트 형상의 구성 요소들의 길이 방향(L축 방향)의 길이는 폭 방향(W축 방향)의 길이 보다 더 길 수 있다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 적층형 커패시터(100)는 커패시터 바디(110), 그리고 커패시터 바디(110)의 길이 방향(L축 방향)으로 대향하는 양단에 배치되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
커패시터 바디(110)는 일 예로, 대략적인 육면체 형상일 수 있다.
본 실시예에서는 설명의 편의를 위해, 커패시터 바디(110)에서 두께 방향(T축 방향)으로 서로 대향하는 양면을 제1 및 제2 면으로, 제1 및 제2 면과 연결되고 길이 방향(L축 방향)으로 서로 대향하는 양면을 제3 및 제4 면으로, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 폭 방향(W축 방향)으로 서로 대향하는 양면을 제5 및 제6 면으로 정의하기로 한다. 일 예로, 하면인 제1 면이 실장 방향을 향하는 면이 될 수 있다. 또한, 제1 면 내지 제6 면은 평평할 수 있으나, 이에 한정되는 것은 아니고, 예를 들어 중앙부가 볼록한 곡면일 수도 있고, 각 면의 경계인 모서리는 라운드(round)져 있을 수 있다.
커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.
커패시터 바디(110)는 복수의 유전체층(111)을 두께 방향(T축 방향)으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 두께 방향(T축 방향)으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다. 이때, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 가질 수 있다.
이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111)들 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 액티브 영역과 커버 영역(112, 113)을 포함할 수 있다.
액티브 영역은 적층형 커패시터(100)의 용량 형성에 기여하는 부분이다. 일 예로, 액티브 영역은 두께 방향(T축 방향)을 따라 적층되는 제1 및 제2 내부 전극(121, 122)이 중첩(overlap)된 영역일 수 있다.
커버 영역(112, 113)은 마진부로서 두께 방향(T축 방향)으로 액티브 영역의 제1 면 및 제2 면 쪽에 각각 위치할 수 있다. 이러한 커버 영역(112, 113)은 단일 유전체층(111) 또는 두 개 이상의 유전체층(111)이 액티브 영역의 상면 및 하면에 각각 적층된 것일 수 있다.
또한, 커패시터 바디(110)는 측면 커버 영역을 더 포함할 수 있다. 측면 커버 영역은 마진부로서 폭 방향(W축 방향)으로 액티브 영역의 제5 및 제6 면 쪽에 각각 위치할 수 있다. 이러한 측면 커버 영역은, 유전체 그린시트 표면에 내부 전극 형성용 도전성 페이스트 층을 도포할 때, 유전체 그린시트 표면의 일부 영역에만 도전성 페이스트 층을 도포하고, 유전체 그린시트 표면의 양쪽 측면에는 도전성 페이스트 층을 도포하지 않은 유전체 그린시트들을 적층한 후, 소성함으로써 형성될 수 있다.
커버 영역(112, 113)과 측면 커버 영역은 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 한다.
일 예로, 유전체층(111)은 고유전율의 세라믹 재료를 포함할 수 있다. 예를 들어, 세라믹 재료는 BaTiO3, CaTiO3, SrTiO3, 또는 CaZrO3 등의 성분을 포함하는 유전체 세라믹을 포함할 수 있다. 또한, 이들 성분에 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 보조 성분을 더 포함할 수 있다. 예를 들어, BaTiO3계 유전체 세라믹에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 포함할 수 있다.
또한, 유전체층(111)에는 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
일 예로, 유전체층(111)의 평균 두께는 0.5 ㎛ 내지 10 ㎛일 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 두께 방향(T축 방향)을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면을 통해 각각 노출될 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
커패시터 바디(110)의 제3 및 제4 면을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함하며, 예를 들어 Ni, Cu, Ag, Pd, 또는 Au 등의 금속이나 이들의 합금, 예를 들어 Ag-Pd 합금을 포함할 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)에 포함되는 세라믹 재료와 동일 조성계의 유전체 입자를 포함할 수도 있다.
제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 이용할 수 있다.
일 예로, 제1 및 제2 내부 전극(121, 122)의 평균 두께는 0.1 ㎛ 내지 2 ㎛일 수 있다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다. 이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 T축 방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은, 커패시터 바디(110)의 제3 및 제4 면에 각각 배치되어 제1 및 제2 내부 전극(121, 122)과 접속되는 제1 및 제2 접속부와, 커패시터 바디(110)의 제3 및 제4 면과, 제1 및 제2 면 또는 제5 및 제6 면이 만나는 모서리에 배치되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
제1 및 제2 밴드부는 제1 및 제2 접속부에서 커패시터 바디(110)의 제1 및 제2 면 또는 제5 및 제6 면의 일부까지 각각 연장될 수 있다. 제1 및 제2 밴드부는 제1 및 제2 외부 전극(131, 132)의 고착 강도를 향상시키는 역할을 할 수 있다.
도 4는 도 2의 III 영역을 확대한 단면도로서, 제2 외부 전극(132)과 커패시터 바디(110)의 접합 경계 영역을 확대하여 모식적으로 나타낸 단면도이다. 도 4에서는 제2 외부 전극(132)에 대해서만 도시하고 있으나, 제1 외부 전극(131)도 도 4와 유사한 특징을 가지고 있다. 이하, 도 4를 참조하여, 본 실시예의 제1 및 제2 외부 전극(131, 132)에 대해 상세하게 설명한다.
일 예로, 제1 및 제2 외부 전극(131, 132)은 각각 커패시터 바디(110)와 접촉하는 소결 금속층(1311, 1321), 소결 금속층(1311, 1321)을 덮도록 배치되는 전도성 수지층(1312, 1322), 및 전도성 수지층(1312, 1322)을 덮도록 배치되는 도금층(1313, 1323)을 포함할 수 있다.
소결 금속층(1311, 1321)은 도전성 금속 및 글래스를 포함할 수 있다.
일 예로, 소결 금속층(1311, 1321)은 도전성 금속으로 구리(Cu), 니켈(Ni), 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti), 납(Pb), 이들의 합금, 또는 이들의 조합을 포함할 수 있고, 예를 들어 구리(Cu)는 구리(Cu) 합금을 포함할 수 있다. 도전성 금속이 구리를 포함하는 경우, 구리 이외의 금속은 구리 100 몰부에 대해 5 몰부 이하로 포함될 수 있다.
일 예로, 소결 금속층(1311, 1321)은 글래스로 산화물들이 혼합된 조성을 포함할 수 있고, 예를 들어 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
소결 금속층(1311, 1321)에서 도전성 금속과 글래스의 함량은 특별히 한정되지 않으나, 예를 들어 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2) 지점에서 폭 방향(W축 방향)에 수직하게 길이 방향(L축 방향) 및 두께 방향(T축 방향)으로 절단한 단면에서 도전성 금속의 평균 면적은 소결 금속층(1311, 1321)의 전체 면적 대비 30 % 내지 90 %, 또는 70 % 내지 90 %일 수 있다.
전도성 수지층(1312, 1322)은 소결 금속층(1311, 1321) 위에 형성되며, 예를 들어 소결 금속층(1311, 1321)을 완전히 덮는 형태로 형성될 수 있다. 한편, 제1 및 제2 외부 전극(131, 132)은 소결 금속층(1311, 1321)을 포함하지 않을 수 있으며, 이 경우 전도성 수지층(1312, 1322)이 커패시터 바디(110)와 직접 접촉할 수 있다.
전도성 수지층(1312, 1322)은 커패시터 바디(110)의 제1 및 제2 면 또는 제5 및 제6 면으로 연장되며, 전도성 수지층(1312, 1322)이 커패시터 바디(110)의 제1 및 제2 면 또는 제5 및 제6 면으로 연장하여 배치된 영역(즉, 밴드부)의 길이는 소결 금속층(1311, 1321)이 커패시터 바디(110)의 제1 면 및 제2 면 또는 제5 및 제6 면으로 연장하여 배치된 영역(즉, 밴드부)의 길이보다 길 수 있다. 즉, 전도성 수지층(1312, 1322)은 소결 금속층(1311, 1321) 위에 형성되며, 소결 금속층(1311, 1321)을 완전히 덮는 형태로 형성될 수 있다.
전도성 수지층(1312, 1322)은 수지(1322b) 및 도전성 금속(1322a)을 포함한다.
전도성 수지층(1312, 1322)에 포함되는 수지(1322b)는 접합성 및 충격흡수성을 가지고, 도전성 금속(1322a) 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 페놀 수지, 아크릴 수지, 실리콘 수지, 에폭시 수지, 또는 폴리이미드 수지를 포함할 수 있다.
전도성 수지층(1312, 1322)에 포함되는 도전성 금속(1322a)은 제1 및 제2 내부 전극(121, 122) 또는 소결 금속층(1311, 1321)과 전기적으로 연결되도록 하는 역할을 수행한다.
전도성 수지층(1312, 1322)에 포함되는 도전성 금속(1322a)은 구형, 플레이크형, 또는 이들의 조합의 형태를 가질 수 있다. 즉, 도전성 금속(1322a)은 플레이크형으로만 이루어지거나, 구형으로만 이루어질 수 있고, 플레이크형과 구형이 혼합된 형태일 수도 있다.
여기서, 구형은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다. 플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
전도성 수지층(1312, 1322)은 도전성 금속(1322a)으로 구리(Cu), 은(Ag), 니켈(Ni), 또는 이들의 혼합물을 포함할 수 있다. 전도성 수지층(1312, 1322)이 은(Ag)을 포함하는 경우, 이온 마이그레이션(ion migration)에 의해 적층형 커패시터(100) 표면에 은(Ag) 덴드라이트(dendrite)가 형성될 수 있으므로, 구리(Cu)를 사용함으로써 제1 및 제2 외부 전극(131, 132)에서 귀금속의 사용량을 최소화시킴으로써 이온 마이그레이션의 발생을 방지하거나 지연시킬 수 있다.
일 예로, 제1 및 제2 접속부에서의 전도성 수지층(1312, 1322)의 길이 방향(L축 방향) 평균 길이, 즉 평균 두께는 13 ㎛ 미만, 또는 7.4 ㎛ 이하일 수 있다. 제1 및 제2 접속부에서의 전도성 수지층(1312, 1322)의 길이 방향(L축 방향) 평균 길이는 13 ㎛ 이상인 경우에는 ESR이 증가하여 전기적 특성이 저하될 수 있다.
한편, 제1 및 제2 밴드부에서의 전도성 수지층(1312, 1322)의 두께 방향(W축 방향) 평균 길이, 즉 평균 두께는 특별히 한정할 필요는 없다. 다만, 충분한 휨 강도 특성을 확보하기 위해서 제1 및 제2 밴드부에서의 전도성 수지층(1312, 1322)의 두께 방향(W축 방향) 평균 길이는 9.43 ㎛ 초과, 또는 15.21 ㎛ 이상일 수 있다.
제1 및 제2 밴드부에서 전도성 수지층(1312, 1322)은 소결 금속층(1311, 1321)의 적어도 일부를 덮도록 배치될 수 있다. 즉, 도 2를 참조하면 전도성 수지층(1312, 1322)의 제1 및 제2 밴드부에서 길이 방향(L축 방향) 길이가 소결 금속층(1311, 1321)의 제1 및 제2 밴드부에서 길이 방향(L축 방향) 길이 보다 길 수 있다. 이에 따라, 휨 강도 특성을 보다 향상시킬 수 있으며, 소결 금속층(1311, 1321)의 제1 및 제2 밴드부 끝단을 덮어 수분 침투 경로를 차단함으로써 내습 신뢰성을 향상시킬 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)의 전도성 수지층(1312, 1322)이 구리(Cu)를 포함하는 경우, 은(Ag)을 포함하는 경우 대비 이온 마이그레이션 방지 효과가 우수하고 가격이 저렴하다는 장점이 있다.
그러나, 제1 및 제2 외부 전극(131, 132)의 전도성 수지층(1312, 1322)이 구리(Cu)를 포함하는 경우, 전도성 수지층(1312, 1322)을 형성하기 위한 페이스트 도포 후, 건조 및 경화 과정에서 고온의 공기에 노출되면서 표면에 노출된 금속이 산화되어 표면 저항이 상승할 수 있다. 이에 의해, 적층형 커패시터(100)의 ESR을 상승시키고, 전도성 수지층(1312, 1322)에 포함된 수지(1322b)의 열분해를 촉진시키고, 도금층(1313, 1323)의 도금이 불균일하게 이루어지거나 끊김이 발생할 수 있다.
이러한 문제를 해결하기 위하여, 본 실시예에 따른 적층형 커패시터(100)는 전도성 수지층(1312, 1322) 표면에 위치하며, 귀금속을 포함하는 금속층(1324)을 포함한다.
금속층(1324)이 포함하는 귀금속은 전도성 수지층(1312, 1322)에 포함된 도전성 금속(1322a), 예를 들어 구리(Cu) 보다 산화가 잘 되지 않는 금속일 수 있고, 일 예로 은(Ag), 백금(Pt), 금(Au), 또는 이들의 조합을 포함할 수 있다.
금속층(1324)은 전도성 수지층(1312, 1322)에 포함된 도전성 금속(1322a)의 표면 저항을 낮춤으로써, 도금층(1313, 1323)의 도금이 신속하고 균일하게 이루어지게 하여 도금 불량을 개선할 수 있다. 또한, 전도성 수지층(1312, 1322)의 도전성 금속(1322a)이 은(Ag)은 포함하는 경우 대비 은(Ag)의 사용량을 최소화시킴으로써 이온 마이그레이션의 발생을 방지하거나 지연시킬 수 있다.
금속층(1324)은 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부 및 제1 및 제2 밴드부에 위치할 수 있고, 또는 제1 및 제2 밴드부에는 위치하지 않고 제1 및 제2 접속부에만 위치할 수도 있다. 제1 및 제2 외부 전극(131, 132)에 포함된 도전성 금속(1322a)의 이온 마이그레이션은 주로 제1 및 제2 밴드부가 위치하는 제1 면, 제2 면, 제5 면, 및 제6 면에서 주로 문제되므로, 금속층(1324)이 제1 및 제2 밴드부에는 위치하지 않고 제1 및 제2 접속부에만 위치하는 경우, 이온 마이그레이션의 발생을 더욱 방지하거나 지연시킬 수 있다.
제1 및 제2 외부 전극(131, 132)의 금속층(1324)은 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2) 지점에서 폭 방향에 수직하게 길이 방향(L축 방향) 및 두께 방향(T축 방향)으로 절단한 단면을 주사전자현미경(SEM) 또는 주사투과전자현미경(STEM) 등에 의해 관찰함으로써 분석할 수 있다. 예를 들어, 전도성 수지층(1312, 1322)의 수지(1322b) 및 도전성 금속(1322a)과, 금속층(1324)의 귀금속의 조성은 단면 관찰 시에 전자선 마이크로애널라이저(EPMA)에 의한 성분 분석을 통해 측정할 수 있다. 전자선 마이크로애널라이저(EPMA)로 성분 분석 등을 수행할 경우, X-선 분광기로서, EDS(에너지 분산형 분광기), 또는 WDS(파장 분산형 분광기) 등을 사용할 수 있다.
또한, 전도성 수지층(1312, 1322)의 수지(1322b) 및 도전성 금속(1322a)과, 금속층(1324)의 귀금속의 면적 비율은 SEM 또는 STEM 등의 단면 관찰에 의해 얻어진 단면 사진을 화상 분석함으로써 측정할 수 있다. SEM의 반사 전자상이나 STEM의 HAADF상 등으로 제1 및 제2 외부 전극(131, 132)의 단면을 관찰한 경우, 금속 결합을 가진 도전성 금속(1322a)과 귀금속은 콘트라스트의 밝은 부분으로 인식할 수 있고 수지(1322b) 등의 비금속 성분(기타, 공극이나 산화물도 포함함)은 콘트라스트의 어두운 부분으로 인식할 수 있다. 따라서, 전도성 수지층(1312, 1322)의 수지(1322b) 및 도전성 금속(1322a)과, 금속층(1324)의 귀금속의 면적 비율은 단면 사진을 이진화하는 등, 측정 시야 전체의 면적에 대한 콘트라스트가 밝은 부분의 면적 비율로 산출할 수 있다. 또한, 그 측정은 적어도 5 시야 이상에서 실시하고 그 평균값을 산출할 수 있다.
금속층(1324)이 제1 및 제2 접속부에 위치하는 경우, 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2) 지점에서 폭 방향(W축 방향)에 수직하게 길이 방향(L축 방향) 및 두께 방향(T축 방향)으로 절단한 단면에서, 단위 면적(25 ㎛ X 4 ㎛) 당 귀금속과 도전성 금속(1322a)의 중량비는 0.05 : 1 내지 0.4 : 1, 예를 들어 0.08 : 1 내지 0.37 : 1, 또는 0.1 : 1 내지 0.35 : 1일 수 있다.
여기서, 금속층(1324)이 제1 및 제2 접속부에 위치하는 경우, 단위 면적(25 ㎛ X 4 ㎛)은 두께 방향(T축 방향) 길이가 25 ㎛이고 길이 방향(L축 방향) 길이가 4 ㎛이고, 단위 면적(25 ㎛ X 4 ㎛)의 두께 방향(T축 방향) 길이(25 ㎛)의 중앙(1/2) 지점이 소결 금속층(1311, 1321), 전도성 수지층(1312, 1322), 및 도금층(1313, 1323)을 모두 포함하는 제1 및 제2 외부 전극(131, 132)의 두께(즉, L축 방향 길이)가 가장 두꺼운 지점에 위치하고, 두께 방향(T축 방향) 양 끝에서 길이 방향(L축 방향) 길이(4 ㎛)의 중앙(1/2) 지점이 전도성 수지층(1312, 1322)과 금속층(1324)의 경계에 위치할 수 있다.
한편, 금속층(1324)이 제1 및 제2 밴드부에 위치하는 경우, 단위 면적(25 ㎛ X 4 ㎛)은 길이 방향(L축 방향) 길이가 25 ㎛이고 두께 방향(T축 방향) 길이가 4 ㎛이고, 단위 면적(25 ㎛ X 4 ㎛)의 길이 방향(L축 방향) 길이(25 ㎛)의 중앙(1/2) 지점이 소결 금속층(1311, 1321), 전도성 수지층(1312, 1322), 및 도금층(1313, 1323)을 모두 포함하는 제1 및 제2 외부 전극(131, 132)의 두께(즉, T축 방향 길이)가 가장 두꺼운 지점에 위치하고, 길이 방향(L축 방향) 양 끝에서 두께 방향(T축 방향) 길이(4 ㎛)의 중앙(1/2) 지점이 전도성 수지층(1312, 1322)과 금속층(1324)의 경계에 위치할 수 있다.
도전성 금속(1322a)에 대한 귀금속의 중량비가 0.05 미만인 경우 금속층(1324)이 얇아지면서 표면 저항이 높아질 수 있고, 0.4를 초과하는 경우 귀금속의 함량 증가로 이온 마이그레이션에 취약해질 수 있다.
금속층(1324)이 제1 및 제2 접속부에 위치하는 경우, 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2) 지점에서 폭 방향(W축 방향)에 수직하게 길이 방향(L축 방향) 및 두께 방향(T축 방향)으로 절단한 단면에서, 금속층(1324)의 길이 방향(L축 방향) 평균 길이, 즉 금속층(1324)의 평균 두께는 5 ㎛ 이하, 예를 들어 0.7 ㎛ 내지 4.5 ㎛일 수 있다.
여기서, 제1 및 제2 접속부에서, 금속층(1324)의 평균 두께는, 상기 단위 면적의 두께 방향(T축 방향) 길이(25 ㎛)의 중앙(1/2) 지점을 기준점으로 하고, 기준점으로부터 두께 방향(T축 방향)으로 소정 간격 떨어진 10 개 지점에서의 금속층(1324) 두께의 산술 평균값일 수 있다. 이때, 10 개 지점은 모두 상기 단위 면적 내에 위치해야 하며, 10 개 지점의 사이 간격은 같거나 또는 서로 다를 수 있고, 예를 들어 1 ㎛ 내지 2 ㎛일 수 있다.
한편, 금속층(1324)이 제1 및 제2 밴드부에 위치하는 경우, 금속층(1324)의 두께 방향(T축 방향) 평균 길이, 즉 금속층(1324)의 평균 두께는 5 ㎛ 이하, 예를 들어 0.7 ㎛ 내지 4.5 ㎛일 수 있다.
여기서, 제1 및 제2 밴드부에서, 금속층(1324)의 평균 두께는, 상기 단위 면적의 길이 방향(L축 방향) 길이(25 ㎛)의 중앙(1/2) 지점을 기준점으로 하고, 기준점으로부터 길이 방향(L축 방향)으로 소정 간격 떨어진 10 개 지점에서의 금속층(1324) 두께의 산술 평균값일 수 있다. 10 개 지점은 모두 상기 단위 면적 내에 위치해야 하며, 10 개 지점의 사이 간격은 같거나 또는 서로 다를 수 있고, 예를 들어 1 ㎛ 내지 2 ㎛일 수 있다.
금속층(1324)의 평균 두께가 5 ㎛를 초과하는 경우 적층형 커패시터(100)의 전체 크기를 고려할 때 금속층(1324)이 너무 두꺼울 수 있고, 귀금속의 함량 증가에 따라 이온 마이그레이션이 발생할 수 있다.
금속층(1324)은 적층형 커패시터(100)의 밴드부, 접속부, 및 이들 사이의 모서리에서 전반적으로 유사한 형태와 두께로 존재할 수 있다. 다만, 금속층(1324)은 접속부에서의 평균 두께 보다 밴드부에서의 평균 두께가 더 두꺼울 수 있다.
금속층(1324)은 귀금속 나노입자(1324a)들의 집합층일 수 있다.
여기서, 귀금속 나노입자(1324a)들은 상기한 귀금속, 예를 들어 은(Ag), 백금(Pt), 또는 금(Au)의 나노입자들일 수 있고, 집합층이란 복수개의 귀금속 나노입자(1324a)들이 집합되어 이루어진 층으로서, 예를 들어 귀금속 나노입자(1324a)들이 연속적 또는 불연속적으로 배열된 층들이 적층되어 이루어진 층일 수 있다.
이에 따라, 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2) 지점에서 폭 방향(W축 방향)에 수직하게 길이 방향(L축 방향) 및 두께 방향(T축 방향)으로 절단한 단면에서, 금속층(1324)은 끊김부, 섬(island)부, 공극부, 또는 이들의 조합을 포함할 수 있다. 여기서, 공극부는 귀금속 나노입자(1324a)들이 간격을 두고 배치되어 귀금속 나노입자(1324a)들 사이의 공간일 수 있고, 끊김부는 금속층(1324)의 두께 방향 전체에서 귀금속 나노입자(1324a)들이 배치되지 않은 부분일 수 있고, 섬(island)부는 공극부와 공극부 사이, 끊김부와 끊김부 사이, 또는 공극부와 끊김부 사이에 위치하는 일군의 귀금속 나노입자(1324a)들의 집합부일 수 있다.
귀금속 나노입자(1324a)의 평균 입자 크기는 0.2 ㎛ 내지 2.5 ㎛, 예를 들어 0.5 ㎛ 내지 2.2 ㎛, 또는 0.7 ㎛ 내지 2.0 ㎛일 수 있다. 귀금속 나노입자(1324a)의 입자 크기는 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2) 지점에서 폭 방향(W축 방향)에 수직하게 길이 방향(L축 방향) 및 두께 방향(T축 방향)으로 절단한 단면의 주사전자현미경(SEM) 또는 주사투과전자현미경(STEM)에서, 귀금속 나노입자(1324a)의 최대 장축과 이에 직교하는 단축들 중 가장 길이가 긴 단축의 평균값으로 측정할 수 있고, 귀금속 나노입자(1324a)의 평균 입자 크기는 10 개, 20 개, 또는 50 개의 귀금속 나노입자(1324a)들의 입자 크기의 산술 평균 값으로 계산할 수 있다. 귀금속 나노입자(1324a)의 평균 입자 크기가 0.2 ㎛ 미만인 경우 도금 공정 중 귀금속 나노입자(1324a)가 금속층(1324) 표면에서 탈락할 수 있고, 2.5 ㎛를 초과하는 경우 귀금속 나노입자(1324a)의 요철 구조에 의해 도금층(1313, 1323)이 불균일하게 성장할 수 있다.
또한, 전도성 수지층(1312, 1322)과의 계면에 위치하는 귀금속 나노입자(1324a)의 일부는 전도성 수지층(1312, 1322)의 도전성 금속(1322a)을 치환하여 전도성 수지층(1312, 1322)으로 침투할 수 있다. 일 예로, 금속층(1324)을 갈바닉 교환법(galvanic exchange)에 의해 형성하는 경우, 귀금속 나노입자(1324a)들은 전도성 수지층(1312, 1322)의 도전성 금속(1322a)을 일부 치환하여 시드(seed)층을 형성하고, 이후 귀금속 나노입자(1324a)들 위에 귀금속 나노입자(1324a)들이 적층되면서 금속층(1324)을 형성할 수 있다.
제1 및 제2 외부 전극(131, 132)은 전도성 수지층(1312, 1322) 외측에 배치되는 도금층(1313, 1323)을 더 포함할 수 있다.
도금층(1313, 1323)은 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti) 또는 납(Pb) 등의 단독 또는 이들의 합금을 포함할 수 있다. 일 예로, 도금층(1313, 1323)은 니켈(Ni) 도금층 또는 주석(Sn) 도금층일 수 있고, 니켈(Ni) 도금층 및 주석(Sn) 도금층이 순차적으로 적층된 형태일 수 있고, 주석(Sn) 도금층, 니켈(Ni) 도금층 및 주석(Sn) 도금층이 순차적으로 적층된 형태일 수도 있다. 또한, 도금층(1313, 1323)은 복수의 니켈(Ni) 도금층 및/또는 복수의 주석(Sn) 도금층을 포함할 수도 있다.
도금층(1313, 1323)은 적층형 커패시터(100)의 기판과의 실장성, 구조적 신뢰성, 외부에 대한 내구도, 내열성 및 등가직렬저항값(Equivalent Series Resistance, ESR)을 개선할 수 있다.
다른 실시예에 따른 적층형 커패시터의 제조 방법은, 유전체 그린시트 표면에 도전성 페이스트 층을 형성하고, 유전체 그린시트를 적층하여 유전체 그린시트 적층체를 제조하고, 유전체 그린시트 적층체를 소성하여 커패시터 바디를 제조하고, 그리고 커패시터 바디의 외측에 외부 전극을 형성한다.
먼저, 커패시터 바디의 제조에 대해 설명한다. 커패시터 바디의 제조 공정에서는 소성 후에 유전체층이 되는 유전체용 페이스트와 소성 후에 내부 전극이 되는 도전성 페이스트를 준비한다.
유전체용 페이스트는 예를 들어 다음과 같은 방법으로 제조한다. 세라믹 재료를 습식 혼합 등의 수단에 의해 균일하게 혼합하고, 건조시킨 후, 소정의 조건에서 열처리함으로써, 가소 분말을 얻는다. 얻어진 가소 분말에, 유기 비히클 또는 수계 비히클을 추가해 혼련하고 유전체용 페이스트를 조제한다.
얻어진 유전체용 페이스트를 닥터 블레이드법 등의 기법에 의해 시트화함으로써, 유전체 그린시트를 얻는다. 또한, 유전체용 페이스트에는, 필요에 따라 각종 분산제, 가소제, 유전체, 부성분 화합물, 또는 글래스 등에서 선택되는 첨가물이 포함되어 있을 수 있다.
내부 전극용 도전성 페이스트는 도전성 금속 또는 그 합금으로 이루어진 도전성 분말과 바인더나 용제를, 혼련해 조제한다. 내부 전극용 도전성 페이스트에는, 필요에 따라 공재로서 세라믹 분말(예를 들어 티탄산바륨 분말)이 포함될 수 있다. 공재는 소성 과정에서 도전성 분말의 소결을 억제하는 작용을 할 수 있다.
유전체 그린시트 표면에, 스크린 인쇄 등의 각종 인쇄법이나 전사법에 의해, 내부 전극용 도전성 페이스트를 소정의 패턴으로 도포한다. 그리고 내부 전극 패턴을 형성한 유전체 그린시트를 복수층에 걸쳐 적층한 후, 적층 방향으로 프레스함으로써 유전체 그린시트 적층체를 얻는다. 이때, 유전체 그린시트 적층체의 적층 방향의 상면 및 하면에는, 유전체 그린시트가 위치하도록, 유전체 그린시트와 내부 전극 패턴을 적층할 수 있다.
선택적으로, 얻어진 유전체 그린시트 적층체를 다이싱 등에 의해 소정의 치수로 절단할 수 있다.
또한, 유전체 그린시트 적층체는 필요에 따라 가소제 등을 제거하기 위해 고화 건조할 수 있고, 고화 건조 후에 수평 원심 배럴기 등을 이용하여 배럴 연마할 수 있다. 배럴 연마에서는, 유전체 그린시트 적층체를 미디어 및 연마액과 함께, 배럴 용기 안에 투입하고 그 배럴 용기에 대해 회전운동이나 진동 등을 부여함으로써, 절단시에 발생한 버 등의 불필요 부분을 연마할 수 있다. 또한 배럴 연마 후, 유전체 그린시트 적층체는 물 등의 세정액으로 세척해 건조될 수 있다.
유전체 그린시트 적층체를 탈바인더 처리 및 소성 처리하여 커패시터 바디를 얻는다.
탈바인더 처리의 조건은 유전체층의 주성분 조성이나 내부 전극의 주성분 조성에 따라 적절히 조절할 수 있다. 예를 들어, 탈바인더 처리시의 승온 속도는 5 ℃/시간 내지 300 ℃/시간, 지지 온도는 180 ℃ 내지 400 ℃, 온도 유지 시간은 0.5 시간 내지 24 시간일 수 있다. 탈바인더 분위기는 공기 또는 환원성 분위기일 수 있다.
소성 처리의 조건은 유전체층의 주성분 조성이나 내부 전극의 주성분 조성에 따라 적절히 조절할 수 있다. 예를 들어, 소성 시의 온도는 1200 ℃ 내지 1350 ℃, 또는 1220 ℃ 내지 1300 ℃일 수 있고, 시간은 0.5 시간 내지 8 시간, 또는 1 시간 내지 3 시간일 수 있다. 소성 분위기는 환원성 분위기일 수 있고, 예를 들어 질소 가스(N2)와 수소 가스(H2)의 혼합 가스를 가습한 분위기일 수 있다. 내부 전극이 니켈(Ni) 또는 니켈(Ni) 합금을 포함하는 경우, 소성 분위기 중의 산소 분압은 1.0×10-14 MPa 내지 1.0×10-10 MPa일 수 있다.
소성 처리 후에는, 필요에 따라 어닐링을 실시할 수 있다. 어닐링은 유전체층을 재산화시키기 위한 처리이며, 소성 처리를 환원성 분위기에서 실시한 경우에는, 어닐링을 실시할 수 있다. 어닐링 처리의 조건도 유전체층의 주성분 조성 등에 따라 적절히 조절할 수 있다. 예를 들어, 어닐링 시의 온도는 950 ℃ 내지 1150 ℃일 수 있고, 시간은 0 시간 내지 20 시간일 수 있고, 승온 속도는 50 ℃/시간 내지 500 ℃/시간일 수 있다. 어닐링 분위기는 가습한 질소 가스(N2) 분위기일 수 있고, 산소 분압은 1.0×10-9 MPa 내지 1.0×10-5 MPa일 수 있다.
탈바인더 처리, 소성 처리, 또는 어닐링 처리에서, 질소 가스나 혼합 가스 등을 가습하기 위해서는 예를 들어 웨터(wetter) 등을 사용할 수 있고, 이 경우 수온은 5 ℃ 내지 75 ℃일 수 있다. 탈바인더 처리, 소성 처리, 및 어닐링 처리는 연속해서 수행할 수 있고, 독립적으로 수행할 수도 있다.
선택적으로, 얻어진 커패시터 바디의 제3 및 제4 면에 대해, 샌드 블라스팅 처리, 레이저 조사, 또는 배럴 연마 등의 표면 처리를 실시할 수 있다. 이러한 표면 처리를 실시함으로써, 제3 및 제4 면의 최표면에 제1 및 제2 내부 전극의 단부가 노출될 수 있고, 이에 따라 제1 및 제2 외부 전극과 제1 및 제2 내부 전극의 전기적 접합이 양호해지고, 합금부가 형성되기 쉬워질 수 있다.
선택적으로, 얻어진 커패시터 바디의 외면에, 소결 금속층용 페이스트를 도포한 후 소결시켜, 소결 금속층을 형성할 수 있다.
소결 금속층용 페이스트는 도전성 금속과 글래스를 포함할 수 있다. 도전성 금속과 글래스에 대한 설명은 상술한 바와 동일하므로 반복적인 설명은 생략한다. 또한, 소결 금속층용 페이스트는 선택적으로 바인더, 용제, 분산제, 가소제, 또는 산화물 분말 등의 부성분을 포함할 수 있다. 예를 들어, 바인더는 에틸셀룰로스, 아크릴, 또는 부티랄(butyral) 등을 사용할 수 있고, 용제는 테르피네올, 부틸 카르비톨, 알코올, 메틸에틸케톤, 아세톤, 또는 톨루엔 등의 유기용제나, 수계 용제를 사용할 수 있다.
소결 금속층용 페이스트를 커패시터 바디 외면에 도포하는 방법으로는 딥법, 또는 스크린 인쇄 등의 각종 인쇄법, 디스펜서 등을 이용한 도포법, 또는 스프레이를 이용한 분무법 등을 사용할 수 있다. 소결 금속층용 페이스트는 적어도 커패시터 바디의 제3 및 제4 면에 도포되고, 선택적으로 제1 및 제2 외부 전극의 밴드부가 형성되는 제1 면, 제2 면, 제5 면, 또는 제6 면의 일부에도 도포될 수 있다.
이후, 소결 금속층용 페이스트가 도포된 커패시터 바디를 건조시키고, 700 ℃ 내지 1000 ℃의 온도에서 0.1 시간 내지 3 시간 동안 소결시켜, 소결 금속층을 형성한다.
얻어진 커패시터 바디의 외면에, 전도성 수지층용 페이스트를 도포한 후 경화시켜, 전도성 수지층을 형성할 수 있다.
전도성 수지층용 페이스트는 도전성 금속과 수지를 포함할 수 있다. 도전성 금속과 수지에 대한 설명은 상술한 바와 동일하므로 반복적인 설명은 생략한다. 또한, 전도성 수지층용 페이스트는 선택적으로 바인더, 용제, 분산제, 가소제, 또는 산화물 분말 등의 부성분을 포함할 수 있다. 예를 들어, 바인더는 에틸셀룰로스, 아크릴, 또는 부티랄(butyral) 등을 사용할 수 있고, 용제는 테르피네올, 부틸 카르비톨, 알코올, 메틸에틸케톤, 아세톤, 또는 톨루엔 등의 유기용제나, 수계 용제를 사용할 수 있다.
일 예로, 전도성 수지층의 형성 방법은 수지 및 도전성 금속을 포함하는 전도성 수지층용 페이스트에 커패시터 바디(110)를 딥핑하여 형성한 후 경화시키거나, 전도성 수지층용 페이스트를 커패시터 바디(110)의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하거나, 전도성 수지층용 페이스트를 커패시터 바디(110)의 표면에 도포한 후 경화시켜 형성할 수 있다.
다음으로, 전도성 수지층의 외측에 귀금속을 포함하는 금속층을 형성한다.
일 예로, 금속층을 형성하는 방법은 갈바닉 교환법(galvanic exchange), 전해 도금법, 경화형 수지 페이스트 도포법, 소결형 잉크 도포법, 환원제를 포함하는 무전해 도금법, MOD 잉크 도포법(MOD: metal organic decomposition), 또는 증착법을 이용할 수 있다. 금속층을 갈바닉 교환법(galvanic exchange)에 의해 형성하는 경우, 귀금속 나노입자들이 전도성 수지층의 도전성 금속을 일부 치환하여 시드(seed)층을 형성하고, 이후 귀금속 나노입자들 위에 귀금속 나노입자들이 적층되면서 금속층을 형성할 수 있다.
선택적으로, 전도성 수지층 및/또는 금속층의 외측에 도금층을 형성한다.
일 예로, 도금층은 도금에 의해 형성될 수 있고, 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성될 수도 있다.
이하에서는 발명의 구체적인 실시예들을 제시한다. 다만, 하기에 기재된 실시예들은 발명을 구체적으로 예시하거나 설명하기 위한 것에 불과하며, 이로써 발명의 범위가 제한되어서는 아니된다.
[제조예: 적층형 커패시터의 제조]
(실시예 1)
티탄산바륨(BaTiO3) 분말을 포함하는 페이스트를 캐리어 필름(carrier film) 위에 도포한 후 건조하여 유전체 그린시트를 복수개 제조한다.
니켈(Ni)을 포함하는 도전성 페이스트를 스크린 인쇄를 이용하여 유전체 그린시트 위에 도포하여 도전성 페이스트 층을 형성한다.
도전성 페이스트 층의 적어도 일부가 중첩되도록 하면서 유전체 그린시트를 복수층 적층하여 유전체 그린시트 적층체를 제조한다.
유전체 그린시트 적층체를 개별 칩의 형태로 절단한 후, 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하고, 1200 ℃에서 소성하여 커패시터 바디를 제조한다.
다음으로, 글래스와 도전성 금속으로 구리(Cu)를 포함하는 소결 금속층용 페이스트를 커패시터 바디의 외면에 딥법으로 도포하고 건조시킨 후, 소결하여 소결 금속층을 형성한다.
다음으로, 에폭시 수지와 도전성 금속으로 구리(Cu)를 포함하는 전도성 수지층용 페이스트를 커패시터 바디의 외면에 딥법으로 도포하고 건조시킨 후, 경화시켜 전도성 수지층을 형성한다.
전도성 수지층이 형성된 커패시터 바디를 Ag(NO3)의 수용액(10 mM 내지 1 M)으로 옮겨 10 분 내지 30 분 동안 은(Ag) 환원 반응이 일어나도록 유지한 후, 증류수로 2 회 내지 3 회 세척하여 표면에서 떨어져 나온 잉여 은(Ag) 환원물을 제거한다.
은(Ag) 코팅 후, 니켈(Ni) 및 주석(Sn) 도금을 진행하여, 적층형 커패시터를 제조한다.
(비교예 1)
실시예 1에서 전도성 수지층을 형성한 후 은(Ag) 코팅을 진행하지 않은 것을 제외하고는 실시예 1과 동일하게 실시하여 적층형 커패시터를 제조한다.
(비교예 2)
티탄산바륨(BaTiO3) 분말을 포함하는 페이스트를 캐리어 필름(carrier film) 위에 도포한 후 건조하여 유전체 그린시트를 복수개 제조한다.
니켈(Ni)을 포함하는 도전성 페이스트를 스크린 인쇄를 이용하여 유전체 그린시트 위에 도포하여 도전성 페이스트 층을 형성한다.
도전성 페이스트 층의 적어도 일부가 중첩되도록 하면서 유전체 그린시트를 복수층 적층하여 유전체 그린시트 적층체를 제조한다.
유전체 그린시트 적층체를 개별 칩의 형태로 절단한 후, 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하고, 1200 ℃에서 소성하여 커패시터 바디를 제조한다.
다음으로, 글래스와 도전성 금속으로 구리(Cu)를 포함하는 소결 금속층용 페이스트를 커패시터 바디의 외면에 딥법으로 도포하고 건조시킨 후, 소결하여 소결 금속층을 형성한다.
다음으로, 에폭시 수지와 도전성 금속으로 은(Ag) 코팅된 구리(Cu) 분말을 포함하는 전도성 수지층용 페이스트를 커패시터 바디의 외면에 딥법으로 도포하고 건조시킨 후, 경화시켜 전도성 수지층을 형성한다.
전도성 수지층이 형성된 커패시터 바디에 니켈(Ni) 및 주석(Sn) 도금을 진행하여, 적층형 커패시터를 제조한다.
[실험예 1: 금속층의 형성 분석]
실시예 1에서 제조된 적층형 커패시터에서 금속층의 각 부위별 두께를 측정한다.
제조된 적층형 커패시터를 L축 방향 및 T축 방향 면(예를 들어, 제5 면 또는 제6 면)을 W축 방향을 따라 약 1/2 정도 깊이로 연마한 후, 노출시킨 절단면에서 유전체층 및 내부 전극과, 외부 전극의 연결 부분을 이온 밀링(Ion Milling)하여 샘플을 준비한다. 준비된 샘플에서 제1 면의 밴드부, 제1 면의 밴드부와 접속부 사이 모서리(코너), 접속부 두께 방향(W축 방향) 중앙, 제2 면의 밴드부와 접속부 사이 모서리(코너), 및 제2 면의 밴드부에서, 금속층의 두께를, 각 부위별로 단위 면적(25 ㎛ X 4 ㎛) 내 10 개 위치에서의 최대값, 최소값, 및 평균값을 측정하고, 그 결과를 표 1에 정리한다.
또한, 준비된 샘플의 외부 전극과 커패시터 바디 사이의 경계를 SEM으로 관찰하고, EDS를 이용하여 성분 분석을 진행하고, 그 결과를 각각 도 5 및 도 6에 나타낸다.
금속층의 두께 제1 면의 밴드부 제1 면의 밴드부와 접속부 사이 모서리 접속부 두께 방향 중앙 제2 면의 밴드부와 접속부 사이 모서리(코너) 제2 면의 밴드부
평균(㎛) 1.78 1.8 1.65 1.87 1.82
최대(㎛) 3.85 4.31 3.15 2.95 3.58
최소(㎛) 0.81 0.86 0.75 1.09 0.93
표 1, 도 5, 및 도 6을 참조하면, 금속층은 적층형 커패시터의 밴드부, 모서리, 및 접속부에서 전반적으로 유사한 형태와 두께로 존재하는 것을 확인할 수 있다. 금속층은 전도성 금속층의 표면에 노출된 구리(Cu) 입자를 따라 0.7 ㎛ 내지 4.5 ㎛의 두께로 존재하며, 금속층 형성 중 적층형 커패시터 사이의 마찰로 인해 금속층이 끊어지거나, 은(Ag) 입자가 표면에서 탈락하여 도금층 내부 존재하는 경우도 관찰된다.
한편, 금속층의 귀금속(Ag)과 전도성 수지층의 도전성 금속(Cu)의 중량비를 접속부에서 4 개의 샘플, 및 밴드부에서 5 개의 샘플에서 측정하고, 그 결과를 표 2에 정리한다.
이때, 금속층의 코팅은 전도성 수지층 표면에서만 일정 두께로 형성되나 전도성 수지층은 적층형 커피시터의 크기 및 전기적 특성에 따라 그 두께가 상이하므로, 도 2에서와 같이 전도성 수지층 표면을 기준으로 안팎으로 2 ㎛ 씩, 총 4 ㎛ 폭의 직사각형으로 단위 면적을 제한하여 분석한다. 단위 면적의 길이는 25 ㎛로 설정하고, SEM 이미지는 10 kev, x5000 배율에서 획득한다.
표 2에서, 샘플 1 내지 샘플 4는 접속부에서 단위 면적(25 ㎛ X 4 ㎛)의 두께 방향(T축 방향) 길이(25 ㎛)의 중앙(1/2) 지점이 외부 전극의 두께(즉, L축 방향 길이)가 가장 두꺼운 지점에 위치하는 경우이고, 샘플 5 내지 샘플 9는 밴드부에서 단위 면적(25 ㎛ X 4 ㎛)의 길이 방향(L축 방향) 길이(25 ㎛)의 중앙(1/2) 지점이 외부 전극의 두께(즉, T축 방향 길이)가 가장 두꺼운 지점에 위치하는 경우이다. 이때, 외부 전극의 두께가 가장 두꺼운 지점은 소결 금속층, 전도성 수지층, 및 도금층을 모두 포함하는 영역에서 외부 전극의 두께가 가장 두꺼운 지점이다.
샘플 1 및 샘플 5에서 금속층의 귀금속(Ag)과 전도성 수지층의 도전성 금속(Cu)의 중량비를 측정하기 위한 단위 면적이 표시된 주사 전자 현미경(SEM) 사진을 각각 도 7 및 도 8에 나타낸다.
접속부 샘플 1 샘플 2 샘플 3 샘플 4 -
Ag/Cu 중량비(SEM-EDS) 0.16 0.13 0.12 0.10 -
밴드부 샘플 5 샘플 6 샘플 7 샘플 8 샘플 9
Ag/Cu 중량비(SEM-EDS) 0.27 0.21 0.19 0.16 0.14
표 2, 도 7, 및 도 8을 참조하면, 동일 공정으로 제조된 샘플들을 무작위적으로 분석한 결과, 금속층의 두께가 두껍고 많이 연결된 부분에서 Ag/Cu 중량비가 높게 관찰되며, 위의 두께 측정 결과와 유사하게 접속부 보다 밴드부의 Ag/Cu 중량비가 조금 높은 경향이 있지만, 전반적으로 금속층의 두께 및 Ag/Cu 중량비는 유사 수준인 것을 알 수 있다.
[실험예 2: 적층형 커패시터의 성능 분석]
실시예 1, 비교예 1, 및 비교예 2에서 제조된 적층형 커패시터의 ESR, 도금층의 끊김 불량, 및 이온 마이그레이션(ion migration) 발생 여부를 측정하고, 그 결과를 표 3에 정리한다.
ESR은 실시예 1, 비교예 1, 및 비교예 2에서 제조된 적층형 커패시터를 각각 200 개씩 준비하여 기판에 실장한 후, 초기 ESR 값과 온도 사이클(cycle) 100 회 이후의 ESR 값을 측정하여 비교한다.
도금층의 끊김 불량은 실시예 1, 비교예 1, 및 비교예 2에서 제조된 적층형 커패시터에서 L축 방향 및 W축 방향 표면(예, 제1 면)을 관찰하여 니켈(Ni)이 도금되지 못하고 전도성 수지층이 노출되어 있는 칩의 빈도를 비교한다. 도 9는 실시예 1에서 제조된 적층형 커피시터의 도금층을 나타내는 사진이고, 도 10은 비교예 1에서 제조된 적층형 커피시터의 도금층을 나타내는 사진이다.
이온 마이그레이션은 실시예 1, 비교예 1, 및 비교예 2에서 제조된 적층형 커패시터(크기: 1.6 mm X 0.8 mm X 0.8 mm)에 대해서 제1 및 제2 외부 전극 사이의 표면(예, 제1 면)에 10 uL 증류수를 떨어뜨리고, 제1 및 제2 외부 전극에 20 V의 DC 전원을 인가하는 워터 드랍 테스트(water drop test)를 실시한다. 일정 시간 이후 적층형 커패시터에서 (-)극에서 (+)극으로 성장하는 덴드라이트(dendrite)가 관찰되며 양쪽 전극이 덴드라이트에 의해 이어지는 순간 1 mA 이상의 전류가 흐른다. 이때의 시간을 측정하여 이온 마이그레이션의 발생 수준을 측정한다.
ESR 도금 불량 이온 마이그레이션(20V)
초기값
(mΩ)		 TC100
(mΩ)		 Ni 도금 미세 끊김(개) 전류 누설(~1mA)
발생 시간(sec)
비교예 1 13.5 15.2 35/200 300 <
실시예 1 11.8 13.1 0/200 200~300
비교예 2 10.2 12.4 0/200 150~180
표 3을 참조하면, 실시예 1에서 제조된 적층형 커패시터는 비교예 1 및 비교예 2에서 제조된 적층형 커패시터에 비하여, 초기 ESR이 낮고, 온도 사이클 이후 변화율이 낮고, 도금층의 미세 끊김이 발생하지 않으며, 이온 마이그레이션의 발생을 지연시킬 수 있음을 알 수 있다.
또한, 도 9 및 도 10을 참조하면, 구리(Cu)를 포함하는 전도성 수지층은 은(Ag)을 포함하는 전도성 수지층과 달리 표면 저항이 매우 높아(Cu oxidation) 상대적으로 초기 니켈(Ni) 도금 속도가 느리며, 적정 수준의 니켈(Ni) 도금층이 형성되어 연결되기 전에 기저부의 수지가 탈락되어 도금 끊김 형상의 불량이 관찰될 수 있다.
특히, 적층형 커패시터의 크기가 작아질수록 적용되는 전도성 수지층의 두께도 얇아지며, 도금 과정 중 적층형 커패시터 사이 또는 적층형 커패시터와 도금 부자재 사이의 충돌에 의해 적층형 커패시터의 모서리(edge) 부분에서 전도성 수지층이 탈락하는 현상이 두드러진다. 전도성 수지층의 두께 증가시 끊김 수준은 개선될 수 있으나 빈도는 유사 수준이다. 반면, 실시예 1에서 제조된 적층형 커패시터는 전도성 수지층이 구리(Cu)를 포함함에도 도금 끊김 개선이 확인된다. 특정한 이론에 구속됨은 아니지만, 이는 금속층이 전도성 수지층의 표면 저항을 낮추어 니켈(Ni)이 신속하게 도금되면서 전도성 수지층을 보호하기 때문인 것으로 이해된다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 청구범위와 발명의 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 커버 영역
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
1311, 1321: 소결 금속층
1312, 1322: 전도성 수지층
1322a: 도전성 금속
1322b: 수지
1313, 1323: 도금층
1324: 금속층
1324a: 귀금속 나노입자

Claims (20)

  1. 유전체층 및 내부 전극을 포함하는 커패시터 바디, 그리고
    상기 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며,
    상기 외부 전극은,
    상기 커패시터 바디의 외측에 배치되며 수지 및 도전성 금속을 포함하는 전도성 수지층, 및
    상기 전도성 수지층 표면에 위치하며, 귀금속을 포함하는 금속층을 포함하는,
    적층형 커패시터.
  2. 제1항에서,
    상기 귀금속은 은(Ag), 백금(Pt), 금(Au), 또는 이들의 조합을 포함하는, 적층형 커패시터.
  3. 제1항에서,
    상기 커패시터 바디는 상기 유전체층과 상기 내부 전극의 적층 방향으로 서로 대향하는 제1 면 및 제2 면, 길이 방향으로 서로 대향하는 제3 면 및 제4 면, 및 폭 방향으로 서로 대향하는 제5 면 및 제6 면을 가지는, 적층형 커패시터.
  4. 제3항에서,
    상기 적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서,
    단위 면적(25 ㎛ X 4 ㎛)에서, 상기 귀금속과 상기 도전성 금속의 중량비는 0.05 : 1 내지 0.4 : 1인, 적층형 커패시터.
  5. 제3항에서,
    상기 적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서,
    상기 제3 면 또는 제4 면에서, 상기 금속층의 길이 방향 평균 길이는 5 ㎛ 이하인, 적층형 커패시터.
  6. 제3항에서,
    상기 적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서,
    상기 제1 면 또는 제2 면에서, 상기 금속층의 두께 방향 평균 길이는 5 ㎛ 이하인, 적층형 커패시터.
  7. 제1항에서,
    상기 금속층은 귀금속 나노입자들의 집합층인, 적층형 커패시터.
  8. 제7항에서,
    상기 귀금속 나노입자의 평균 입자 크기는 0.2 ㎛ 내지 2.5 ㎛인, 적층형 커패시터.
  9. 제7항에서,
    상기 적층형 커패시터의 폭 방향 중앙 지점에서 폭 방향에 수직하게 길이 방향 및 두께 방향으로 절단한 단면에서, 상기 금속층은 끊김부, 섬(island)부, 공극부, 또는 이들의 조합을 포함하는, 적층형 커패시터.
  10. 제7항에서,
    상기 전도성 수지층과의 계면에 위치하는 상기 귀금속 나노입자의 일부는 상기 전도성 수지층의 도전성 금속을 치환하여 상기 전도성 수지층으로 침투된 것인, 적층형 커패시터.
  11. 제1항에서,
    상기 전도성 수지층에서,
    상기 수지는 에폭시계 수지를 포함하고,
    상기 도전성 금속은 구리(Cu), 은(Ag), 니켈(Ni), 또는 이들의 혼합물을 포함하는, 적층형 커패시터.
  12. 제1항에서,
    상기 외부 전극은 상기 전도성 수지층 외측에 배치되는 도금층을 더 포함하는, 적층형 커패시터.
  13. 제1항에서,
    상기 외부 전극은 상기 커패시터 바디와 상기 전도성 수지층 사이에 위치하는 소결 금속층을 더 포함하는, 적층형 커패시터.
  14. 제3항에서,
    상기 외부 전극은 상기 커패시터 바디의 제3 면 또는 제4 면을 덮는 접속부와 상기 제3 면 또는 제4 면의 모서리를 덮는 밴드부를 가지며,
    상기 금속층은 상기 접속부, 상기 밴드부, 또는 이 둘 모두에 위치하는, 적층형 커패시터.
  15. 제14항에서,
    상기 금속층은 상기 접속부에서의 평균 두께 보다 상기 밴드부에서의 평균 두께가 더 두꺼운, 적층형 커패시터.
  16. 유전체층 및 내부 전극을 포함하는 커패시터 바디를 제조하는 단계, 그리고
    상기 커패시터 바디의 외측에 외부 전극을 형성하는 단계를 포함하며,
    상기 외부 전극을 형성하는 단계는,
    상기 커패시터 바디의 외측에 수지 및 도전성 금속을 포함하는 전도성 수지층을 형성하는 단계, 및
    상기 전도성 수지층의 외측에 귀금속을 포함하는 금속층을 형성하는 단계를 포함하는,
    적층형 커패시터의 제조 방법.
  17. 제16항에서,
    상기 금속층을 형성하는 단계는 갈바닉 교환법(galvanic exchange), 전해 도금법, 경화형 수지 페이스트 도포법, 소결형 잉크 도포법, 환원제를 포함하는 무전해 도금법, MOD 잉크 도포법(MOD: metal organic decomposition), 또는 증착법을 이용하여 이루어지는, 적층형 커패시터의 제조 방법.
  18. 제16항에서,
    상기 전도성 수지층을 형성하는 단계는 수지, 도전성 금속 분말, 및 유기 용매를 포함하는 전도성 수지층용 페이스트를 도포하여 이루어지는, 적층형 커패시터의 제조 방법.
  19. 제16항에서,
    상기 외부 전극을 형성하는 단계는, 상기 전도성 수지층을 형성하는 단계 전에,
    도전성 금속 및 글라스를 포함하는 소결 금속층용 페이스트를 커패시터 바디의 외측에 도포한 후 소결시켜 이루어지는 소결 금속층 형성 단계를 더 포함하는, 적층형 커패시터의 제조 방법.
  20. 제16항에서,
    상기 외부 전극을 형성하는 단계는, 상기 금속층을 형성하는 단계 후에, 상기 금속층 위에 도금법을 이용해 도금층을 형성하는 단계를 더 포함하는, 적층형 커패시터의 제조 방법.
KR1020230029326A 2022-12-16 2023-03-06 적층형 커패시터 및 이의 제조 방법 KR20240094957A (ko)

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