KR20240090187A - 구동기 회로부 및 전력 시스템들 - Google Patents

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KR20240090187A
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보창 샤오
아비나쉬 쉬리파시 바트
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텍사스 인스트루먼츠 인코포레이티드
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Abstract

예에서, 회로(100)는 제어 전압 입력, 피드백 입력, 제1 제어 출력 및 제2 제어 출력을 갖는 입력 스테이지(106)를 포함한다. 피드백 입력은 구동기 출력(102)에 커플링된다. 제1 경로 스테이지(108)는 제1 전압 입력 및 제3 출력을 갖는다. 제1 전압 입력은 제1 제어 출력에 커플링되고, 제3 출력은 구동기 출력에 커플링된다. 제2 경로 스테이지(110)는 제2 전압 입력 및 제4 출력을 갖는다. 제2 전압 입력은 제2 제어 출력에 커플링되고, 제4 출력은 구동기 출력(102)에 커플링된다. 부하 트랜지스터는 구동기 출력(102)에 커플링된 제어 입력을 갖는다. 입력 스테이지(106)는 전압 출력에서의 출력 전압에 응답하여 부하 트랜지스터를 턴 온하기 위해 제1 경로 스테이지(108)에 gm-부스팅을 제공하도록 구성된다.

Description

구동기 회로부 및 전력 시스템들
본 설명은 구동기 회로부 및 구동기 회로부를 사용하는 시스템에 관한 것이다.
저 드롭아웃(low-dropout)(LDO) 전압 조절기들은, 예컨대, 전압 제어 발진기(VCO)들, 아날로그-디지털 변환기들, 디지털-아날로그 변환기(DAC)들, 하이 엔드 프로세서들, 라디오 주파수(RF) 증폭기들, SerDes(serializer-deserializer) 회로들, 필드 프로그램가능 게이트 어레이(FPGA)들 등과 같은 저전압 디바이스들에서와 같이 다양한 애플리케이션들에서 전력을 공급한다. LDO를 구동하도록 구성된 전력 관리 회로부는 LDO의 성능에 영향을 미칠 수 있다. 예컨대, 전력 관리 회로부의 속도 및 헤드룸은 전체 LDO 성능에 영향을 미칠 수 있다.
설명되는 예에서, 회로는 입력 스테이지, 제1 및 제2 경로 스테이지들 및 부하 트랜지스터를 포함한다. 입력 스테이지는 제어 전압 입력, 피드백 입력, 제1 제어 출력 및 제2 제어 출력을 갖는다. 피드백 입력은 구동기 출력에 커플링된다. 제1 경로 스테이지는 제1 전압 입력 및 제3 출력을 갖는다. 제1 전압 입력은 제1 제어 출력에 커플링되고, 제3 출력은 구동기 출력에 커플링된다. 제2 경로 스테이지는 제2 전압 입력 및 제4 출력을 갖는다. 제2 전압 입력은 제2 제어 출력에 커플링되고, 제4 출력은 구동기 출력에 커플링된다. 부하 트랜지스터는 제어 입력 및 전압 출력을 갖는다. 제어 입력은 구동기 출력에 커플링되고, 입력 스테이지는 전압 출력에서의 출력 전압에 응답하여 부하 트랜지스터를 턴 온하기 위해 제1 경로 스테이지에 gm-부스팅(gm-boosting)을 적용하도록 구성된다.
다른 설명되는 예에서, 회로는 부하 트랜지스터의 턴 온을 요청하는 에러 신호에 응답하여 제1 출력에서 제1 gm-부스팅된 제어 신호를 제공하도록 구성된 공통 경로 입력 스테이지를 포함한다. 공통 경로 입력 스테이지는 부하 트랜지스터의 턴 오프를 요청하는 에러 신호에 응답하여 제2 출력에서 제2 제어 신호를 제공하도록 구성된다. 제1 경로 스테이지는 제1 gm-부스팅된 제어 신호에 응답하여 구동기 출력에 제1 전압을 제공하도록 구성된다. 제2 경로 스테이지는 제2 제어 신호에 응답하여 구동기 출력에 제2 전압을 제공하도록 구성된다. 부하 트랜지스터는 제1 전압에 응답하여 턴 온되고 제2 전압에 응답하여 턴 오프됨으로써, 구동기 출력에서의 전압에 응답하여 출력 전압을 조절하도록 구성된다.
추가로 설명되는 예에서, 시스템은 외측 루프 회로, 클래스 AB 구동기 및 부하를 포함한다. 외측 루프 회로는 기준 입력, 피드백 전압 입력 및 에러 출력을 갖는다. 클래스 AB 구동기는 공통 경로 스테이지, 풀업(pull-up) 경로 회로 및 풀다운(pull-down) 경로 회로를 포함한다. 공통 경로 스테이지는 에러 입력, 피드백 입력, 제1 gm-부스팅된 출력 및 제2 출력을 갖는다. 에러 입력은 에러 출력에 커플링된다. 풀업 경로 회로는 제1 버퍼 및 풀업 트랜지스터를 포함한다. 제1 버퍼는 제1 버퍼 입력 및 제1 버퍼 출력을 갖고, 여기서, 제1 버퍼 입력은 제1 gm-부스팅된 출력에 커플링된다. 풀업 트랜지스터는 제1 제어 입력 및 제3 출력을 갖는다. 제1 제어 입력은 제1 버퍼 출력에 커플링되고, 제3 출력은 구동기 출력에 커플링된다. 풀다운 경로 회로는 제2 버퍼 및 풀다운 트랜지스터를 포함한다. 제2 버퍼는 제2 전압 입력 및 제2 버퍼 출력을 갖고, 여기서, 제2 전압 입력은 제2 출력에 커플링된다. 풀다운 트랜지스터는 제2 제어 입력 및 제4 출력을 갖는다. 제2 제어 입력은 제2 버퍼 출력에 커플링되고, 제4 출력은 구동기 출력에 커플링된다. 부하는 입력 및 피드백 출력을 갖고, 여기서, 입력은 구동기 출력에 커플링되고, 피드백 출력은 피드백 전압 입력에 커플링된다. 피드백 출력은 출력 전압을 표현하는 신호를 제공하도록 구성된다.
도 1은 부하에 커플링된 예시적인 구동기 회로를 예시한다.
도 2는 구동기 회로를 포함하는 예시적인 전압 조절기를 예시한다.
도 3은 예시적인 구동기 회로 구현을 예시한다.
도 4는 상이한 예시적인 구동기 회로들에 대한 개방 및 폐쇄 루프 응답들을 도시하는 그래프를 예시한다.
도 5는 부하에 커플링된 다른 예시적인 구동기 회로를 예시한다.
예들은 클래스 AB 구동기 회로들과 같은 구동기 회로부 및 하나 이상의 클래스 AB 구동기 회로를 구현하는 시스템들 및 회로들에 관한 것이다.
예로서, 구동기 회로는 제1 전압 단자와 제2 전압 단자 사이에서 병렬로 커플링된 공통 경로 입력 스테이지 및 제1 및 제2 출력 스테이지들을 포함한다. 제1 및 제2 출력 스테이지들 각각은 개개의 버퍼 및 출력 트랜지스터를 포함하는 것으로 구현될 수 있다. 출력 트랜지스터들은 제1 전압 단자와 제2 전압 단자 사이에 커플링될 수 있고, 여기서, 각각의 출력 트랜지스터는 구동기 출력에 커플링된다. 공통 경로 입력 스테이지는 제1 및 제2 출력들을 갖고, 여기서, 제1 출력은 제1 출력 스테이지의 개개의 버퍼의 입력에 커플링되고, 제2 출력은 제2 출력 스테이지의 개개의 버퍼의 입력에 커플링된다. 공통 경로 입력 스테이지는 에러 신호에 응답하여 제1 출력 스테이지의 개개의 출력 트랜지스터를 제어하기 위해 제1 출력에서 트랜스컨덕턴스(gm)-부스팅된 제어 신호를 제공하도록 구성된다. 공통 경로 입력 스테이지는 에러 신호에 응답하여 제2 출력 스테이지의 개개의 출력 트랜지스터를 제어하기 위해 제2 출력에서 제2 제어 신호를 제공하도록 구성된다. 공통 경로 입력 스테이지는 구동되고 있는 부하 트랜지스터 또는 공통 경로 입력과 동일한 극성으로 gm 부스트를 적용하도록 구성된다. n-채널 금속 산화물 반도체(NMOS) 입력들 또는 부하들의 예의 경우, 공통 경로 입력 스테이지는 부하 NMOS의 풀업 또는 턴 온에 gm-부스트를 적용하도록 구성된다. p-채널 금속 산화물 반도체(PMOS) 입력들 또는 부하들의 예의 경우, 공통 경로 입력 스테이지는 부하 PMOS의 풀다운 또는 턴 온에 gm-부스트를 적용하도록 구성된다. 일부 예들에서, 공통 경로 회로는 구동기 회로의 폐쇄 루프 응답에서의 피킹(peaking)을 감소시키기 위해 보상 필터를 포함한다.
본원에서 설명되는 구동기 회로는 구동기 출력에 커플링되도록 적응된 용량성 회로에 구동 신호를 공급하도록 구성된 폐쇄 루프 클래스 AB 구동기로서 구현될 수 있다. 용량성 회로는 n-채널 FET(NFET) 또는 p-채널 FET(PFET)와 같은 전계 효과 트랜지스터(FET), NPN 또는 PNP와 같은 바이폴라 접합 트랜지스터(BJT), 및/또는 입력 커패시턴스를 갖는 다른 디바이스를 포함할 수 있다. 예컨대, 구동기 출력은 저 임계 전압(Vth) 저 드롭아웃(LDO) 전력 FET의 게이트에 커플링된다. 구동기 회로는 전력 FET를 턴 온하기 위해 gm-부스팅을 사용하도록 구성된다. 구동기 회로는 또한 LILO(low-input low-output) 동작에서 풀 턴 오프(full turn off)를 위해 LDO 전력 FET의 게이트를 접지에 근접하게 구동하도록 구성될 수 있는데, 이는 구동기 회로가 낮은 헤드룸을 달성하는 것을 가능하게 한다. 구동기 회로는 추가로, 높은 대역폭(예컨대, 1 MHz 초과)의 LDO 루프에서 안정적으로 유지하기 위해 유한한 전류 버짓에 대해 구동기 출력에서 낮은 출력 임피던스를 유지할 수 있다. 따라서, 본원에서 설명되는 클래스 AB 구동기 회로들 및 시스템들은 낮은 헤드룸, 높은 대역폭 구동기 회로를 구현하도록 구성될 수 있다. 구동기 회로는 또한, 공통 경로 회로에 의해 구현되는 업스트림 전력 관리가 다수의 기존의 설계들에 비해 더 작은 면적을 갖고 감소된 전류를 사용하는 것을 허용하기 위해 더 적은 전류로 감소된 출력 임피던스를 달성할 수 있다.
본원에서 사용되는 바와 같이, "회로"라는 용어는 아날로그 회로 또는 제어 회로와 같은 회로 기능을 수행하는 능동 및/또는 수동 요소들의 집합을 포함할 수 있다. 또한 또는 대안적으로, 예컨대, "회로"라는 용어는 회로 요소들의 일부 및/또는 전부가 공통 기판(예컨대, 다이 또는 칩과 같은 반도체 기판) 상에 제작되는 집적 회로(IC)를 포함할 수 있다. 예에서, 구동기 회로(100)는 집적 회로(IC) 칩에 구현되거나 또는 시스템 온 칩(SoC)의 일부로서 구현된다.
도 1은 구동기 출력(102)을 갖는 예시적인 클래스 AB 구동기 회로(100)를 도시한다. 예컨대, 구동기 출력(102)은 출력 회로부(104)에 커플링되도록 적응된 단자이다. 예에서, 출력 회로부(104)는, 이를테면, 트랜지스터(예컨대, FET, BJT 등), 커패시터, 또는 구동기 출력(102)에서 커플링될 때 입력 커패시턴스(예컨대, 100 pF 초과)를 갖는 부하 디바이스를 포함하는 용량성 부하를 포함한다. 구동기 회로(100)는 공통 경로 입력 스테이지(106), 제1 출력 스테이지(108) 및 제2 출력 스테이지(110)를 포함한다. 공통 경로 입력 스테이지(106)는 입력(112) 및 제1 및 제2 출력들(114 및 116)을 갖는다. 입력(112)은, 이를테면, 출력 회로부(104)에 제공되거나 또는 그에 의해 다른 방식으로 사용되는 출력 전압을 증가 또는 감소시키기 위한 커맨드를 표현하는 에러 신호(V_ERROR)를 수신하도록 적응된다. 도 1의 예에서, 구동기 회로(100)는 전압들(VDD) 및 접지로서 도시된 제1 및 제2 전압 단자들(118 및 120) 사이에 커플링된다. 다른 상대적인 전압들이 단자들(118 및 120) 사이의 원하는 전압 전위를 확립하기 위해 다른 예들에서 사용될 수 있다.
입력 스테이지(106)는 공통 경로 입력(112)에 커플링된(또는 그를 제공하는) 게이트를 갖는 입력 트랜지스터(M1)를 포함한다. 도 1의 예에서, M1은 NFET로서 도시된다. 다른 예에서, M1은 PFET 또는 다른 타입의 트랜지스터로서 구현될 수 있다. M1의 드레인은 전류 미러(122)에 커플링되고, M1의 소스는 구동기 출력(102)에 커플링되고, 구동기 출력(102)에서 구동기 회로(100)는 구동기 출력 신호(VDRV)를 제공한다. 전류 미러(122)는 p-채널 FET(PFET)들로서 도시된 트랜지스터들(M2 및 M3)을 포함한다. 다른 예에서, 상이한 타입들의 트랜지스터들이, 이를테면, 상이한 구동기 구성에서 전류 미러(122)를 구현하기 위해 사용될 수 있다. M2는 다이오드 연결되고, 여기서, 소스는 단자(118)에 커플링되고, 드레인은 M1의 드레인에 커플링된다. M3의 소스는 단자(118)에 커플링되고, 드레인은 전류 소스(124)를 통해 접지 단자(120)에 커플링된다. 전류 소스(124)는, 이를테면, 고정 또는 동적 바이어스 전류일 수 있는 바이어스 전류를 M3의 드레인에 제공하도록 구성된다. 보상 필터 네트워크(126)가 전류 소스(124)와 병렬로 커플링된다. 전류 소스(124) 및 필터 네트워크(126)에 커플링된 M3의 드레인은 또한 입력 스테이지(106)의 제1 출력(114)에 커플링된다. 필터 네트워크(126)는 출력(114)을 안정화하도록 구성된다.
제1 출력 스테이지(108)는 버퍼(130) 및 출력 트랜지스터(M4)를 포함한다. 버퍼(130)의 입력은 제1 출력(114)에 커플링되고, 버퍼 출력은 M4의 게이트에 커플링된다. M4는 전압 단자(118)와 구동기 출력(102) 사이에 커플링된다. 예컨대, 버퍼(130)의 입력은 양의 극성을 갖는다. 입력 스테이지(106)는 출력 전압을 증가(또는 감소)시키라는 커맨드를 표현하는 값을 갖는 에러 신호(V_ERROR)에 응답하여 114에서 gm-부스팅된 제어 신호를 공급하도록 구성된다. 예컨대, 전류 소스(124) 및 필터 네트워크(126)를 포함하는 이득-부스팅 회로부는 전류 미러의 출력(M3의 드레인 및 출력(114))에 커플링된다. 본원에서 설명되는 바와 같이, 이득-부스팅 회로부는 M3의 드레인, 전류 소스(124) 및 필터 네트워크(126)에서의 조합된 임피던스에 기초하는 114에서의 출력 임피던스 곱하기 M3의 gm에 의해 설명되는 이득을 제공한다. 따라서, 이득-부스팅 회로는 제1 출력 스테이지(108)에 대한 gm-부스팅을 구현하도록 구성된다. 따라서, 입력 스테이지(106)는 gm-부스팅된 제어 신호를 출력 스테이지(108)의 입력에 제공하도록 구성된다. 도 1의 예에서, 버퍼(130)는 114로부터의 gm-부스팅된 신호를 M4의 게이트로 전달하도록 구성되고, M4는 턴 온되어 구동기 출력(102)을 단자(118)에 커플링하고, 그에 따라, 구동기 출력(102)은 풀업된다. 114에서의 gm-부스팅된 제어 신호는 본원에서 설명되는 바와 같이 출력 회로부(104)의 증가된 전력 요구들에 대한 개선된 응답성을 제공하도록 M4에 대한 더 강한 턴 온을 가능하게 한다.
제2 출력 스테이지(110)는 버퍼(132) 및 출력 트랜지스터(M5)를 포함한다. 버퍼(132)의 입력은 M2 및 M3의 공통 게이트들에 커플링된 제2 출력(116)에 커플링된다. 버퍼(132)의 출력은 M5의 게이트에 커플링되고, M5는 구동기 출력(102)과 전압 단자(120) 사이에 커플링된다. 예컨대, 버퍼(132)의 입력은 (예컨대, 버퍼(130)의 입력에서의 극성과 반대인) 음의 극성을 갖는다. 입력 스테이지(106)는 출력 전압의 감소 또는 무변화를 요청하는 에러 신호(V_ERROR)에 응답하여 제2 출력(116)에서 개개의 제어 신호를 공급하도록 구성된다. 도 1의 예에서, 버퍼(132)는 제2 제어 신호를 M5의 게이트로 전달하도록 구성되는데, 이는 M5를 활성화하여 구동기 출력(102)을 단자(120)에 커플링하고 구동기 출력(102)을 필요에 따라 접지 근처로 풀다운한다. 입력 스테이지(106)는 제1 출력 스테이지(108)에 제공되는 것과 같은 gm-부스트 없이 제2 제어 신호를 제2 출력 스테이지(110)에 제공하도록 구성될 수 있다. 114에서의 gm-부스팅된 제어 신호는 M5보다 M4에 대해 더 강한 턴 온을 가능하게 하고, 그에 따라, 출력(102)에서의 신호들에 응답하는 출력 회로부(104)의 증가된 전압 및/또는 전류 요건들에 응답하는 출력(102)에서의 언더슈트를 감소시킨다.
일부 예들에서, M5는 M4와 동일한 플레이버(flavor)의 트랜지스터로 이루어진 트랜지스터를 사용하여 구현될 수 있다. 본원에서 사용되는 바와 같이, 주어진 타입의 트랜지스터(예컨대, FET 또는 BJT)는 본원에서 플레이버들(예컨대, N 또는 P 플레이버들)로 지칭되는 다수의 하위 타입들을 갖는다. 예컨대, FET 트랜지스터 타입(예컨대, MOSFET 또는 접합 FET(JFET))은 n-채널 FET(NFET) 및 PFET 플레이버들로 구현될 수 있다. 유사하게, BJT 타입의 트랜지스터는 NPN 및 PNP 플레이버들로 구현될 수 있다. 주어진 구동기 회로(100)는 하나 초과의 타입의 트랜지스터를 포함할 수 있고, 상이한 타입들의 트랜지스터들은 본원에서 설명되는 바와 같이 동일한 또는 상이한 플레이버들일 수 있다. 구동기 회로(100)가 FET들을 사용하여 구현되는 예의 경우, M4와 M5 둘 모두가 NFET들이거나 또는 M4와 M5 둘 모두가 PFET들이다. 이를테면, M4 및 M5가 바이폴라 접합 트랜지스터(BJT)들로서 구현되는 다른 예들에서, M4와 M5 둘 모두가 NPN BJT들이거나 또는 M4와 M5 둘 모두가 PNP BJT들이다.
출력 회로부(104)가 구동기 출력(102)에 커플링된 제어 입력을 갖는 부하 트랜지스터(예컨대, 도 2 및 도 3에 도시된 M12와 같은 LDO 전력 트랜지스터)를 포함하도록 구현되는 예에서, LDO 트랜지스터는 M4와 M5 둘 모두와 동일한 플레이버(예컨대, N 또는 P)의 트랜지스터로서 구현될 수 있다. 102에서 커플링된 LDO 트랜지스터는 M4 및 M5와 동일한 또는 상이한 타입의 트랜지스터일 수 있지만 동일한 플레이버(예컨대, N 또는 P)로 구현될 수 있다. 예컨대, M4 및 M5는 NFET들이고, LDO 트랜지스터는 NPN BJT이다(예컨대, 모두 N 플레이버 트랜지스터들). 다른 예에서, M4 및 M5는 PFET들이고, LDO 트랜지스터는 PNP BJT이다(예컨대, 모두 P 플레이버 트랜지스터들). 다른 타입들 및 플레이버들의 트랜지스터들이 또한 M4, M5 및 LDO 트랜지스터에 대해 사용될 수 있다. 클래스 AB 구동기의 푸시-풀 버퍼 출력 스테이지에서 M4와 M5에 대해 동일한 플레이버의 트랜지스터들을 사용하는 것은 LILO 동작에 대한 성능을 개선할 수 있다. 예컨대, 동일한 플레이버의 트랜지스터를 사용하는 것은 구동기 출력(102)의 풀다운 동안 M5 상의 헤드룸을 개선하는 것을 돕고, 또한, M4의 증가된 풀업 강도를 위해 102에서의 출력 임피던스(예컨대, 1/gm)를 감소시키는 것을 도울 수 있다.
본원에서 설명되는 바와 같이, gm-부스팅을 구현하도록 입력 스테이지(106)를 구성함으로써, 102에서의 출력 임피던스가 또한 주어진 바이어스 전류에 대해 감소될 수 있다. 그 결과, 구동기 회로(100)는 낮은 헤드룸 및 높은 대역폭으로 구현될 수 있는데, 이는 LILO 동작 및 빠른 속도에 특히 적합하다. 이는 추가로, 업스트림 전력 관리 회로부(예컨대, 전하 펌프 회로부 ― 도시되지 않음)가 감소된 면적으로 구현되고, 다수의 기존의 접근법들보다 더 낮은 전류로 동작하도록 구성되는 것을 가능하게 한다.
도 2는 출력(202)에서 조절된 출력 전압(VOUT)을 제공하도록 구성된 예시적인 전압 조절기 시스템(200)을 도시한다. 조절기 시스템(200)은, 이를테면, 도 1의 구동기 회로(100)를 구현하기 위해 사용될 수 있는 구동기 회로(100)를 포함한다. 도 2의 설명은 또한 도 1을 참조한다. 예컨대, 구동기 회로(100)는 입력 스테이지(106), 제1 출력 스테이지(108) 및 제2 출력 스테이지(110)를 포함하는데, 그들은 VDD 및 접지로서 도시된 제1 및 제2 전압 단자들(118 및 120) 사이에 커플링된다. 또한, 출력 회로(104)는 부하 트랜지스터(M12) 및 출력(202) 및 202에 커플링된 회로부(존재하는 경우)를 포함한다.
조절기 시스템(200)은 피드백에 응답하여 출력 전압(VOUT)을 제어하도록 구성된 외측 루프 회로(204)를 포함한다. 도 2의 예에서, 외측 루프 회로(204)는 출력(202)에 커플링된 반전 입력을 갖는 에러 증폭기(206)를 포함한다. 다른 예에서, 분할기 회로(예컨대, 저항성 분할기)가 출력(202)과 에러 증폭기(206)의 반전 입력 사이에 커플링될 수 있다. 에러 증폭기(206)의 비반전 입력은 기준 전압(VREF)을 수신하도록 구성된다. 예컨대, 비반전 입력은 기준 전압(VREF)을 제공하도록 구성된 기준 전압 생성기(예컨대, 디지털-아날로그 변환기 또는 다른 DC 소스)의 출력에 커플링된다. 에러 증폭기(206)는 입력 스테이지(106)의 입력(112)에 커플링된 출력을 갖는다. 이를테면, 저항기(R1) 및 커패시터(C1)를 포함하는 필터 네트워크가 증폭기 출력과 접지 사이에 커플링된다. 필터 네트워크는 구동기 회로(100)의 입력(112)에 공급되는 입력(112)으로의 에러 신호(V_ERROR)를 안정화하는 것을 돕도록 구성된다. 에러 증폭기(206)는 VOUT 및 VREF에 응답하여 에러 신호(V_ERROR)를 입력에 제공하도록 구성된다. 에러 신호(V_ERROR)는 출력(202)에서 더 높은 출력 전압이 생성되어야 하는지 또는 더 낮은 출력 전압이 생성되어야 하는지를 표현하는 전압 커맨드를 제공한다.
입력 스테이지(106)는 증폭기(206)의 출력에 커플링된 게이트를 갖는 입력 트랜지스터(M1)를 포함한다. 필터(208)가 M1의 소스와 구동기 출력(102) 사이의 내측 루프 피드백 경로에 커플링된다. 예컨대, 필터(208)는 출력(102)에 제공되는 구동기 출력 신호(VDRV)에서의 피킹을 감쇠시키도록 구성된 병렬 저항기(R2) 및 커패시터(C2)를 포함한다. M1의 드레인은 FET들(M2 및 M3)로 형성된 전류 미러(122)에 커플링된다. M2의 게이트 및 드레인은 M1의 드레인에 커플링된다. M2 및 M3은 공통 게이트 및 단자(118)에 커플링된 공통 소스를 갖는다. M3의 드레인은 전류 소스(124)를 통해 접지 단자(120)에 커플링된다. 전류 소스(124)는 고정 또는 동적 바이어스 전류 소스와 같이 바이어스 전류를 M3의 드레인에 제공하도록 구성된다. 전류 소스(124)는 (예컨대, 시스템(200)을 구현하는 IC 내의) 메인 바이어스 전류 생성기에 커플링된 전류 미러들의 배열을 포함하는 것으로서 구현될 수 있다. 도 2의 예에서, 전류 소스(124)와 병렬로 커플링된 보상 필터 네트워크(126)는 출력(114)과 단자(120)(예컨대, 접지) 사이에서 직렬로 커플링된 저항기(R3) 및 커패시터(C3)를 포함한다.
구동기 회로(100)의 제1 출력 스테이지(108)는 전압 단자들(118 및 120) 사이에서 개개의 전류 소스들(210 및 212)과 직렬로 커플링된 PFET(M6)를 포함한다. M6의 게이트는 입력 스테이지(106)의 출력(114)에 커플링된다. M6의 소스는 NFET(M4)의 게이트에 커플링되고, M4의 소스는 구동기 출력(102)에 커플링된다. 다른 NFET(M7)가 M4의 게이트와 접지 단자(120) 사이에 커플링된다. M7의 게이트는 M6의 드레인에 커플링된다. 따라서, 도 2의 예에서, 입력 스테이지(106)는 202에서의 출력 전압(VOUT)을 증가시키라는 커맨드를 표현하는 값을 갖는 에러 신호(V_ERROR)에 응답하여, 부하 트랜지스터(M12)를 턴 온하는 구동 출력(102)을 풀업하기 위해 M4를 제어하도록 구성된 구동 제어 경로(예컨대, 턴 온 경로로서 도시됨)에 대한 gm-부스팅 버퍼로서 구현된다.
구동기 회로(100)의 제2 출력 스테이지(110)는 PFET(M8)를 포함하고, PFET(M8)는 전압 단자(118)(예컨대, VDD)에 커플링된 소스, 및 M9의 드레인 및 M9와 M10 둘 모두의 게이트들에 커플링된 드레인을 갖는다. M8과 마찬가지로, M9 및 M10의 소스들은 전압 단자(118)에 커플링된다. 전류 소스(214)가 M9의 드레인과 전압 단자(120)(예컨대, 접지) 사이에 커플링된다. 전류 소스(214)는 M8, M9 및 M10에 의해 형성된 전류 미러 네트워크를 바이어싱하도록 구성된다. M10의 드레인은 M10과 전압 단자(120)(예컨대, 접지) 사이에서 다이오드 연결된 NFET(M11)의 드레인에 커플링된다. M11의 게이트 및 소스는 출력 FET(M5)의 게이트에 커플링된다. 도 2의 예에서, M8, M9, M10, M11 및 전류 소스(214)에 의해 형성된 버퍼는 116에서의 입력 스테이지(106)에 의해 제공된 제어 신호에 응답하여 M5를 턴 온하고 구동기 출력(102)을 풀다운하도록 구성된다. 위에서 설명된 바와 같이, 입력 스테이지(106)는 VOUT의 감소 또는 무증가를 지시하는 에러 신호(V_ERROR)에 응답하여 출력 FET(M5)를 활성화하기 위해 116에서 제어 신호를 제공하도록 구성된다.
시스템(200)은 구동기 출력(102)에 커플링된 게이트를 갖는 부하 FET(M12)를 또한 포함한다. M12의 소스는 출력 단자(202)에 커플링되고, M12의 드레인은 입력 전압(VIN)에 커플링되도록 적응된 입력 전압 단자(216)에 커플링된다. 예컨대, M12는 LDO 전력 FET로서 구현된다. 본원에서 설명되는 바와 같이, M12는 N 또는 P 플레이버 부하 트랜지스터로서 구현될 수 있다. 도 2의 예에서, M4, M5 및 M12는 개개의 NFET들로서 구현되는 것으로 도시된다. 다른 예에서, M4, M5 및 M12는 PFET로서 구현되고, 여기서, VDD와 VIN은 동일한 전압 공급부가 될 것이다.
M4, M5 및 M12 각각은 본원에서 설명되는 바와 같이 동일한 플레이버의 트랜지스터를 사용하여 구현될 수 있다. 도 2의 예에서, M4, M5 및 M12 각각은 개개의 NFET들을 사용하여 구현된다. 대안적인 예에서, M4, M5 및 M12 각각은 개개의 PFET들을 사용하여 구현될 수 있다. 그러한 대안적인 예에서, 구동기 회로 내의 나머지 FET들의 플레이버는 변경될 것이고(예컨대, NFET들은 PFET들이 될 것이고 PFET들은 NFET들이 될 것임), 상대적인 전압들은 도시 및 설명된 것으로부터 반전될 것이다. 트랜지스터들이 BJT들을 사용하여 구현되는 또 다른 예에서, M4, M5 및 M12 각각은 동일한 플레이버의 BJT를 사용하여 구현될 수 있는데, 즉, 그들은 NPN BJT들일 수 있거나 또는 그들은 PNP BJT들일 수 있다. 개개의 트랜지스터들은 또한 FET와 BJT 사이에서 타입이 혼합되고 동일한 플레이버로 구현될 수 있다.
예에서, 외측 루프 회로(204), 구동기 회로(100) 및 출력 FET(M12)를 포함하는 조절기 시스템(200)은 단일 IC에(예컨대, 주어진 IC 다이 상에) 구현된다. 다른 예에서, 출력 FET(M12)는 구동기 회로(100) 및 외측 루프 회로(204)를 구현하는 IC 외부의 개별 IC의 일부이다.
도 2의 예에서, 구동기 회로(100)는 VOUT < VREF를 표현하는 값을 갖는 에러 신호(V_ERROR)에 응답하여, 출력 스테이지(108)에 의해 구현된 턴 온 경로를 gm-부스팅하도록 구성된다. 예컨대, 구동기 회로(100)에 대한 이득은 다음과 같이 표현된다:
여기서:
은 M1 및 M2로 인한 입력 스테이지(106)의 이득을 표현하고;
는 M8, M10, M5, M9 및 M11로 인한 출력 스테이지(110)의 이득을 표현하고;
은 저항기(R3) 및 커패시터(C3)를 포함하는 필터 네트워크(126)와 병렬인 전류 소스(124)의 임피던스와 병렬인 M3의 출력 임피던스 및 M4 및 M3으로 인한 출력 스테이지(108)의 이득을 표현한다.
따라서, 실제로, 구성요소들의 값들은 구동기 출력(102)에서의 VDRV의 풀업 동안 또는 M12가 턴 온될 때 출력 스테이지(108)의 입력에 적용되는 gm-부스트를 튜닝하도록 구성될 수 있다. 예컨대, 위의 방정식들에서 나타낸 바와 같이, 전류 소스(124) 및 필터 네트워크(126)는 제1 경로 스테이지에 대한 gm-부스팅을 구현하기 위해 M6의 게이트에서의(예컨대, 출력(114)에서의) 임피던스를 증가시키도록 구성된다. 예에서, gm-부스팅은 입력 스테이지(106)의 출력(114)에서의 증가된 임피던스로 인해(예컨대, 로 인해) 트랜스컨덕턴스 이득(gm)을 100배 이상 증가시킬 수 있다.
따라서, M4의 턴 온 동안의 gm-부스팅은 소량의 바이어스 전류를 사용하면서 용량성 전력 FET 게이트(또는 구동기 출력(102)에 커플링된 다른 용량성 부하)의 극을 LDO 루프 밖으로 더 높은 주파수로 푸시할 수 있다. 제2 출력 스테이지(110)는 부하 트랜지스터(M12)를 (구동기 회로(100)의 구성에 따라) 공급 전압 또는 접지의 포화 전압(VDSAT) 내로 턴 오프하도록 구성된다. 예컨대, M5가 턴 온되어 구동기 출력(102)을 풀다운하는 것에 응답하여, 구동 전압(VDRV)은 낮은 광대역 출력 임피던스를 유지하면서 120에서의 전압(예컨대, 접지) 위의 M5의 포화 전압(예컨대, VDSAT,M5)으로 스윙한다. 이러한 피처들은 높은 대역폭 LDO 동작들에 유용한 저비용의 저바이어스 전류 회로 구성으로 (예컨대, IC 상에) 구현될 수 있다.
전술된 바를 고려하면, 전압 조절 시스템(200)은 예상 동작 조건들의 범위에 걸쳐 원하는 전압 헤드룸 및 높은 대역폭을 제공하는 클래스 AB 구동기 회로를 포함한다. 구동기 회로는 LILO 애플리케이션들에 대해 특히 효율적이고 경제적이다.
도 3은 본원에서 설명되는 바와 같은 폐쇄 루프 클래스 AB 구동기 회로(100)를 포함하는 예시적인 조절기 시스템(300)의 고 레벨 회로도를 도시한다. 구동기 회로(300)는 도 1 및 도 2에 도시된 회로들(100 및 200)과 같은 본원에서 설명되는 예시적인 구동기들에 따라 구현될 수 있다. 따라서, 도 3의 설명은 또한 도 1 및 도 2를 참조한다. 이 설명에 기초한 구동기 회로부의 다른 구성들이 또한 조절기 시스템(300)에서 사용될 수 있다. 조절기 시스템(300)은 에러 증폭기(206)를 포함하는 외측 제어 루프를 포함하고, 에러 증폭기(206)는 조절기 출력(202)에 커플링된 반전 입력 및 기준 전압(VREF)을 수신하도록 구성된 비반전 입력을 갖는다. 이를테면, R1 및 C1을 포함하는 필터가 구동기 회로(100)의 입력(112)에서 에러 신호(V_ERROR)를 제공하기 위해 에러 증폭기(206)의 출력에 커플링된다.
구동기 회로(100)는 공통 경로 입력 스테이지(106) 및 개개의 출력 스테이지들(108 및 110)을 포함한다. 본원에서 설명되는 바와 같이, 공통 경로 입력 스테이지(106)는 출력 스테이지(108)에 대한 gm-부스트를 구현하도록 구성된다. gm-부스팅은 구동기 회로가 증가된 전류 요구에 더 신속하게 반응하고 언더슈트를 감소시키는 것을 가능하게 한다. 그 결과, 구동기 회로(100)는 LDO 전력 FET(M12)에 대한 더 강한 턴 온을 구현하거나 또는 102에서 VDRV를 풀업하도록 구성된다. 이는 오버슈트 과도 현상들을 감소시키기 위해 LDO 전력 FET의 더 강한 턴 오프를 구현하도록 구성되는 경향이 있는 일부 기존의 설계들과 대조적이다.
예에서, 외측 루프 회로(204), 구동기 회로(100) 및 출력 FET(M12)를 포함하는 시스템(300)은 공통 IC에 구현된다. 다른 예에서, 출력 FET(M12)는 구동기 회로(100) 및 외측 루프 회로(204)를 구현하는 IC 외부의 개별 IC의 일부이다.
도 3의 예에서, 출력 회로부(104)는 부하(304)와 병렬로 출력(202)에 커플링된 출력 커패시터(COUT)를 포함한다. 부하(304)는 다양한 전기 회로들에 의해 구현될 수 있다. 부하(304)로서 구현될 수 있는 전기 회로들의 예들은 전압 제어 발진기(VCO)들, 아날로그-디지털 변환기들, DAC들, 하이 엔드 프로세서들, RF 증폭기들, SerDes 회로들 및 FPGA들을 포함한다. 대안적으로, 다른 예들에서, M12, COUT 및 부하(304)는 하나 이상의 다른 부하로 대체될 수 있다.
도 4는 도 2의 조절기 시스템(200)에 대한 M4의 게이트에서의 상이한 예시적인 클래스 AB 구동기 회로들에 대한 개방 및 폐쇄 루프 이득 및 위상 응답들을 도시하는 그래프들(400 및 402)을 묘사한다. 그래프(400)는 도 2의 구동기 회로(100)에 대한 개방 루프 응답(404) 및 폐쇄 루프 응답(406)을 포함하고, 여기서, 필터(208)는 시스템(200)으로부터 생략되었다. 그래프들(400 및 402)에 도시된 바와 같이, 구동기 회로(100)는 중간 극을 LDO의 단위 이득 대역폭을 훨씬 넘어서도록 푸시하도록 구성된다. 그러나, 그래프(400) 내의 폐쇄 루프 응답(406)(필터(208)의 부재 시)은 408에서 도시된 일부 피킹을 나타낸다. 피킹은 시스템(200)에 대한 전역적 제어 루프의 단위 이득 대역폭 직후에 발생한다.
다른 그래프(402)는 도 2에 도시된 RC 필터(208)의 부재 시의 구동기 회로(100)에 대한 개개의 개방 및 폐쇄 루프 위상 응답들에 대한 플롯들(410 및 412)을 포함한다. 구동기 회로(100)가 병렬 RC 필터(208)를 포함하도록 구성될 때, 응답(406)으로부터의 피킹(408)은 제거 또는 감쇠될 것이다. 따라서, 결과적인 구동기 회로는 예상 동작 조건들에 걸친 범위에 걸쳐 안정성을 증가시킬 수 있다.
다른 예로서, 도 5는 도 1의 회로(100)의 일반적으로 반전된 버전으로서 도시된 예시적인 클래스 AB 구동기 회로(500)이다. 따라서, 도 5의 설명은 또한 도 1을 적절하게 참조한다. 예컨대, 구동기 회로(500)는 PFET(M12)(예컨대, LDO 전력 PFET)를 포함하는 것으로 도 5에 도시된 출력 회로부(104)에 커플링되도록 적응된 출력(102)(예컨대, 단자)을 갖는다. 본원에서 설명되는 바와 같이, 구동기 회로(100)는 공통 경로 입력 스테이지(106), 제1 출력 스테이지(108) 및 제2 출력 스테이지(110)를 포함한다. 공통 경로 입력 스테이지(106)는 입력(112) 및 제1 및 제2 출력들(114 및 116)을 갖는다. 입력(112)은, 이를테면, 출력(202)에서의 출력 전압(VOUT)을 증가 또는 감소시키기 위한 커맨드를 표현하는 에러 신호(V_ERROR)를 수신하도록 적응된다. 도 1의 예에서, 구동기 회로(100)는 전압들(VDD) 및 접지로서 도시된 제1 및 제2 전압 단자들(118 및 120) 사이에 커플링된다. 다른 상대적인 전압들이 단자들(118 및 120) 사이의 원하는 전압 전위를 확립하기 위해 다른 예들에서 사용될 수 있다. 출력(202)은 단자(118)에 커플링될 수 있는 공급 전압(VIN)에 커플링된다.
도 5의 예에서, 입력 스테이지(106)는 공통 경로 입력(112)에 커플링된(또는 그를 제공하는) 게이트를 갖는 PFET(M1)를 포함한다. M1의 드레인은 전류 미러(122)에 커플링되고, M1의 소스는 구동기 출력(102)에 커플링된다. 구동기 회로(100)는 102에서 구동기 출력 신호(VDRV)를 제공하도록 구성된다. 전류 미러(122)는 NFET들로서 도시된 트랜지스터들(M2 및 M3)을 포함한다. M2는 다이오드 연결되고, 여기서, 소스는 단자(120)에 커플링되고, 드레인은 M1의 드레인에 커플링된다. M3의 소스는 단자(120)에 커플링되고, 소스는 전류 소스(124)를 통해 단자(118)에 커플링된다. 전류 소스(124)는, 이를테면, 고정 또는 동적 바이어스 전류일 수 있는 바이어스 전류를 M3의 드레인에 제공하도록 구성된다. 보상 필터 네트워크(126)가 전류 소스(124)와 병렬로 커플링된다. 전류 소스(124) 및 필터 네트워크(126)에 커플링된 M3의 드레인은 또한 입력 스테이지(106)의 제1 출력(114)에 커플링된다. 필터 네트워크(126)는 출력(114)에서의 제어 신호를 안정화하도록 구성된다.
제1 출력 스테이지(108)는 버퍼(130) 및 출력 트랜지스터(M4)를 포함한다. 버퍼(130)의 입력은 제1 출력(114)에 커플링되고, 버퍼 출력은 M4의 게이트에 커플링된다. M4는 전압 단자(120)와 구동기 출력(102) 사이에 커플링된다. 예컨대, 버퍼(130)의 입력은 음의 극성을 갖는다. 입력 스테이지(106)는 VOUT을 감소(또는 무변화)시키라는 커맨드를 표현하는 값을 갖는 에러 신호(V_ERROR)에 응답하여 114에서 gm-부스팅된 제어 신호를 공급하도록 구성된다. 예컨대, 전류 소스(124) 및 필터 네트워크(126)를 포함하는 이득-부스팅 회로부는 전류 미러의 출력(M3의 드레인 및 출력(114))에 커플링된다. 본원에서 설명되는 바와 같이, 이득-부스팅 회로부는 M3의 드레인, 전류 소스(124) 및 필터 네트워크(126)에서의 조합된 임피던스에 기초하는 114에서의 출력 임피던스 곱하기 M3의 gm에 의해 설명되는 이득을 제공한다. 따라서, 이득-부스팅 회로는 제1 출력 스테이지(108)에 대한 gm-부스팅을 구현하도록 구성된다. 따라서, 입력 스테이지(106)는 gm-부스팅된 제어 신호를 출력 스테이지(108)의 입력에 제공하도록 구성된다. 도 1의 예에서, 버퍼(130)는 114로부터의 gm-부스팅된 신호를 M4의 게이트로 전달하도록 구성된다. M4는 114에서의 gm-부스팅된 신호에 응답하여 턴 온되어 구동기 출력(102)을 단자(120)에 커플링하고, 그에 따라, 구동기 출력(102)은 풀다운되어 PFET(M12)를 턴 온한다. 114에서의 gm-부스팅된 제어 신호는, 이를테면, 202에서 커플링된 부하의 전력 요구들에 응답하여, PFET(M12)의 턴 온(예컨대, 풀다운)을 용이하게 하기 위해 M4에 대한 더 강한 턴 온을 가능하게 한다.
제2 출력 스테이지(110)는 버퍼(132) 및 출력 트랜지스터(M5)를 포함한다. 버퍼(132)의 입력은 M2 및 M3의 공통 게이트들에 커플링된 제2 출력(116)에 커플링된다. 버퍼(132)의 출력은 M5의 게이트에 커플링되고, M5는 구동기 출력(102)과 전압 단자(118) 사이에 커플링된다. 예컨대, 버퍼(132)의 입력은 (예컨대, 버퍼(130)의 입력에서의 극성과 반대인) 양의 극성을 갖는다. 입력 스테이지(106)는 VOUT의 증가를 요청하는 에러 신호(V_ERROR)에 응답하여 제2 출력(116)에서 개개의 제어 신호를 공급하도록 구성된다. 도 5의 예에서, 버퍼(132)는 제2 제어 신호를 M5의 게이트로 전달하도록 구성되는데, 이는 M5를 활성화하여 구동기 출력(102)을 단자(118)에 커플링하고 필요에 따라 구동기 출력(102)을 풀업한다.
전술된 바를 고려하면, 본원에서 설명되는 회로들 및 시스템들은 더 낮은 헤드룸, 더 높은 대역폭 및 개선된 과도 응답을 갖는 구동기 회로를 구현할 수 있다. 구동기 회로는 또한, 주어진 바이어스 전류에 대해 더 낮은 출력 임피던스로 구성될 수 있는데, 이는 구동기 회로가 다른 구동기 설계들보다 더 높은 대역폭 동작을 달성하는 것을 가능하게 한다.
그 결과, 클래스 AB 구동기 회로를 구현하는 회로들 및 시스템들은, 본원에서 설명되는 바와 같이, 종단 장비 부하들에 더 낮은 공급 전압들을 제공하기 위해 사용될 수 있는데, 이는 전력을 절약한다. 게다가, 특히 감소된 언더슈트로 인한 개선된 과도 응답은 개선된 속도 및 더 높은 정확도를 추가로 달성할 수 있다. (예컨대, 전류 소스들(124, 210 및 212)에 의해) 구동기 회로에서 사용되는 더 낮은 바이어스 전류들은 전력 절약들을 제공하고 더 작은 전하 펌프를 가능하게 한다. 종합적으로, 이러한 요인들은 구동기 회로가 비교할 만한 기존의 솔루션들보다 더 작은 크기로 구현되는 것을 가능하게 한다.
본 설명에서, "커플링하다(couple)" 또는 "커플링하다(couples)"라는 용어는 간접 또는 직접 연결을 의미한다. 따라서, 제1 디바이스가 제2 디바이스에 커플링되는 경우, 그 연결은 직접 연결을 통해 이루어질 수 있거나, 또는 다른 디바이스들 및 연결들을 통한 간접 연결을 통해 이루어질 수 있다. 예컨대, 디바이스 A가 동작을 수행하기 위해 디바이스 B를 제어하기 위한 신호를 생성하는 경우: (a) 제1 예에서, 디바이스 A가 디바이스 B에 커플링되거나; 또는 (b) 제2 예에서, 개재 구성요소 C가 디바이스 A와 디바이스 B 사이의 기능적 관계를 변경하지 않는 경우, 디바이스 A는 개재 구성요소 C를 통해 디바이스 B에 커플링되고, 그에 따라, 디바이스 B는 디바이스 A에 의해 생성된 제어 신호를 통해 디바이스 A에 의해 제어된다.
"기초하는"이라는 기재는 "적어도 부분적으로 기초하는"을 의미한다. 따라서, X가 Y에 기초하는 경우, X는 Y 및 임의의 수의 다른 인자의 함수일 수 있다.
청구항들의 범위 내에서, 설명되는 실시예들에서 수정들이 가능하고, 다른 실시예들이 가능하다.

Claims (23)

  1. 회로로서,
    제어 전압 입력, 피드백 입력, 제1 제어 출력 및 제2 제어 출력을 갖는 입력 스테이지 ― 상기 피드백 입력은 구동기 출력에 커플링됨 ―;
    제1 전압 입력 및 제3 출력을 갖는 제1 경로 스테이지 ― 상기 제1 전압 입력은 상기 제1 제어 출력에 커플링되고, 상기 제3 출력은 상기 구동기 출력에 커플링됨 ―;
    제2 전압 입력 및 제4 출력을 갖는 제2 경로 스테이지 ― 상기 제2 전압 입력은 상기 제2 제어 출력에 커플링되고, 상기 제4 출력은 상기 구동기 출력에 커플링됨 ―; 및
    제어 입력 및 전압 출력을 갖는 부하 트랜지스터
    를 포함하고,
    상기 제어 입력은 상기 구동기 출력에 커플링되고, 상기 입력 스테이지는 상기 전압 출력에서의 출력 전압에 응답하여 상기 부하 트랜지스터를 턴 온하기 위해 상기 제1 경로 스테이지에 gm-부스팅을 제공하도록 구성되는, 회로.
  2. 제1항에 있어서,
    상기 입력 스테이지는,
    게이트, 소스 및 드레인을 갖는 입력 트랜지스터 ― 상기 게이트는 상기 제어 전압 입력에 커플링되고, 상기 소스는 상기 피드백 입력에 커플링됨 ―;
    미러 입력, 전압 소스 입력 및 미러 출력을 갖는 전류 미러 ― 상기 미러 입력은 상기 드레인 및 상기 제2 전압 입력에 커플링되고, 상기 전압 소스 입력은 제1 전압 단자에 커플링되고, 상기 미러 출력은 상기 제1 전압 입력에 커플링됨 ―;
    상기 미러 출력과 제2 전압 단자 사이에 커플링된 전류 소스; 및
    상기 미러 출력과 상기 제2 전압 단자 사이에서 상기 전류 소스와 병렬로 커플링된 필터 네트워크
    를 더 포함하는, 회로.
  3. 제2항에 있어서,
    상기 제1 경로 스테이지는,
    버퍼 입력 및 버퍼 출력을 갖는 버퍼 ― 상기 버퍼 입력은 상기 제1 제어 출력에 커플링됨 ―; 및
    제1 제어 단자, 제2 단자 및 제3 단자를 갖는 제1 경로 출력 트랜지스터
    를 포함하고,
    상기 제1 제어 단자는 상기 버퍼 출력에 커플링되고, 상기 제2 단자는 상기 제1 전압 단자에 커플링되고, 상기 제3 단자는 상기 구동기 출력에 커플링되는, 회로.
  4. 제3항에 있어서,
    상기 제1 제어 출력에서의 임피던스는 상기 제1 경로 스테이지에 대한 상기 gm-부스팅을 구현하도록 구성되는, 회로.
  5. 제3항에 있어서,
    상기 버퍼는 제1 버퍼이고,
    상기 제2 경로 스테이지는,
    제2 버퍼 입력 및 제2 버퍼 출력을 갖는 제2 버퍼 ― 상기 제2 버퍼 입력은 상기 제2 제어 출력에 커플링됨 ―; 및
    제2 제어 단자, 제4 단자 및 제5 단자를 갖는 제2 경로 출력 트랜지스터
    를 포함하고,
    상기 제2 제어 단자는 상기 제2 버퍼 출력에 커플링되고, 상기 제4 단자는 상기 제2 전압 단자에 커플링되고, 상기 제5 단자는 상기 구동기 출력에 커플링되는, 회로.
  6. 제5항에 있어서,
    상기 제1 경로 출력 트랜지스터 및 상기 제2 경로 출력 트랜지스터 및 상기 부하 트랜지스터 각각은 동일한 플레이버(flavor)의 트랜지스터들인, 회로.
  7. 제6항에 있어서,
    상기 제1 경로 출력 트랜지스터, 상기 제2 경로 출력 트랜지스터 및 상기 부하 트랜지스터 각각은 개개의 n-플레이버의 트랜지스터를 사용하여 구현되거나, 또는 상기 제1 경로 출력 트랜지스터, 상기 제2 경로 출력 트랜지스터 및 상기 부하 트랜지스터 각각은 개개의 p-플레이버의 트랜지스터를 사용하여 구현되는, 회로.
  8. 제7항에 있어서,
    상기 필터 네트워크는 제1 필터 네트워크이고, 상기 입력 스테이지는 상기 피드백 입력과 상기 구동기 출력 사이에 커플링된 제2 필터 네트워크를 포함하는, 회로.
  9. 제1항에 있어서,
    기준 입력, 피드백 전압 입력 및 에러 출력을 갖는 에러 증폭기를 더 포함하고,
    상기 피드백 전압 입력은 상기 전압 출력에 커플링되고, 상기 에러 출력은 상기 입력 스테이지의 상기 제어 전압 입력에 커플링되는, 회로.
  10. 제9항에 있어서,
    상기 에러 증폭기는 상기 기준 입력에서 수신된 기준 전압 및 상기 출력 전압에 응답하여 상기 제어 전압 입력에 에러 신호를 제공하도록 구성되는, 회로.
  11. 회로로서,
    부하 트랜지스터의 턴 온을 요청하는 에러 신호에 응답하여 제1 출력에서 제1 gm-부스팅된 제어 신호를 제공하고, 상기 부하 트랜지스터의 턴 오프를 요청하는 상기 에러 신호에 응답하여 제2 출력에서 제2 제어 신호를 제공하도록 구성된 공통 경로 입력 스테이지;
    상기 제1 gm-부스팅된 제어 신호에 응답하여 구동기 출력에 제1 전압을 제공하도록 구성된 제1 경로 스테이지;
    상기 제2 제어 신호에 응답하여 상기 구동기 출력에 제2 전압을 제공하도록 구성된 제2 경로 스테이지; 및
    상기 제1 전압에 응답하여 턴 온되고 상기 제2 전압에 응답하여 턴 오프됨으로써, 상기 구동기 출력에서의 전압에 응답하여 출력 전압을 조절하도록 구성된 상기 부하 트랜지스터
    를 포함하는, 회로.
  12. 제11항에 있어서,
    상기 제1 경로 스테이지는 제1 버퍼 및 제1 트랜지스터를 포함하고, 상기 제1 버퍼는 상기 부하 트랜지스터를 턴 온하도록 상기 제1 트랜지스터를 제어하기 위해 상기 제1 gm-부스팅된 제어 신호를 버퍼링하도록 구성되고,
    상기 제2 경로 스테이지는 제2 버퍼 및 제2 트랜지스터를 포함하고, 상기 제2 버퍼는 상기 부하 트랜지스터를 턴 오프하도록 상기 제2 트랜지스터를 제어하기 위해 상기 제2 제어 신호를 버퍼링하도록 구성되는, 회로.
  13. 제12항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 부하 트랜지스터 각각은 개개의 동일한 플레이버의 트랜지스터를 사용하여 구현되는, 회로.
  14. 제13항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 부하 트랜지스터 각각은 개개의 n-채널 전계 효과 트랜지스터 또는 개개의 p-채널 전계 효과 트랜지스터를 사용하여 구현되는, 회로.
  15. 제12항에 있어서,
    상기 공통 경로 입력 스테이지는,
    상기 에러 신호에 응답하여 제1 전압 단자로부터 전류를 전도하도록 구성된 입력 트랜지스터;
    상기 입력 트랜지스터로부터의 전류를 미러링하고 미러링된 전류를 상기 제1 출력에 제공하도록 구성된 전류 미러; 및
    상기 제1 출력에 커플링된 이득-부스팅 회로부
    를 더 포함하고,
    상기 이득-부스팅 회로부는 상기 미러링된 전류 및 상기 제1 출력에서의 임피던스에 응답하여 상기 제1 경로 스테이지에 대한 gm-부스팅을 구현하도록 구성되는, 회로.
  16. 제15항에 있어서,
    상기 이득-부스팅 회로부는,
    상기 제1 경로 스테이지의 입력에서의 전압을 안정화하도록 구성된 필터 네트워크; 및
    상기 제1 출력과 제2 전압 단자 사이에서 상기 필터 네트워크와 병렬로 커플링된 전류 소스
    를 포함하고,
    상기 전류 소스 및 상기 필터 네트워크는 상기 gm-부스팅을 구현하기 위해 상기 제1 출력에서의 임피던스를 제공하도록 구성되는, 회로.
  17. 제16항에 있어서,
    상기 필터 네트워크는 제1 필터 네트워크이고, 상기 회로는 상기 회로의 폐쇄 루프 응답에서의 피킹(peaking)을 감소시키도록 구성된, 상기 입력 트랜지스터와 상기 구동기 출력 사이에 커플링된 제2 필터 네트워크를 더 포함하는, 회로.
  18. 제16항에 있어서,
    상기 전류 소스는 고정 또는 가변 전류를 제공하도록 구성되는, 회로.
  19. 제12항에 있어서,
    상기 제2 경로 스테이지는 공급 전압 또는 접지의 포화 전압 내로 상기 부하 트랜지스터를 턴 오프하도록 구성되는, 회로.
  20. 제11항에 있어서,
    상기 출력 전압 및 기준 전압에 응답하여 상기 에러 신호를 제공하도록 구성된 에러 증폭기를 더 포함하는, 회로.
  21. 시스템으로서,
    기준 입력, 피드백 전압 입력 및 에러 출력을 갖는 에러 증폭기;
    클래스 AB 구동기; 및
    용량성 부하
    를 포함하고,
    상기 클래스 AB 구동기는,
    에러 입력, 피드백 입력, 제1 이득-부스팅된 출력 및 제2 출력을 갖는 공통 경로 스테이지 ― 상기 에러 입력은 상기 에러 출력에 커플링됨 ―;
    풀업 경로 회로; 및
    풀다운 경로 회로
    를 포함하고,
    상기 풀업 경로 회로는,
    제1 버퍼 입력 및 제1 버퍼 출력을 갖는 제1 버퍼 ― 상기 제1 버퍼 입력은 상기 제1 이득-부스팅된 출력에 커플링됨 ―; 및
    제1 제어 입력 및 제3 출력을 갖는 풀업 트랜지스터
    를 포함하고,
    상기 제1 제어 입력은 상기 제1 버퍼 출력에 커플링되고, 상기 제3 출력은 구동기 출력에 커플링되고,
    상기 풀다운 경로 회로는,
    제2 전압 입력 및 제2 버퍼 출력을 갖는 제2 버퍼 ― 상기 제2 전압 입력은 상기 제2 출력에 커플링됨 ―; 및
    제2 제어 입력 및 제4 출력을 갖는 풀다운 트랜지스터
    를 포함하고,
    상기 제2 제어 입력은 상기 제2 버퍼 출력에 커플링되고, 상기 제4 출력은 상기 구동기 출력에 커플링되고,
    상기 용량성 부하는 입력 및 피드백 출력을 갖고, 상기 입력은 상기 구동기 출력에 커플링되고, 상기 피드백 출력은 상기 피드백 전압 입력에 커플링되고, 상기 피드백 출력은 출력 전압을 표현하는 신호를 제공하도록 구성되는, 시스템.
  22. 제21항에 있어서,
    상기 용량성 부하는 부하 트랜지스터를 포함하고,
    상기 공통 경로 스테이지는 상기 부하 트랜지스터를 턴 온하는 회로 경로에 대한 gm-부스트를 상기 구동기 출력에 제공하도록 구성되고,
    상기 공통 경로 스테이지는 공급 전압 또는 접지의 포화 전압 내로 상기 구동기 출력을 풀다운하도록 상기 풀다운 경로 회로를 제어하도록 구성되는, 시스템.
  23. 제22항에 있어서,
    상기 풀업 트랜지스터, 상기 풀다운 트랜지스터 및 상기 부하 트랜지스터 각각은 개개의 동일한 플레이버의 트랜지스터를 사용하여 구현되는, 시스템.
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