KR20240088229A - 표시 장치와 그의 충전 편차 보상 방법 - Google Patents

표시 장치와 그의 충전 편차 보상 방법 Download PDF

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Abstract

본 실시예에 따른 표시 장치는 다수의 픽셀들로 이루어진 1 픽셀 라인이 복수 개만큼 구비된 표시패널; 상기 1 픽셀 라인에 게이트 신호를 인가하는 게이트 드라이버; 및 상기 1 픽셀 라인에 데이터 신호를 인가하는 소스 드라이버를 포함한다. 상기 소스 드라이버는, 복수의 소스 출력 채널들에 대응되는 복수의 앰프 회로들과, 상기 앰프 회로들과 상기 소스 출력 채널들 사이에 연결된 복수의 출력 스위치들과, 순차 딜레이된 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하여, 상기 게이트 신호의 딜레이 정도에 맞춰 상기 데이터 신호의 출력 구간을 소스 출력 채널 단위로 딜레이시키는 소스 출력 제어회로와, 상기 순차 딜레이된 소스 출력 인에이블 신호들을 기초로 생성된 옵셋 제어신호를 상기 앰프 회로들에 인가하여, 상기 데이터 신호의 마스킹 구간 내에서 상기 앰프 회로들 각각의 옵셋을 스위칭시키는 옵셋 제어회로를 포함한다.

Description

표시 장치와 그의 충전 편차 보상 방법{Display Device And Transmission Charging Deviation Compensation Method Thereof}
이 명세서는 표시 장치와 그의 충전 편차 보상 방법에 관한 것이다.
표시 장치는 다수의 픽셀들이 형성된 표시패널과, 표시패널에 스캔 신호를 공급하는 게이트 드라이버와, 표시패널에 데이터 신호를 공급하는 소스 드라이버를 포함한다. 표시패널에는 복수개의 픽셀 라인들이 구비되며, 각 픽셀 라인은 복수개의 픽셀들로 이루어진다. 일 픽셀 라인에 게이트 신호가 인가되는 동안, 그 픽셀 라인의 픽셀들은 데이터 신호를 동시에 충전한다.
통상 수평 방향으로 인가되는 게이트 신호는 표시패널의 내부 로드(load)로 인해 딜레이되는 데, 게이트 드라이버로부터 멀어질수록 게이트 신호의 딜레이 량이 커진다. 예컨대, 게이트 신호의 딜레이 량은, 상대적으로 게이트 드라이버에 가깝게 위치한 표시패널의 에지부에 비해 상대적으로 게이트 드라이버에 멀리 위치한 표시패널의 센터부에서 더 커진다.
이러한 게이트 신호의 딜레이 편차로 인해 표시패널의 에지부와 센터부에서 동일한 데이터 신호에 대한 픽셀 충전량이 달라지고, 그 결과 표시패널의 에지부와 센터부 간에 휘도 불균형이 생긴다. 표시패널의 위치별 충전 편차에 따른 휘도 불균형은 화상 품의를 저하시킨다.
따라서, 본 실시예는 표시패널의 위치별 충전 편차를 보상할 수 있도록 한 표시 장치와 그의 충전 편차 보상 방법을 제공한다.
본 실시예에 따른 표시 장치는 다수의 픽셀들로 이루어진 1 픽셀 라인이 복수 개만큼 구비된 표시패널; 상기 1 픽셀 라인에 게이트 신호를 인가하는 게이트 드라이버; 및 상기 1 픽셀 라인에 데이터 신호를 인가하는 소스 드라이버를 포함한다. 상기 소스 드라이버는, 복수의 소스 출력 채널들에 대응되는 복수의 앰프 회로들과, 상기 앰프 회로들과 상기 소스 출력 채널들 사이에 연결된 복수의 출력 스위치들과, 순차 딜레이된 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하여, 상기 게이트 신호의 딜레이 정도에 맞춰 상기 데이터 신호의 출력 구간을 소스 출력 채널 단위로 딜레이시키는 소스 출력 제어회로와, 상기 순차 딜레이된 소스 출력 인에이블 신호들을 기초로 생성된 옵셋 제어신호를 상기 앰프 회로들에 인가하여, 상기 데이터 신호의 마스킹 구간 내에서 상기 앰프 회로들 각각의 옵셋을 스위칭시키는 옵셋 제어회로를 포함한다.
본 실시예는 다음과 같은 효과가 있다.
본 실시예는 게이트 신호의 딜레이 정도에 맞춰 데이터 신호의 출력 구간을 소스 출력 채널 단위로 딜레이시키기 때문에, 표시패널의 위치별 충전 편차를 보상하여 화상 품위를 높일 수 있다.
본 실시예는 순차 딜레이된 소스 출력 인에이블 신호들을 기초로 생성된 옵셋 제어신호를 앰프 회로들에 인가하여, 앰프 회로들 각각의 옵셋을 (+)에서 (-) 혹은 그 반대로 변경함으로써, 앰프 옵셋의 영향을 줄일 수 있다.
본 실시예는 데이터 신호의 마스킹 구간 내에서 앰프 회로들 각각의 옵셋을 (+)에서 (-) 혹은 그 반대로 변경함으로써, 옵셋 스위칭 노이즈가 소스 출력에 반영되는 것을 방지할 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 표시패널의 에지부와 센터부 간에 게이트 신호의 딜레이 편차가 생기는 것을 보여주는 도면이다.
도 3은 게이트 신호의 딜레이 편차로 인해 생기는 데이터 신호의 충전량 편차를 보상하기 위한 콘셉을 보여주는 도면이다.
도 4는 표시패널에서 게이트 신호의 딜레이 편차가 생기는 일 예를 보여주는 도면이다.
도 5a 및 도 5b는 위치별로 소스 딜레이를 다르게 하여 도 4의 게이트 딜레이 편차를 보상하기 위한 방안들을 보여주는 도면들이다.
도 6은 표시패널에서 게이트 신호의 딜레이 편차가 생기는 다른 예를 보여주는 도면이다.
도 7a 및 도 7b는 위치별로 소스 딜레이를 다르게 하여 도 6의 위치별 게이트 딜레이 편차를 보상하기 방안들을 보여주는 도면이다.
도 8은 도 5b 또는 도 7b에 도시된 소스 딜레이를 구현하기 위한 일 소스 구동칩의 구성을 보여주는 도면이다.
도 9는 도 8의 출력 버퍼회로를 보여주는 블록도이다.
도 10은 도 9의 제1 소스 채널에 연결된 출력 버퍼를 보여주는 회로도이다.
도 11은 도 10의 출력 버퍼의 구동 파형도이다.
도 12a는 도 10의 제1 구간에 대응되는 출력 버퍼의 동작 상태도이다.
도 12b는 도 10의 제2 구간에 대응되는 출력 버퍼의 동작 상태도이다.
도 12c는 도 10의 제3 구간에 대응되는 출력 버퍼의 동작 상태도이다.
도 12d는 도 10의 제4 구간에 대응되는 출력 버퍼의 동작 상태도이다.
도 13은 도 8의 옵셋 제어회로, 소스 출력 제어회로, 및 출력 버퍼회로 간의 연결 구성에 관한 일 예를 보여주는 도면이다.
도 14는 도 13의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하기 위한 일 구동 파형도이다.
도 15는 도 14의 INVC 트랜지션 타이밍에서 생기는 INVC 노이즈를 보여주는 도면이다.
도 16은 도 13의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하고 INVC 노이즈를 줄이기 위한 다른 구동 파형도이다.
도 17은 도 16의 INVC 트랜지션 타이밍에서 INVC 노이즈가 경감되는 것을 보여주는 도면이다.
도 18은 도 13의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하고 INVC 노이즈를 줄이기 위한 또 다른 구동 파형도이다.
도 19는 도 18의 INVC 트랜지션 타이밍에서 INVC 노이즈가 경감되는 것을 보여주는 도면이다.
도 20은 도 8의 옵셋 제어회로, 소스 출력 제어회로, 및 출력 버퍼회로 간의 연결 구성에 관한 다른 예를 보여주는 도면이다.
도 21은 도 20의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하고 INVC 노이즈를 줄이기 위한 일 구동 파형도이다.
도 22는 도 21의 INVC 트랜지션 타이밍들에서 INVC 노이즈가 경감되는 것을 보여주는 도면이다.
도 23은 도 8의 옵셋 제어회로, 소스 출력 제어회로, 및 출력 버퍼회로 간의 연결 구성에 관한 다른 예를 보여주는 도면이다.
도 24는 도 23의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하고 INVC 노이즈를 줄이기 위한 일 구동 파형도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 2는 표시패널의 에지부와 센터부 간에 게이트 신호의 딜레이 편차가 생기는 것을 보여주는 도면이다. 그리고, 도 3은 게이트 신호의 딜레이 편차로 인해 생기는 데이터 신호의 충전량 편차를 보상하기 위한 콘셉을 보여주는 도면이다.
표시패널(100)은 입력 영상이 재현되는 화면(AA)을 포함한다. 화면(AA)은 입력 영상의 픽셀 데이터(이하, "영상 데이터"라 함)(DATA)가 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 다수의 픽셀들을 포함한다.
픽셀들은 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 화면(AA) 상에 배치될 수 있다. 픽셀들은 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 화면(AA) 상에 다양한 방법으로 배치될 수 있다.
픽셀 어레이는 픽셀 컬럼(Column)들, 픽셀 컬럼들과 교차되는 픽셀 라인들(L1~Ln)을 포함한다. 1 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 1 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수직 기간은 1 프레임 분량의 영상 데이터(DATA)를 화면의 모든 픽셀들에 기입(write)하는데 필요한 1 프레임 기간이다. 1 수평 기간은 1 프레임 기간을 픽셀 라인들(L1~Ln) 개수로 나눈 시간이다. 1 수평 기간은 게이트 라인(GL)을 공유하는 1 픽셀 라인 분량의 영상 데이터(DATA)를 1 픽셀 라인의 픽셀들에 기입하는데 필요한 시간이다.
픽셀들 각각은 컬러 구현을 위하여 적색(Red, R) 서브 픽셀(101), 녹색(Green, G) 서브 픽셀(101), 청색(Blue, B) 서브 픽셀(101)을 포함할 수 있다. 픽셀들 각각은 백색 서브 픽셀(101)을 더 포함할 수도 있다.
유기 발광 표시 장치의 경우, 픽셀 회로는 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함할 수 있다. 발광 소자는 유기 발광 다이오드(Organic Light Emitting Diode, OLED)로 구현될 수 있다. OLED의 전류는 구동 소자의 게이트-소스간 전압에 따라 조절될 수 있다. 구동 소자와 스위치 소자는 트랜지스터로 구현될 수 있다. 트랜지스터의 반도체층은 비정질 실리콘 또는 폴리 실리콘을 포함할 수 있다. 트랜지스터들 중 적어도 일부의 반도체층은 산화물을 포함할 수도 있다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1~D3"은 데이터 라인들이고, "Gn-2~Gn"은 게이트 라인들이다. 도 1의 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함한다.
표시패널 구동부는 소스 드라이버(110)와 게이트 드라이버(120)를 포함한다. 표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 영상 데이터(DATA)를 표시패널(100)의 픽셀들에 기입한다.
소스 드라이버(110)는 타이밍 콘트롤러(130)로부터 수신한 영상 데이터(DATA)를 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터전압을 생성한다. 소스 드라이버(110)는 데이터 전압을 데이터 라인들(DL)에 공급한다. 데이터 전압은 데이터 라인들(DL)에 공급되어 각 서브 픽셀(101)의 스위치 소자를 통해 구동 소자에 인가된다. 소스 드라이버(110)는 도 2에 도시된 바와 같이 도전성 필름(300) 상에 실장된 복수의 소스 구동칩들(SIC)로 구현될 수 있다. 도전성 필름(300)은 소스 인쇄회로기판(200)과 표시패널(100)을 전기적으로 연결한다.
게이트 드라이버(120)는 표시패널(100)에서 영상이 표시되지 않는 화면 밖의 베젤 영역(BZ)에 형성될 수 있다. 게이트 드라이버(120)는 타이밍 콘트롤러(130)의 제어 하에 데이터 전압에 동기되는 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 데이터 전압이 충전되는 픽셀 라인의 픽셀들을 동시에 활성화한다. 게이트 드라이버(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다. 게이트 신호는 하나 이상의 스캔 신호를 포함할 수 있다.
게이트 라인(GL)에 인가된 게이트 신호는 표시패널의 내부 로드(load)로 인해 딜레이되는 데, 게이트 드라이버(120)로부터 멀어질수록 게이트 신호의 딜레이 량이 커진다. 예컨대, 도 2와 같이 게이트 신호의 딜레이 량은, 상대적으로 게이트 드라이버(120)에 가깝게 위치한 표시패널(100)의 에지부에 비해 상대적으로 게이트 드라이버(120)에 멀리 위치한 표시패널(100)의 센터부에서 더 커진다.
게이트 신호의 딜레이 편차가 생기면, 동일한 크기의 소스 출력(즉, 데이터전압)을 대상으로 한, 표시패널(100)의 에지부의 픽셀 충전량(CA1)이 표시패널(100)의 센서부의 픽셀 충전량(CA2)보다 더 커지고, 그 결과 표시패널(100)의 에지부와 센터부 간에 휘도 불균형이 생길 수 있다(도 3의 케이스 A 참조).
표시패널의 위치별 충전 편차를 경감하기 위해, 소스 드라이버(110)는 표시패널(100)의 위치별로 소스 출력 타이밍을 다르게 조정할 수 있다. 소스 드라이버(110)는 게이트 신호의 딜레이 정도에 맞춰 소스 출력 타이밍을 딜레이 시킬 수 있다. 예를 들어, 도 3의 케이스 B와 같이, 소스 드라이버(110)는 표시패널(100)의 에지부에 비해 센터부에서 소스 출력 타이밍을 “Td”만큼 늦춤으로써, 표시패널(100)의 에지부의 픽셀 충전량(CA3)과 표시패널(100)의 센서부의 픽셀 충전량(CA4)이 서로 동일해지도록 할 수 있다.
타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 영상 데이터(DATA)와, 이 영상 데이터(DATA)와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 수직 동기신호(Vsync)는 수직 기간을 정의한다. 수평 동기신호(Hsync)는 수평 기간을 정의한다. 데이터 인에이블신호(DE)는 수직 기간 또는 수평 기간에서 영상 데이터(DATA)가 전송되는 시간을 정의한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있으므로 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 이용하여 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어 신호(DDC), 및 게이트 드라이버(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다. 소스 타이밍 제어 신호(DDC)는 영상 데이터(DATA)를 샘플링하기 위한 소스 샘플링 클럭과, 데이터 전압의 출력 타이밍(즉, 소스 출력 타이밍)을 설정하기 위한 소스 출력 인에이블 신호 등을 포함할 수 있다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i (i는 자연수)배 체배하여 입력 프레임 주파수×i Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 차량용 디스플레이 시스템, 모바일 기기, 웨어러블(wearable) 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 소스 드라이버(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 집적회로에 집적될 수 있다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 변환하여 게이트 드라이버(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)은 게이트 로우 전압(VGL)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 하이 전압(VGH)으로 변환된다.
타이밍 콘트롤러(130)는 내부 인터페이스 회로를 통해 소스 구동칩들(SIC)에 영상 데이터(DATA)를 전송할 수 있다. 내부 인터페이스 회로는 EPI(Embedded　Clock Point to Point Interface)로 구현될 수 있으나, 이에 한정되지 않는다.
도 4는 표시패널에서 게이트 신호의 딜레이 편차가 생기는 일 예를 보여주는 도면이다. 도 5a 및 도 5b는 위치별로 소스 딜레이를 다르게 하여 도 4의 게이트 딜레이 편차를 보상하기 위한 방안들을 보여주는 도면들이다. 도 6은 표시패널에서 게이트 신호의 딜레이 편차가 생기는 다른 예를 보여주는 도면이다. 도 7a 및 도 7b는 위치별로 소스 딜레이를 다르게 하여 도 6의 위치별 게이트 딜레이 편차를 보상하기 방안들을 보여주는 도면이다.
도 4 내지 도 7b를 참조하면, 대면적 표시패널을 구동하기 위해 복수의 소스 구동칩들(SIC1~SIC12)이 사용될 수 있다. 소스 구동칩들(SIC1~SIC12) 각각은 1 군의 소스 출력 채널들을 가질 수 있다. 1 군의 소스 출력 채널들은 하나의 탭 영역을 정의한다. 따라서, 복수의 소스 구동칩들(SIC1~SIC12)에 의해 복수의 탭 영역들(TA1~TA12)이 정의될 수 있다.
도 4는 표시패널에서 위치별 게이트 신호의 딜레이 편차가 작은 예를 보여주고 있다. 그리고, 도 6은 표시패널에서 위치별 게이트 신호의 딜레이 편차가 큰 예를 보여주고 있다.
도 5a 및 도 7a는 위치별 게이트 신호의 딜레이 정도에 대응되도록 한 소스 딜레이가, 소스 구동칩들(SIC1~SIC12) 간에만 적용된 결과이다. 도 5a 및 도 7a의 경우, 소스 구동칩들(SIC1~SIC12)은 서로 다른 소스 딜레이를 적용받지만 동일한 소스 구동칩 내의 소스 출력 채널들은 동일한 소스 딜레이를 적용받는다. 따라서, 소스 딜레이 량이 이웃한 탭 영역들(TA1~TA12)에서 연속되지 않고 단절될 수 있다.
이에 반해, 도 5b 및 도 7b는 위치별 게이트 신호의 딜레이 정도에 대응되도록 한 소스 딜레이가, 소스 구동칩들(SIC1~SIC12) 간에 적용되고 또한 각 소스 구동칩의 소스 출력 채널들 간에도 적용된 결과이다. 도 5b 및 도 7b의 경우, 소스 구동칩들(SIC1~SIC12)뿐만 아니라 동일한 소스 구동칩 내의 소스 출력 채널들도 서로 다른 소스 딜레이를 적용받는다. 따라서, 소스 딜레이 량이 이웃한 탭 영역들(TA1~TA12)에서 연속될 수 있다.
도 4와 같이 위치별 게이트 신호의 딜레이 편차가 작은 경우에는, 도 5a와 같은 칩간 딜레이 조정 결과와, 도 5b와 같은 칩간 딜레이 및 칩내 딜레이 조정 결과 간에 큰 차이가 없다.
하지만, 도 6과 같이 위치별 게이트 신호의 딜레이 편차가 큰 경우에는, 도 7a와 같은 칩간 딜레이 조정 결과와, 도 7b와 같은 칩간 딜레이 및 칩내 딜레이 조정 결과 간에 큰 차이가 생긴다. 따라서, 이 경우에는 도 7b와 같이 위치별 게이트 신호의 딜레이 정도에 대응되도록 한 소스 딜레이가 이웃한 소스 구동칩들 간 뿐만아니라 동일한 소스 구동칩내의 소스 출력 채널들 간에도 적용되어야 한다.
이하의 실시예 설명에서는 1 소스 구동칩에서 소스 출력 채널들 간의 소스 딜레이가 차등 적용되는 다양한 예들이 설명된다.
도 8은 도 5b 또는 도 7b에 도시된 소스 딜레이(칩간 및 챕내 딜레이)를 구현하기 위한 일 소스 구동칩의 구성을 보여주는 도면이다. 도 9는 도 8의 출력 버퍼회로를 보여주는 블록도이다.
도 8 및 도 9를 참조하면, 소스 구동칩(SIC)은 쉬프터 레지스터(11), 제1 래치(12), 제2 래치(13), 디지털-아날로그 컨버터(14), 출력 버퍼회로(15), 옵셋 제어회로(16), 및 소스 출력 제어회로(17)를 포함한다.
쉬프터 레지스터(11)는 인터페이스 배선들을 통해 영상 데이터(DATA)를 수신하고, 소스 샘플링 클럭(SSC)에 따라 영상 데이터(DATA)의 비트들을 샘플링하여 제1 래치(12)로 제공한다.
제1 래치(12)는 샘플링된 영상 데이터(DATA)의 비트들을 래치한 후, 래치된 영상 데이터(DATA)를 제2 래치(13)로 제공한다.
제2 래치(13)는 래치된 영상 데이터(DATA)를 임시로 저장한 후, 소스 출력 인에이블 신호(SOE)에 따라 디지털-아날로그 컨버터(14)로 출력한다.
디지털-아날로그 컨버터(14)는 제2 래치(13)로부터 입력된 영상 데이터(DATA)를 감마 보상 전압들(GMA)에 맵핑하여 아날로그 데이터전압(Vdata)을 생성하고, 이 데이터전압(Vdata)을 출력 버퍼회로(15)에 제공한다.
출력 버퍼회로(15)는 복수의 소스 출력 채널들(CH1~CH20)에 각각 대응되는 복수의 출력 버퍼들(BUF)을 포함한다. 출력 버퍼들(BUF)은 소스 출력 채널들(CH1~CH20)에 대응되는 복수의 앰프 회로들(CAMP)과, 앰프 회로들(CAMP)과 소스 출력 채널들(CH1~CH20) 사이에 연결된 복수의 출력 스위치들(OSW)을 포함한다.
소스 출력 제어회로(17)는 소스 출력 인에이블 신호(SOE)에 미리 설정된 칩내 딜레이를 적용하여 순차 딜레이되는 소스 출력 인에이블 신호들(DSOE)을 생성한다. 소스 출력 제어회로(17)는 순차 딜레이되는 소스 출력 인에이블 신호들(DSOE)을 출력 스위치들(OSW)에 인가하여, 게이트 신호의 딜레이 정도에 맞춰 데이터전압(Vdata)의 출력 구간을 소스 출력 채널 단위로 딜레이시킨다. 이에 따라, 표시패널의 위치별 게이트 신호의 딜레이 편차가 큰 경우에도 데이터전압(Vdata)에 대한 충전 편차가 효과적으로 보상될 수 있다.
옵셋 제어회로(16)는 순차 딜레이되는 소스 출력 인에이블 신호들(DSOE)을 기초로 옵셋 제어신호(INVC)를 생성한다. 옵셋 제어회로(16)는 옵셋 제어신호(INVC)를 앰프 회로들(CAMP)에 인가하여, 데이터전압(Vdata)의 마스킹 구간 내에서 앰프 회로들(CAMP) 각각의 옵셋을 (+)에서 (-)로 혹은 그 반대로 스위칭시킴으로써, 구동 중에 앰프 옵셋이 소스 출력에 미치는 영향을 제거한다. 옵셋 제어회로(16)는 옵셋 제어신호(INVC)의 트랜지션 타이밍에 맞춰 앰프 회로들(CAMP) 각각의 옵셋을 스위칭한다. 앰프 회로들(CAMP)의 옵셋이 스위칭될 때 옵셋 스위칭 노이즈가 소스 출력에 반영될 수 있기 때문에, 옵셋 제어신호(INVC)는 출력 스위치(OSW)가 오프되는 구간 즉, 데이터전압(Vdata)의 마스킹 구간 내에서 트랜지션됨이 바람직하다. 옵셋 제어신호(INVC)의 트랜지션 타이밍에 동기하여 앰프 회로들(CAMP) 각각의 옵셋이 (+)에서 (-) 또는, (-)에서 (+)로 변경된다.
데이터전압(Vdata)의 마스킹 구간과 출력 구간은 1 픽셀 라인의 동작을 위한 1 수평 기간을 구성할 수 있다. 동일한 소스 출력 채널에 대응되는 옵셋 제어신호(INVC)는 1 수평 기간을 주기로 트랜지션됨으로써, 구동 중에 앰프 옵셋이 상호 보완적으로 변경될 수 있다. 예를 들어, 앰프 회로들(CAMP) 각각의 옵셋은, 옵셋 제어신호(INVC)의 트랜지션 타이밍에 동기하여, 제N-1 수평 기간 내의 마스킹 구간에서 (+)에서 (-)로 변경되고, 제N 수평 기간 내의 마스킹 구간에서 (-)에서 (+)로 변경될 수 있다. 이러한 앰프 옵셋의 주기적인 변경에 의해, 앰프 옵셋으로 인한 소스 출력 왜곡이 방지될 수 있다.
도 10은 도 9의 제1 소스 채널에 연결된 출력 버퍼를 보여주는 회로도이다.
도 10을 참조하면, 제1 소스 채널(CH1)에 연결된 출력 버퍼(BUF)는 앰프 회로(CAMP)와, 출력 스위치(OSW)를 포함한다.
앰프 회로(CAMP)는 앰프(AMP), 입력 스위치(ISW), 제1 궤환 스위치(LSW1), 제2 궤환 스위치(LSW2)를 구비할 수 있다.
앰프(AMP)는 제1 입력 단자(1), 제2 입력 단자(2), 및 출력 단자(3)를 갖는다. 제1 입력 단자(1)와 제2 입력 단자(2) 중 어느 하나는 (-) 입력 단자이고, 나머지 하나는 (+) 입력 단자일 수 있다. 출력 단자(3)는 제1 노드(NA)를 통해 출력 스위치(OSW)에 연결된다. 출력 스위치(OSW)는 제2 노드(NB)를 통해 제1 소스 채널(CH1)에 연결되며, 딜레이된 소스 출력 인에이블 신호(DSOE)에 따라 온/오프 된다.
입력 스위치(ISW)는 옵셋 제어신호(INVC)에 따라 데이터전압(Vdata)의 입력을 제1 입력 단자(1)와 제2 입력 단자(2)에 선택적으로 커플링시킨다.
제1 궤환 스위치(LSW1)는 옵셋 제어신호(INVC)에 따라 제1 입력 단자(1)와 출력 단자(3)를 커플링 또는 디커플링 시킨다.
제2 궤환 스위치(LSW2)는 옵셋 제어신호(INVC)에 따라 제2 입력 단자(2)와 출력 단자(3)를 디커플링 또는 커플링 시킨다.
제1 궤환 스위치(LSW1)와 제2 궤환 스위치(LSW1)는 반대로 온/오프되고, 1 수평 기간을 주기로 온/오프 동작을 교번한다. 데이터전압(Vdata)의 입력과 제1 입력 단자(1)가 커플링되는 동안 제1 궤환 스위치(LSW1)는 오프되고 제2 궤환 스위치(LSW2)가 온 된다. 이에 반해, 데이터전압(Vdata)의 입력과 제2 입력 단자(2)가 커플링되는 동안 제1 궤환 스위치(LSW1)는 온되고 제2 궤환 스위치(LSW2)가 오프 된다.
도 11은 도 10의 출력 버퍼의 구동 파형도이다. 도 12a 내지 도 12d는 도 10의 제1 내지 제4 구간들에 대응되는 출력 버퍼의 동작 상태도들이다.
도 11을 참조하면, 딜레이된 소스 출력 인에이블 신호(DSOE)에 의해 데이터전압(Vdata)의 마스킹 구간(MSK)과 출력 구간(OP)이 정의될 수 있다. 데이터전압(Vdata)의 마스킹 구간(MSK)은 딜레이된 소스 출력 인에이블 신호(DSOE)의 하이 레벨(H) 구간이고, 데이터전압(Vdata)의 출력 구간(OP)은 딜레이된 소스 출력 인에이블 신호(DSOE)의 로우 레벨(L) 구간이다. 딜레이된 소스 출력 인에이블 신호(DSOE)의 하이 레벨(H) 구간에서 출력 스위치(OSW)가 오프되기 때문에, 소스 출력이 마스킹된다. 옵셋 제어신호(INVC)는 데이터전압(Vdata)의 마스킹 구간(MSK) 내에서 로우 레벨(L)에서 하이 레벨(H)로 트랜지션 된다. 딜레이된 소스 출력 인에이블 신호(DSOE)의 로우 레벨(L) 구간에서 출력 스위치(OSW)가 온되기 때문에, 소스 출력이 인에이블된다.
도 11을 참조하면, 출력 버퍼의 구동 시퀀스는 딜레이된 소스 출력 인에이블 신호(DSOE)와 옵셋 제어신호(INVC)에 의해 제1 내지 제4 구간들(P1,P2,P3,P4)로 구분될 수 있다. 제1 구간(P1)은 제(N-1) 수평 기간에 포함되고, 제2, 3, 4 구간들 (P2,P3,P4)은 제N 수평 기간에 포함될 수 있다.
도 12a를 참조하면, 제1 구간(P1)에서 입력 스위치(ISW)는 로우 레벨(L)의 옵셋 제어신호(INVC)에 따라 제(N-1) 데이터전압(Vdata)의 입력을 제1 입력 단자(1)에 커플링시킨다. 그리고, 로우 레벨(L)의 옵셋 제어신호(INVC)에 따라 제1 궤환 스위치(LSW1)가 오프되고, 제2 궤환 스위치(LSW2)가 온 된다. 제2 궤환 스위치(LSW2)는 제2 입력 단자(2)와 출력 단자(3)를 커플링 시킨다. 이때, 제(N-1) 데이터전압(Vdata)은 앰프 회로(CAMP)에서 버퍼링된 후에 출력 스위치(OSW)로 인가된다.
제1 구간(P1)에서, 출력 스위치(OSW)는 로우 레벨(L)의 딜레이된 소스 출력 인에이블 신호(DSOE)에 따라 온 되어, 제(N-1) 데이터전압(Vdata)이 제1 소스 채널(CH1)을 통해 데이터라인으로 출력된다.
도 12b를 참조하면, 제2 구간(P2)에서 입력 스위치(ISW)와 제1 및 제2 궤환 스위치들(LSW1,LSW2)은 로우 레벨(L)의 옵셋 제어신호(INVC)에 따라 제1 구간(P1)의 동작 상태를 유지한다.
제2 구간(P2)에서, 출력 스위치(OSW)는 하이 레벨(H)의 딜레이된 소스 출력 인에이블 신호(DSOE)에 따라 오프 되어, 소스 출력을 마스킹한다.
도 12c를 참조하면, 제3 구간(P3)에서 출력 스위치(OSW)는 하이 레벨(H)의 딜레이된 소스 출력 인에이블 신호(DSOE)에 따라 오프 되어, 소스 출력을 마스킹한다. 이러한 제3 구간(P3)에서 옵셋 제어신호(INVC)가 로우 레벨(L)에서 하이 레벨(H)로 트랜지션 되면, 입력 스위치(ISW)와 제1 및 제2 궤환 스위치들(LSW1,LSW2)의 동작 상태가 변한다. 제3 구간(P3)에서 입력 스위치(ISW)는 하이 레벨(H)의 옵셋 제어신호(INVC)에 따라 제(N) 데이터전압(Vdata)의 입력을 제2 입력 단자(2)에 커플링시킨다. 그리고, 하이 레벨(H)의 옵셋 제어신호(INVC)에 따라 제1 궤환 스위치(LSW1)가 온되고, 제2 궤환 스위치(LSW2)가 오프 된다. 제1 궤환 스위치(LSW1)는 제1 입력 단자(1)와 출력 단자(3)를 커플링 시킨다. 이때, 제(N) 데이터전압(Vdata)은 앰프 회로(CAMP)에서 버퍼링된 후에 출력 스위치(OSW)로 인가된다.
도 12d를 참조하면, 제4 구간(P4)에서 입력 스위치(ISW)와 제1 및 제2 궤환 스위치들(LSW1,LSW2)은 하이 레벨(H)의 옵셋 제어신호(INVC)에 따라 제3 구간(P3)의 동작 상태를 유지한다.
제4 구간(P4)에서, 출력 스위치(OSW)는 로우 레벨(L)의 딜레이된 소스 출력 인에이블 신호(DSOE)에 따라 온 되어, 제(N) 데이터전압(Vdata)이 제1 소스 채널(CH1)을 통해 데이터라인으로 출력된다.
도 13은 도 8의 옵셋 제어회로, 소스 출력 제어회로, 및 출력 버퍼회로 간의 연결 구성에 관한 일 예를 보여주는 도면이다.
도 13을 참조하면, 출력 버퍼회로(15)는 제1 내지 제20 소스 출력 채널들(CH1~CH20)에 대응되는 20개의 앰프 회로들(CAMP)과, 20개의 출력 스위치들(OSW)을 포함할 수 있다.
소스 출력 제어회로(17)는 순차 딜레이되는 20개의 소스 출력 인에이블 신호들(DSOE1~ DSOE20)을 20개의 출력 스위치들(OSW)에 개별적으로 인가하여, 게이트 신호의 딜레이 정도에 대응되도록 소스 출력 구간을 소스 출력 채널 단위로 딜레이시킨다. 20개의 소스 출력 인에이블 신호들(DSOE1~ DSOE20)은 순차 딜레이되는 20개의 마스킹 구간들과 순차 딜레이되는 20개의 출력 구간들로 구성될 수 있다.
옵셋 제어회로(16)는 공통 타이밍에서 트랜지션되는 옵셋 제어신호(INVC)를 20개의 앰프 회로들(CAMP)에 인가하여, 앰프 회로들(CAMP) 각각의 옵셋을 (+)에서 (-)로 혹은 그 반대로 스위칭시킬 수 있다. 상기 공통 타이밍은 제1 내지 제20 소스 출력 채널들(CH1~CH20)의 동작을 위해 할당된 시간 내의 특정 타이밍으로 미리 설계될 수 있다.
도 14는 도 13의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하기 위한 일 구동 파형도이다. 도 15는 도 14의 INVC 트랜지션 타이밍에서 생기는 INVC 노이즈를 보여주는 도면이다.
도 14를 참조하면, 옵셋 제어회로(16)는 20개의 마스킹 구간들(MSK) 중 일부에만 중첩되는 공통 타이밍에서 옵셋 제어신호(INVC)를 트랜지션시킬 수 있다. 이 경우, 상기 공통 타이밍이 출력 구간(OP)과 중첩되는 소스 출력 채널들에서 옵셋 스위칭 노이즈(이하, INVC 노이즈라 함)가 마스킹되지 못하고 소스 출력에 혼합되어 출력될 수 있다.
도 15를 참조하면, INVC 노이즈는 앰프 옵셋이 변경될 때 앰프 회로(CAMP)의 제1 노드(도 10의 NA)에 반영되는 데, 출력 스위치들(OSW)이 온 된 소스 출력 채널들의 경우 제2 노드들(도 10의 NB)의 소스 출력에 INVC 노이즈가 반영되어 나타날 수 있다. 제2 노드들(도 10의 NB)의 소스 출력에 반영되는 INVC 노이즈의 크기는 출력 스위치(OSW)가 오프 된 제1 소스 출력 채널에서 가장 작고, 출력 스위치(OSW)가 온 된 제20 소스 출력 채널에서 가장 클 수 있다.
소스 출력에 반영된 INVC 노이즈가 크면, 해당 소스 출력 채널에 연결된 픽셀 컬럼에서 블록 딤이 시인될 수 있다. 따라서, 이하의 실시예에서는 INVC 노이즈를 마스킹할 수 있는 여러 방안들이 설명된다.
도 16은 도 13의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하고 INVC 노이즈를 줄이기 위한 다른 구동 파형도이다. 도 17은 도 16의 INVC 트랜지션 타이밍에서 INVC 노이즈가 경감되는 것을 보여주는 도면이다.
도 16을 참조하면, 옵셋 제어회로(16)는 순차 딜레이되는 20개의 마스킹 구간들(MSK) 모두에 중첩되는 공통 타이밍에서 옵셋 제어신호(INVC)를 트랜지션시킬 수 있다. 이때, 마스킹 구간들(MSK)은 서로 동일한 길이를 가지면서 순차 딜레이되기 때문에, 설계의 편의성을 제공할 수 있다.
도 17을 참조하면, INVC 노이즈는 앰프 옵셋이 변경될 때 앰프 회로(CAMP)의 제1 노드(도 10의 NA)에 반영되는 데, 옵셋 제어신호(INVC)가 트랜지션되는 공통 타이밍에서 출력 스위치들(OSW)이 모두 오프 상태이기 때문에, 제2 노드들(도 10의 NB)의 소스 출력에 INVC 노이즈가 반영되지 못하게 된다. 그 결과, 20개의 소스 출력 채널들 모두에서 INVC 노이즈가 마스킹될 수 있다.
도 18은 도 13의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하고 INVC 노이즈를 줄이기 위한 또 다른 구동 파형도이다. 도 19는 도 18의 INVC 트랜지션 타이밍에서 INVC 노이즈가 경감되는 것을 보여주는 도면이다.
도 18을 참조하면, 옵셋 제어회로(16)는 순차 딜레이되는 20개의 마스킹 구간들(MSK) 모두에 중첩되는 공통 타이밍에서 옵셋 제어신호(INVC)를 트랜지션시킬 수 있다. 이때, 마스킹 구간들(MSK)은 시작 시점이 동일하고, 종료 시점이 순차 딜레이된다. 이렇게, 마스킹 구간들(MSK)은 서로 다른 길이를 가지면서 순차 딜레이되기 때문에, 공통 타이밍을 설정하는 데 있어 큰 마진을 제공할 수 있다.
도 19를 참조하면, INVC 노이즈는 앰프 옵셋이 변경될 때 앰프 회로(CAMP)의 제1 노드(도 10의 NA)에 반영되는 데, 옵셋 제어신호(INVC)가 트랜지션되는 공통 타이밍에서 출력 스위치들(OSW)이 모두 오프 상태이기 때문에, 제2 노드들(도 10의 NB)의 소스 출력에 INVC 노이즈가 반영되지 못하게 된다. 그 결과, 20개의 소스 출력 채널들 모두에서 INVC 노이즈가 마스킹될 수 있다.
도 20은 도 8의 옵셋 제어회로, 소스 출력 제어회로, 및 출력 버퍼회로 간의 연결 구성에 관한 다른 예를 보여주는 도면이다. 도 21은 도 20의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하고 INVC 노이즈를 줄이기 위한 일 구동 파형도이다. 도 22는 도 21의 INVC 트랜지션 타이밍들에서 INVC 노이즈가 경감되는 것을 보여주는 도면이다.
도 20 및 도 21을 참조하면, 출력 버퍼회로(15)는 제1 내지 제20 소스 출력 채널들(CH1~CH20)에 대응되는 20개의 앰프 회로들(CAMP)과, 20개의 출력 스위치들(OSW)을 포함할 수 있다.
소스 출력 제어회로(17)는 순차 딜레이되는 20개의 소스 출력 인에이블 신호들(DSOE1~ DSOE20)을 20개의 출력 스위치들(OSW)에 개별적으로 인가하여, 게이트 신호의 딜레이 정도에 대응되도록 소스 출력 구간을 소스 출력 채널 단위로 딜레이시킨다. 20개의 소스 출력 인에이블 신호들(DSOE1~ DSOE20)은 순차 딜레이되는 20개의 마스킹 구간들(MSK)과 순차 딜레이되는 20개의 출력 구간들(OP)로 구성될 수 있다.
옵셋 제어회로(16)는 순차 딜레이되는 20개의 마스킹 구간들(MSK) 내의 개별 타이밍들에서 트랜지션되는 20개의 옵셋 제어신호들(INVC1~INVC20)을 20개의 앰프 회로들(CAMP)에 개별적으로 인가하여, 앰프 회로들(CAMP) 각각의 옵셋을 (+)에서 (-)로 혹은 그 반대로 스위칭시킬 수 있다.
도 22를 참조하면, INVC 노이즈는 앰프 옵셋이 변경될 때 앰프 회로(CAMP)의 제1 노드(도 10의 NA)에 반영되는 데, 옵셋 제어신호들(INVC1~INVC20)이 트랜지션되는 개별 타이밍들에서 출력 스위치들(OSW)이 모두 오프 상태이기 때문에, 제2 노드들(도 10의 NB)의 소스 출력에 INVC 노이즈가 반영되지 못하게 된다. 그 결과, 20개의 소스 출력 채널들 모두에서 INVC 노이즈가 마스킹될 수 있다.
도 23은 도 8의 옵셋 제어회로, 소스 출력 제어회로, 및 출력 버퍼회로 간의 연결 구성에 관한 다른 예를 보여주는 도면이다. 도 24는 도 23의 출력 버퍼회로에서 위치별로 소스 딜레이를 다르게 하고 INVC 노이즈를 줄이기 위한 일 구동 파형도이다.
도 23 및 도 24를 참조하면, 출력 버퍼회로(15)는 제1 내지 제20 소스 출력 채널들(CH1~CH20)에 대응되는 20개의 앰프 회로들(CAMP)과, 20개의 출력 스위치들(OSW)을 포함할 수 있다. 20개의 앰프 회로들(CAMP)은 10개씩 그룹핑되어 제1 그룹의 앰프 회로들(GP1-CAMP)과 제2 그룹의 앰프 회로들(GP2-CAMP)을 구성할 수 있다.
소스 출력 제어회로(17)는 순차 딜레이되는 20개의 소스 출력 인에이블 신호들(DSOE1~ DSOE20)을 20개의 출력 스위치들(OSW)에 개별적으로 인가하여, 게이트 신호의 딜레이 정도에 대응되도록 소스 출력 구간을 소스 출력 채널 단위로 딜레이시킨다. 20개의 소스 출력 인에이블 신호들(DSOE1~ DSOE20)은 순차 딜레이되는 20개의 마스킹 구간들(MSK)과 순차 딜레이되는 20개의 출력 구간들(OP)로 구성될 수 있다. 20개의 마스킹 구간들(MSK)은 10개씩 그룹핑되어 제1 그룹의 마스킹 구간들(GP1-MSK)과 제2 그룹의 마스킹 구간들(GP2-MSK)을 구성할 수 있다.
옵셋 제어회로(16)는 순차 딜레이되는 제1 그룹의 마스킹 구간들(GP1-MSK) 내에서 제1 옵셋 제어신호(INVC1)를 제1 그룹의 앰프 회로들(GP1-CAMP)에 공통으로 인가하여, 제1 그룹의 앰프 회로들(GP1-CAMP) 각각의 옵셋을 (+)에서 (-)로 혹은 그 반대로 스위칭시킬 수 있다.
또한, 옵셋 제어회로(16)는 순차 딜레이되는 제2 그룹의 마스킹 구간들(GP2-MSK) 내에서 제2 옵셋 제어신호(INVC2)를 제2 그룹의 앰프 회로들(GP2-CAMP)에 공통으로 인가하여, 제2 그룹의 앰프 회로들(GP2-CAMP) 각각의 옵셋을 (+)에서 (-)로 혹은 그 반대로 스위칭시킬 수 있다.
제1 옵셋 제어신호(INVC1)는 제1 그룹의 마스킹 구간들(GP1-MSK) 내의 제1 공통 타이밍에서 트랜지션되고, 제2 옵셋 제어신호(INVC2)는 제2 그룹의 마스킹 구간들(GP2-MSK) 내의 제2 공통 타이밍에서 트랜지션된다. 이때, 제1 공통 타이밍과 제2 공통 타이밍은 서로 다르기 때문에, 20개의 마스킹 구간들(MSK) 각각이 짧게 설계될 수 있다. 1 수평 기간 내에서 마스킹 구간(MSK)이 짧아지면 출력 구간(OP)이 늘어나므로, 도 23 및 도 24의 실시예는 1 수평 기간 내에서 충분한 픽셀 충전 시간을 제공할 수 있는 장점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110: 소스 드라이버
120: 게이트 드라이버 130 : 타이밍 콘트롤러
CAMP: 앰프 회로 OSW: 출력 스위치
16: 옵셋 제어회로 17: 소스 출력 제어회로

Claims (18)

  1. 다수의 픽셀들로 이루어진 1 픽셀 라인이 복수 개만큼 구비된 표시패널;
    상기 1 픽셀 라인에 게이트 신호를 인가하는 게이트 드라이버; 및
    상기 1 픽셀 라인에 데이터 신호를 인가하는 소스 드라이버를 포함하고,
    상기 소스 드라이버는,
    복수의 소스 출력 채널들에 대응되는 복수의 앰프 회로들과,
    상기 앰프 회로들과 상기 소스 출력 채널들 사이에 연결된 복수의 출력 스위치들과,
    순차 딜레이된 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하여, 상기 게이트 신호의 딜레이 정도에 맞춰 상기 데이터 신호의 출력 구간을 소스 출력 채널 단위로 딜레이시키는 소스 출력 제어회로와,
    상기 순차 딜레이된 소스 출력 인에이블 신호들을 기초로 생성된 옵셋 제어신호를 상기 앰프 회로들에 인가하여, 상기 데이터 신호의 마스킹 구간 내에서 상기 앰프 회로들 각각의 옵셋을 스위칭시키는 옵셋 제어회로를 포함한 표시 장치.
  2. 제 1 항에 있어서,
    상기 옵셋 제어신호는 상기 마스킹 구간 내에서 트랜지션 되고,
    상기 옵셋 제어신호의 트랜지션 타이밍에 동기하여 상기 앰프 회로들 각각의 옵셋이 (+)에서 (-) 또는, (-)에서 (+)로 변경되는 표시 장치.
  3. 제 2 항에 있어서,
    상기 마스킹 구간과 상기 출력 구간은 상기 1 픽셀 라인의 동작을 위한 1 수평 기간을 구성하고,
    동일한 소스 출력 채널에 대응되는 상기 옵셋 제어신호는 1 수평 기간을 주기로 트랜지션되고,
    상기 앰프 회로들 각각의 옵셋은, 상기 옵셋 제어신호의 트랜지션 타이밍에 동기하여, 제N-1 수평 기간 내의 마스킹 구간에서 (+)에서 (-)로 변경되고, 제N 수평 기간 내의 마스킹 구간에서 (-)에서 (+)로 변경되는 표시 장치.
  4. 제 1 항에 있어서,
    상기 앰프 회로들 각각은,
    제1 입력 단자, 제2 입력 단자, 및 상기 출력 스위치들 중 어느 하나에 연결된 출력 단자를 갖는 앰프;
    상기 옵셋 제어신호에 따라 상기 데이터 신호의 입력을 상기 제1 입력 단자와 상기 제2 입력 단자에 선택적으로 커플링 시키는 입력 스위치;
    상기 옵셋 제어신호에 따라 상기 제1 입력 단자와 상기 출력 단자를 커플링 또는 디커플링 시키는 제1 궤환 스위치; 및
    상기 옵셋 제어신호에 따라 상기 제2 입력 단자와 상기 출력 단자를 디커플링 또는 커플링시키는 제2 궤환 스위치를 포함하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 데이터 신호의 입력과 상기 제1 입력 단자가 커플링되는 동안 상기 제1 궤환 스위치는 오프되고 상기 제2 궤환 스위치가 온 되며,
    상기 데이터 신호의 입력과 상기 제2 입력 단자가 커플링되는 동안 상기 제1 궤환 스위치는 온되고 상기 제2 궤환 스위치가 오프되는 표시 장치.
  6. 제 1 항에 있어서,
    상기 소스 출력 제어회로는 순차 딜레이되는 마스킹 구간들과 순차 딜레이되는 출력 구간들로 구성된 상기 순차 딜레이된 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하고,
    상기 옵셋 제어회로는, 상기 순차 딜레이되는 마스킹 구간들 내의 공통 타이밍에서 트랜지션되는 옵셋 제어신호를 상기 앰프 회로들에 공통으로 인가하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 순차 딜레이되는 마스킹 구간들은 서로 동일한 길이를 갖는 표시 장치.
  8. 제 6 항에 있어서,
    상기 순차 딜레이되는 마스킹 구간들은 서로 다른 길이를 갖는 표시 장치.
  9. 제 1 항에 있어서,
    상기 소스 출력 제어회로는 순차 딜레이되는 마스킹 구간들과 순차 딜레이되는 출력 구간들로 구성된 상기 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하고,
    상기 옵셋 제어회로는, 상기 순차 딜레이되는 마스킹 구간들 내의 개별 타이밍들에서 트랜지션되는 복수의 옵셋 제어신호들을 상기 앰프 회로들에 개별적으로 인가하는 표시 장치.
  10. 제 1 항에 있어서,
    상기 소스 출력 제어회로는 순차 딜레이되는 마스킹 구간들과 순차 딜레이되는 출력 구간들로 구성된 상기 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하고,
    상기 옵셋 제어회로는,
    상기 순차 딜레이되는 마스킹 구간들 중 제1 그룹의 마스킹 구간들 내에서 제1 옵셋 제어신호를 상기 앰프 회로들 중 제1 그룹의 앰프 회로들에 공통으로 인가하고,
    상기 순차 딜레이되는 마스킹 구간들 중 제2 그룹의 마스킹 구간들 내에서 제2 옵셋 제어신호를 상기 앰프 회로들 중 제2 그룹의 앰프 회로들에 공통으로 인가하며,
    상기 제1 옵셋 제어신호는 상기 제1 그룹의 마스킹 구간들 내의 제1 공통 타이밍에서 트랜지션되고,
    상기 제2 옵셋 제어신호는 상기 제2 그룹의 마스킹 구간들 내의 제2 공통 타이밍에서 트랜지션되며,
    상기 제1 공통 타이밍과 상기 제2 공통 타이밍이 서로 다른 표시 장치.
  11. 다수의 픽셀들로 이루어진 1 픽셀 라인이 복수 개만큼 구비된 표시패널과, 상기 1 픽셀 라인에 게이트 신호를 인가하는 게이트 드라이버와, 상기 1 픽셀 라인에 데이터 신호를 인가하는 소스 드라이버를 구비하며, 상기 소스 드라이버는 복수의 소스 출력 채널들에 대응되는 복수의 앰프 회로들과, 상기 앰프 회로들과 상기 소스 출력 채널들 사이에 연결된 복수의 출력 스위치들을 갖는 표시 장치의 충전 편차 보상 방법에 있어서,
    순차 딜레이된 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하여, 상기 게이트 신호의 딜레이 정도에 맞춰 상기 데이터 신호의 출력 구간을 소스 출력 채널 단위로 딜레이시키는 제1 단계; 및
    상기 순차 딜레이된 소스 출력 인에이블 신호들을 기초로 생성된 옵셋 제어신호를 상기 앰프 회로들에 인가하여, 상기 데이터 신호의 마스킹 구간 내에서 상기 앰프 회로들 각각의 옵셋을 스위칭시키는 제2 단계를 포함한 표시 장치의 충천 편차 보상 방법.
  12. 제 11 항에 있어서,
    상기 옵셋 제어신호는 상기 마스킹 구간 내에서 트랜지션 되고,
    상기 옵셋 제어신호의 트랜지션 타이밍에 동기하여 상기 앰프 회로들 각각의 옵셋이 (+)에서 (-) 또는, (-)에서 (+)로 변경되는 표시 장치의 충천 편차 보상 방법.
  13. 제 12 항에 있어서,
    상기 마스킹 구간과 상기 출력 구간은 상기 1 픽셀 라인의 동작을 위한 1 수평 기간을 구성하고,
    동일한 소스 출력 채널에 대응되는 상기 옵셋 제어신호는 1 수평 기간을 주기로 트랜지션되고,
    상기 앰프 회로들 각각의 옵셋은, 상기 옵셋 제어신호의 트랜지션 타이밍에 동기하여, 제N-1 수평 기간 내의 마스킹 구간에서 (+)에서 (-)로 변경되고, 제N 수평 기간 내의 마스킹 구간에서 (-)에서 (+)로 변경되는 표시 장치의 충천 편차 보상 방법.
  14. 제 11 항에 있어서,
    상기 제1 단계는, 순차 딜레이되는 마스킹 구간들과 순차 딜레이되는 출력 구간들로 구성된 상기 순차 딜레이된 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하는 단계이고,
    상기 제2 단계는, 상기 순차 딜레이되는 마스킹 구간들 내의 공통 타이밍에서 트랜지션되는 옵셋 제어신호를 상기 앰프 회로들에 공통으로 인가하는 단계인 표시 장치의 충천 편차 보상 방법.
  15. 제 14 항에 있어서,
    상기 순차 딜레이되는 마스킹 구간들은 서로 동일한 길이를 갖는 표시 장치의 충천 편차 보상 방법.
  16. 제 14 항에 있어서,
    상기 순차 딜레이되는 마스킹 구간들은 서로 다른 길이를 갖는 표시 장치의 충천 편차 보상 방법.
  17. 제 11 항에 있어서,
    상기 제1 단계는, 순차 딜레이되는 마스킹 구간들과 순차 딜레이되는 출력 구간들로 구성된 상기 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하는 단계이고,
    상기 제2 단계는, 상기 순차 딜레이되는 마스킹 구간들 내의 개별 타이밍들에서 트랜지션되는 복수의 옵셋 제어신호들을 상기 앰프 회로들에 개별적으로 인가하는 단계인 표시 장치의 충천 편차 보상 방법.
  18. 제 11 항에 있어서,
    상기 제1 단계는, 순차 딜레이되는 마스킹 구간들과 순차 딜레이되는 출력 구간들로 구성된 상기 소스 출력 인에이블 신호들을 상기 출력 스위치들에 인가하는 단계이고,
    상기 제2 단계는,
    상기 순차 딜레이되는 마스킹 구간들 중 제1 그룹의 마스킹 구간들 내에서 제1 옵셋 제어신호를 상기 앰프 회로들 중 제1 그룹의 앰프 회로들에 공통으로 인가하는 단계와,
    상기 순차 딜레이되는 마스킹 구간들 중 제2 그룹의 마스킹 구간들 내에서 제2 옵셋 제어신호를 상기 앰프 회로들 중 제2 그룹의 앰프 회로들에 공통으로 인가하는 단계를 포함하고,
    상기 제1 옵셋 제어신호는 상기 제1 그룹의 마스킹 구간들 내의 제1 공통 타이밍에서 트랜지션되고,
    상기 제2 옵셋 제어신호는 상기 제2 그룹의 마스킹 구간들 내의 제2 공통 타이밍에서 트랜지션되며,
    상기 제1 공통 타이밍과 상기 제2 공통 타이밍이 서로 다른 표시 장치의 충천 편차 보상 방법.
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