KR20240080584A - 패리티 동작의 지연을 감소시킨 스토리지 장치, 컨트롤러 및 컨트롤러의 동작 방법 - Google Patents

패리티 동작의 지연을 감소시킨 스토리지 장치, 컨트롤러 및 컨트롤러의 동작 방법 Download PDF

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Abstract

본 발명의 실시예들은, 제1 프로세서가 패리티 동작 모드에서 패리티 영역으로 이용되는 버퍼 메모리의 버퍼 영역의 상태 정보를 관리하고 상태 정보에 따른 제어 신호를 출력하여, 버퍼 영역을 이용하여 패리티 동작을 수행하는 제2 프로세서가 제1 프로세서의 제어 신호에 따라 패리티 동작을 수행하므로, 패리티 동작 시 버퍼 영역을 이용하는 과정에서 시간 지연을 감소시키고 패리티 동작의 효율이 개선될 수 있다.

Description

패리티 동작의 지연을 감소시킨 스토리지 장치, 컨트롤러 및 컨트롤러의 동작 방법{STORAGE DEVICE, CONTROLLER AND METHOD FOR OPERATING THEREOF FOR REDUCING DELAY OF PARITY OPERATION}
본 발명의 실시예들은, 패리티 동작의 지연을 감소시킨 스토리지 장치, 컨트롤러 및 컨트롤러의 동작 방법에 관한 것이다.
스토리지 장치는, 일 예로, 다수의 메모리 셀들을 포함하는 메모리와, 메모리를 제어하는 컨트롤러를 포함할 수 있다. 컨트롤러는, 외부로부터 입력되는 커맨드에 따라 메모리에 데이터를 라이트, 삭제하는 동작을 수행하거나, 메모리에 저장된 데이터를 리드하는 동작을 수행할 수 있다.
컨트롤러는, 메모리에 데이터를 라이트하는 동작을 수행하는 경우, 메모리에 저장된 데이터의 오류를 복구하기 위해 이용될 수 있는 패리티 값을 생성 및 저장하는 동작을 수행할 수 있다.
컨트롤러가 패리티 값을 생성하고 메모리에 저장하는 과정에서 시간 지연이 발생할 수 있어, 패리티 값의 생성 및 저장을 효율적으로 수행할 수 있는 방안이 요구된다.
본 발명의 실시예들은, 메모리에 라이트되는 데이터에 관한 패리티 값을 생성하고 저장하는 프로세스를 효율적으로 수행할 수 있는 방안을 제공할 수 있다.
본 발명의 실시예들은, 다수의 메모리 영역들을 포함하는 메인 메모리, 및 메인 메모리를 제어하는 컨트롤러를 포함하고, 컨트롤러는, 버퍼 메모리, 메인 메모리에 라이트되는 데이터에 대한 패리티 값이 생성되는 패리티 동작 모드에서 버퍼 메모리에 포함된 다수의 버퍼 영역들의 적어도 하나의 상태 정보를 관리하고 상태 정보에 따른 제어 신호를 출력하는 제1 프로세서, 및 제1 프로세서의 제어 신호에 따라 동작하고 패리티 값을 버퍼 메모리에 라이트하는 제2 프로세서를 포함하는 스토리지 장치를 제공할 수 있다.
본 발명의 실시예들은, 버퍼 메모리, 외부에 위치하는 메모리에 라이트되는 데이터에 대한 패리티 값이 생성되는 패리티 동작 모드에서 버퍼 메모리에 포함된 다수의 버퍼 영역들의 적어도 하나의 상태 정보를 관리하고 상태 정보에 따른 제어 신호를 출력하는 제1 프로세서, 및 제1 프로세서의 제어 신호에 따라 동작하고 패리티 값을 버퍼 메모리에 라이트하는 제2 프로세서를 포함하는 컨트롤러를 제공할 수 있다.
본 발명의 실시예들은, 버퍼 메모리에 포함된 다수의 버퍼 영역들의 적어도 하나를 패리티 영역으로 할당하는 단계, 외부에 위치하는 메모리의 기 지정된 메모리 영역에 라이트되는 데이터에 대한 패리티 값을 생성하고 패리티 영역에 라이트하는 단계, 기 지정된 메모리 영역에 라이트되는 데이터에 대한 패리티 값의 라이트가 완료되면 패리티 값을 외부에 위치하는 메모리에 라이트하는 단계, 및 패리티 값이 라이트된 패리티 영역을 초기화하는 단계를 포함하는 컨트롤러의 동작 방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 메모리에 라이트되는 데이터에 관한 패리티 값을 생성하고 저장하는 과정에서 시간 지연을 감소시켜 패리티 동작의 효율성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 스토리지 장치에 포함된 메모리의 개략적인 구성도이다.
도 3은 본 발명의 실시예들에 따른 스토리지 장치에서 패리티 동작을 수행하는 프로세서와 패리티 동작의 수행 시 이용되는 버퍼 메모리의 예시를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 스토리지 장치에서 패리티 동작의 수행 시 관리되는 버퍼 메모리의 상태의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 스토리지 장치에서 패리티 동작의 수행 시 관리되는 버퍼 메모리의 상태의 다른 예시를 나타낸 도면이다.
도 6a와 도 6b는 본 발명의 실시예들에 따른 스토리지 장치에서 패리티 동작이 수행되는 과정의 예시를 나타낸 흐름도이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속" 될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 스토리지 장치(100)는, 데이터를 저장하는 메모리(110)와, 메모리(110)를 제어하는 컨트롤러(120) 등을 포함할 수 있다.
메모리(110)는, 다수의 메모리 블록들을 포함하며, 컨트롤러(120)의 제어에 응답하여 동작할 수 있다. 메모리(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation, "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리(110)는, 데이터를 저장하는 복수의 메모리 셀(간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리(110)는, 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리(110)는, 3차원 어레이 구조(three-Dimensional Array Structure)로 구현될 수 있다. 본 발명의 실시예들은, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(CTF, Charge Trap Flash)에도 적용될 수 있다.
메모리(110)는, 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스할 수 있다. 메모리(110)는, 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
예를 들면, 메모리(110)는, 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다.
프로그램 동작을 수행할 때, 메모리(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 수 있다. 리드 동작을 수행할 때, 메모리(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 소거 동작 시, 메모리(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
컨트롤러(120)는, 메모리(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드 동작을 제어할 수 있다. 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 리드 리클레임(RR, Read Reclaim) 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
컨트롤러(120)는, 스토리지 장치(100)의 외부에 위치하는 장치(e.g., 호스트(HOST))의 요청에 따라 메모리(110)의 동작을 제어할 수 있다. 또한, 컨트롤러(120)는, 호스트(HOST)의 요청과 무관하게 메모리(110)의 동작을 제어할 수도 있다.
호스트(HOST)는, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, PDA(Personal Digital Assistants), 태블릿(Tablet), 모바일 폰(Mobile Phone), 스마트폰(Smart Phone), e-북(e-Book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(Navigation) 장치, 블랙박스(Black Box), 디지털 카메라(Digital Camera), DMB(Digital Multimedia Broadcasting) 재생기, 스마트 텔레비전(Smart Television), 디지털 음성 녹음기(Digital Audio Recorder), 디지털 음성 재생기(Digital Audio Player), 디지털 영상 녹화기(Digital Picture Recorder), 디지털 영상 재생기(Digital Picture Player), 디지털 동영상 녹화기(Digital Video Recorder), 디지털 동영상 재생기(Digital Video Player), 데이터 센터를 구성하는 스토리지, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(Radio Frequency IDentification) 장치, 인간의 제어에 따라 주행하거나 또는 자율 주행이 가능한 이동 장치(e.g., 차량, 로봇, 드론) 등일 수 있다.
호스트(HOST)는, 적어도 하나의 운영 시스템을 포함할 수 있다. 운영 시스템은, 호스트(HOST)의 기능 및 동작을 전반적으로 관리 및 제어할 수 있고, 호스트(HOST)와 스토리지 장치(100) 간의 상호 동작을 제공할 수 있다. 운영 시스템은, 호스트(HOST)의 이동성에 따라 일반 운영 시스템과 모바일 운영 시스템으로 구분할 수 있다.
컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수 있다. 경우에 따라서, 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 컨트롤러(120)는, 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는, 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다. 예시적으로, 호스트 인터페이스(121)는, USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜, SMBus(System Management Bus) 프로토콜, I2C(Inter-Integrated Circuit) 프로토콜, I3C(Improved Inter-Integrated Circuit) 프로토콜, 그리고 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 사용하는 인터페이스를 제공한다.
제어 회로(123)는, 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리(110)와 연결되어 메모리(110)와의 통신을 위한 인터페이스를 제공할 수 있다. 메모리 인터페이스(122)는, 제어 회로(123)의 제어에 응답하여 메모리(110)와 컨트롤러(120) 사이의 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는, 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는, 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 선택적으로 포함할 수 있다.
프로세서(124)는, 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는, 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리(110)와 통신할 수 있다.
프로세서(124)는, 플래시 변환 계층(FTL, Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는, 플래시 변환 계층(FTL)을 통해 호스트(HOST)가 제공한 논리 블록 어드레스(LBA, Logical Block Address)를 물리 블록 어드레스(PBA, Physical Block Address)로 변환할 수 있다. 플래시 변환 계층(FTL)은, 매핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법, 블록 맵핑 방법, 그리고 혼합 맵핑 방법이 있다.
프로세서(124)는, 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 수 있다. 예를 들면, 프로세서(124)는, 설정된 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 수 있다. 랜더마이즈된 데이터는 메모리(110)에 제공되고, 메모리(110)의 메모리 셀 어레이에 프로그램될 수 있다.
프로세서(124)는, 리드 동작 시 메모리(110)로부터 수신된 데이터를 디랜더마이즈할 수 있다. 예를 들면, 프로세서(124)는, 디랜더마이징 시드를 이용하여 메모리(110)로부터 수신된 데이터를 디랜더마이즈할 수 있다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 수 있다.
프로세서(124)는, 펌웨어(FirmWare)를 실행하여 컨트롤러(120)의 동작을 제어할 수 있다. 프로세서(124)는, 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다. 이하, 본 발명의 실시예들에서 설명하는 스토리지 장치(100)의 동작은 프로세서(124)가 해당 동작이 정의된 펌웨어를 실행하는 방식으로 구현될 수 있다.
펌웨어는, 스토리지 장치(100)를 구동하기 위해서 스토리지 장치(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 계층들을 포함할 수 있다. 일 예로, 펌웨어는, 전술한 기능적 계층들 각각을 실행하기 위한 코드가 정의된 바이너리 데이터를 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 스토리지 장치(100)에 요구하는 논리 주소와 메모리(110)의 물리 주소 간의 변환 기능을 하는 플래시 변환 계층(FTL, Flash Translation Layer)와, 호스트(HOST)에서 스토리지 장치(100)에 요구하는 커맨드를 해석하여 플래시 변환 계층(FTL)에 전달하는 역할을 하는 호스트 인터페이스 계층(HIL, Host Interface Layer)와, 플래시 변환 계층(FTL)에서 지시하는 커맨드를 메모리(110)로 전달하는 플래시 인터페이스 계층(FIL, Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리(110) 또는 메모리(110) 외부에 위치하는 별도의 비휘발성 메모리(e.g., ROM, NOR Flash)에서 워킹 메모리(125)로 로드될 수 있다. 프로세서(124)는, 파워 온 이후 부팅 동작을 실행할 때, 먼저 펌웨어의 전체 또는 일부를 워킹 메모리(125)에 로드할 수 있다.
프로세서(124)는, 컨트롤러(120)의 제반 동작을 제어하기 위해 워킹 메모리(125)에 로딩된 펌웨어에 정의된 논리 연산을 수행할 수 있다. 프로세서(124)는, 펌웨어에 정의된 논리 연산을 수행한 결과를 워킹 메모리(125)에 저장할 수 있다. 프로세서(124)는, 펌웨어에 정의된 논리 연산을 수행한 결과에 따라서, 컨트롤러(120)가 커맨드 또는 신호를 생성하도록 제어할 수 있다. 프로세서(124)는, 수행되어야 할 논리 연산이 정의된 펌웨어의 부분이 워킹 메모리(125)에 로드되어 있지 않은 경우에, 펌웨어의 해당 부분을 워킹 메모리(125)에 로드하기 위한 이벤트(e.g., 인터럽트)를 발생시킬 수 있다.
한편, 프로세서(124)는, 펌웨어를 구동하는데 필요한 메타 데이터를 메모리(110)에서 로드할 수 있다. 메타 데이터는, 메모리(110)를 관리하기 위한 데이터로서, 메모리(110)에 저장되는 유저 데이터에 대한 관리 정보를 포함할 수 있다.
한편, 펌웨어는, 스토리지 장치(100)가 생산되는 중 또는 스토리지 장치(100)가 실행되는 중에 업데이트될 수 있다. 컨트롤러(120)는, 스토리지 장치(100)의 외부로부터 새로운 펌웨어를 다운로드하고, 기존 펌웨어를 새로운 펌웨어로 업데이트할 수 있다.
워킹 메모리(125)는, 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM(Static RAM), DRAM(Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는, 에러 정정 코드를 이용하여 타겟 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정할 수 있다. 타겟 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리(110)로부터 리드한 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는, 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는, 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는, 리드 데이터들 각각에 대해 설정된 섹터 단위로 에러 비트를 검출할 수 있다. 각각의 리드 데이터는 복수의 섹터로 구성될 수 있다. 섹터는 플래시 메모리의 읽기 단위인 페이지보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 리드 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는, 비트 에러율(BER, Bit Error Rate)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는, 예를 들어, 비트 에러율이 설정된 기준 값보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 수 있다. 반면에, 비트 에러율이 기준 값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 수 있다.
에러 검출 및 정정 회로(126)는, 모든 리드 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는, 리드 데이터에 포함된 섹터가 정정 가능한 경우 다음 리드 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 리드 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는, 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는, 정정 불가능으로 판단된 섹터에 대한 정보(e.g., 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는, 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
한편, 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
도 2는 본 발명의 실시예들에 따른 스토리지 장치(100)에 포함된 메모리(110)의 개략적인 구성도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리(110)는, 메모리 셀 어레이(210), 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는, 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은, 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은, 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은, 다수의 메모리 셀(MC)을 포함할 수 있다. 예를 들어, 다수의 메모리 셀(MC)은, 비휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 비휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는, 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀(MC) 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀(MC) 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀(MC) 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC), 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC), 또는, 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC)일 수 있다.
이때, 복수의 메모리 셀(MC) 각각에 저장되는 데이터의 비트 수는 동적으로 결정될 수 있다. 예를 들어, 1비트의 데이터를 저장하는 싱글-레벨 셀이 3비트의 데이터를 저장하는 트리플-레벨 셀로 변경될 수 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는, 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 어드레스 디코더(220)는, 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는, 메모리(110) 내부의 입출력 버퍼를 통해 어드레스를 수신할 수 있다. 어드레스 디코더(220)는, 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 리드 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는, 리드 동작 중 리드 전압(Vread) 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 리드 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는, 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는, 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는, 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는, 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인(WL)을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는, 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는, 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는, 메모리 셀 어레이(210)의 리드 동작 시에는 "읽기 회로"로 동작하고, 쓰기 동작 시에는 "쓰기 회로"로 동작할 수 있다.
읽기 및 쓰기 회로(230)는, 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로 또는 데이터 레지스터 회로라고 할 수도 한다. 읽기 및 쓰기 회로(230)는, 데이터 처리 기능을 담당하는 데이터 버퍼를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는, 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는, 리드 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는, 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는, 리드 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는, 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은, 메모리(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은, 제어 신호(CTRL)에 응답하여 메모리(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은, 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은, 메모리 셀 어레이(210)의 리드 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 리드 동작 시, 이용되는 리드 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
한편, 전술한 메모리(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.
예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트를 포함할 수 있다.
전술한 메모리 블록의 리드 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거 동작은 메모리 블록 단위로 수행될 수 있다.
또한, 컨트롤러(120)는, 메모리 블록에 프로그램 동작이 수행되는 과정에서 메모리 블록에 프로그램되는 데이터에 관한 패리티 값을 생성 및 저장하는 패리티 동작을 수행할 수 있다. 이러한 패리티 동작이 수행되는 상태를 패리티 동작 모드라 할 수 있다.
도 3은 본 발명의 실시예들에 따른 스토리지 장치(100)에서 패리티 동작을 수행하는 프로세서(124)와 패리티 동작의 수행 시 이용되는 버퍼 메모리(130)의 예시를 나타낸 도면이다.
도 3을 참조하면, 스토리지 장치(100)에 포함된 프로세서(124)와 버퍼 메모리(130)를 예시적으로 나타낸다.
프로세서(124)는, 컨트롤러(120)에 포함될 수 있으며, 일 예로, 제1 프로세서(124a)와 제2 프로세서(124b)를 포함할 수 있다.
버퍼 메모리(130)는, 컨트롤러(120)의 내부에 위치할 수 있다. 버퍼 메모리(130)는, 경우에 따라, 컨트롤러(120)의 외부에 위치할 수도 있다.
버퍼 메모리(130)가 컨트롤러(120)의 내부에 위치하는 경우, 버퍼 메모리(130)는, 제1 프로세서(124a)에 위치할 수 있다. 경우에 따라, 버퍼 메모리(130)는, 제1 프로세서(124a)의 외부에 위치할 수도 있다.
버퍼 메모리(130)는, 전술한 워킹 메모리(125)일 수도 있으며, 워킹 메모리(125)와 별도로 배치된 메모리일 수도 있다.
또는, 컨트롤러(120)에 포함된 워킹 메모리(125)에서 패리티 동작의 수행을 위해 할당된 영역을 의미할 수도 있다.
제1 프로세서(124a)는, 외부로부터 입력되는 커맨드에 기초하여 제2 프로세서(124b)의 동작을 제어할 수 있다. 제1 프로세서(124a)는, 프로세서(124)의 내부에 배치되고 외부로부터 커맨드를 직접 입력받는 별도의 구성을 통해 커맨드를 입력받고 동작할 수 있다.
제1 프로세서(124a)는, 제2 프로세서(124b)에 의한 패리티 동작을 제어할 수 있다. 제1 프로세서(124a)는, 제2 프로세서(124b)에 의한 패리티 동작이 수행되는 동안 패리티 동작을 위해 이용되는 버퍼 메모리(130)의 상태 정보를 관리할 수 있다.
제1 프로세서(124a)는, 버퍼 메모리(130)의 상태 정보에 기초한 제어 신호를 출력할 수 있다. 제1 프로세서(124a)는, 제어 신호를 제2 프로세서(124b)로 전송할 수 있다.
제2 프로세서(124b)는, 제1 프로세서(124a)로부터 수신한 제어 신호에 기초하여 패리티 동작을 수행할 수 있다.
제2 프로세서(124b)는, 일 예로, 제어 신호에 따라 버퍼 메모리(130)에 포함된 다수의 버퍼 영역들(BB1, BB2, BB3, BB4, ?, BB(n-1), BBn) 중 적어도 일부를 이용하여 패리티 동작을 수행할 수 있다.
제2 프로세서(124b)는, 일 예로, 메모리(110)에 데이터가 라이트되는 동작이 수행되는 동안 데이터에 기초한 패리티 값을 생성하고, 생성된 패리티 값을 버퍼 메모리(130)의 버퍼 영역(BB)에 라이트할 수 있다.
제2 프로세서(124b)는, 일 예로, 메모리(110)에 라이트되는 데이터와 XOR 동작을 수행하여 패리티 값을 생성할 수 있다. 제2 프로세서(124b)는, XOR 동작을 수행하여 생성된 패리티 값을 버퍼 메모리(130)의 버퍼 영역(BB) 중 패리티 영역으로 할당된 영역에 라이트할 수 있다. 패리티 값은 메모리(110)에 라이트된 데이터의 오류를 정정할 때 이용되는 값일 수 있다.
제2 프로세서(124b)는, 버퍼 메모리(130)의 버퍼 영역(BB)에 라이트된 패리티 값을 기 설정된 시점에 메모리(110)에 라이트할 수 있다. 패리티 값은 메모리(110)에 포함된 다수의 메모리 영역들 중 기 설정된 메모리 영역 별로 생성될 수 있다. 일 예로, m개의 워드 라인(WL)과 p개의 스트링 단위로 패리티 값이 생성될 수 있다.
제2 프로세서(124b)는, 기 설정된 메모리 영역에 대한 데이터의 라이트 동작이 종료되기 전까지 패리티 동작을 수행하고 생성된 패리티 값을 버퍼 메모리(130)의 버퍼 영역(BB)에 라이트할 수 있다. 제2 프로세서(124b)는, 기 설정된 메모리 영역에 대한 데이터의 라이트 동작이 종료되면 버퍼 메모리(130)의 버퍼 영역(BB)에 라이트된 패리티 값을 메모리(110)의 기 지정된 영역에 라이트하는 동작을 수행할 수 있다.
제2 프로세서(124b)에 의해 수행되는 패리티 동작에 따라 패리티 값이 메모리(110)에 저장되며 메모리(110)에 라이트된 데이터의 오류 발생 시 패리티 값에 기초한 정정이 수행될 수 있다.
제1 프로세서(124a)는, 제2 프로세서(124b)에 의한 패리티 동작이 수행되는 동안 버퍼 메모리(130)의 효율적인 사용을 위해 버퍼 메모리(130)에 포함된 다수의 버퍼 영역들(BB)의 상태 정보를 관리하고 상태 정보에 기초한 제어 신호를 출력할 수 있다.
제1 프로세서(124a)에 의해 버퍼 메모리(130)의 각 버퍼 영역(BB)의 상태 정보가 관리됨에 따라 제2 프로세서(124b)에 의한 패리티 동작의 효율성이 개선될 수 있다.
제1 프로세서(124a)에 의해 관리되는 버퍼 메모리(130)의 각 버퍼 영역(BB)의 상태 정보는, 일 예로, 다음과 같이 관리될 수 있다.
도 4는 본 발명의 실시예들에 따른 스토리지 장치(100)에서 패리티 동작의 수행 시 관리되는 버퍼 메모리(130)의 상태의 예시를 나타낸 도면이다.
도 4를 참조하면, 패리티 동작 모드에서, 버퍼 메모리(130)에 포함된 버퍼 영역(BB)의 상태 정보는, 일 예로, 401이 지시하는 릴리스 상태(State_R), 402가 지시하는 패리티 동작 상태(State_PO) 및 403이 지시하는 패리티 프로그램 상태(State_PPO) 중 하나일 수 있다.
릴리스 상태(State_R)는, 버퍼 메모리(130)의 버퍼 영역(BB)이 패리티 동작에 이용되지 않는 상태를 의미할 수 있다. 릴리스 상태(State_R)인 버퍼 영역(BB)은, 제2 프로세서(124b)에 의한 패리티 동작이 시작될 때 패리티 영역으로 할당될 수 있다.
제1 프로세서(124a)에 의해 릴리스 상태(State_R)인 버퍼 영역(BB)이 패리티 영역으로 할당되면, 제2 프로세서(124b)는 패리티 영역으로 할당된 버퍼 영역(BB)을 이용하여 메모리(110)에 저장되는 데이터와 XOR 연산이 수행된 패리티 값을 생성 및 저장하는 패리티 동작을 수행할 수 있다.
제1 프로세서(124a)는, 릴리스 상태(State_R)인 버퍼 영역(BB)이 패리티 영역으로 할당되면 해당 버퍼 영역(BB)의 상태 정보를 패리티 동작 상태(State_PO)으로 설정할 수 있다.
제2 프로세서(124b)는, 패리티 동작 상태(State_PO)로 설정된 버퍼 영역(BB)을 이용하여 패리티 동작을 수행할 수 있다. 제2 프로세서(124b)는, 기 설정된 영역(예, m개의 워드 라인(WL), p개의 스트링)에 대한 패리티 동작이 완료되면, 패리티 프로그램 요청 신호를 제1 프로세서(124a)로 전송할 수 있다.
패리티 프로그램 요청 신호는 기 설정된 영역에 관한 패리티 동작이 완료됨을 알리는 신호일 수 있다. 일 예로, 제2 프로세서(124b)는, 패리티 동작의 완료를 지시하는 플래그를 설정하여 제1 프로세서(124a)로 전송할 수 있다.
제1 프로세서(124a)는, 패리티 프로그램 요청 신호를 수신하면 패리티 프로그램 명령 신호를 제2 프로세서(124b)로 전송할 수 있다. 제1 프로세서(124a)는, 패리티 동작에 이용된 버퍼 영역(BB)의 상태 정보를 릴리스 상태(State_R)로 설정할 수 있다.
제2 프로세서(124b)는, 패리티 프로그램 명령 신호를 수신하면 패리티 영역으로 할당된 버퍼 영역(BB)에 라이트된 패리티 값을 메모리(110)의 기 지정된 영역에 라이트하는 동작을 수행할 수 있다.
제2 프로세서(124b)는, 패리티 값을 메모리(110)에 라이트하는 동작을 완료하면, 패리티 값이 저장된 버퍼 영역(BB)을 초기화할 수 있다. 제2 프로세서(124b)가 패리티 프로그램 동작을 완료하며 패리티 영역으로 이용된 버퍼 영역(BB)을 초기화므로, 해당 버퍼 영역(BB)이 이후 다른 패리티 동작을 위해 이용될 때 초기화 동작이 수행되지 않아도 되는 이점을 제공할 수 있다.
버퍼 메모리(130)의 버퍼 영역(BB)의 상태 정보는, 전술한 상태 정보 이외에 추가적인 상태 정보를 더 포함하며 관리될 수도 있다.
도 5는 본 발명의 실시예들에 따른 스토리지 장치(100)에서 패리티 동작의 수행 시 관리되는 버퍼 메모리(130)의 상태의 다른 예시를 나타낸 도면이다.
도 5를 참조하면, 제1 프로세서(124a)는, 버퍼 메모리(130)의 버퍼 영역(BB)의 상태 정보를 501이 지시하는 릴리스 상태(State_R), 502가 지시하는 패리티 동작 상태(State_PO), 503이 지시하는 패리티 프로그램 상태(State_PPO), 504가 지시하는 서든 릴리스 상태(State_SR) 및 505가 지시하는 예비 패리티 동작 상태(State_prePO)로 구분하여 관리할 수 있다.
릴리스 상태(State_R), 패리티 동작 상태(State_PO) 및 패리티 프로그램 상태(State_PPO)에 관한 내용 중 도 4를 통해 설명된 내용과 중복되는 설명을 생략한다.
서든 릴리스 상태(State_SR)는, 버퍼 메모리(130)의 버퍼 영역(BB)이 패리티 영역으로 이용되는 과정에서 패리티 동작이 정상적으로 종료되지 않고 패리티 영역에서 해제된 영역의 상태 정보를 의미할 수 있다.
일 예로, 메모리(110)에 데이터가 라이트되며 제2 프로세서(124b)에 의한 패리티 동작이 수행되는 과정에서 데이터의 라이트가 정상적으로 완료되지 않고 종료될 수 있다.
이러한 경우, 제2 프로세서(124b)에 의한 패리티 동작이 정상적으로 완료되지 않고 중지될 수 있다. 이러한 과정에서 패리티 영역으로 이용된 버퍼 영역(BB)은 패리티 동작이 정상적으로 완료되지 않아 라이트된 패리티 값이 메모리(110)에 라이트되는 과정과 초기화되는 과정이 수행되지 않은 상태일 수 있다.
제1 프로세서(124a)는, 정상적으로 종료되지 않은 패리티 동작 중 패리티 영역으로 사용된 버퍼 영역(BB)의 상태 정보를 서든 릴리스 상태(State_SR)로 설정하여 릴리스 상태(State_R)와 구분하여 관리할 수 있다.
제1 프로세서(124a)는, 버퍼 메모리(130)의 버퍼 영역(BB) 중 서든 릴리스 상태(State_SR)인 버퍼 영역(BB)을 새로운 패리티 영역으로 할당하는 경우, 제2 프로세서(124b)로 해당 버퍼 영역(BB)의 초기화를 지시하는 플래그를 설정하여 패리티 동작 모드 신호를 전송할 수 있다. 일 예로, 제1 프로세서(124a)는, 예비 패리티 동작 상태(State_prePO)를 지시하는 플래그를 제2 프로세서(124b)로 전송할 수 있다.
제2 프로세서(124b)는, 제1 프로세서(124a)로부터 초기화를 지시하는 플래그를 수신하면 패리티 영역으로 할당된 버퍼 영역(BB)의 초기화를 수행한 후, 패리티 동작을 수행할 수 있다.
제1 프로세서(124a)는, 제2 프로세서(124b)로 예비 패리티 동작 상태(State_prePO)를 지시하는 플래그를 전송한 후, 패리티 영역으로 설정된 버퍼 영역(BB)의 상태 정보를 패리티 동작 상태(State_PO)로 설정할 수 있다.
제2 프로세서(124b)는, 메모리(110)의 기 지정된 영역에 라이트되는 데이터에 관한 패리티 값을 생성 및 저장하는 패리티 동작이 완료될 때까지 패리티 동작을 수행하고, 패리티 동작 완료 시 패리티 프로그램 요청 신호를 제1 프로세서(124a)로 전송할 수 있다.
제1 프로세서(124a)는, 버퍼 메모리(130)의 버퍼 영역(BB)이 패리티 영역으로 이용되는 과정에서 패리티 동작이 정상적으로 종료되지 않은 경우 외에도 버퍼 영역(BB)을 패리티 영역으로 이용하기 전 초기화가 필요할 경우 해당 버퍼 영역(BB)의 상태 정보를 서든 릴리스 상태(State_SR)로 관리할 수 있다.
일 예로, 제1 프로세서(124a)는, 스토리지 장치(100)의 부팅 시 버퍼 메모리(130)의 버퍼 영역(BB)을 서든 릴리스 상태(State_SR)로 관리할 수 있다.
부팅 이후 버퍼 영역(BB)을 이용한 패리티 동작 모드에서, 제1 프로세서(124a)는, 패리티 영역으로 할당되는 버퍼 영역(BB)의 초기화 후 패리티 동작을 수행할 것을 나타내는 예비 패리티 동작 상태(State_prePO)를 지시하는 플래그를 제2 프로세서(124b)로 전송할 수 있다.
제2 프로세서(124b)는, 예비 패리티 동작 상태(State_prePO)를 지시하는 플래그를 수신하면 해당 버퍼 영역(BB)의 초기화 후 패리티 동작을 수행할 수 있다.
패리티 영역으로 사용된 버퍼 영역(BB)을 이용한 패리티 동작이 정상적으로 종료되어 패리티 값이 메모리(110)에 프로그램되는 동작이 완료되면, 해당 버퍼 영역(BB)은 초기화 후 릴리스 상태(State_R)로 관리될 수 있다. 이후에는 해당 버퍼 영역(BB)이 제1 프로세서(124a)에 의해 패리티 영역으로 할당되면, 제2 프로세서(124b)는 별도의 초기화 없이 패리티 동작을 수행할 수 있다.
제1 프로세서(124a)가 패리티 동작 시 이용되는 버퍼 메모리(130)의 버퍼 영역(BB)을 릴리스 상태(State_R)와 서든 릴리스 상태(State_SR)로 구분하여 관리하므로, 부팅 시 또는 패리티 동작의 비정상적인 종료 시 패리티 영역으로 할당되는 버퍼 영역(BB)이 초기화 후 사용되어 패리티 영역의 할당이 용이할 수 있다.
또한, 제1 프로세서(124a)가 초기화가 요구되는 경우와 초기화가 요구되지 않는 경우의 상태 정보를 구분하여 관리하므로, 버퍼 영역(BB)의 할당 시 초기화가 선택적으로 수행될 수 있다. 제2 프로세서(124b)에 의한 패리티 동작의 효율성이 향상될 수 있다.
이와 같이, 본 발명의 실시예들에 의하면, 제2 프로세서(124b)에 의한 패리티 동작 수행 시 패리티 영역으로 이용되는 버퍼 영역(BB)의 상태 정보가 제1 프로세서(124a)에 의해 관리되고, 상태 정보에 따라 제1 프로세서(124a)에 의해 출력되는 제어 신호에 기초하여 제2 프로세서(124b)의 패리티 동작이 수행될 수 있다. 따라서, 한정된 버퍼 메모리(130)의 버퍼 영역(BB)을 이용하여 수행되는 패리티 동작의 효율이 개선될 수 있다.
도 6a와 도 6b는 본 발명의 실시예들에 따른 스토리지 장치(100)에서 패리티 동작이 수행되는 과정의 예시를 나타낸 흐름도이다.
도 6a와 도 6b를 참조하면, 컨트롤러(120)에 의해 패리티 동작이 수행되는 과정이 구현된 예시를 나타내며, 제1 프로세서(124a)에 의해 수행되는 동작의 과정을 예시적으로 나타낸다.
제1 프로세서(124a)는, 일 예로, 패리티 동작의 단위 영역으로 설정된 m개의 워드 라인(WL) 중 첫 번째 워드 라인(WL)에 대한 패리티 동작을 수행하기 위한 동작을 시작할 수 있다.
제1 프로세서(124a)는, 버퍼 메모리(130)에서 버퍼 영역(BB)의 상태 정보를 획득할 수 있다(S601).
제1 프로세서(124a)는, 패리티 영역으로 할당하고자 하는 버퍼 영역(BB)의 인덱스가 유효한지 여부를 확인할 수 있다(S602).
제1 프로세서(124a)는, 버퍼 영역(BB)의 인덱스가 유효하지 않으면 버퍼 영역(BB)의 인덱스를 할당하고(S603), 버퍼 영역(BB)의 상태 정보를 예비 패리티 동작 상태(State_PO)로 설정할 수 있다. 제1 프로세서(124a)는, 다시 버퍼 영역(BB)의 상태 정보를 획득할 수 있으며(S605), 버퍼 영역(BB)의 인덱스가 유효할 경우에는 바로 버퍼 영역(BB)의 상태 정보를 획득할 수 있다.
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 패리티 동작 상태(State_PO)인지 여부를 확인할 수 있다(S606).
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 패리티 동작 상태(State_PO)이면, 패리티 프로그램이 요구되는 상태인지 여부를 확인할 수 있다(S607). 제1 프로세서(124a)는, 일 예로, 제2 프로세서(124b)에 의해 전송되는 패리티 프로그램 요청 신호에 기초하여 패리티 프로그램이 요구되는 상태인지 여부를 확인할 수 있다.
제1 프로세서(124a)는, 패리티 프로그램이 요구되는 상태이면, 버퍼 영역(BB)의 상태 정보를 패리티 프로그램 상태(State_PPO)로 설정할 수 있다(S608). 제1 프로세서(124a)는, 패리티 프로그램을 지시하는 패리티 프로그램 명령 신호를 제2 프로세서(124b)로 전송할 수 있다(S609).
제1 프로세서(124a)는, 제2 프로세서(124b)에 의해 패리티 프로그램이 완료되면, m개의 워드 라인(WL)에 대한 프로그램의 완료 여부를 확인할 수 있다(S610).
제1 프로세서(124a)는, m개의 워드 라인(WL)에 대한 패리티 프로그램이 완료되면 해당 영역에 대한 패리티 동작을 종료할 수 있다. 제1 프로세서(124a)는, m개의 워드 라인(WL)에 대한 패리티 프로그램이 완료되지 않으면, 다음 워드 라인(WL)에 대한 패리티 동작을 반복해서 수행할 수 있다.
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 패리티 동작 상태(State_PO)가 아니면, 버퍼 영역(BB)의 상태 정보가 예비 패리티 동작 상태(State_prePO)인지 여부를 확인할 수 있다(S611).
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 예비 패리티 동작 상태(State_prePO)이면 예비 패리티 동작 상태(State_prePO)를 지시하는 플래그를 설정하여 제2 프로세서(124b)로 버퍼 영역(BB)에 대한 초기화가 요구되는 점을 알려줄 수 있다(S612).
제1 프로세서(124a)는, 해당 버퍼 영역(BB)의 상태 정보를 패리티 동작 상태(State_PO)로 설정할 수 있으며(S613), 제2 프로세서(124b)는 버퍼 영역(BB)의 초기화 후 패리티 동작을 수행할 수 있다.
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 예비 패리티 동작 상태(State_prePO)가 아니면, 버퍼 영역(BB)의 상태 정보가 패리티 프로그램 상태(State_PPO)인지 여부를 확인할 수 있다(S614).
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 패리티 프로그램 상태(State_PPO)이면, 새로운 버퍼 영역(BB)의 인덱스를 설정하고(S615), 버퍼 영역(BB)의 상태 정보를 릴리스 상태(State_R)로 설정할 수 있다(S616).
버퍼 영역(BB)이 패리티 프로그램 동작이 수행되는 과정에 이용되는 상태이므로, 제1 프로세서(124a)는, 새로운 버퍼 영역(BB)을 할당하여 패리티 동작의 수행을 위한 프로세스를 진행할 수 있다. 또한, 제1 프로세서(124a)는, 패리티 프로그램이 수행되는 버퍼 영역(BB)의 상태 정보를 릴리스 상태(State_R)로 설정하여 패리티 프로그램 완료 후 초기화가 수행되도록 할 수 있다.
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 패리티 프로그램 상태(State_PPO)가 아니면, 버퍼 영역(BB)의 상태 정보가 릴리스 상태(State_R)인지 여부를 확인할 수 있다(S617).
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 릴리스 상태(State_R)이면, 해당 버퍼 영역(BB)이 초기화된 상태이므로, 버퍼 영역(BB)의 상태 정보를 패리티 동작 상태(State_PO)로 설정할 수 있다(S618), 해당 버퍼 영역(BB)이 패리티 동작에 이용될 수 있다.
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 릴리스 상태(State_R)가 아니면, 버퍼 영역(BB)의 상태 정보가 서든 릴리스 상태(State_SR)인지 여부를 확인할 수 있다(S619).
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 서든 릴리스 상태(State_SR)이면, 버퍼 영역(BB)의 상태 정보를 예비 패리티 동작 상태(State_prePO)로 설정할 수 있다(S620). 버퍼 영역(BB)의 초기화 후 패리티 동작이 수행될 수 있다.
제1 프로세서(124a)는, 버퍼 영역(BB)의 상태 정보가 서든 릴리스 상태(State_SR)가 아니면, 에러를 출력할 수 있다.
전술한 예시는 제1 프로세서(124a)에 의한 버퍼 메모리(130)의 버퍼 영역(BB)의 상태 정보를 관리하는 방식이 구현될 수 있는 일 예시이며, 패리티 동작 모드에서 버퍼 영역(BB)의 상태 정보를 관리하는 방식은 다양하게 구현될 수 있다.
이와 같이, 제1 프로세서(124a)에 의해 버퍼 영역(BB)의 상태 정보가 관리되며, 제2 프로세서(124b)에 의한 패리티 동작이 수행되므로, 제2 프로세서(124b)가 버퍼 영역(BB)의 상태 정보를 확인하지 못해 패리티 동작이 지연되는 것을 감소시킬 수 있다.
또한, 제1 프로세서(124a)의 제어 신호에 따라, 버퍼 영역(BB)의 초기화가 선택적으로 이루어지므로, 제2 프로세서(124b)에 의한 패리티 동작의 효율이 개선될 수 있다.
제1 프로세서(124a)와 제2 프로세서(124b)에 의한 패리티 동작의 효율 개선에 따라, 한정된 버퍼 메모리(130)의 버퍼 영역(BB)을 이용하여 패리티 동작이 수행될 수 있으며 패리티 동작의 성능이 향상될 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 스토리지 장치 110: 메모리
120: 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 124a: 제1 프로세서
124b: 제2 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 127: 버스
130: 버퍼 메모리 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 읽기 및 쓰기 회로
240: 제어 로직 250: 전압 생성 회로

Claims (20)

  1. 다수의 메모리 영역들을 포함하는 메인 메모리; 및
    상기 메인 메모리를 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    버퍼 메모리;
    상기 메인 메모리에 라이트되는 데이터에 대한 패리티 값이 생성되는 패리티 동작 모드에서, 상기 버퍼 메모리에 포함된 다수의 버퍼 영역들의 적어도 하나의 상태 정보를 관리하고, 상기 상태 정보에 따른 제어 신호를 출력하는 제1 프로세서; 및
    상기 제1 프로세서의 상기 제어 신호에 따라 동작하고, 상기 패리티 값을 상기 버퍼 메모리에 라이트하는 제2 프로세서를 포함하는 스토리지 장치.
  2. 제1항에 있어서,
    상기 제1 프로세서는,
    상기 패리티 동작 모드에서, 상기 다수의 버퍼 영역들의 적어도 하나를 패리티 영역으로 할당하고, 상기 패리티 영역으로 할당된 상기 버퍼 영역의 상기 상태 정보를 패리티 동작 상태로 설정하는 스토리지 장치.
  3. 제2항에 있어서,
    상기 제2 프로세서는,
    상기 다수의 메모리 영역들 중 기 지정된 메모리 영역에 라이트되는 상기 데이터에 대한 상기 패리티 값을 생성하고, 상기 패리티 영역으로 할당된 상기 버퍼 영역에 상기 패리티 값을 라이트하는 스토리지 장치.
  4. 제3항에 있어서,
    상기 제2 프로세서는,
    상기 기 지정된 메모리 영역에 라이트되는 상기 데이터에 대한 상기 패리티 값의 생성이 완료되면 상기 제1 프로세서로 패리티 프로그램 요청 신호를 전송하는 스토리지 장치.
  5. 제4항에 있어서,
    상기 제1 프로세서는,
    상기 패리티 프로그램 요청 신호를 수신하면 상기 패리티 영역으로 할당된 상기 버퍼 영역의 상기 상태 정보를 패리티 프로그램 상태로 설정하고, 상기 제2 프로세서로 패리티 프로그램 명령 신호를 전송하는 스토리지 장치.
  6. 제5항에 있어서,
    상기 제2 프로세서는,
    상기 패리티 프로그램 명령 신호를 수신하면 상기 패리티 영역으로 할당된 상기 버퍼 영역에 라이트된 상기 패리티 값을 상기 메인 메모리에 라이트하고, 상기 패리티 영역으로 할당된 상기 버퍼 영역을 초기화하는 스토리지 장치.
  7. 제5항에 있어서,
    상기 제1 프로세서는,
    상기 제2 프로세서로 상기 패리티 프로그램 명령 신호를 전송하면, 상기 패리티 영역으로 할당된 상기 버퍼 영역의 상기 상태 정보를 릴리스 상태로 설정하는 스토리지 장치.
  8. 제2항에 있어서,
    상기 제2 프로세서는,
    상기 패리티 영역으로 할당된 상기 버퍼 영역의 초기화 없이 상기 패리티 값을 상기 패리티 영역으로 할당된 상기 버퍼 영역에 라이트하는 스토리지 장치.
  9. 제2항에 있어서,
    상기 제1 프로세서는,
    상기 메인 메모리에 상기 데이터가 라이트되는 과정이 정상적으로 종료되지 않으면 상기 패리티 영역으로 할당된 상기 버퍼 영역의 상기 상태 정보를 서든 릴리스 상태로 설정하는 스토리지 장치.
  10. 제9항에 있어서,
    상기 제1 프로세서는,
    상기 서든 릴리스 상태로 설정된 상기 버퍼 영역이 새로운 패리티 영역으로 할당되면 상기 버퍼 영역의 상기 상태 정보를 예비 패리티 동작 상태로 설정하고, 상기 예비 패리티 동작 상태를 지시하는 플래그를 상기 제2 프로세서로 전송하는 스토리지 장치.
  11. 제10항에 있어서,
    상기 제2 프로세서는,
    상기 예비 패리티 동작 상태를 지시하는 상기 플래그를 수신하면 상기 예비 패리티 동작 상태로 설정된 상기 버퍼 영역을 초기화한 후 상기 버퍼 영역에 상기 패리티 값을 라이트하는 스토리지 장치.
  12. 제10항에 있어서,
    상기 제1 프로세서는,
    상기 예비 패리티 동작 상태를 지시하는 상기 플래그를 상기 제2 프로세서로 전송하면 상기 예비 패리티 동작 상태로 설정된 상기 버퍼 영역의 상기 상태 정보를 상기 패리티 동작 상태로 설정하는 스토리지 장치.
  13. 제1항에 있어서,
    상기 제1 프로세서는,
    부팅 시 상기 버퍼 메모리에 포함된 상기 다수의 버퍼 영역들의 상기 상태 정보를 서든 릴리스 상태로 설정하는 스토리지 장치.
  14. 버퍼 메모리;
    외부에 위치하는 메모리에 라이트되는 데이터에 대한 패리티 값이 생성되는 패리티 동작 모드에서, 상기 버퍼 메모리에 포함된 다수의 버퍼 영역들의 적어도 하나의 상태 정보를 관리하고, 상기 상태 정보에 따른 제어 신호를 출력하는 제1 프로세서; 및
    상기 제1 프로세서의 상기 제어 신호에 따라 동작하고, 상기 패리티 값을 상기 버퍼 메모리에 라이트하는 제2 프로세서
    를 포함하는 컨트롤러.
  15. 제14항에 있어서,
    상기 제2 프로세서는,
    상기 버퍼 메모리에 라이트된 상기 패리티 값을 상기 제1 프로세서의 명령에 따라 상기 외부에 위치하는 상기 메모리에 라이트하는 컨트롤러.
  16. 제15항에 있어서,
    상기 제2 프로세서는,
    상기 외부에 위치하는 상기 메모리에 상기 패리티 값의 라이트를 완료하면 상기 버퍼 메모리에서 상기 패리티 값이 라이트된 버퍼 영역을 초기화하는 컨트롤러.
  17. 제14항에 있어서,
    상기 제1 프로세서는,
    상기 다수의 버퍼 영역들 중 상기 제2 프로세서에 의해 상기 패리티 값이 라이트되지 않는 버퍼 영역의 상기 상태 정보를 초기화가 요구되지 않는 릴리스 상태 또는 초기화가 요구되는 서든 릴리스 상태로 설정하는 컨트롤러.
  18. 버퍼 메모리에 포함된 다수의 버퍼 영역들의 적어도 하나를 패리티 영역으로 할당하는 단계;
    외부에 위치하는 메모리의 기 지정된 메모리 영역에 라이트되는 데이터에 대한 패리티 값을 생성하고 상기 패리티 영역에 라이트하는 단계;
    상기 기 지정된 메모리 영역에 라이트되는 상기 데이터에 대한 상기 패리티 값의 라이트가 완료되면 상기 패리티 값을 상기 외부에 위치하는 상기 메모리에 라이트하는 단계; 및
    상기 패리티 값이 라이트된 상기 패리티 영역을 초기화하는 단계
    를 포함하는 컨트롤러의 동작 방법.
  19. 제18항에 있어서,
    상기 기 지정된 메모리 영역에 상기 데이터의 라이트가 정상적으로 종료되지 않으면 상기 패리티 값의 생성을 중지하고 상기 패리티 영역으로 할당된 버퍼 영역의 상태 정보를 서든 릴리스 상태로 관리하는 단계를 더 포함하는 컨트롤러의 동작 방법.
  20. 제19항에 있어서,
    상기 서든 릴리스 상태로 설정된 상기 버퍼 영역이 새로운 패리티 영역으로 할당되면 상기 새로운 패리티 영역의 초기화를 지시하는 플래그를 출력하는 단계를 더 포함하는 컨트롤러의 동작 방법.
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