KR20240072398A

KR20240072398A - 표시 장치

Info

Publication number: KR20240072398A
Application number: KR1020220153434A
Authority: KR
Inventors: 김혁; 정보용; 김종희; 이두영; 이탁영; 임상욱
Original assignee: 삼성디스플레이 주식회사
Filing date: 2022-11-16
Publication date: 2024-05-24

Abstract

표시 장치는 픽셀들을 포함하는 표시 패널 및 상기 픽셀들에 스캔 게이트 신호들 및 센싱 게이트 신호들을 인가하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 스캔 클럭 신호, 제1 노드의 전압 및 제2 노드의 전압을 기초로 상기 스캔 게이트 신호들 중 제N 스캔 게이트 신호를 출력하고, 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 센싱 게이트 신호들 중 제N 센싱 게이트 신호를 출력하는 제N 스테이지를 포함하며, 상기 제N 스테이지는 보상부, 상기 제1 노드에 연결되는 제어 단자를 포함하는 제6 트랜지스터, 및 상기 제1 노드에 연결되는 제어 단자를 포함하는 제9 트랜지스터를 포함하고, 가변 주파수 모드에서, 상기 보상부는 제1 신호에 응답하여 제2 신호를 상기 제1 노드에 출력하고, 상기 제6 트랜지스터는, 상기 제9 트랜지스터가 상기 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 제N 센싱 게이트 신호를 출력할 때, 상기 제N 스캔 게이트 신호를 출력하지 않는다. (N은 자연수).

Description

표시 장치 {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 가변 주파수 모드로 동작할 수 있는 표시 장치에 관한 것이다.

일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들을 포함한다. 표시 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부, 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부 및 게이트 구동부 및 데이터 구동부를 제어하는 구동 제어부를 포함한다.

가변 주파수 모드로 동작하는 상기 표시 장치에서, 제1 구동 주파수로 구동되는 상기 표시 패널의 휘도와 상기 제1 구동 주파수와 다른 제2 구동 주파수로 구동되는 상기 표시 패널의 휘도가 서로 다를 수 있고, 이에 따라 상기 표시 패널의 구동 주파수가 변경될 때 플리커가 발생될 수 있다.

본 발명의 일 목적은 서로 다른 구동 주파수들에서 균일한 휘도로 영상을 표시할 수 있는 표시 장치를 제공하는 것이다.

본 발명의 다른 목적은 서로 다른 구동 주파수들에서 균일한 휘도로 영상을 표시할 수 있는 표시 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 서로 다른 구동 주파수들에서 균일한 휘도로 영상을 표시할 수 있는 표시 장치를 제공하는 것이다.

다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 픽셀들을 포함하는 표시 패널 및 상기 픽셀들에 스캔 게이트 신호들 및 센싱 게이트 신호들을 인가하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 스캔 클럭 신호, 제1 노드의 전압 및 제2 노드의 전압을 기초로 상기 스캔 게이트 신호들 중 제N 스캔 게이트 신호를 출력하고, 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 센싱 게이트 신호들 중 제N 센싱 게이트 신호를 출력하는 제N 스테이지를 포함하며, 상기 제N 스테이지는 보상부, 상기 제1 노드에 연결되는 제어 단자를 포함하는 제6 트랜지스터, 및 상기 제1 노드에 연결되는 제어 단자를 포함하는 제9 트랜지스터를 포함하고, 가변 주파수 모드에서, 상기 보상부는 제1 신호에 응답하여 제2 신호를 상기 제1 노드에 출력하고, 상기 제6 트랜지스터는, 상기 제9 트랜지스터가 상기 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 제N 센싱 게이트 신호를 출력할 때, 상기 제N 스캔 게이트 신호를 출력하지 않는다 (N은 자연수).

일 실시예에 있어서, 상기 픽셀들 각각은, 스토리지 커패시터에 연결되는 제어 전극, 제1 전원 전압이 인가되는 제1 전극 및 발광 소자에 연결되는 제2 전극을 포함하는 제1 픽셀 스위칭 소자, 스캔 게이트 신호가 인가되는 제어 전극, 데이터 전압이 인가되는 제1 전극 및 상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 연결되는 제2 전극을 포함하는 제2 픽셀 스위칭 소자, 센싱 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 제1 전극 및 상기 발광 소자에 연결되는 제2 전극을 포함하는 제3 픽셀 스위칭 소자, 상기 제1 픽셀 스위칭 소자의 상기 제2 전극에 연결되는 애노드 및 제2 전원 전압이 인가되는 캐소드를 포함하는 발광 소자 및 상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 연결되는 제1 전극 및 상기 제1 픽셀 스위칭 소자의 상기 제2 전극에 연결되는 제2 전극을 포함하는 상기 스토리지 커패시터를 포함할 수 있다.

일 실시예에 있어서, 상기 가변 주파수 모드에서, 상기 게이트 구동부는 상기 센싱 게이트 신호를 상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 인가할 때, 상기 스캔 게이트 신호를 상기 제2 픽셀 스위칭 소자의 상기 제어 전극에 인가하지 않을 수 있다.

일 실시예에 있어서, 상기 게이트 구동부는, 센싱 클럭 신호들에 응답하여, 픽셀 행들에 동시에 상기 센싱 게이트 신호들을 인가할 수 있다.

일 실시예에 있어서, 상기 보상부는 제29-1 트랜지스터 및 제29-2 트랜지스터를 포함하고, 상기 제29-1 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제29-2 트랜지스터의 제2 전극에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하며, 상기 제29-2 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제2 신호가 인가되는 제1 전극 및 상기 제29-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

일 실시예에 있어서, 상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터가 상기 제1 신호에 응답하여 턴온되면, 상기 제2 신호가 상기 제1 노드에 인가될 수 있다.

일 실시예에 있어서, 상기 제N 스테이지는 리셋부를 더 포함하고, 상기 리셋부는 제5 신호에 응답하여 제1 로우 전압을 상기 제1 노드에 출력할 수 있다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 픽셀들을 포함하는 표시 패널 및 상기 픽셀들에 스캔 게이트 신호들 및 센싱 게이트 신호들을 인가하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 스캔 클럭 신호, 제1 노드의 전압 및 제2 노드의 전압을 기초로 상기 스캔 게이트 신호들 중 제N 스캔 게이트 신호를 출력하고, 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 센싱 게이트 신호들 중 제N 센싱 게이트 신호를 출력하는 제N 스테이지를 포함하며, 상기 제N 스테이지는 보상부, 상기 제1 노드에 연결되는 제어 단자를 포함하는 제6 트랜지스터, 및 상기 제1 노드에 연결되는 제어 단자를 포함하는 제9 트랜지스터를 포함하고, 가변 주파수 모드에서, 상기 보상부는 제1 신호에 응답하여 상기 제1 신호를 상기 제1 노드에 출력하고, 상기 제6 트랜지스터는, 상기 제9 트랜지스터가 상기 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 제N 센싱 게이트 신호를 출력할 때, 상기 제N 스캔 게이트 신호를 출력하지 않는다 (N은 자연수).

일 실시예에 있어서, 상기 보상부는 제29-1 트랜지스터 및 제29-2 트랜지스터를 포함하고, 상기 제29-1 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제29-2 트랜지스터의 제2 전극에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하며, 상기 제29-2 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제1 신호가 인가되는 제1 전극 및 상기 제29-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함하며, 상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터의 중간 노드는 안정화부의 출력 전극에 연결되고, 상기 안정화부는 제28-1 트랜지스터 및 제28-2 트랜지스터를 포함하며, 상기 제28-1 트랜지스터는 상기 제1 노드에 연결되는 제어 전극, 상기 제28-2 트랜지스터의 제2 전극에 연결되는 제1 전극 및 상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터의 중간 노드는 안정화부의 출력 전극에 연결되는 제2 전극을 포함하고, 상기 제28-2 트랜지스터는 상기 제1 노드에 연결되는 제어 전극, 제2 신호가 인가되는 제1 전극 및 상기 제28-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

일 실시예에 있어서, 상기 보상부는 제29-1 트랜지스터 및 제29-2 트랜지스터를 포함하고, 상기 제29-1 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제29-2 트랜지스터의 제2 전극에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하며, 상기 제29-2 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제1 신호가 인가되는 제1 전극 및 상기 제29-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함하며, 상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터의 중간 노드에 제2 신호가 인가될 수 있다.

일 실시예에 있어서, 상기 보상부는 제30-1 트랜지스터 및 제30-2 트랜지스터를 더 포함하고, 상기 제30-1 트랜지스터는 제30-2 트랜지스터의 제2 전극에 연결되는 제어 전극, 상기 제30-2 트랜지스터의 상기 제2 전극에 연결되는 제1 전극 및 상기 상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터의 중간 노드에 연결되는 제2 전극을 포함하며, 상기 제30-2 트랜지스터는 제2 신호가 인가되는 제어 전극, 상기 제2 신호가 인가되는 제1 전극 및 상기 제30-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

일 실시예에 있어서, 상기 게이트 구동부는, 센싱 클럭 신호들에 응답하여, 픽셀 행들에 순차적으로 상기 센싱 게이트 신호들을 인가할 수 있다.

본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 픽셀들을 포함하는 표시 패널 및 상기 픽셀들에 스캔 게이트 신호들 및 센싱 게이트 신호들을 인가하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 스캔 클럭 신호, 제1 노드의 전압 및 제2 노드의 전압을 기초로 상기 스캔 게이트 신호들 중 제N 스캔 게이트 신호를 출력하고, 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 센싱 게이트 신호들 중 제N 센싱 게이트 신호를 출력하는 제N 스테이지를 포함하며, 상기 제N 스테이지는 제5 신호에 응답하여 제1 로우 전압을 상기 제1 노드에 출력하는 리셋부, 상기 제1 노드에 연결되는 제어 단자를 포함하는 제6 트랜지스터, 및 상기 제1 노드에 연결되는 제어 단자를 포함하는 제9 트랜지스터를 포함하고, 가변 주파수 모드에서, 상기 제1 로우 전압은 활성화 펄스를 가지고, 상기 제6 트랜지스터는, 상기 제9 트랜지스터가 상기 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 제N 센싱 게이트 신호를 출력할 때, 상기 제N 스캔 게이트 신호를 출력하지 않는다 (N은 자연수).

일 실시예에 있어서, 상기 리셋부는 제1-1 트랜지스터 및 제1-2 트랜지스터를 포함하고, 상기 제1-1 트랜지스터는 상기 제5 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 제1 전극 및 상기 제1-2 트랜지스터의 제1 전극에 연결되는 제2 전극을 포함하며, 상기 제1-2 트랜지스터는 상기 제5 신호가 인가되는 제어 전극, 상기 제1-1 트랜지스터의 상기 제2 전극에 연결되는 제1 전극 및 상기 제1 로우 전압이 인가되는 제2 전극을 포함할 수 있다.

일 실시예에 있어서, 상기 가변 주파수 모드에서, 상기 제5 신호는 활성화 펄스를 가질 수 있다.

일 실시예에 있어서, 상기 가변 주파수 모드에서, 상기 제1 로우 전압이 활성화 펄스를 가질 때, 상기 제5 신호는 활성화 펄스를 가질 수 있다.

본 발명의 실시예들에 따른 표시 장치에서, 제29-1 트랜지스터 및 제29-2 트랜지스터는 제1 신호에 응답하여 제2 신호를 제1 노드에 출력하고, 제9 트랜지스터는 상기 제1 노드의 전압에 응답하여 제N 센싱 게이트 신호를 출력하여 초기화 전압이 발광 소자의 애노드에 인가될 수 있다. 이에 따라, 서로 다른 구동 주파수들에서 균일한 휘도로 영상이 표시될 수 있다.

본 발명의 실시예들에 따른 표시 장치에서, 제29-1 트랜지스터 및 제29-2 트랜지스터는 제1 신호에 응답하여 제1 신호를 제1 노드에 출력하고, 제9 트랜지스터는 상기 제1 노드의 전압에 응답하여 제N 센싱 게이트 신호를 출력하여 초기화 전압이 발광 소자의 애노드에 인가될 수 있다. 이에 따라, 서로 다른 구동 주파수들에서 균일한 휘도로 영상이 표시될 수 있다.

본 발명의 실시예들에 따른 표시 장치에서, 제1-1 트랜지스터 및 제1-2 트랜지스터는 제5 신호에 응답하여 제1 로우 전압을 제1 노드에 출력하고, 제9 트랜지스터는 상기 제1 노드의 전압에 응답하여 제N 센싱 게이트 신호를 출력하여 초기화 전압이 발광 소자의 애노드에 인가될 수 있다. 이에 따라, 서로 다른 구동 주파수들에서 균일한 휘도로 영상이 표시될 수 있다.

다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 픽셀의 일 예를 나타내는 회로도이다.
도 3은 종래의 표시 장치에서 약 48Hz 및 약 240Hz의 구동 주파수들로 구동되는 표시 패널의 휘도들의 일 예를 나타내는 도면이다.
도 4는 도 1의 게이트 구동부의 일부 스테이지를 개략적으로 나타낸 블록도이다.
도 5는 도 4의 제N 스테이지의 게이트 구동 회로의 일 예를 나타내는 회로도이다.
도 6은 도 5의 게이트 구동 회로의 입력 신호, 스캔 게이트 신호 및 캐리 신호를 나타내는 타이밍도이다.
도 7은 도 5의 게이트 구동 회로의 입력 신호 및 센싱 게이트 신호를 나타내는 타이밍도이다.
도 8 내지 도 10은 도 4의 제N 스테이지의 게이트 구동 회로의 다른 예를 나타내는 회로도이다.
도 11은 도 8 내지 도 10의 게이트 구동 회로의 입력 신호, 스캔 게이트 신호 및 캐리 신호를 나타내는 타이밍도이다.
도 12는 도 8 내지 도 10의 게이트 구동 회로의 입력 신호 및 센싱 게이트 신호를 나타내는 타이밍도이다.
도 13은 도 4의 제N 스테이지의 게이트 구동 회로의 또 다른 예를 나타내는 회로도이다.
도 14는 도 13의 게이트 구동 회로의 입력 신호, 스캔 게이트 신호 및 캐리 신호를 나타내는 타이밍도이다.
도 15는 도 13의 게이트 구동 회로의 입력 신호 및 센싱 게이트 신호를 나타내는 타이밍도이다.
도 16은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 17은 도 16의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치(10)는 표시 패널(100) 및 표시 패널 구동부(600)를 포함한다. 표시 패널 구동부(600)는 구동 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함할 수 있다.

예를 들어, 구동 제어부(200) 및 데이터 구동부(500)는 일체로 형성될 수 있다. 예를 들어, 구동 제어부(200), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)는 일체로 형성될 수 있다. 적어도 구동 제어부(200) 및 데이터 구동부(500)가 일체로 형성된 구동 모듈은 타이밍 컨트롤러 임베디드 데이터 구동부(Timing Controller Embedded Data Driver, TED)로 명명될 수 있다.

표시 패널(100)은 영상을 표시하는 표시부 및 표시부에 이웃하여 배치되는 주변부를 포함할 수 있다.

예를 들어, 표시 패널(100)은 유기 발광 다이오드를 포함하는 유기 발광 다이오드 표시 패널일 수 있다. 다른 예를 들어, 표시 패널(100)은 유기 발광 다이오드 및 퀀텀-닷 컬러필터를 포함하는 퀀텀-닷 유기 발광 다이오드 표시 패널일 수 있다. 또 다른 예를 들어, 표시 패널(100)은 나노 발광 다이오드 및 퀀텀-닷 컬러필터를 포함하는 퀀텀-닷 나노 발광 다이오드 표시 패널일 수 있다. 또 다른 예를 들어, 표시 패널(100)은 액정층을 포함하는 액정 표시 패널일 수도 있다.

표시 패널(100)은 게이트 라인들(GL), 데이터 라인들(DL) 및 게이트 라인들(GL)과 데이터 라인들(DL)에 전기적으로 연결된 픽셀들(P)을 포함한다. 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.

구동 제어부(200)는 외부의 호스트 프로세서(예를 들어, 그래픽 처리부(Graphics Processing Unit; GPU), 어플리케이션 프로세서(Application Processor) 또는 그래픽 카드(Graphics Card))로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신할 수 있다. 예를 들어, 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 실시예에 따라, 입력 영상 데이터(IMG)는 백색 영상 데이터를 더 포함할 수 있다. 다른 예를 들어, 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

구동 제어부(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)에 기초하여 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성할 수 있다.

구동 제어부(200)는 입력 제어 신호(CONT)에 기초하여 게이트 구동부(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 생성하여 게이트 구동부(300)에 출력할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

구동 제어부(200)는 입력 제어 신호(CONT)에 기초하여 데이터 구동부(500)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 데이터 구동부(500)에 출력한다. 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

구동 제어부(200)는 입력 영상 데이터(IMG)에 기초하여 데이터 신호(DATA)를 생성할 수 있다. 구동 제어부(200)는 데이터 신호(DATA)를 데이터 구동부(500)에 출력할 수 있다. 구동 제어부(200)는 입력 제어 신호(CONT)에 기초하여 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 제3 제어 신호(CONT3)를 생성하여 감마 기준 전압 생성부(400)에 출력할 수 있다.

게이트 구동부(300)는 구동 제어부(200)로부터 입력받은 제1 제어 신호(CONT1)에 응답하여 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성할 수 있다. 게이트 구동부(300)는 게이트 신호들을 게이트 라인들(GL)에 출력할 수 있다. 예를 들어, 게이트 구동부(300)는 게이트 신호들을 게이트 라인들(GL)에 순차적으로 출력할 수 있다.

일 실시예에서, 게이트 구동부(300)는 표시 패널의 주변부 상에 집적될 수 있다.

감마 기준 전압 생성부(400)는 구동 제어부(200)로부터 입력받은 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성할 수 있다. 감마 기준 전압 생성부(400)는 감마 기준 전압(VGREF)을 데이터 구동부(500)에 제공할 수 있다. 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖을 수 있다.

일 실시예에서, 감마 기준 전압 생성부(400)는 구동 제어부(200) 내에 배치되거나 또는 데이터 구동부(500) 내에 배치될 수 있다.

데이터 구동부(500)는 구동 제어부(200)로부터 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 입력받고, 감마 기준 전압 생성부(400)로부터 감마 기준 전압(VGREF)을 입력받을 수 있다. 데이터 구동부(500)는 데이터 신호(DATA)를 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환할 수 있다. 데이터 구동부(500)는 데이터 전압을 데이터 라인(DL)에 출력할 수 있다.

도 2는 도 1의 픽셀의 일 예를 나타내는 회로도이다.

도 1 및 도 2를 참조하면, 픽셀(P)는 제1 픽셀 스위칭 소자(PT1), 제2 픽셀 스위칭 소자(PT2), 제3 픽셀 스위칭 소자(PT3), 발광 소자(EE) 및 스토리지 커패시터(CST)를 포함할 수 있다.

제1 픽셀 스위칭 소자(PT1)는 스토리지 커패시터(CST)에 연결되는 제어 전극, 제1 전원 전압(ELVDD)이 인가되는 제1 전극 및 발광 소자(EE)에 연결되는 제2 전극을 포함할 수 있다.

제2 픽셀 스위칭 소자(PT2)는 스캔 게이트 신호(SC)가 인가되는 제어 전극, 데이터 전압(VDATA)이 인가되는 제1 전극 및 제1 픽셀 스위칭 소자(PT1)의 제어 전극에 인가되는 제2 전극을 포함할 수 있다.

제3 픽셀 스위칭 소자(PT3)는 센싱 게이트 신호(SS)가 인가되는 제어 전극, 초기화 전압(VINT)이 인가되는 제1 전극 및 발광 소자(EE)에 연결되는 제2 전극을 포함할 수 있다.

발광 소자(EE)는 제1 픽셀 스위칭 소자(PT1)의 제2 전극에 연결되는 애노드 및 제2 전원 전압(ELVSS)이 인가되는 캐소드를 포함할 수 있다.

스토리지 커패시터(CST)는 제1 픽셀 스위칭 소자(PT1)의 제어 전극에 연결되는 제1 전극 및 제1 픽셀 스위칭 소자(PT1)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다.

픽셀(P)은 발광 소자(EE)의 제1 전극 및 발광 소자(EE)의 제2 전극에 연결되는 발광 소자 커패시터(CE)를 더 포함할 수 있다. 발광 소자 커패시터(CE)는 발광 소자(EE)의 내부 커패시턴스를 의미할 수도 있다.

스캔 게이트 신호(SC)가 활성화되면 제2 픽셀 스위칭 소자(PT2)가 턴 온되어, 데이터 전압(VDATA)이 제1 픽셀 스위칭 소자(PT1)의 제어 전극에 인가될 수 있다.

센싱 게이트 신호(SS)가 활성화되면 제3 픽셀 스위칭 소자(PT3)가 턴 온되어, 초기화 전압(VINT)이 제1 픽셀 스위칭 소자(PT1)의 제2 전극에 인가될 수 있다.

데이터 전압(VDATA) 및 초기화 전압(VINT)이 제1 픽셀 스위칭 소자(PT1)의 제어 전극 및 제2 전극에 각각 인가되며, 초기화 전압(VINT)은 일정한 레벨을 가지므로, 발광 소자(EE)의 휘도는 데이터 전압(VDATA)의 레벨에 의해 제어될 수 있다.

도 3은 종래의 표시 장치에서 약 48Hz 및 약 240Hz의 구동 주파수들로 구동되는 표시 패널의 휘도들의 일 예를 나타내는 도면이다.

도 1 내지 도 3을 참조하면, 본 발명의 실시예들에 따른 표시 장치(10)는 표시 패널(100)을 고정된 구동 주파수(예를 들어, 약 240Hz)로 구동하는 일반 모드로 동작할 수 있을 뿐만 아니라, 표시 패널(100)을 가변 구동 주파수로 구동하는 가변 주파수 모드로 동작할 수 있다.

일반 모드에서, 호스트 프로세서는 구동 제어부(200)에 고정된 입력 프레임 주파수로 입력 영상 데이터(IMG)를 제공하고, 표시 패널(100)의 구동 주파수는 고정된 입력 프레임 주파수로 결정될 수 있다. 즉, 구동 제어부(200)는 표시 패널(100)을 고정된 입력 프레임 주파수, 즉 고정된 구동 주파수로 구동하도록 데이터 구동부(500) 및 게이트 구동부(300)를 제어할 수 있다.

가변 주파수 모드에서, 호스트 프로세서는 매 프레임마다 블랭크 구간의 시간 길이를 변경하여 구동 제어부(200)에 가변 프레임 주파수(또는 가변 프레임 레이트)로 입력 영상 데이터(IMG)를 제공하고, 표시 패널(100)의 구동 주파수 또한 가변 프레임 주파수에 기초하여 동적으로 변경될 수 있다. 즉, 구동 제어부(200)는 표시 패널(100)을 가변 프레임 주파수에 상응하는 가변 구동 주파수로 구동하도록 게이트 구동부(300) 및 데이터 구동부(500)를 제어할 수 있다. 예를 들어, 가변 프레임 주파수 또는 가변 프레임 레이트는 약 1Hz 내지 약 240Hz의 범위를 가질 수 있으나, 이에 한정되지 않는다. 또한, 예를 들어, 이러한 가변 주파수 모드는 프리-싱크(Free-Sync) 모드, 쥐-싱크(G-Sync) 모드 등일 수 있으나, 이에 한정되지 않는다.

도 3에서, LUMINANCE는 표시 패널(100)의 휘도들을 나타내고, 약 48Hz 및 약 240Hz의 구동 주파수들로 구동되는 종래의 표시 장치(10)의 표시 패널(100)의 광 파형의 일 예가 도시되었다. 종래의 표시 장치(10)의 표시 패널(100)은 서로 다른 구동 주파수들(또는 서로 다른 프레임 주파수들)에서 큰 휘도 차이를 가질 수 있고, 표시 패널(100)의 구동 주파수(또는 프레임 주파수)가 변경될 때 플리커가 발생할 수 있다.

이러한 서로 다른 구동 주파수들 사이의 휘도 차이는 서로 다른 구동 주파수들에서 표시 패널(100)의 광 파형들(50, 60)이 (특히, 저계조 영상을 표시할 때) 서로 다른 개수의 휘도 골들을 가지기 때문에 발생될 수 있다. 즉, 도 3의 예에서, 동일한 시간 동안, 약 240Hz로 구동되는 표시 패널(100)은 다섯 개의 프레임 구간들을 가지고, 약 48Hz로 구동되는 표시 패널(100)은 하나의 프레임 구간을 가질 수 있다. 또한, 종래의 표시 장치(10)에서는, 각 픽셀이 매 프레임 구간마다 애노드 초기화 동작을 한 번만 수행하고, 표시 패널(100)의 광 파형(50, 60)은 매 프레임 구간마다 애노드 초기화 동작에 기인하여 (즉, 제1 픽셀 스위칭 소자(PT1)에 의해 생성된 구동 전류가 애노드 초기화 동작에 의해 방전된 발광 소자 커패시터(CE)를 충전하는 데에 소모되어) 하나의 휘도 골을 가질 수 있다. 따라서, 동일한 시간 동안, 약 240Hz로 구동되는 표시 패널(100)은 다섯 개의 휘도 골들을 가지고, 약 48Hz로 구동되는 표시 패널(100)은 하나의 휘도 골을 가지므로, 약 48Hz로 구동되는 표시 패널(100)의 휘도가 (특히, 저계조 영상을 표시할 때) 약 240Hz로 구동되는 표시 패널(100)의 휘도보다 높을 수 있다.

이러한 서로 다른 구동 주파수들(DF) 사이의 휘도 차이를 감소시키도록, 본 발명의 실시예들에 따른 표시 장치(10)에서는, 가변 주파수 모드에서 구동 주파수와 무관하게 일정한 주기로 애노드 초기화 동작이 수행될 수 있다. 여기서, 애노드 초기화 동작은 초기화 전압(VINT)이 발광 소자(EE)의 애노드에 인가되는 동작일 수 있다.

도 4는 도 1의 게이트 구동부의 일부 스테이지를 개략적으로 나타낸 블록도이다.

도 4를 참조하면, 게이트 구동부(300)는 복수의 스테이지들(STAGE[1], STAGE[2], ..., STAGE[6], STAGE[7], ...)을 포함할 수 있다. 게이트 신호들은 스캔 게이트 신호들(SC[1], SC[2], ..., SC[6], SC[7], ...) 및 센싱 게이트 신호들(SS[1], SS[2], ..., SS[6], SS[7], ...)을 포함할 수 있다. 스캔 클럭 신호들은 제1 스캔 클럭 신호(SC-CK[1]) 내지 제6 스캔 클럭 신호(SC-CK[6])를 포함할 수 있고, 센싱 클럭 신호들은 제1 센싱 클럭 신호(SS-CK[1]) 내지 제6 센싱 클럭 신호(SS-CK[6])를 포함할 수 있다. 여기서, N은 자연수이다.

스테이지들(STAGE[1], STAGE[2], ..., STAGE[6], STAGE[7], ...)은 스캔 클럭 신호들(SC-CK[1], SC-CK[2], ..., SC-CK[6], SC-CK[1], ...)을 기초로 스캔 게이트 신호들(SC[1], SC[2], ..., SC[6], SC[7], ...)을 생성할 수 있다. 예를 들어, 제1 스테이지(STAGE[1])는 제1 스캔 클럭 신호(SC-CK[1])를 기초로 제1 스캔 게이트 신호(SC[1])를 생성할 수 있다. 예를 들어, 제2 스테이지(STAGE[2])는 제2 스캔 클럭 신호(SC-CK[2])를 기초로 제2 스캔 게이트 신호(SC[2])를 생성할 수 있다. 예를 들어, 제6 스테이지(STAGE[6])는 제6 스캔 클럭 신호(SC-CK[6])를 기초로 제6 스캔 게이트 신호(SC[6])를 생성할 수 있다. 예를 들어, 제7 스테이지(STAGE[7])는 제1 스캔 클럭 신호(SC-CK[1])를 기초로 제7 스캔 게이트 신호(SC[7])를 생성할 수 있다.

스테이지들(STAGE[1], STAGE[2], ..., STAGE[6], STAGE[7], ...)은 센싱 클럭 신호들(SS-CK[1], SS-CK[2], ..., SS-CK[6], SS-CK[1], ...)을 기초로 센싱 게이트 신호들(SS[1], SS[2], ..., SS[6], SS[7], ...)을 생성할 수 있다. 예를 들어, 제1 스테이지(STAGE[1])는 제1 센싱 클럭 신호(SC-CK[1])를 기초로 제1 센싱 게이트 신호(SS[1])를 생성할 수 있다. 예를 들어, 제2 스테이지(STAGE[2])는 제2 센싱 클럭 신호(SS-CK[2])를 기초로 제2 센싱 게이트 신호(SS[2])를 생성할 수 있다. 예를 들어, 제6 스테이지(STAGE[6])는 제6 센싱 클럭 신호(SS-CK[6])를 기초로 제6 센싱 게이트 신호(SS[6])를 생성할 수 있다. 예를 들어, 제7 스테이지(STAGE[7])는 제1 센싱 클럭 신호(SS-CK[1])를 기초로 제7 센싱 게이트 신호(SS[7])를 생성할 수 있다.

스테이지들(STAGE[1], STAGE[2], ..., STAGE[6], STAGE[7], ...)은 캐리 클럭 신호들(CR_CK[1], CR_CK[2], ..., CR_CK[6], CR_CK[1], ...)을 기초로 캐리 신호들(CR[1], CR[2], ..., CR[6], CR[7], ...)을 생성할 수 있다. 예를 들어, 제1 스테이지(STAGE[1])는 제1 캐리 클럭 신호(CR_CK[1])를 기초로 제1 캐리 신호(CR[1])를 생성할 수 있다. 예를 들어, 제2 스테이지(STAGE[2])는 제2 캐리 클럭 신호(CR_CK[2])를 기초로 제2 캐리 신호(CR[2])를 생성할 수 있다. 예를 들어, 제6 스테이지(STAGE[6])는 제6 캐리 클럭 신호(CR_CK[6])를 기초로 제6 캐리 신호(CR[6])를 생성할 수 있다. 예를 들어, 제7 스테이지(STAGE[7])는 제1 캐리 클럭 신호(CR_CK[1])를 기초로 제7 캐리 신호(CR[7])를 생성할 수 있다.

스테이지들(STAGE[1], STAGE[2], ..., STAGE[N], ...)은 제1 신호(S1), 제2 신호(S2), 제3 신호(S3), 제5 신호(S5), 제6 신호(S6), 제7 신호(S7), 제1 로우 전압(VSS1), 제2 로우 전압(VSS2), 및 제3 로우 전압(VSS3)을 기초로 스캔 게이트 신호들(SC[1], SC[2], ..., SC[6], SC[7], ...), 센싱 게이트 신호들(SS[1], SS[2], ..., SS[6], SS[7], ...), 및 캐리 신호들(CR[1], CR[2], ..., CR[6], CR[7], ...)을 생성할 수 있다.

도 5는 도 4의 제N 스테이지의 게이트 구동 회로의 일 예를 나타내는 회로도이다. 도 6은 도 5의 게이트 구동 회로의 입력 신호, 스캔 게이트 신호 및 캐리 신호를 나타내는 타이밍도이다. 도 7은 도 5의 게이트 구동 회로의 입력 신호 및 센싱 게이트 신호를 나타내는 타이밍도이다.

도 1 내지 도 7을 참조하면, 게이트 구동부(300)는 복수의 스테이지들(STAGE[1], STAGE[2], ..., STAGE[6], STAGE[7], ...)을 포함할 수 있고, 복수의 스테이지들(STAGE[1], STAGE[2], ..., STAGE[6], STAGE[7], ...) 각각은 게이트 구동 회로를 포함할 수 있다. 예를 들어, 제1 스테이지(STAGE[1])는 제1 게이트 라인에 대응하는 게이트 신호(SC[1], SS[1])를 출력할 수 있고, 제1 픽셀 행의 게이트 라인들(GL)에 인가될 수 있다. 예를 들어, 제2 스테이지(STAGE[2])는 제2 게이트 라인에 대응하는 게이트 신호(SC[2], SS[2])를 출력할 수 있고, 제2 픽셀 행의 게이트 라인들(GL)에 인가될 수 있다. 예를 들어, 제6 스테이지(STAGE[6])는 제6 게이트 라인에 대응하는 게이트 신호(SC[6], SS[6])를 출력할 수 있고, 제6 픽셀 행의 게이트 라인들(GL)에 인가될 수 있다. 예를 들어, 제7 스테이지(STAGE[7])는 제7 게이트 라인에 대응하는 게이트 신호(SC[7], SS[7])를 출력할 수 있고, 제7 픽셀 행의 게이트 라인들(GL)에 인가될 수 있다.

게이트 구동 회로는 스캔 클럭 신호(SC-CK), 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 기초로 제N 스캔 게이트 신호(SC[N])를 출력하고, 센싱 클럭 신호(SS-CK), 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 기초로 제N 센싱 게이트 신호(SS[N])를 출력하며, 캐리 클럭 신호(CR-CK), 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 기초로 제N 캐리 신호(CR[N])를 출력하는 제N 스테이지(STAGE[N])를 포함할 수 있다. 여기서, N은 자연수이다.

제N 스테이지(STAGE[N])는 인버팅부를 포함할 수 있다. 인버팅부는 제3 신호(S3)를 기초로 제2 노드(N2)를 제어한다. 도 6 및 도 7에서 보듯이, 제3 신호(S3)는 일반 모드에서, 하이 레벨을 갖는 직류 신호일 수 있다.

인버팅부는 제15-1 트랜지스터(T15-1), 제15-2 트랜지스터(T15-2) 및 제18 트랜지스터(T18)를 포함할 수 있다.

제15-1 트랜지스터(T15-1)는 제3 신호(S3)가 인가되는 제어 전극, 제3 신호(S3)가 인가되는 제1 전극 및 제15-2 트랜지스터(T15-2)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다.

제15-2 트랜지스터(T15-2)는 제3 신호(S3)가 인가되는 제어 전극, 제18 트랜지스터(T18)의 제어 전극에 연결되는 제1 전극 및 제15-1 트랜지스터(T15-1)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다.

제18 트랜지스터(T18)는 제15-2 트랜지스터(T15-2)의 제1 전극에 연결되는 제어 전극, 제3 신호(S3)가 인가되는 제1 전극 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다.

인버팅부는 제16 트랜지스터(T16)를 더 포함할 수 있다.

제16 트랜지스터(T16)는 제1 노드(N1)에 응답하여, 제2 로우 전압(VSS2)을 제18 트랜지스터(T18)의 제어 전극에 인가할 수 있다.

제16 트랜지스터(T16)는 제1 노드(N1)에 연결되는 제어 전극, 제2 로우 전압(VSS2)이 인가되는 제1 전극 및 제18 트랜지스터(T18)의 제어 전극에 연결되는 제2 전극을 포함할 수 있다.

또한, 제N 스테이지(STAGE[N])는 제1 센싱부를 포함할 수 있다. 제1 센싱부는 제21 트랜지스터(T21), 제22 트랜지스터(T22) 및 제23 트랜지스터(T23)를 포함할 수 있다.

제21 트랜지스터(T21)는 제6 신호(S6)가 인가되는 제어 전극, 이전 스테이지의 캐리 신호 중 하나인 이전 캐리 신호(예컨대, CR[N-3])가 인가되는 제1 전극 및 제22 트랜지스터(T22)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다. 도 6 및 도 7에서 보듯이, 제6 신호(S6)는 일반 모드 중 액티브 구간 내에서 하나의 활성화 펄스를 가지며, 제6 신호(S6)에 의해 센싱 대상이 되는 게이트 라인이 선택될 수 있다.

일 실시예에서, 이전 캐리 신호를 이전 제3 스테이지의 캐리 신호인 CR[N-3]으로 예시하였으나, 이에 한정되지 않는다.

제23 트랜지스터(T23)는 제6 신호(S6)가 인가되는 제어 전극, 제21 트랜지스터(T21)의 제2 전극에 연결되는 제1 전극 및 제22 트랜지스터(T22)의 제어 전극에 연결되는 제2 전극을 포함할 수 있다.

제22 트랜지스터(T22)는 제23 트랜지스터(T23)의 제2 전극에 연결되는 제어 전극, 제2 신호(S2)가 인가되는 제1 전극 및 제21 트랜지스터(T21)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다. 도 6 및 도 7에서 보듯이, 제2 신호(S2)는 하이 레벨을 갖는 직류 신호일 수 있다.

제1 센싱부는 제26 트랜지스터(T26) 및 제27 트랜지스터(T27)를 더 포함할 수 있다.

제26 트랜지스터(T26)는 제7 신호(S7)가 인가되는 제어 전극, 제27 트랜지스터(T27)의 제2 전극에 연결되는 제1 전극 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다. 도 6 및 도 7에서 보듯이, 제7 신호(S7)는 일반 모드 중 블랭크 구간의 초기에 활성화 펄스를 가질 수 있다. 제7 신호(S7)가 하이 레벨을 가질 때, 제6 신호(S6)에 의해 선택된 센싱 대상 게이트 라인에 게이트 신호가 인가될 수 있다.

제27 트랜지스터(T27)는 제23 트랜지스터(T23)의 제2 전극에 연결되는 제어 전극, 제1 로우 전압(VSS1)이 인가되는 제1 전극 및 제26 트랜지스터(T26)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

제N 스테이지(STAGE[N])는 제2 센싱부를 포함할 수 있다. 제2 센싱부는 제24 트랜지스터(T24), 제25-1 트랜지스터(T25-1), 제25-2 트랜지스터(T25-2) 및 제3 커패시터(C3)를 포함할 수 있다.

제24 트랜지스터(T24)는 제23 트랜지스터(T22)의 제2 전극에 연결되는 제어 전극, 제2 신호(S2)가 인가되는 제1 전극 및 제25-1 트랜지스터(T25-1)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

제25-1 트랜지스터(T25-1)는 제7 신호(S7)가 인가되는 제어 전극, 제24 트랜지스터(T24)의 제2 전극에 연결되는 제1 전극 및 제25-2 트랜지스터(T25-2)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

제25-2 트랜지스터(T25-2)는 제7 신호(S7)가 인가되는 제어 전극, 제25-1 트랜지스터(T25-1)의 제2 전극에 연결되는 제1 전극 및 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다.

제3 커패시터(C3)는 제2 신호(S2)가 인가되는 제1 전극 및 제24 트랜지스터(T24)의 제어 전극에 연결되는 제2 전극을 포함할 수 있다.

제3 커패시터(C3)는 해당 스테이지가 제6 신호(S6)에 의해 센싱 대상으로 선택된 경우, 하이 레벨의 전압을 저장하는 역할을 할 수 있다.

제N 스테이지(STAGE[N])는 제1 풀업 제어부를 포함할 수 있다. 제1 풀업 제어부는 이전 캐리 신호(CR[N-3])에 응답하여 이전 캐리 신호(CR[N-3])를 제1 노드(N1)에 출력할 수 있다.

예를 들어, 제1 풀업 제어부는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)를 포함할 수 있다.

제4-2 트랜지스터(T4-2)는 이전 캐리 신호(CR[N-3])가 인가되는 제어 전극, 이전 캐리 신호(CR[N-3])가 인가되는 제1 전극 및 제4-1 트랜지스터(T4-1)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

제4-1 트랜지스터(T4-1)는 이전 캐리 신호(CR[N-3])가 인가되는 제어 전극, 제4-2 트랜지스터(T4-2)의 제2 전극에 연결되는 제1 전극 및 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다.

제N 스테이지(STAGE[N])는 제2 풀업 제어부를 더 포함할 수 있다. 제2 풀업 제어부는 다음 스테이지의 캐리 신호 중 하나인 다음 캐리 신호(예컨대, CR[N+4])에 응답하여 제1 로우 전압(VSS1)을 제1 노드(N1)에 출력할 수 있다.

본 실시예에서, 다음 캐리 신호를 다음 제4 스테이지의 캐리 신호인 CR[N+4]로 예시하였으나, 본 발명은 이에 한정되지 않는다.

예를 들어, 제2 풀업 제어부는 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)를 포함할 수 있다. 본 실시예에서는 제2 풀업 제어부가 리키지 방지를 위해 직렬로 연결되는 2개의 트랜지스터들(T2-1, T2-2)을 포함하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 제2 풀업 제어부는 하나의 트랜지스터를 포함하거나, 직렬로 연결되는 3개 이상의 트랜지스터들을 포함할 수도 있다.

제2-1 트랜지스터(T2-1)는 다음 캐리 신호(CR[N+4])가 인가되는 제어 전극, 제2-2 트랜지스터(T2-2)의 제2 전극에 연결되는 제1 전극 및 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다.

제2-2 트랜지스터(T2-2)는 다음 캐리 신호(CR[N+4])가 인가되는 제어 전극, 제1 로우 전압(VSS1)이 인가되는 제1 전극 및 제2-1 트랜지스터(T2-1)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

제N 스테이지(STAGE[N])는 제3 풀업 제어부를 더 포함할 수 있다. 제3 풀업 제어부는 제2 노드(N2)의 전압에 응답하여 제1 로우 전압(VSS1)을 제1 노드(N1)에 출력할 수 있다.

예를 들어, 제3 풀업 제어부는 제5-1 트랜지스터(T5-1) 및 제5-2 트랜지스터(T5-2)를 포함할 수 있다. 본 실시예에서는 제3 풀업 제어부가 리키지 방지를 위해 직렬로 연결되는 2개의 트랜지스터들(T5-1, T5-2)을 포함하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 제3 풀업 제어부는 하나의 트랜지스터를 포함하거나, 직렬로 연결되는 3개 이상의 트랜지스터들을 포함할 수도 있다.

제5-1 트랜지스터(T5-1)는 제2 노드(N2)에 연결되는 제어 전극, 제5-2 트랜지스터(T5-2)의 제2 전극에 연결되는 제1 전극 및 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다.

제3-2 트랜지스터(T3-2)는 제2 노드(N2)에 연결되는 제어 전극, 제1 로우 전압(VSS1)이 인가되는 제1 전극 및 제3-1 트랜지스터(T3-1)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

제N 스테이지(STAGE[N])는 제1 풀다운 제어부를 포함할 수 있다. 제1 풀다운 제어부는 제1 노드(N1)의 전압에 응답하여 제1 로우 전압(VSS1)을 QBN 노드에 출력할 수 있다.

예를 들어, 제1 풀다운 제어부는 제19 트랜지스터(T19)를 포함할 수 있다. 제19 트랜지스터(T19)는 제1 노드(N1)에 연결되는 제어 전극, 제1 로우 전압(VSS1)이 인가되는 제1 전극 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다.

제N 스테이지(STAEG[N])는 제2 풀다운 제어부를 더 포함할 수 있다. 제2 풀다운 제어부는 이전 캐리 신호(CR[N-3])에 응답하여 제1 로우 전압(VSS1)을 제2 노드(N2)에 출력할 수 있다.

예를 들어, 제2 풀다운 제어부는 제20 트랜지스터(T20)를 포함할 수 있다. 제20 트랜지스터(T20)는 이전 캐리 신호(CR[N-3])가 인가되는 제어 전극, 제1 로우 전압(VSS1)이 인가되는 제1 전극 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다.

제N 스테이지(STAEG[N])는 스캔 게이트 출력부를 포함할 수 있다. 스캔 게이트 출력부는 제1 노드(N1)에 응답하여 스캔 게이트 출력 노드에 스캔 클럭 신호(SC-CK)를 인가하는 제6 트랜지스터(T6), 제2 노드(N2)에 응답하여 스캔 게이트 출력 노드에 제3 로우 전압(VSS3)을 인가하는 제8 트랜지스터(T8) 및 제6 트랜지스터(T6)의 제어 전극 및 스캔 게이트 출력 노드 사이에 연결되는 제1 커패시터(C1)를 포함할 수 있다. 제1 커패시터(C1)는 스캔 클럭 신호(SC-CK)가 하이 레벨을 가질 때, 제1 노드(N1)를 부스팅 시킬 수 있다.

제N 스테이지(STAGE[N])는 센싱 게이트 출력부를 더 포함할 수 있다. 센싱 게이트 출력부는 제1 노드(N1)에 응답하여 센싱 게이트 출력 노드에 센싱 클럭 신호(SS-CK)를 인가하는 제9 트랜지스터(T9), 제2 노드(N2)에 응답하여 센싱 게이트 출력 노드에 제3 로우 전압(VSS3)을 인가하는 제11 트랜지스터(T11) 및 제9 트랜지스터(T9)의 제어 전극 및 센싱 게이트 출력 노드 사이에 연결되는 제2 커패시터(C2)를 포함할 수 있다. 제2 커패시터(C2)는 센싱 클럭 신호(SS-CK)가 하이 레벨을 가질 때, 제1 노드(N1)를 부스팅 시킬 수 있다.

제N 스테이지(STAEG[N])는 캐리 출력부를 더 포함할 수 있다. 캐리 출력부는 제1 노드(N1)에 응답하여 캐리 출력 노드에 캐리 클럭 신호(CR-CK)를 인가하는 제12 트랜지스터(T12) 및 제2 노드(N2)에 응답하여 캐리 출력 노드에 제1 로우 전압(VSS1)을 인가하는 제14 트랜지스터(T14)를 포함할 수 있다.

제N 스테이지(STAGE[N])는 리셋부를 더 포함할 수 있다. 리셋부는 제5 신호(S5)에 응답하여 제1 로우 전압(VSS1)을 제1 노드(N1)에 출력할 수 있다. 도 6 및 도 7에서 보듯이, 제5 신호(S5)는 일반 모드 중 액티브 구간의 초기에 활성화 펄스를 갖는 신호일 수 있다. 즉, 일반 모드 중 액티브 구간의 초기에 제5 신호(S5)가 하이 레벨을 가질 때, 제1 노드(N1)는 리셋부에 의해 제1 로우 전압(VSS1)으로 리셋될 수 있다.

예를 들어, 리셋부는 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)를 포함할 수 있다. 본 실시예에서는 리셋부가 리키지 방지를 위해 직렬로 연결되는 2개의 트랜지스터들(T1-1, T1-2)을 포함하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 리셋부는 하나의 트랜지스터를 포함하거나, 직렬로 연결되는 3개 이상의 트랜지스터들을 포함할 수도 있다.

제N 스테이지(STAGE[N])는 안정화부를 더 포함할 수 있다. 안정화부는 리키지 방지를 위해 직렬로 형성된 2개의 트랜지스터들의 중간 노드에 하이 전압(예컨대, 제2 신호(S2)을 인가하여 직렬로 형성된 2개의 트랜지스터들의 리키지 방지의 효율을 향상시킬 수 있다.

안정화부는 제28-1 트랜지스터(T28-1) 및 제28-2 트랜지스터(T28-2)를 포함할 수 있다. 본 실시예에서는 안정화부 또한 리키지 방지를 위해 직렬로 연결되는 2개의 트랜지스터들(T28-1, T28-2)을 포함하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 안정화부는 하나의 트랜지스터를 포함하거나, 직렬로 연결되는 3개 이상의 트랜지스터들을 포함할 수도 있다.

예를 들어, 안정화부의 출력 전극은 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)의 중간 노드, 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)의 중간 노드, 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 중간 노드, 제5-1 트랜지스터(T5-1) 및 제5-2 트랜지스터(T5-2)의 중간 노드, 제25-1 트랜지스터(T25-1) 및 제25-2 트랜지스터(T25-2)의 중간 노드, 제29-1 트랜지스터(T29-1) 및 제29-2 트랜지스터(T29-2)의 중간 노드에 연결될 수 있다.

제N 스테이지(STAGE[N])는 보상부를 더 포함할 수 있다. 보상부는 제1 신호(S1)에 응답하여 제2 신호(S2)를 제1 노드(N1)에 출력할 수 있다.

예를 들어, 보상부는 제29-1 트랜지스터(T29-1) 및 제29-2 트랜지스터(T29-2)를 포함할 수 있다.

제29-1 트랜지스터(T29-1)는 제1 신호(S1)가 인가되는 제어 전극, 제29-2 트랜지스터(T29-2)의 제2 전극에 연결되는 제1 전극 및 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다.

제29-2 트랜지스터(T29-2)는 제1 신호(S1)가 인가되는 제어 전극, 제2 신호(S2)가 인가되는 제1 전극 및 제29-1 트랜지스터(T29-1)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

보상부는 제1 신호(S1)에 응답하여 제2 신호(S2)를 제1 노드(N1)에 출력할 수 있다. 도 6 및 도 7에서 보듯이, 제2 신호(S2)는 하이 레벨을 갖는 직류 신호일 수 있고, 제1 신호(S1)는 가변 주파수 모드의 초기에 활성화 펄스를 갖는 신호일 수 있다. 즉, 제29-1 트랜지스터(T29-1) 및 제29-2 트랜지스터(T29-2)가 제1 신호(S1)에 응답하여 턴온되면, 제2 신호(S2)가 상기 제1 노드(N1)에 인가되고 제1 노드(N1)의 전압은 하이 레벨을 가질 수 있다.

제1 노드(N1)의 전압이 하이 레벨을 갖는 구간 동안 제N 스테이지(STAGE[N])의 스캔 클럭 신호(SC-CK)에 의해 제N 스캔 게이트 신호(SC[N])의 펄스가 출력되고, 제N 스테이지(STAGE[N])의 센싱 클럭 신호(SS-CK)에 의해 제N 센싱 게이트 신호(SS[N])의 펄스가 출력되며, 제N 스테이지(STAGE[N])의 캐리 클럭 신호(CR-CK)에 의해 제N 캐리 신호(CR[N])의 펄스가 출력될 수 있다.

게이트 구동부(300)에는, 제1 신호(S1)의 활성화 펄스 이후, 스테이지들(STAGE[1], STAGE[2], ..., STAGE[6], STAGE[7], ...)에 동시에 센싱 클럭 신호들(SS-CK[1], SS-CK[2], ..., SS-CK[6], SS-CK[1], ...)이 인가될 수 있다. 그러므로 게이트 구동부(300)는, 센싱 클럭 신호들(SS-CK[1], SS-CK[2], ..., SS-CK[6], SS-CK[1], ...)에 응답하여, 픽셀 행들에 동시에 센싱 게이트 신호들(SS[1], SS[2], ..., SS[6], SS[7], ...)을 인가할 수 있다.

게이트 구동부(300)에는, 가변 주파수 모드에서, 스캔 클럭 신호들(SC-CK[1], SC-CK[2], ..., SC-CK[6], SC-CK[1], ...) 및 캐리 클럭 신호들(CR-CK[1], CR-CK[2], ..., CR-CK[6], CR-CK[1], ...)은 로우 레벨을 가질 수 있다. 그러므로 스캔 게이트 신호들(SC[1], SC[2], ..., SC[6], SC[7], ...) 및 캐리 신호들(CR[1], CR[2], ..., CR[6], CR[7], ...)는 출력되지 않을 수 있다.

제5 신호(S5)는, 가변 주파수 모드에서, 픽셀 행들에 동시에 센싱 게이트 신호들(SS[1], SS[2], ..., SS[6], SS[7], ...)이 인가된 이후, 활성화 펄스를 갖는 신호일 수 있다. 리셋부는 제5 신호(S5)에 응답하여 제1 로우 전압(VSS1)을 제1 노드(N1)에 출력할 수 있다. 제5 신호(S5)가 하이 레벨을 가질 때, 제1 노드(N1)는 리셋부에 의해 제1 로우 전압(VSS1)으로 리셋될 수 있다.

가변 주파수 모드에서, 게이트 구동부(300)는 센싱 게이트 신호(SS)를 제1 픽셀 스위칭 소자(PT1)의 제어 전극에 인가할 때, 스캔 게이트 신호(SC)를 제2 픽셀 스위칭 소자(PT2)의 제어 전극에 인가하지 않을 수 있다.

즉, 도 2에서, 센싱 게이트 신호(SS)가 활성화되어 제3 픽셀 스위칭 소자(PT3)가 턴 온되고, 초기화 전압(VINT)이 발광 소자(EE)의 애노드에 인가되는 애노드 초기화 동작이 수행될 수 있다. 발광 소자 커패시터(CE)는 애노드 초기화 동작에 의해 초기화 또는 방전될 수 있다.

서로 다른 구동 주파수들 사이의 휘도 차이를 감소시키도록, 본 발명의 실시예들에 따른 표시 장치(10)에서는, 각 픽셀이 구동 주파수와 무관하게 일정한 주기로 (예를 들어, 가변 프레임 주파수의 최대 주파수로) 애노드 초기화 동작을 수행할 수 있다. 예를 들어, 게이트 구동부(300)는 최소 프레임 구간의 시간 길이마다 애노드 초기화 동작을 수행할 수 있다.

애노드 초기화 동작이 구동 주파수와 무관하게 일정한 주기로 수행되는 경우, 서로 다른 구동 주파수들로 구동되는 표시 패널(100)의 광 파형들이 동일한 개수의 휘도 골들을 가질 수 있다. 이에 따라, 서로 다른 구동 주파수들에서 균일한 휘도로 영상이 표시될 수 있다.

도 8 내지 도 10은 도 4의 제N 스테이지의 게이트 구동 회로의 다른 예를 나타내는 회로도이다. 도 11은 도 8 내지 도 10의 게이트 구동 회로의 입력 신호, 스캔 게이트 신호 및 캐리 신호를 나타내는 타이밍도이다. 도 12는 도 8 내지 도 10의 게이트 구동 회로의 입력 신호 및 센싱 게이트 신호를 나타내는 타이밍도이다.

도 1 내지 도 8을 참조하면, 도 8의 게이트 구동 회로는 도4의 제N 스테이지(STAGE[N])의 게이트 구동 회로와 달리, 제29-2 트랜지스터(T29-2)의 제1 전극이 제1 신호(S1)를 수신한다는 것을 제외하고는 실질적으로 동일하다.

도 1 내지 도 7 및 도 9를 참조하면, 도 9의 게이트 구동 회로는 도4의 제N 스테이지(STAGE[N])의 게이트 구동 회로와 달리, 제29-2 트랜지스터(T29-2)의 제1 전극이 제1 신호(S1)를 수신한고, 제29-1 트랜지스터(T29-1) 및 제29-2 트랜지스터(T29-2)의 중간 노드에 제2 신호(S2)가 직접 인가된다는 것을 제외하고는 실질적으로 동일하다.

도 1 내지 도 7 및 도 10을 참조하면, 도 9의 게이트 구동 회로는 도4의 제N 스테이지(STAGE[N])의 게이트 구동 회로와 달리, 제29-2 트랜지스터(T29-2)의 제1 전극이 제1 신호(S1)를 수신한고, 제29-1 트랜지스터(T29-1) 및 제29-2 트랜지스터(T29-2)의 중간 노드에 연결되는 제30-1 트랜지스터(T30-1) 및 제30-2 트랜지스터(T30-2)를 더 포함한다는 것을 제외하고는 실질적으로 동일하다.

그러므로, 도 8 내지 도 10의 게이트 구동 회로에서, 동일하거나 대응되는 구성요소에 대해서는 중복되는 설명을 생략하기로 한다.

도 1 내지 도 12를 참조하면, 도 8 내지 도 10의 게이트 구동 회로는 스캔 클럭 신호(SC-CK), 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 기초로 제N 스캔 게이트 신호(SC[N])를 출력하고, 센싱 클럭 신호(SS-CK), 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 기초로 제N 센싱 게이트 신호(SS[N])를 출력하며, 캐리 클럭 신호(CR-CK), 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 기초로 제N 캐리 신호(CR[N])를 출력하는 제N 스테이지(STAGE[N])를 포함할 수 있다. 여기서, N은 자연수이다.

도 8 내지 도 10의 보상부는 제29-1 트랜지스터(T29-1) 및 제29-2 트랜지스터(T29-2)를 포함할 수 있다. 제29-1 트랜지스터(T29-1)는 제1 신호(S1)가 인가되는 제어 전극, 제29-2 트랜지스터(T29-2)의 제2 전극에 연결되는 제1 전극 및 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다. 제29-2 트랜지스터(T29-1)는 제1 신호(S1)가 인가되는 제어 전극, 제1 신호(S1)가 인가되는 제1 전극 및 제29-1 트랜지스터(T29-1)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

다만, 도 8의 제29-1 트랜지스터(T29-1) 및 제29-2 트랜지스터(T29-2)의 중간 노드는 안정화부의 출력 전극에 연결될 수 있다.

도 9의 제29-1 트랜지스터(T29-1) 및 제29-2 트랜지스터(T29-2)의 중간 노드에 제2 신호(S2)가 직접 인가될 수 있다.

도 10의 보상부는 도 9의 보상부보다 제30-1 트랜지스터(T30-1) 및 제30-2 트랜지스터(T30-2)를 더 포함할 수 있다. 제30-1 트랜지스터(T30-1)는 제30-2 트랜지스터(T30-2)의 제2 전극에 연결되는 제어 전극, 제30-2 트랜지스터(T30-2)의 제2 전극에 연결되는 제1 전극 및 제29-1 트랜지스터(T29-1) 및 제29-2 트랜지스터(T29-2)의 중간 노드에 연결되는 제2 전극을 포함할 수 있다. 제30-2 트랜지스터(T30-2)는 제2 신호(S2)가 인가되는 제어 전극, 제2 신호(S2)가 인가되는 제1 전극 및 제30-1 트랜지스터(T30-1)의 상기 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

가변 주파수 모드에서, 제1 신호(S1)는 활성화 펄스를 가지며, 제9 트랜지스터(T9)가 센싱 클럭 신호(SS-CK), 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 기초로 제N 센싱 게이트 신호(SS[N])를 출력할 때, 제6 트랜지스터(T6)는 제N 스캔 게이트 신호(SC[N])를 출력하지 않을 수 있다.

제1 노드(N1)의 전압이 하이 레벨을 갖는 구간 동안 제N 스테이지(STAGE[N])스캔 클럭 신호(SC-CK)에 의해 제N 스캔 게이트 신호(SC[N])의 펄스가 출력되고, 제N 스테이지(STAGE[N])의 센싱 클럭 신호(SS-CK)에 의해 제N 센싱 게이트 신호(SS[N])의 펄스가 출력되며, 제N 스테이지(STAGE[N])의 캐리 클럭 신호(CR-CK)에 의해 제N 캐리 신호(CR[N])의 펄스가 출력될 수 있다.

게이트 구동부(300)에는, 제1 로우 전압(VSS1)의 활성화 펄스 이후, 스테이지들(STAGE[1], STAGE[2], ..., STAGE[6], STAGE[7], ...)에 센싱 클럭 신호들(SS-CK[1], SS-CK[2], ..., SS-CK[6], SS-CK[6], ...)이 순차적으로 인가될 수 있다. 그러므로 게이트 구동부(300)는, 센싱 클럭 신호들(SS-CK[1], SS-CK[2], ..., SS-CK[6], SS-CK[1], ...)에 응답하여, 픽셀 행들에 순차적으로 센싱 게이트 신호들(SS[1], SS[2], ..., SS[6], SS[1], ...)을 인가할 수 있다.

즉, 도 2에서, 센싱 게이트 신호(SS)가 활성화되어 제3 픽셀 스위칭 소자(PT3)가 턴 온되고, 초기화 전압(VINT)이 발광 소자(EE)의 제1 전극에 인가되는 애노드 초기화 동작이 수행될 수 있다. 발광 소자 커패시터(CE)는 애노드 초기화 동작에 의해 초기화 또는 방전될 수 있다.

도 13은 도 4의 제N 스테이지의 게이트 구동 회로의 또 다른 예를 나타내는 회로도이다. 도 14는 도 13의 게이트 구동 회로의 입력 신호, 스캔 게이트 신호 및 캐리 신호를 나타내는 타이밍도이다. 도 15는 도 13의 게이트 구동 회로의 입력 신호 및 센싱 게이트 신호를 나타내는 타이밍도이다.

도 1 내지 도 15를 참조하면, 도 13의 게이트 구동 회로는 도 4의 제N 스테이지(STAGE[N])의 게이트 구동 회로와 달리, 제29-1 트랜지스터(T29-1), 제29-2 트랜지스터(T29-2) 및 제1 신호(S1)를 포함하지 않는다는 것을 제외하고는 실질적으로 동일하다. 그러므로, 동일하거나 대응되는 구성요소에 대해서는 중복되는 설명을 생략하기로 한다.

가변 주파수 모드에서, 제1 로우 전압(VSS1)은 활성화 펄스를 가지며, 제9 트랜지스터(T9)가 센싱 클럭 신호(SS-CK), 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 기초로 제N 센싱 게이트 신호(SS[N])를 출력할 때, 제6 트랜지스터(T6)는 제N 스캔 게이트 신호(SC[N])를 출력하지 않을 수 있다.

제N 스테이지(STAGE[N])는 리셋부를 더 포함할 수 있다. 리셋부는 제5 신호(S5)에 응답하여 제1 로우 전압(VSS1)을 제1 노드(N1)에 출력할 수 있다. 도 14 및 도 15에서 보듯이, 제1 로우 전압(VSS1)은, 일반 모드에서 로우 레벨을 가질 수 있고, 가변 주파수 모드에서 활성화 펄스를 가질 수 있다. 즉, 도 14 및 도 15의 제1 로우 전(VSS1)의 파형은 도 6 및 도 7의 제1 신호(S1)와 파형이 동일할 수 있다. 가변 주파수 모드에서, 제5 신호(S5)는 활성화 펄스를 가지는 신호일 수 있다. 즉, 가변 주파수 모드에서, 제5 신호(S5)가 하이 레벨을 가질 때, 제1 로우 전압(VSS1)이 리셋부에 의해 제1 노드(N1)에 인가되고 제1 노드(N1)의 전압은 하이 레벨을 가질 수 있다. 그러므로, 가변 주파수 모드에서, 제1 로우 전압(VSS1)이 활성화 펄스를 가질 때, 제5 신호(S5)는 활성화 펄스를 가질 수 있다.

게이트 구동부(300)에는, 제1 로우 전압(VSS1)의 활성화 펄스 이후, 스테이지들(STAGE[1], STAGE[2], ..., STAGE[6], STAGE[7], ...)에 센싱 클럭 신호들(SS-CK[1], SS-CK[2], ..., SS-CK[6], SS-CK[6], ...)이 동시에 인가될 수 있다. 그러므로 게이트 구동부(300)는, 센싱 클럭 신호들(SS-CK[1], SS-CK[2], ..., SS-CK[6], SS-CK[1], ...)에 응답하여, 픽셀 행들에 동시에 센싱 게이트 신호들(SS[1], SS[2], ..., SS[6], SS[1], ...)을 인가할 수 있다.

도 16은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 17은 도 16의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.

도 16 및 도 17을 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 스토리지 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 표시 장치(1060)를 포함할 수 있다. 이 때, 표시 장치(1060)는 도 1의 표시 장치일 수 있다. 또한, 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.

일 실시예에 따르면, 도 17에 도시된 바와 같이, 전자 기기(1000)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서, 전자 기기(1000)가 그에 한정되지는 않는다. 예를 들어, 전자 기기(1000)는 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 내비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 장치 등으로 구현될 수 있다.

프로세서(1010)는 마이크로프로세서(microprocessor), 중앙 처리 유닛(central processing unit), 어플리케이션 프로세서(application processor) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.

스토리지 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.

입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 표시 장치(1060)가 입출력 장치(1040)에 포함될 수도 있다.

파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다.

표시 장치(1060)는 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.

본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트 폰, 태블릿 컴퓨터, TV, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.

이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

10: 표시 장치 100: 표시 패널
200: 구동 제어부 300: 게이트 구동부
400: 감마 기준 전압 생성부 500: 데이터 구동부
600: 표시 패널 구동부

Claims

픽셀들을 포함하는 표시 패널; 및
상기 픽셀들에 스캔 게이트 신호들 및 센싱 게이트 신호들을 인가하는 게이트 구동부를 포함하고,
상기 게이트 구동부는 스캔 클럭 신호, 제1 노드의 전압 및 제2 노드의 전압을 기초로 상기 스캔 게이트 신호들 중 제N 스캔 게이트 신호를 출력하고, 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 센싱 게이트 신호들 중 제N 센싱 게이트 신호를 출력하는 제N 스테이지를 포함하며,
상기 제N 스테이지는 보상부, 상기 제1 노드에 연결되는 제어 단자를 포함하는 제6 트랜지스터, 및 상기 제1 노드에 연결되는 제어 단자를 포함하는 제9 트랜지스터를 포함하고,
가변 주파수 모드에서, 상기 보상부는 제1 신호에 응답하여 제2 신호를 상기 제1 노드에 출력하고, 상기 제6 트랜지스터는, 상기 제9 트랜지스터가 상기 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 제N 센싱 게이트 신호를 출력할 때, 상기 제N 스캔 게이트 신호를 출력하지 않는 것을 특징으로 하는 표시 장치 (N은 자연수).
제1항에 있어서, 상기 픽셀들 각각은,
스토리지 커패시터에 연결되는 제어 전극, 제1 전원 전압이 인가되는 제1 전극 및 발광 소자에 연결되는 제2 전극을 포함하는 제1 픽셀 스위칭 소자;
스캔 게이트 신호가 인가되는 제어 전극, 데이터 전압이 인가되는 제1 전극 및 상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 연결되는 제2 전극을 포함하는 제2 픽셀 스위칭 소자;
센싱 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 제1 전극 및 상기 발광 소자에 연결되는 제2 전극을 포함하는 제3 픽셀 스위칭 소자;
상기 제1 픽셀 스위칭 소자의 상기 제2 전극에 연결되는 애노드 및 제2 전원 전압이 인가되는 캐소드를 포함하는 발광 소자; 및
상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 연결되는 제1 전극 및 상기 제1 픽셀 스위칭 소자의 상기 제2 전극에 연결되는 제2 전극을 포함하는 상기 스토리지 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
제2항에 있어서, 상기 가변 주파수 모드에서, 상기 게이트 구동부는 상기 센싱 게이트 신호를 상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 인가할 때, 상기 스캔 게이트 신호를 상기 제2 픽셀 스위칭 소자의 상기 제어 전극에 인가하지 않는 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 게이트 구동부는, 센싱 클럭 신호들에 응답하여, 픽셀 행들에 동시에 상기 센싱 게이트 신호들을 인가하는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 보상부는 제29-1 트랜지스터 및 제29-2 트랜지스터를 포함하고,
상기 제29-1 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제29-2 트랜지스터의 제2 전극에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하며,
상기 제29-2 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제2 신호가 인가되는 제1 전극 및 상기 제29-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함하는 것을 특징으로 하는 표시 장치.
제5항에 있어서, 상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터가 상기 제1 신호에 응답하여 턴온되면, 상기 제2 신호가 상기 제1 노드에 인가되는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 제N 스테이지는 리셋부를 더 포함하고,
상기 리셋부는 제5 신호에 응답하여 제1 로우 전압을 상기 제1 노드에 출력하는 것을 특징으로 하는 표시 장치.
픽셀들을 포함하는 표시 패널; 및
상기 픽셀들에 스캔 게이트 신호들 및 센싱 게이트 신호들을 인가하는 게이트 구동부를 포함하고,
상기 게이트 구동부는 스캔 클럭 신호, 제1 노드의 전압 및 제2 노드의 전압을 기초로 상기 스캔 게이트 신호들 중 제N 스캔 게이트 신호를 출력하고, 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 센싱 게이트 신호들 중 제N 센싱 게이트 신호를 출력하는 제N 스테이지를 포함하며,
상기 제N 스테이지는 보상부, 상기 제1 노드에 연결되는 제어 단자를 포함하는 제6 트랜지스터, 및 상기 제1 노드에 연결되는 제어 단자를 포함하는 제9 트랜지스터를 포함하고,
가변 주파수 모드에서, 상기 보상부는 제1 신호에 응답하여 상기 제1 신호를 상기 제1 노드에 출력하고, 상기 제6 트랜지스터는, 상기 제9 트랜지스터가 상기 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 제N 센싱 게이트 신호를 출력할 때, 상기 제N 스캔 게이트 신호를 출력하지 않는 것을 특징으로 하는 표시 장치 (N은 자연수).
제8항에 있어서, 상기 픽셀들 각각은,
스토리지 커패시터에 연결되는 제어 전극, 제1 전원 전압이 인가되는 제1 전극 및 발광 소자에 연결되는 제2 전극을 포함하는 제1 픽셀 스위칭 소자;
스캔 게이트 신호가 인가되는 제어 전극, 데이터 전압이 인가되는 제1 전극 및 상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 연결되는 제2 전극을 포함하는 제2 픽셀 스위칭 소자;
센싱 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 제1 전극 및 상기 발광 소자에 연결되는 제2 전극을 포함하는 제3 픽셀 스위칭 소자;
상기 제1 픽셀 스위칭 소자의 상기 제2 전극에 연결되는 애노드 및 제2 전원 전압이 인가되는 캐소드를 포함하는 발광 소자; 및
상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 연결되는 제1 전극 및 상기 제1 픽셀 스위칭 소자의 상기 제2 전극에 연결되는 제2 전극을 포함하는 상기 스토리지 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
제8항에 있어서, 상기 보상부는 제29-1 트랜지스터 및 제29-2 트랜지스터를 포함하고,
상기 제29-1 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제29-2 트랜지스터의 제2 전극에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하며,
상기 제29-2 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제1 신호가 인가되는 제1 전극 및 상기 제29-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함하며,
상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터의 중간 노드는 안정화부의 출력 전극에 연결되고,
상기 안정화부는 제28-1 트랜지스터 및 제28-2 트랜지스터를 포함하며,
상기 제28-1 트랜지스터는 상기 제1 노드에 연결되는 제어 전극, 상기 제28-2 트랜지스터의 제2 전극에 연결되는 제1 전극 및 상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터의 중간 노드는 안정화부의 출력 전극에 연결되는 제2 전극을 포함하고,
상기 제28-2 트랜지스터는 상기 제1 노드에 연결되는 제어 전극, 제2 신호가 인가되는 제1 전극 및 상기 제28-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함하는 것을 특징으로 하는 표시 장치.
제8항에 있어서, 상기 보상부는 제29-1 트랜지스터 및 제29-2 트랜지스터를 포함하고,
상기 제29-1 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제29-2 트랜지스터의 제2 전극에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하며,
상기 제29-2 트랜지스터는 상기 제1 신호가 인가되는 제어 전극, 상기 제1 신호가 인가되는 제1 전극 및 상기 제29-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함하며,
상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터의 중간 노드에 제2 신호가 인가되는 것을 특징으로 하는 표시 장치.
제11항에 있어서, 상기 보상부는 제30-1 트랜지스터 및 제30-2 트랜지스터를 더 포함하고,
상기 제30-1 트랜지스터는 제30-2 트랜지스터의 제2 전극에 연결되는 제어 전극, 상기 제30-2 트랜지스터의 상기 제2 전극에 연결되는 제1 전극 및 상기 제29-1 트랜지스터 및 상기 제29-2 트랜지스터의 중간 노드에 연결되는 제2 전극을 포함하며,
상기 제30-2 트랜지스터는 제2 신호가 인가되는 제어 전극, 상기 제2 신호가 인가되는 제1 전극 및 상기 제30-1 트랜지스터의 상기 제1 전극에 연결되는 제2 전극을 포함하는 것을 특징으로 하는 표시 장치.
제8항에 있어서, 상기 게이트 구동부는, 센싱 클럭 신호들에 응답하여, 픽셀 행들에 순차적으로 상기 센싱 게이트 신호들을 인가하는 것을 특징으로 하는 표시 장치.
픽셀들을 포함하는 표시 패널; 및
상기 픽셀들에 스캔 게이트 신호들 및 센싱 게이트 신호들을 인가하는 게이트 구동부를 포함하고,
상기 게이트 구동부는 스캔 클럭 신호, 제1 노드의 전압 및 제2 노드의 전압을 기초로 상기 스캔 게이트 신호들 중 제N 스캔 게이트 신호를 출력하고, 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 상기 센싱 게이트 신호들 중 제N 센싱 게이트 신호를 출력하는 제N 스테이지를 포함하며,
상기 제N 스테이지는 제5 신호에 응답하여 제1 로우 전압을 상기 제1 노드에 출력하는 리셋부, 상기 제1 노드에 연결되는 제어 단자를 포함하는 제6 트랜지스터, 및 상기 제1 노드에 연결되는 제어 단자를 포함하는 제9 트랜지스터를 포함하고,
가변 주파수 모드에서, 상기 제1 로우 전압은 활성화 펄스를 가지고, 상기 제6 트랜지스터는, 상기 제9 트랜지스터가 상기 센싱 클럭 신호, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기초로 제N 센싱 게이트 신호를 출력할 때, 상기 제N 스캔 게이트 신호를 출력하지 않는 것을 특징으로 하는 표시 장치 (N은 자연수).
제14항에 있어서, 상기 픽셀들 각각은,
스토리지 커패시터에 연결되는 제어 전극, 제1 전원 전압이 인가되는 제1 전극 및 발광 소자에 연결되는 제2 전극을 포함하는 제1 픽셀 스위칭 소자;
스캔 게이트 신호가 인가되는 제어 전극, 데이터 전압이 인가되는 제1 전극 및 상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 연결되는 제2 전극을 포함하는 제2 픽셀 스위칭 소자;
센싱 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 제1 전극 및 상기 발광 소자에 연결되는 제2 전극을 포함하는 제3 픽셀 스위칭 소자;
상기 제1 픽셀 스위칭 소자의 상기 제2 전극에 연결되는 애노드 및 제2 전원 전압이 인가되는 캐소드를 포함하는 발광 소자; 및
상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 연결되는 제1 전극 및 상기 제1 픽셀 스위칭 소자의 상기 제2 전극에 연결되는 제2 전극을 포함하는 상기 스토리지 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 가변 주파수 모드에서, 상기 게이트 구동부는 상기 센싱 게이트 신호를 상기 제1 픽셀 스위칭 소자의 상기 제어 전극에 인가할 때, 상기 스캔 게이트 신호를 상기 제2 픽셀 스위칭 소자의 상기 제어 전극에 인가하지 않는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 게이트 구동부는, 센싱 클럭 신호들에 응답하여, 픽셀 행들에 동시에 상기 센싱 게이트 신호들을 인가하는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 리셋부는 제1-1 트랜지스터 및 제1-2 트랜지스터를 포함하고,
상기 제1-1 트랜지스터는 상기 제5 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 제1 전극 및 상기 제1-2 트랜지스터의 제1 전극에 연결되는 제2 전극을 포함하며,
상기 제1-2 트랜지스터는 상기 제5 신호가 인가되는 제어 전극, 상기 제1-1 트랜지스터의 상기 제2 전극에 연결되는 제1 전극 및 상기 제1 로우 전압이 인가되는 제2 전극을 포함하는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 가변 주파수 모드에서, 상기 제5 신호는 활성화 펄스를 가지는 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 가변 주파수 모드에서, 상기 제1 로우 전압이 활성화 펄스를 가질 때, 상기 제5 신호는 활성화 펄스를 가지는 것을 특징으로 하는 표시 장치.