KR20240070381A - 고조파 스퓨리어스 억제 특성을 갖는 대역 통과 여파기 - Google Patents

고조파 스퓨리어스 억제 특성을 갖는 대역 통과 여파기 Download PDF

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Abstract

본 개시에 따른 대역 통과 여파기는 형 CCC구조를 갖는 MIM 커패시터; MIM 커패시터 및 제1 포트 사이에 연결되는 제1 인덕터; MIM 커패시터 및 제2 포트 사이에 연결되는 제2 인덕터; 및 접지 노드와 MIM 커패시터 사이에 연결되는 제3 인덕터로 구성되고, MIM 커패시터는: 절연체; 하부 금속; 절연체 및 하부 금속과 제1 병렬 커패시터를 생성하는 제1 상부 금속; 및 절연체 및 하부 금속과 제2 병렬 커패시터를 생성하는 제2 상부 금속을 포함하되, 제1 상부 금속 및 제2 상부 금속은 제1 병렬 커패시터 및 제2 병렬 커패시터 사이의 직렬 커패시터를 생성한다.

Description

고조파 스퓨리어스 억제 특성을 갖는 대역 통과 여파기{BANDPASS FILTER WITH HARMONIC SPURIOUS SUPPRESSION CHARACTERISTICS}
본 개시는 대역 통과 여파기와 관계된 것으로, 좀 더 상세하게는 고조파 스퓨리어스 억제 특성을 갖는 대역 통과 여파기와 관계된다.
대역 통과 여파기는 무선 통신 시스템에서 사용 대역 이외의 신호를 제거할 수 있다. 대역 통과 여파기는 송신기의 경우, 허용되는 주파수 이외의 신호가 안테나에서 방사되는 것을 방지할 수 있다. 대역 통과 여파기는 수신기의 경우 허용되는 주파수만 수신하기 위해서 사용될 수 있다.
무선 통신 시스템에서, 종래에 사용되는 SAW(Surface acoustic wave) 필터의 경우 MMIC(monolithic microwave integrated circuit) 공정에서 집적할 수 없으며, 큰 공간을 차지하는 단점이 있다. 대역 통과 여파기가 MMIC 회로에서 구현되기 위해서는 평면형 또는 3D구조를 이용하여 구현되어야 한다.
본 개시는 종래의 MIM 커패시터의 구조적 변경을 기반으로, 형 CCC 회로를 소형화 하고 이를 이용한 고조파 스퓨리어스 억제특성을 갖는 대역통과 여파기 구조를 제공함에 목적이 있다.
본 개시에 따른 대역 통과 여파기는 형 CCC구조를 갖는 MIM 커패시터; 상기 MIM 커패시터 및 제1 포트 사이에 연결되는 제1 인덕터; 상기 MIM 커패시터 및 제2 포트 사이에 연결되는 제2 인덕터; 및 접지 노드와 상기 MIM 커패시터 사이에 연결되는 제3 인덕터로 구성되고, 상기 MIM 커패시터는: 절연체; 하부 금속; 상기 절연체 및 상기 하부 금속과 제1 병렬 커패시터를 생성하는 제1 상부 금속; 및 상기 절연체 및 상기 하부 금속과 제2 병렬 커패시터를 생성하는 제2 상부 금속을 포함하되, 상기 제1 상부 금속 및 상기 제2 상부 금속은 상기 제1 병렬 커패시터 및 상기 제2 병렬 커패시터 사이의 직렬 커패시터를 생성한다.
본 개시에 따르면, 회로 배선의 기생 성분이 제거되고, 종래의 대역 통과 여파기에 비해 회로에서 더 적은 면적을 차지할 수 있는 형 CCC MIM 커패시터 구조를 이용한 대역 통과 여파기가 제공된다. 본 개시에 따르면, 고조파 및 고주파 대역에서 스퓨리어스(spurious) 억제 특성을 가질 수 있고, 여파기 단수가 증가하는 경우 집적도도 또한 향상될 수 있으며, MMIC 공정을 통해 제작 가능하여 다른 통신 회로들과 웨이퍼 레벨에서 집적화 및 패키징이 가능한 형 CCC MIM 커패시터 구조를 이용한 대역통과 여파기가 제공된다.
도 1a 및 도 1b는 MIM(metal insulator metal)구조를 갖는 커패시터의 구조를 도시한 도면들이다.
도 2a 및 도 2b는 CCC 구조를 기반으로, 대역 통과 여파기의 회로 및 도 1a 및 도 1b에 도시된 커패시터를 이용하여 구현된 대역 통과 여파기의 일 실시 예를 도시한 도면들이다.
도 3a 및 도 3b는 본 개시의 일 실시 예에 따라, 도 2a에 도시된 회로의 구조를 갖는 형 CCC구조를 갖는 MIM 커패시터를 도시한 도면들이다.
도 4a는 본 개시의 일 실시 예에 따라, 도 3a 및 도 3b에 도시된 형 CCC구조를 갖는 MIM 커패시터를 기반으로 생성된 대역 통과 여파기를 도시한 도면이다.
도 4b는 본 개시의 일 실시 예에 따라, 도 4a에 도시된 대역 통과 여파기의 등가 회로를 도시한 도면이다.
도 5a 및 도 5b는 본 개시의 일 실시 예에 따라, 28GHz의 통과 대역을 갖도록 설계된 도 4a에 도시된 대역 통과 여파기의 주파수에 따른 응답 특성 그래프를 도시한 도면들이다.
도 6은 28GHz의 통과 대역을 갖도록 설계된 도 4a에 도시된 대역 통과 여파기의 직렬 커패시터 성분의 크기 변화를 기반으로 한 대역 통과 여파기의 주파수에 따른 응답 특성의 변화를 도시한 도면이다.
도 7은 28GHz의 통과 대역을 갖도록 설계된 도 4a에 도시된 대역 통과 여파기의 병렬 인덕터의 인덕턴스의 변화 에를 기반으로 한 대역 통과 여파기의 주파수에 따른 응답 특성의 변화를 도시한 도면이다.
도 8은 28GHz의 통과 대역을 갖도록 설계된 도 4a에 도시된 대역 통과 여파기의 단수의 변화를 기반으로 한 대역 통과 여파기의 주파수에 따른 응답 특성의 변화를 도시한 도면이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1a 및 도 1b는 MIM(Metal Insulator Metal)구조를 갖는 커패시터(100)를 도시한 도면들이다. 설명의 편의를 위해 이하에서, 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)이 언급된다. 제1 방향(D1)은 하부 금속(120)과 수직한 방향일 수 있다. 제2 방향(D2)은 제1 방향(D1)과 수직하면서, 하부 금속(120)을 포함하는 평면에 포함되는 방향일 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 수직인 방향일 수 있다.
도 1a는 MIM 구조를 갖는 커패시터(100)를 제1 방향(D1)을 따라 바라본 평면도이다. 도 1b는 MIM 구조를 갖는 커패시터(100)를 제2 방향(D2)을 따라 바라본 측면도이다. 도 1a 및 도 1b를 통해 MIM 구조를 갖는 커패시터(100)의 구조가 설명된다. 도 1a 및 도 1b를 참조하면, MIM 구조를 갖는 커패시터(100)는 상부 금속(110), 하부 금속(120), 및 절연체(130)를 포함할 수 있다.
상부 금속(110)은 MIM 구조를 갖는 커패시터(100)의 일단이 될 수 있다. 도 1b를 참조하면, 상부 금속(110)은 절연체(130)로부터 제1 방향(D1)으로 상부에 위치할 수 있다. 도 1a를 참조하면, 상부 금속(110)은 철(凸) 모양일 수 있고, 돌출된 부분을 제외한 부분은 절연체(130)의 제1 방향(D1)으로 상부에 포함될 수 있다.
하부 금속(120)은 MIM 구조를 갖는 커패시터(100)의 타단이 될 수 있다. 도 1b를 참조하면, 하부 금속(120)은 절연체(130)로부터 제1 방향(D1)으로 하부에 위치할 수 있다. 도 1a를 참조하면, 하부 금속(110)은 철(凸) 모양일 수 있고, 돌출된 부분을 제외한 부분의 제1 방향(D1)으로 상단에 절연체(130)가 포함될 수 있다.
일 실시 예에서, 상부 금속(110) 및 하부 금속(120)이 중첩되는 부분의 면적을 기반으로, MIM구조를 갖는 커패시터(100)의 전기 용량이 조절될 수 있다. 예를 들어, 상부 금속(110) 및 하부 금속(120)의 중첩되는 부분의 면적이 증가하는 경우, MIM 구조를 갖는 커패시터(100)의 전기 용량이 더 커질 수 있다.
절연체(130)는 상부 금속(110) 및 하부 금속(120) 제1 방향(D1)으로 사이에 위치할 수 있다. 절연체(130)는 MIM 구조를 갖는 커패시터(100)가 상부 금속(110) 및 하부 금속(120)으로만 구성된 커패시터보다 더 큰 전기 용량을 갖도록 할 수 있다. 일 실시 예에서, 절연체(130)는 다양한 유전율을 갖는 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연체(130)는 산화 규소(SiO2), 질화 규소(SiN3) 등과 같은 절연 물질 중 적어도 하나를 포함할 수 있다. 일 실시 예에 따라, 절연체(130)의 유전율, 및 두께를 조절함으로써, MIM 구조를 갖는 커패시터(100)의 전기 용량은 조절될 수 있다. 예를 들어, 절연체(130)의 유전율이 높아지는 경우, MIM 구조를 갖는 커패시터(100)의 전기 용량이 증가될 수 있다.
도 2a 및 도 2b는 형 CCC 회로(200)를 도시한 도면들이다. 도 2a는 도 1a 및 도 1b에 도시된 MIM 커패시터(100)를 포함하는 형 CCC 회로(200)를 제1 방향(D1)을 따라 바라본 평면도를 도시한 도면이다. 도 2b는 도 2a에 도시된 형 CCC 회로(200)의 등가 회로를 도시한 도면이다. 도 2a 및 도 2b를 통해, 형 CCC 회로(200)의 구조가 설명된다.
도 2a를 참조하면, 형 CCC 회로(200)는 직렬 MIM 커패시터(210), 제1 병렬 MIM 커패시터(220), 및 제2 병렬 MIM 커패시터(230)를 포함할 수 있다. 도 2b를 참조하면, 도 2a에 도시된 직렬 MIM 커패시터(210)는 제1 커패시터(211)에 대응하고, 제1 병렬 MIM 커패시터(220)는 제2 커패시터(221)에 대응하며, 제2 병렬 MIM 커패시터(230)는 제3 커패시터(231)에 대응할 수 있다.
직렬 MIM 커패시터(210)의 하부 금속은 제1 포트(P1)와 연결될 수 있다. 직렬 MIM 커패시터(210)의 상부 금속은 제2 포트(P2)와 연결될 수 있다. 도 2b를 참조하면, 직렬 MIM 커패시터(210)에 대응하는 제1 커패시터(211)의 일단은 제1 포트(P1)에 연결될 수 있고, 제1 커패시터(211)의 타단은 제2 포트(P2)에 연결될 수 있다.
제1 병렬 MIM 커패시터(220)의 하부 금속은 제1 포트(P1)와 연결될 수 있다. 제1 병렬 MIM 커패시터(220)의 상부 금속은 접지 노드와 연결될 수 있다. 도 2b를 참조하면, 제1 병렬 MIM 커패시터(220)에 대응하는 제2 커패시터(221)의 일단은 제1 포트(P1)에 연결되고, 타단은 접지 노드에 연결될 수 있다.
제2 병렬 MIM 커패시터(230)의 하부 금속은 제2 포트(P2)와 연결될 수 있다. 제2 병렬 MIM 커패시터(230)의 상부 금속은 접지 노드와 연결될 수 있다. 도 2b를 참조하면, 제2 병렬 MIM 커패시터(230)에 대응하는 제3 커패시터(231)의 일단은 제1 포트(P1)에 연결되고, 타단은 접지 노드에 연결될 수 있다.
상술한 직렬 MIM 커패시터(210), 제1 병렬 MIM 커패시터(220), 또는 제2 병렬 MIM 커패시터(230)의 상부 금속 및 하부 금속이 연결되는 포트 또는 노드는 서로 바뀔 수 있다. 상술한 내용은 예시적인 것이며, 본 개시가 이에 한정되는 것은 아니다.
도 3a 및 도 3b는 본 개시의 일 실시 예에 따라, 형 CCC 특성을 갖는 MIM 커패시터(300)의 구조를 도시한 도면들이다. 도 3a는 형 CCC 특성을 갖는 MIM 커패시터(300)를 제1 방향(D1)을 따라 바라본 평면도이다. 도 3b는 형 CCC 특성을 갖는 MIM 커패시터(300)를 제2 방향(D2)을 따라 바라본 측면도이다. 도 3a 및 도 3b를 통해 도 2b에 도시된 형 CCC 회로(200)를 단일 소자로 구현한 구조가 설명된다.
도 3a를 참조하면, 형 CCC 특성을 갖는 MIM 커패시터(300)는 제1 상부 금속(311), 제2 상부 금속(312), 하부 금속(320), 및 절연체(330)를 포함할 수 있다. 도 3b에 도시된 상부 금속(310)은 제1 상부 금속(311) 부분, 및 제2 상부 금속(312) 부분을 포함할 수 있다.
제1 상부 금속(311)은 제1 방향(D1)으로 절연체(330) 상단에 위치할 수 있다. 도 3a를 참조하면, 제1 상부 금속(311)은 제1 포트(P1)와 연결될 수 있다. 일 실시 예에서, 제1 상부 금속(311)은 포크(fork) 형상일 수 있다. 제1 상부 금속(311)은 하부 금속(320), 및 절연체(330)와 함께, 도 2b에 도시된 제2 커패시터(221)로써 동작할 수 있다.
일 실시 예에서, 제1 상부 금속(311)은 하부 금속(320) 및 절연체(330)와 공통되는 부분의 면적을 기반으로, 생성되는 커패시터의 전기 용량의 크기를 조절할 수 있다. 예를 들어, 도 3a를 참조하면, 제1 상부 금속(311)의 몸체 부분의 제3 방향(D3)으로 평행한 길이(d1)를 늘리거나 줄임으로써, 대응하는 도 2b에 도시된 제2 커패시터(221)의 전기 용량을 조절할 수 있다.
제2 상부 금속(312)은 제1 방향(D1)으로 절연체 상단에 위치할 수 있다. 도 3a를 참조하면, 제2 상부 금속(312)은 제2 포트(P2)와 연결될 수 있다. 일 실시 예에서, 제2 상부 금속(312)은 포크(fork) 형상일 수 있다. 제2 상부 금속(312)은 하부 금속(320), 및 절연체(330)와 함께 하여, 도 2b에 도시된 제3 커패시터(231)로써 동작할 수 있다.
일 실시 예에서, 제2 상부 금속(312)은 하부 금속(320) 및 절연체(330)와 공통되는 부분의 면적을 기반으로, 생성되는 커패시터의 전기 용량의 크기를 조절할 수 있다. 예를 들어, 도 3a를 참조하면, 제2 상부 금속(312)의 몸체 부분의 제3 방향(D3)으로 평행한 길이(d2)의 길이를 늘리거나 줄임으로써, 대응하는 도 2b에 도시된 제3 커패시터(231)의 전기 용량을 조절할 수 있다.
일 실시 예에서, 제1 상부 금속(311)과 제2 상부 금속(312)은 각각의 돌기와 홈이 일정 간격을 유지하여 맞물리는 형태로 배치될 수 있다. 예를 들어, 도 3a를 참조하면, 제1 상부 금속(311)의 돌기는 제2 상부 금속(312)의 홈에서 일정 간격을 유지하여 맞물리도록 배치될 수 있다. 다만, 본 개시가 이에 한정됨은 아니며, 제2 상부 금속(312)의 돌기가 제1 상부 금속(311)의 홈에 일정 간격을 유지하며 맞물리는 형상 또한 포함될 수 있다.
이 경우, 제1 상부 금속(311)과 제2 상부 금속(312)의 교차된 부분은 인터디지털 커패시터(340)로 형성될 수 있다. 인터디지털 커패시터(340)는 도 2b에 도시된 제1 커패시터(211)로써 동작할 수 있다.
일 실시 예에서, 인터디지털 커패시터(340)의 전기 용량은 제1 상부 금속(311) 및 제2 상부 금속(312)에 의해 결정될 수 있다. 예를 들어, 도 3a를 참조하면, 인터디지털 커패시터(340)의 전기 용량은 제1 상부 금속(311) 및 제2 상부 금속(312)이 맞물리는 부분의 폭(W), 및 길이(L), 및 제1 상부 금속(311)과 제2 상부 금속(312) 사이의 간격(S)을 기반으로 결정될 수 있다.
형 CCC 특성을 갖는 MIM 커패시터(300)는 도 2a에 도시된 CCC구조를 제공함과 동시에, 도 2b에 도시된 3개의 단일 MIM 커패시터로 구현된 회로보다 더 적은 면적을 가질 수 있다. 또한, 커패시터 사이의 연결을 위한 배선이 제거될 수 있어 배선으로 인한 기생 성분이 제거될 수 있다.
도 4a 및 도 4b는 본 개시의 일 실시 예에 따른 MMIC공정으로 제작될 수 있는 대역 통과 여파기(400)를 도시한 도면들이다. 도 4a는 대역 통과 여파기(400)를 제1 방향(D1)을 따라 바라본 평면도이다. 도 4b는 도 4a에 도시된 대역 통과 여파기(400)에 대응하는 등가의 회로도를 도시한 도면이다. 도 4a를 참조하면, 대역 통과 여파기(400)는 형 CCC 특성을 갖는 MIM 커패시터(410), 제1 직렬 인덕터(420), 제2 직렬 인덕터(430), 및 공통 병렬 인덕터(440)를 포함할 수 있다. 일 실시 예에서, 대역 통과 여파기(400)는 도 4b에 도시된 커패시터들 각각의 전기 용량들, 및 인덕터들 각각의 인덕턴스들을 기반으로 통과 대역이 결정될 수 있다.
형 CCC 특성을 갖는 MIM 커패시터(410)는 도 3a 및 도 3b를 참조하여 구조가 상세히 설명된 바 중복되는 설명은 생략한다. 도 4a 및 도 4b를 참조하면, 도 4a에 도시된, 형 CCC 특성을 갖는 MIM 커패시터(410)는 도 4b에 도시된 제4 커패시터(414), 제5 커패시터(415), 및 제6 커패시터(416)에 대응할 수 있다.
일 실시 예에서, 제4 커패시터(414)의 전기 용량을 기반으로, 제1 포트(P1) 및 제2 포트(P2) 사이의 커플링 양이 조절될 수 있다. 제4 커패시터(414)의 전기 용량은, 도 3a를 참조하여 상술된 형 CCC 특성을 갖는 MIM 커패시터(410) 내부에 생성되는 인터디지털 커패시터(340)의 전기용량을 조절하는 방법과 동일한 방법으로 조절될 수 있다. 제4 커패시터(414)는 전기 용량 조절에 따른 제1 포트(P1) 및 제2 포트(P2) 사이의 커플링 양 조절을 기반으로, 대역 통과 여파기(400)의 대역폭(bandwidth)을 결정할 수 있다.
도 4a를 참조하면, 제1 직렬 인덕터(420)는 제1 포트(P1)와 형 CCC 특성을 갖는 MIM 커패시터(410) 사이에 연결될 수 있다. 예를 들어, 제1 직렬 인덕터(420)의 일단은 MIM 커패시터(410)의 제1 상부 금속(411)에 연결될 수 있다. 도 4b를 함께 참고하면, 제1 직렬 인덕터(420)는 제1 포트(P1) 및 제4 커패시터(414) 사이에 위치한 제1 인덕터(421)에 대응할 수 있다.
제2 직렬 인덕터(430)는 제2 포트(P2)와 형 CCC 특성을 갖는 MIM 커패시터(410) 사이에 연결될 수 있다. 예를 들어, 제2 직렬 인덕터(430)의 일단은 MIM 커패시터(410)의 제2 상부 금속(412)에 연결될 수 있다. 도 4b를 함께 참고하면, 제2 직렬 인덕터(430)는 제2 포트(P2) 및 제5 커패시터(415) 사이에 위치한 제2 인덕터(431)에 대응할 수 있다.
병렬 인덕터(440)는 접지 노드 및 형 CCC 특성을 갖는 MIM 커패시터(410) 사이에 연결될 수 있다. 예를 들어, 병렬 인덕터(440)는 형 CCC 특성을 갖는 MIM 커패시터(410)의 하부 금속(413)에 일단이 연결될 수 있다. 도 4b를 함께 참조하면, 병렬 인덕터(440)는 제3 인덕터(441), 및 제4 인덕터(442)에 대응할 수 있다.
제3 인덕터(441)와 제4 인덕터(442)는 동일한 인덕턴스를 가질 수 있다. 병렬 인덕터(440)의 인덕턴스는 제3 인덕터(441) 및 제4 인덕터(442)가 병렬 연결된 인덕터와 대응하는 만큼, 제3 인덕터(441) 및 제4 인덕터(442)의 인덕턴스의 1/2일 수 있다.
도 4b를 참조하면, 제5 커패시터(415) 및 제3 인덕터(441)는 직렬로 연결되어, 제1 공진회로(451)를 형성할 수 있다. 같은 방식으로, 제6 커패시터(416) 및 제4 인덕터(442)는 제2 공진회로(452)를 형성할 수 있다. 대역 통과 여파기(400)는 병렬로 연결된 제1 공진회로(451), 및 제2 공진회로(452)의 공진을 기반으로 생성된 전송 영점(transmission zero)를 가질 수 있다. 즉, 대역 통과 여파기(400)는 형 CCC 특성을 갖는 MIM 커패시터(410) 및 병렬 인덕터(440)를 기반으로, 전송 영점이 조절될 수 있다.
도 4a에 도시된 대역 통과 여파기(400)는 형 CCC 특성을 갖는 MIM 커패시터(410)를 이용함으로써, 도 2a에 도시된 바와 같이, 종래의 MIM 커패시터를 사용하여 형 CCC구조를 생성하는 구조에 비해 더 적은 면적을 차지할 수 있다. 병렬 인덕터(440)는 제3 인덕터(441) 또는 제4 인덕터(442)의 인덕턴스의 1/2이기 때문에, 인덕터에 의해 사용되는 면적이 줄어들어 집적도가 향상될 수 있다.
도 5a 및 도 5a는 본 개시의 일 실시 예에 따라, 도 4a에 도시된 대역 통과 여파기(400)가 28GHz의 통과 대역을 갖도록 설계된 경우, 주파수별 대역 통과 여파기(400)의 응답 특성을 도시한 그래프들이다. 도 5a는 주파수에 따른 제1 응답(R10)이 도시된 그래프이다. 도 5b는 도 5a에 도시된 제1 응답(R10)을 대역폭을 중심의 주파수로 확대하여 도시된 그래프이다.
도 5a를 참조하면, 도 4a에 도시된 대역 통과 여파기(400)의 제1 포트(P1)에 입력된 전압의 제2 포트(P2)에서의 제1 응답(R10)이 주파수 별로 도시된다. 일 실시 예에서, 제1 응답(R10)은 산란 계수(scatter parameter)일 수 있다. 예를 들어, 제1 응답(R10)은 제2 포트(P2)의 출력 전압을 제1 포트(P1)의 입력 전압으로 나눈 산란 계수(S(2,1))일 수 있다.
도 4a, 및 도 5b에 도시된 제1 응답(R10)을 참조하면, 대역 통과 여파기(400)는 28GHz 주파수를 중심으로 26GHz 내지 30GHz 주파수를 갖는 신호를 0dB로 통과 시킬 수 있다. 대역 통과 여파기(400)는 26GHz 내지 30GHz 대역에서 입력 신호의 감쇠 없이 그대로 출력할 수 있다.
대역 통과 여파기(400)는 50GHz보다 큰 지점(예를 들어, 56.3GHz)에서 전송 영점을 가질 수 있다. 제1 응답(R10)은 전송 영점의 이상의 범위에서 -40dB 이하의 값을 갖는다. 이 경우, 대역 통과 여파기(400)는 통과 대역의 정수 배에 해당하는 고조파(예를 들어, 56GHz, 84GHz파 등)를 억제할 수 있고, 이를 기반으로 스퓨리어스(spurious) 억제 특성을 가질 수 있다.
도 6은 도 4a에 도시된 대역 통과 여파기(400)의 직렬 커패시터의 성분의 변화에 따른, 대역 통과 여파기(400)의 응답 특성을 도시한 도면이다. 도 6을 참조하면, 제2 응답(R21), 및 제3 응답(R22)이 도시된다. 도 6을 통해 도 4b에 도시된 제4 커패시터(414)의 성분의 변화에 따른 대역 통과 여파기(400)의 응답 특성 변화가 설명된다.
일 실시 예에서, 제4 커패시터(414)의 전기 용량이 증가하는 경우, 대역폭은 제1 포트(P1), 및 제2 포트(P2) 사이의 커플링 증가로 인해, 넓어질 수 있다. 예를 들어, 제2 응답(R21)을 갖는 대역 통과 여파기(400)의 제4 커패시터(414)의 전기 용량은, 제3 응답(R21)을 갖는 대역 통과 여파기(400)의 제4 커패시터(414)의 전기 용량보다 클 수 있다. 이 경우, 도 6에 도시된 바와 같이 제2 응답(R21)이 제3 응답(R22)보다 더 넓은 대역폭을 가질 수 있다.
도 7은 도 4a에 도시된, 병렬 인덕터(440)의 인덕턴스에 따른, 도 4a에 도시된 대역 통과 여파기(400)의 주파수별 응답을 도시한 도면이다. 도 7를 참조하면, 제4 응답(R31), 제5 응답(R32), 및 제6 응답(R33)이 도시된다. 도 4a, 도 4b, 및 도 7을 통해 병렬 인덕터(440)의 인덕턴스의 변화에 따른 대역 통과 여파기(400)의 응답의 변화가 설명된다.
일 실시 예에서, 병렬 인덕터(440)의 인덕턴스가 감소하는 경우, 대역 통과 여파기(400)의 전송 영점도 함께 증가할 수 있다. 제1 공진회로(451), 및 제2 공진회로(452)의 공진 주파수가 증가하기 때문이다. 예를 들어, 제4 응답(R31)을 갖는 대역 통과 여파기(400)는 제5 응답(R32)을 갖는 대역 통과 여파기(400)보다 더 높은 인덕턴스의 병렬 인덕터(440)를 포함할 수 있다. 제5 응답(R32)을 갖는 대역 통과 여파기(400)는 제6 응답(R33)을 갖는 대역 통과 여파기(400)보다 더 높은 인덕턴스의 병렬 인덕터(440)를 포함할 수 있다. 이 경우, 도 7에 도시된 바와 같이, 제4 응답(R31)의 전송 영점(Z1) 주파수가 가장 작고, 다음으로, 제5 응답(R32)의 전송 영점(Z2) 주파수가 작고, 제6 응답(R33) 전송 영점(Z3) 주파수가 가장 클 수 있다.
도 8은 도 4a의 대역 통과 여파기의 단수에 따른 응답 특성을 도시한 도면이다. 도 8을 참조하면, 제7 응답(R41), 및 제8 응답(R42)이 도시된다. 도 8을 통해 도 4a의 대역 통과 여파기(400)의 단수가 증가함에 따른, 응답 특성의 변화가 설명된다.
일 실시 예에서, 대역 통과 여파기의 단수가 증가하는 경우, 대역 통과 여파기는 향상된 스커트 특성을 가질 수 있다. 예를 들어, 제7 응답(R41)을 갖는 대역 통과 여파기는 1단 대역 통과 여파기(400)일 수 있고, 제8 응답(R42)을 갖는 대역 통과 여파기는 3단 대역 통과 여파기일 수 있다. 이 경우, 도 8을 참조하면, 제8 응답(R42)은 제7 응답(R41)보다 통과 대역 주파수 이외 범위에서 향상된 차단 특성을 보여줄 수 있다.
상술된 본 개시의 대역 통과 여파기(400)는 형 CCC구조를 갖는 MIM 커패시터(410)를 기반으로, 종래의 커패시터를 연결하기 위한 기생 배선 성분을 제거할 수 있고, 종래에 비해 집적된 구조를 기반으로 MMIC 공정을 통해 더 작은 면적으로 제작될 수 있다. 본 개시의 대역 통과 여파기(400)는 작은 면적을 차지함에 따라, 여파기의 단수를 증가시키기 위한 과정에서도 적은 면적을 차지하는 특성에 기반하여, 향상된 집적도를 보일 수 있다.
상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 본 개시의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: MIM 구조를 갖는 커패시터
200: 형 CCC
300: 형 CCC 특성을 갖는 MIM 커패시터
400: 대역 통과 여파기

Claims (1)

  1. 형 CCC구조를 갖는 MIM 커패시터;
    상기 MIM 커패시터 및 제1 포트 사이에 연결되는 제1 인덕터;
    상기 MIM 커패시터 및 제2 포트 사이에 연결되는 제2 인덕터; 및
    접지 노드와 상기 MIM 커패시터 사이에 연결되는 제3 인덕터로 구성되고,
    상기 MIM 커패시터는:
    절연체;
    하부 금속;
    상기 절연체 및 상기 하부 금속과 제1 병렬 커패시터를 생성하는 제1 상부 금속; 및
    상기 절연체 및 상기 하부 금속과 제2 병렬 커패시터를 생성하는 제2 상부 금속을 포함하되,
    상기 제1 상부 금속 및 상기 제2 상부 금속은 상기 제1 병렬 커패시터 및 상기 제2 병렬 커패시터 사이의 직렬 커패시터를 생성하는 대역 통과 여파기.
KR1020230072133A 2022-11-14 2023-06-05 고조파 스퓨리어스 억제 특성을 갖는 대역 통과 여파기 KR20240070381A (ko)

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