KR20240064502A - 공통 오믹 전극을 포함하는 캐스코드 증폭기 - Google Patents

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KR20240064502A
KR20240064502A KR1020230042715A KR20230042715A KR20240064502A KR 20240064502 A KR20240064502 A KR 20240064502A KR 1020230042715 A KR1020230042715 A KR 1020230042715A KR 20230042715 A KR20230042715 A KR 20230042715A KR 20240064502 A KR20240064502 A KR 20240064502A
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cascode amplifier
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이종민
민병규
강동민
백용순
한원석
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한국전자통신연구원
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Abstract

본 개시에 따르면, 캐스코드 증폭기는 반도체 기판과 평행한 제1 방향으로 배치된 제1 소스 전극, 제1 게이트 핑거, 제1 드레인 전극, 제2 게이트 핑거, 및 제2 소스 전극을 포함하고, 그리고 입력 신호를 제1 및 제2 게이트 핑거들에게 제공하는 제1 게이트 단자를 더 포함하는 제1 트랜지스터, 제1 방향으로 배치된 제2 드레인 전극, 제3 게이트 핑거, 제3 소스 전극, 제4 게이트 핑거, 및 제3 드레인 전극을 포함하고, 제3 및 제4 게이트 핑거들과 연결된 제2 게이트 단자를 더 포함하고, 그리고 제1 방향에 수직한 제2 방향으로 제1 트랜지스터와 인접한 제2 트랜지스터, 제1 및 제2 방향에 의해 정의된 평면에 수직한 제3 방향으로 제1 트랜지스터의 제1 드레인 전극 및 제2 트랜지스터의 제3 소스 전극과 접촉하는 공통 오믹 전극, 및 제3 방향으로 공통 오믹 전극과 이격되고, 그리고 제2 트랜지스터의 제2 드레인 전극 및 제2 트랜지스터의 제3 드레인 전극과 연결된 에어 브릿지를 포함한다.

Description

공통 오믹 전극을 포함하는 캐스코드 증폭기{CASCODE AMPLIFIER WITH COMMON OHMIC ELECTRODE}
본 개시는 캐스코드 증폭기에 관한 것으로, 보다 상세하게는 공통 오믹 전극을 포함하는 캐스코드 증폭기에 관한 것이다.
최근, 여러 가지 방식의 통신 기술이 발전하고 통신 시장이 확대되면서 유선 또는 무선 통신 분야에서 다양한 주파수 대역의 신호의 세기를 증폭하기 위한 증폭기의 중요성이 높아지고 있다. 특히, 증폭기 중에서도 여러 증폭기들을 연결한 캐스코드 방식의 증폭기가 도입되었고, 높은 증폭 이득을 위해 분산형 증폭기가 개발되고 있다.
일반적으로, 분산형 증폭기는 복수개의 캐스코드 방식의 증폭기들을 포함할 수 있다. 증폭기들은 공통 소스 트랜지스터 및 공통 게이트 트랜지스터 등과 같이 2개 이상의 트랜지스터들을 포함할 수 있다. 증폭기 내의 트랜지스터들은 배선 라인들에 의해 연결될 수 있다. 분산형 증폭기 내의 여러 트랜지스터들을 연결하기 위해 배선 라인들이 배치됨에 따라, 분산형 증폭기의 면적이 증가될 수 있다.
본 개시의 일 실시 예에 따르면, 공통 오믹 전극을 포함하는 캐스코드 증폭기가 제공된다.
본 개시의 일 실시 예에 따르면, 캐스코드 증폭기는 반도체 기판과 평행한 제1 방향으로 배치된 제1 소스 전극, 제1 게이트 핑거, 제1 드레인 전극, 제2 게이트 핑거, 및 제2 소스 전극을 포함하고, 그리고 입력 신호를 상기 제1 및 제2 게이트 핑거들에게 제공하는 제1 게이트 단자를 더 포함하는 제1 트랜지스터, 상기 제1 방향으로 배치된 제2 드레인 전극, 제3 게이트 핑거, 제3 소스 전극, 제4 게이트 핑거, 및 제3 드레인 전극을 포함하고, 상기 제3 및 제4 게이트 핑거들과 연결된 제2 게이트 단자를 더 포함하고, 그리고 상기 제1 방향에 수직한 제2 방향으로 상기 제1 트랜지스터와 인접한 제2 트랜지스터, 상기 제1 및 제2 방향에 의해 정의된 평면에 수직한 제3 방향으로 상기 제1 트랜지스터의 상기 제1 드레인 전극 및 상기 제2 트랜지스터의 상기 제3 소스 전극과 접촉하는 공통 오믹 전극, 및 상기 제3 방향으로 상기 공통 오믹 전극과 이격되고, 그리고 상기 제2 트랜지스터의 상기 제2 드레인 전극 및 상기 제2 트랜지스터의 상기 제3 드레인 전극과 연결된 에어 브릿지를 포함한다.
본 개시의 일 실시 예에 따르면, 공통 오믹 전극을 포함하는 캐스코드 증폭기가 제공된다.
또한, 캐스코드 증폭기의 트랜지스터들을 배선 대신에 공통 오믹 전극으로 연결함으로써, 회로 면적이 감소된 캐스코드 증폭기가 제공된다.
도 1은 본 개시의 실시 예에 따른 캐스코드 증폭기들을 포함하는 분산형 증폭기를 예시적으로 보여주는 도면이다.
도 2는 본 개시의 일부 실시 예들에 따른 캐스코드 증폭기를 예시적으로 도시한 회로도이다.
도 3은 일반적인 캐스코드 증폭기의 레이아웃을 예시적으로 보여주는 도면이다.
도 4는 일반적인 캐스코드 증폭기의 구조를 예시적으로 보여주는 도면이다.
도 5는 일반적인 캐스코드 증폭기의 구조를 예시적으로 보여주는 도면이다.
도 6는 본 개시의 실시 예에 따른 캐스코드 증폭기의 구조를 보여주는 도면이다.
도 7은 본 개시의 일부 실시 예들에 따른 캐스코드 증폭기의 구조를 보여주는 도면이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
이하에서 사용되는 "유닛(unit)", "모듈(module)" 등의 용어들 또는 도면에 도시된 기능 블록들은 소프트웨어 구성, 하드웨어 구성 또는 그것들의 조합의 형태로 구현될 수 있다. 이하에서, 본 발명의 기술적 사상을 명확하게 설명하기 위하여, 중복되는 구성 요소들에 대한 상세한 설명은 생략된다.
도 1은 본 개시의 실시 예에 따른 캐스코드 증폭기들을 포함하는 분산형 증폭기를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 분산형 증폭기(1000)는, 전자 회로에서 사용될 수 있는 증폭기들 중 하나로써, 복수의 작은 증폭기들이 결합되어 하나의 큰 증폭기를 구성하는 방식으로 동작할 수 있다. 분산형 증폭기(1000)를 구성하는 복수의 작은 증폭기들은 서로 다른 주파수 대역에서 동작할 수 있다. 따라서 분산형 증폭기(1000)는, 하나의 큰 증폭기보다 더 좋은 신호 처리 능력 및 더 넓은 대역폭을 제공할 수 있기 때문에, 일반적으로 고주파, 고속, 및 고성능 전자 장비에서 사용될 수 있다. 분산형 증폭기(1000)의 입력 단자에 신호 발생기가 연결될 수 있다.
분산형 증폭기(1000)는, 전원 전압(Vdd) 및 접지 전압(GND)에 기초하여, 입력 무선주파수 신호(RFi)를 증폭하고 그리고 출력 무선주파수 신호(RFo)를 생성할 수 있다. 다만, 분산형 증폭기(1000)에 입력되는 신호는 특정 주파수 영역을 갖는 무선주파수 신호에 제한되지 않고, 그리고 다양한 주파수 영역들을 갖는 유선 또는 무선 신호일 수 있다. 분산형 증폭기(1000)는 제1 전원 매칭 회로(1100), 제2 전원 매칭 회로(1200), 복수의 증폭 회로들(1310~13N0), 및 외부 전원 장치를 포함할 수 있다. N은 1 이상의 정수이다.
제1 전원 매칭 회로(1100)는 외부 전원 장치로부터 전원 전압(Vdd)을 수신할 수 있다. 제1 전원 매칭 회로(1100)는 제1 캐스코드 증폭기(1312)의 출력 단자와 연결될 수 있다. 제1 전원 매칭 회로(1100)는 외부 전원 장치로부터의 전원 전압(Vdd) 및 제1 캐스코드 증폭기(1312)의 출력 단자에서의 제1 출력 신호(So1)에 기초하여 임피던스 매칭을 수행할 수 있다.
제2 전원 매칭 회로(1200)는 외부 전원 장치로부터 접지 전압(GND)을 수신할 수 있다. 접지 전압(GND)의 전압 레벨은 전원 전압(Vdd)의 전압 레벨보다 낮을 수 있다. 제2 전원 매칭 회로(1200)는 제N 캐드코드 증폭기(13N2)의 입력 단자와 연결될 수 있다. 제2 전원 매칭 회로(1200)는 외부 전원 장치로부터의 접지 전압(GND) 및 제N 캐스코드 증폭기(13N2)의 입력 단자에서의 제N 입력 신호(SiN)에 기초하여 임피던스 매칭을 수행할 수 있다.
제1 증폭 회로(1310)는 제1 입력 신호(Si1)를 증폭하고 그리고 제1 입력 신호(Si)에 기초하여 제1 출력 신호(So1)를 생성할 수 있다. 제1 증폭 회로(1310)는 임피던스 매칭을 제1 증폭 회로(1310)는 제1 입력 매칭 회로(1311), 제1 캐스코드 증폭기(1312), 및 제1 출력 매칭 회로(1313)를 포함할 수 있다.
제1 입력 매칭 회로(1311)는 분산형 증폭기(1000)의 입력 단자로부터 입력 무선주파수 신호(RFi)를 수신할 수 있다. 제1 입력 매칭 회로(1311)는 제1 캐스코드 증폭기(1312)의 입력 단자와 연결될 수 있다. 제1 입력 매칭 회로(1311)는 분산형 증폭기(1000)의 입력 단자로부터의 입력 무선주파수 신호(RFi) 및 제1 캐스코드 증폭기(1312)의 입력 단자에서의 제1 입력 신호(Si1)에 기초하여 임피던스 매칭을 수행할 수 있다. 예를 들어, 제1 입력 매칭 회로(1311)는 입력 라인, 저항 소자, 인덕터 소자, 또는 커패시터 소자 등 중 적어도 하나에 의해 구현될 수 있다. 입력 라인은 입력 무선주파수 신호(RFi)를 수신하도록 분산형 증폭기(1000)의 입력 단자와 연결될 수 있다. 입력 라인은 광대역 주파수를 갖는 신호들을 수신하도록 마이크로스트립 선로(microstrip line)로 구성될 수 있다.
제1 캐스코드 증폭기(1312)는 제1 입력 신호(Si1)를 수신할 수 있다. 제1 캐스코드 증폭기(1312)는 제1 입력 신호(Si1)의 증폭에 기초하여 제1 출력 신호(So1)를 생성할 수 있다. 제1 캐스코드 증폭기(1312)는 제1 출력 신호(So1)를 제1 전원 매칭 회로(1100) 및 제1 출력 매칭 회로(1313)에게 제공할 수 있다.
제1 캐스코드 증폭기(1312)는 적어도 2개의 트랜지스터들을 포함할 수 있다. 캐스코드 증폭기의 하위 구성들에 대한 보다 상세한 설명은 도 2 및 도 6과 함께 후술될 것이다.
제1 출력 매칭 회로(1313)는 제1 캐스코드 증폭기(1312)의 출력 단자로부터 제1 출력 신호(So1)를 수신할 수 있다. 제1 출력 매칭 회로(1313)는 제2 캐스코드 증폭기(1322)의 출력 단자와 연결될 수 있다. 제1 출력 매칭 회로(13131)는 제1 캐스코드 증폭기(1312)의 출력 단자로부터의 제1 출력 신호(So1) 및 제2 캐스코드 증폭기(1322)의 출력 단자에서의 제2 출력 신호(So2)에 기초하여 임피던스 매칭을 수행할 수 있다. 예를 들어, 제1 출력 매칭 회로(1313)는 출력 라인, 저항 소자, 인덕터 소자, 또는 커패시터 소자 등 중 적어도 하나에 의해 구현될 수 있다. 출력 라인은 출력 신호(So1)를 제공하기 위해 제1 캐스코드 증폭기(1312)의 출력 단자와 연결될 수 있다. 출력 라인은 광대역 주파수를 갖는 신호들을 제공하도록 마이크로스트립 선로(microstrip line)로 구성될 수 있다.
제2 증폭 회로(1320)는 제2 입력 매칭 회로(1321), 제2 캐스코드 증폭기(1322), 및 제2 출력 매칭 회로(1323)로 구성될 수 있다. 제2 증폭 회로(1320)를 구성하는 구성 요소들은 제1 증폭 회로(1310)를 구성하는 그것들과 유사한 기능을 가질 수 있으므로, 중복되는 구성 요소들에 대한 상세한 설명은 생략된다.
제N 증폭 회로(13N0)는 제N 입력 매칭 회로(13N1), 제N 캐스코드 증폭기(13N2), 및 제N 출력 매칭 회로(13N3)로 구성될 수 있다. 제2 증폭 회로(13N0)를 구성하는 구성 요소들은 제1 증폭 회로(1310)를 구성하는 그것들과 유사한 기능을 가질 수 있으므로, 중복되는 구성 요소들에 대한 상세한 설명은 생략된다.
제N 출력 매칭 회로(13N3)는 제N 캐스코드 증폭기(13N2)로부터 제N 출력 신호(SoN)를 수신할 수 있다. 제N 출력 매칭 회로(13N3)는 분산형 증폭기(1000)의 출력 단자와 연결될 수 있다. 제N 출력 매칭 회로(13N3)는 분산형 증폭기(1000)의 출력 단자와 연결된 외부 장치의 신호 및 제N 출력 신호(SoN)에 기초하여 임피던스 매칭을 수행할 수 있다. 외부 장치는 스피커, 서브 우퍼, 헤드폰, 앰프, 믹서, 녹음기, 컴퓨터 또는 오디오 인터페이스 등일 수 있다.
도 2는 본 개시의 일부 실시 예들에 따른 캐스코드 증폭기를 예시적으로 도시한 회로도이다. 도 2를 참조하면, 캐스코드 증폭기(2300)가 도시된다. 캐스코드 증폭기(2300)는 입력 신호(Si)를 수신하고 그리고 수신된 입력 신호(Si)를 증폭함으로써 출력 신호(So)을 생성할 수 있다. 캐스코드 증폭기(2300)는 도 1의 제1 내지 제N 캐스코드 증폭기들(1312~13N2) 중 하나에 대응할 수 있다.
캐스코드 증폭기(2300)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함할 수 있다. 제1 트랜지스터(M1)는 공통 소스 트랜지스터로도 지칭될 수 있다. 공통 소스 트랜지스터는 소스 전극 및 게이트 전극 사이에 전압을 인가함으로써 드레인-소스 사이의 전압이 작아지도록 하는 회로 구성을 가질 수 있다. 제2 트랜지스터(M2)는 공통 게이트 트랜지스터로도 지칭될 수 있다. 공통 소스 트랜지스터는 게이트 전극 및 드레인 전극 사이에 전압을 인가함으로써 소스-드레인 사이의 전압이 작아지도록 하는 회로 구성을 가질 수 있다. 본 개시의 이해를 돕기 위해, 캐스코드 증폭기(2300)는 2개의 트랜지스터들을 포함하는 것으로 도시되지만, 본 개시의 범위는 이에 제한되지 않으며, 캐스코드 증폭기(2300)는 2개보다 많은 개수의 트랜지스터들을 포함할 수도 있다.
제1 트랜지스터(M1)는 제1 소스 전극(SE1), 제1 게이트 전극(GE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 제1 소스 전극(SE1)은 접지 전극에 연결되어 접지 전압(GND)를 수신할 수 있다. 제1 게이트 전극(GE1)은 입력 신호(Si)를 수신할 수 있다. 제1 드레인 전극(DE1)은 제2 트랜지스터(M2)의 제2 소스 전극(SE2)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 게이트 전극(GE1)에서의 입력 신호(Si)에 기초하여 동작할 수 있다.
제2 트랜지스터(M2)는 제2 소스 전극(SE2), 제2 게이트 전극(GE2), 및 제2 드레인 전극(DE2)를 포함할 수 있다. 제2 소스 전극(SE2)은 제1 트랜지스터(M1)의 제1 드레인 전극(DE1)에 연결되어 제1 트랜지스터로부터 신호를 수신할 수 있다. 제2 게이트 전극(SE2)은 외부 전원 장치에 연결되어 전원 전압(Vdd)을 수신할 수 있다. 제2 드레인 전극(DE2)은 출력 신호(So)를 생성할 수 있다. 제2 트랜지스터(M2)는 제2 소스 전극(SE2)에서의 수신된 신호에 기초하여 동작할 수 있다.
도 3은 일반적인 캐스코드 증폭기의 레이아웃을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 제1 캐스코드 증폭기(CCA1)가 도시된다. 제1 캐스코드 증폭기(CCA1)는 일반적인 캐스코드 증폭기일 수 있다. 다만, 제1 캐스코드 증폭기(CCA1)는 선행문헌을 이루지 않는 기술적 특징을 포함할 수 있고, 본 개시의 범위를 제한하는 것으로 의도되지 않는다. 제1 캐스코드 증폭기(CCA1)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제1 및 제2 배선 라인들(WL1, WL2)를 포함할 수 있다. 제1 트랜지스터(M1)는 공통 소스 트랜지스터로도 지칭될 수 있다. 제2 트랜지스터(M2)는 공통 게이트 트랜지스터로도 지칭될 수 있다.
이하에서, 본 개시의 이해를 돕기 위해, 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)이 언급된다. 제1 방향(D1)은 반도체 기판과 평행한 방향일 수 있다. 캐스코드 증폭기는 반도체 기판 상에 구현될 수 있다. 제2 방향(D2)은 제1 방향(D1)에 수직한 방향일 수 있다. 제3 방향(D3)은 제1 및 제2 방향들(D1, D2)에 의해 정의된 평면에 수직한 방향일 수 있다.
제1 트랜지스터(M1)는 제1 방향(D1)으로 제2 소스 전극(SE2) 및 제1 소스 전극(SE1)을 순차적으로 포함할 수 있고, 그리고 제2 방향(D2)으로 제1 드레인 전극(DE1) 및 제2 방향(D2)의 반대 방향으로 제1 게이트 전극(GE1)을 포함할 수 있다. 제1 소스 전극(SE1)는 후면 비아(back via)를 통해 제2 방향(D2)으로 제1 접지 전극(GCU1)과 연결되어 접지 전압(GND)을 수신할 수 있고 그리고 제2 소스 전극(SE2)는 후면 비아를 통해 제2 방향(D2)의 반대 방향으로 제2 접지 전극(GCU2)에 연결되어 접지 전압(GND)을 수신할 수 있다.
제2 트랜지스터(M2)의 레이아웃은 제1 트랜지스터(M1)의 레이아웃과 유사할 수 있다. 제2 트랜지스터(M2)는 제1 방향(D1)으로 제4 소스 전극(SE4) 및 제3 소스 전극(SE3)을 순차적으로 포함할 수 있고, 그리고 제2 방향(D2)으로 제2 드레인 전극(DE2) 및 제2 방향(D2)의 반대 방향으로 제2 게이트 전극(GE2)을 포함할 수 있다. 이 때, 제3 및 제4 소스 전극들(SE3, SE4)과 연결된 후면 비아들은 더미 비아들일 수 있다. 더미 비아들은 다른 전극 또는 회로와 연결되지 않고 플로팅될 수 있다.
제1 배선 라인(WL1)은 제3 소스 전극(SE3), 제4 소스 전극(SE4), 및 제1 드레인 전극(DE1)을 연결하기 위해 배치될 수 있다. 제2 배선 라인(WL2)은 제2 게이트 전극(GE2) 및 외부 전원 장치를 연결하기 위해 배치될 수 있다. 제1 캐스코드 증폭기(CCA1)가 배선 라인들을 포함함에 따라, 제1 캐스코드 증폭기(CCA1)의 회로 면적이 증가될 수 있다. 제3 소스 전극(SE3) 및 제4 소스 전극(SE4)는 후면 비아를 통해 접지 전극에 연결되지 않을 수 있다. 제1 캐스코드 증폭기(CCA1)에서, 증폭 동작과 무관한 더미 비아들이 배치되고, 전극들을 연결하기 위한 배선 라인들이 배치됨에 따라, 회로 면적이 증가될 수 있다.
도 4는 일반적인 캐스코드 증폭기의 구조를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 제2 캐스코드 증폭기(CCA2)가 도시된다. 제2 캐스코드 증폭기(CCA2)는 일반적인 캐스코드 증폭기일 수 있다. 다만, 제2 캐스코드 증폭기(CCA2)는 선행문헌을 이루지 않는 기술적 특징을 포함할 수 있고, 본 개시의 범위를 제한하는 것으로 의도되지 않는다. 제2 캐스코드 증폭기(CCA2)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제1 및 제2 배선 라인들(WL1, WL2)을 포함할 수 있다. 제1 트랜지스터(M1)는 공통 소스 트랜지스터로도 지칭될 수 있다. 제2 트랜지스터(M2)는 공통 게이트 트랜지스터로도 지칭될 수 있다.
제1 트랜지스터(M1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 제1 게이트 전극(GE1)은 외부 장치와 연결되어 입력 신호(Si)를 수신할 수 있다. 외부 장치는 외부 신호원 또는 다른 캐스코드 증폭기를 포함할 수 있다. 제1 트랜지스터(M1)에서, 제2 방향(D2)으로 제2 소스 전극(SE2), 제1 드레인 전극(DE1), 및 제1 소스 전극(SE1)이 순차적으로 배치될 수 있다. 제1 게이트 전극(GE1)은 제1 드레인 전극(DE1)의 제1 방향(D1)의 반대 방향에 배치될 수 있다. 제1 소스 전극(SE1) 및 제2 소스 전극(SE2)는 각각 제1 접지 전극(GCU1) 및 제2 접지 전극(GCU2)과 연결되어 접지 전압(GND)를 수신할 수 있다. 제1 트랜지스터(M1)는 입력 신호(Si)의 전력을 증폭하고 입력 신호(Si)의 증폭된 신호를 제1 드레인 전극(DE1)을 통해 제2 트랜지스터(M2)에 제공할 수 있다.
제2 트랜지스터(M2)는 제2 게이트 전극(GE2), 제 3 소스 전극(SE3), 제4 소스 전극(SE4), 및 제2 게이트 전극(GE2)를 포함할 수 있다. 제2 게이트 전극(GE2)은 외부 전원 장치와 연결되어 전원 전압(Vdd)을 수신할 수 있다. 제2 트랜지스터(M2)는 제3 소스 전극(SE3) 및 제4 소스 전극(SE4)을 통해 제1 트랜지스터(M1)로부터 입력 신호(Si)의 증폭된 신호를 수신할 수 있다. 제2 트랜지스터(M2)는 수신된 입력 신호(Si)의 증폭된 신호인 출력 신호(So)를 제2 드레인 전극(DE2) 및 외부 배선을 통해 다른 장치로 제공할 수 있다. 제3 소스 전극(SE3) 및 제4 소스 전극(SE4)는 각각 제3 접지 전극(GCU3) 및 제4 접지 전극(GCU4)에 연결되지 않을 수 있다.
제1 배선 라인(WL1)은 제3 소스 전극(SE3), 제4 소스 전극(SE4), 및 제1 드레인 전극(DE1)을 연결하기 위해 배치될 수 있다. 제2 배선 라인(WL2)은 제2 드레인 전극 및 다른 장치를 연결하기 위해 배치될 수 있다. 제2 캐스코드 증폭기(CCA2)가 배선 라인들을 포함함에 따라, 제2 캐스코드 증폭기(CCA2)의 회로 면적이 증가될 수 있다.
도 5는 일반적인 캐스코드 증폭기의 구조를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 제3 캐스코드 증폭기(CCA3)가 도시된다. 제3 캐스코드 증폭기(CCA3)는 일반적인 캐스코드 증폭기일 수 있다. 다만, 제3 캐스코드 증폭기(CCA3)는 선행문헌을 이루지 않는 기술적 특징을 포함할 수 있고, 본 개시의 범위를 제한하는 것으로 의도되지 않는다. 제3 캐스코드 증폭기(CCA3)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제1 및 제2 배선 라인들(WL1, WL2)을 포함할 수 있다. 제3 캐스코드 증폭기(CCA3)의 구성 요소들은 도 4의 제2 캐스코드 증폭기(CCA2)의 구성 요소들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 6은 본 개시의 실시 예에 따른 캐스코드 증폭기의 구조를 보여주는 도면이다. 도 6을 참조하면, 캐스코드 증폭기(3300)가 도시된다. 캐스코드 증폭기(3300)는 도 1의 제1 내지 제N 캐스코드 증폭기들(1310~13N0) 중 하나에 대응할 수 있다. 캐스코드 증폭기(3300)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 공통 오믹 전극(COE), 및 에어 브릿지(AB)를 포함할 수 있다. 제1 트랜지스터(M1)는 공통 소스 트랜지스터로도 지칭될 수 있다. 제2 트랜지스터(M2)는 공통 게이트 트랜지스터로도 지칭될 수 있다. 본 개시의 이해를 돕기 위해, 캐스코드 증폭기(3300)는 2개의 트랜지스터들을 포함하는 것으로 도시되지만, 본 개시의 범위는 이에 제한되지 않으며, 캐스코드 증폭기(3300)는 2개보다 많은 개수의 트랜지스터들을 포함할 수도 있다.
제1 트랜지스터(M1)는 수신한 입력 신호(Si)를 증폭할 수 있다. 제1 트랜지스터(M1)는 제1 게이트 핑거(GF1), 제2 게이트 핑거(GF2), 제1 게이트 단자(GT1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 제1 게이트 핑거(GF1), 제2 게이트 핑거(GF2), 및 제1 게이트 단자(GT1)은 함께 도 3, 도 4, 및 도 5의 제1 게이트 전극에 대응할 수 있다.
제1 트랜지스터(M1)에서, 제1 방향(D1)으로 제2 소스 전극(SE2), 제1 드레인 전극(DE1), 및 제1 소스 전극(SE1)이 순차적으로 배치될 수 있다. 제1 게이트 핑거(GF1)는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 사이에 배치될 수 있다. 제2 게이트 핑거(GF2)는 제1 드레인 전극(DE1) 및 제2 소스 전극(SE2) 사이에 배치될 수 있다. 제1 게이트 단자(GT1)는 제1 게이트 핑거(GF1) 및 제2 게이트 핑거(GF2)의 제2 방향(D2)의 반대 방향에 배치될 수 있다. 제1 및 제2 게이트 핑거들(GF1, GF2)은 제1 게이트 단자(GT1)와 연결되고 그리고 제1 게이트 단자(GT1)로부터 입력 신호(Si)를 수신할 수 있다.
제1 소스 전극(SE1) 및 제2 소스 전극(SE2)은 각각 제1 접지 전극(GCU1) 및 제2 접지 전극(GCU2)에 연결되어 접지 전압(GND)를 수신할 수 있다. 제1 게이트 단자(GT1)는 입력 신호(Si)를 수신하고 그리고 입력 신호(Si)를 제1 및 제2 게이트 핑거들(GF1, GF2)에게 제공할 수 있다.
제2 트랜지스터(M2)는 제1 트랜지스터(M1)으로부터 수신한 신호에 기초하여 출력 신호(So1)를 생성할 수 있다. 제2 트랜지스터(M2)는 제2 방향으로 제1 트랜지스터(M1)와 인접할 수 있다. 제2 트랜지스터(M2)는 제2 드레인 전극(DE2), 제3 드레인 전극(DE3), 제3 소스 전극(SE3), 제3 게이트 핑거(GF3), 제4 게이트 핑거(GF4), 및 제2 게이트 단자(GT2)를 포함할 수 있다. 제3 게이트 핑거(GF3), 제4 게이트 핑거(GF4), 및 제2 게이트 단자(GT2)은 함께 도 3, 도 4, 및 도 5의 제2 게이트 전극에 대응할 수 있다.
제2 트랜지스터(M2)에서, 제2 방향(D2)으로 제3 드레인 전극(DE3), 제3 소스 전극(SE3), 및 제2 드레인 전극(DE2)이 순차적으로 배치될 수 있다. 제3 게이트 핑거(GF3)는 제2 드레인 전극(DE2) 및 제3 소스 전극(SE3) 사이에 배치될 수 있다. 제4 게이트 핑거(GF4)는 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3) 사이에 배치될 수 있다. 제2 게이트 단자(GT2)는 제3 게이트 핑거(GF3) 및 제4 게이트 핑거(GF4)의 제2 방향(D2)에 배치될 수 있다.
제2 및 제3 드레인 전극들(DE2, DE3)은 캐스코드 증폭기(3300)로부터의 출력 신호(So)를 외부 장치에 제공할 수 있다. 외부 장치는 스피커, 서브 우퍼, 헤드폰, 앰프, 믹서, 녹음기, 컴퓨터 또는 오디오 인터페이스 등일 수 있다. 제2 게이트 단자(GT2)는 외부 전원 장치로부터 전원 전압을 수신하고 그리고 제3 게이트 핑거(GF3) 및 제4 게이트 핑거(GF4)에 전원 전압을 제공할 수 있다.
일부 실시 예들에서, 제1 트랜지스터(M1)의 레이아웃은 제2 트랜지스터(M2)의 레이아웃과 다를 수 있다. 예를 들어, 제1 트랜지스터(M1)의 레이아웃은 제1 방향(D1)으로 순차적으로 배치된 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제2 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(M2)의 레이아웃은 제1 방향(D1)으로 순차적으로 배치된 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함할 수 있다. 도 2에서의 더미 비아와 연결된 소스 전극들을 포함하는 제2 트랜지스터와 달리, 도 6에서의 제2 트랜지스터(M2)의 소스 전극은 드레인 전극들 사이에 배치됨에 따라, 소스 전극을 위한 더미 비아가 생략될 수 있다. 이에 따라, 제2 트랜지스터(M2)의 회로 크기가 감소될 수 있다.
공통 오믹 전극(COE)는 제1 트랜지스터(M1)으로부터 제2 트랜지스터(M2)로 신호가 전달될 수 있도록 할 수 있다. 공통 오믹 전극(COE)는 제3 방향(D3)으로 제1 드레인 전극(DE1) 및 제3 소스 전극(SE3)을 접촉할 수 있다.
일부 실시 예들에서, 도 4 및 도 5에서 제1 트랜지스터 및 제2 트랜지스터를 연결하는 배선 라인을 포함하는 캐스코드 증폭기들과 달리, 도 6에서의 캐스코드 증폭기(3300)는 제2 트랜지스터(M2)를 제1 트랜지스터(M1)에 연결하는 공통 오믹 전극(COE)를 포함함에 따라, 배선 라인이 생략될 수 있다. 이에 따라, 캐스코드 증폭기(3300)의 회로 크기가 감소할 수 있다.
에어 브릿지(AB)는 제2 및 제3 드레인 전극들(DE2, DE3)을 상호 연결함으로써, 캐스코드 증폭기(3300)가 외부 장치에 제공하는 출력 신호(So)의 전압 레벨을 균일하게 할 수 있다. 에어 브릿지(AB)는 제3 방향(D3)으로 공통 오믹 전극(COE)과 이격되고, 그리고 제2 드레인 전극(DE2) 및 제3 드레인 전극(DE3)을 연결한다. 예를 들어, 에어 브릿지(AB)는 배선 라인으로 구현될 수 있다.
일부 실시 예들에서, 캐스코드 증폭기(3300)는 격리 레이어를 더 포함할 수 있다. 격리 레이어는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 사이의 전기적 이동을 차단할 수 있다. 격리 레이어는 3가-인(phosphorous) 등과 같은 이온이 사용될 수 있다. 격리 레이어는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 사이에 제1 방향(D1)으로 배치될 수 있다.
상술된 바와 같이, 도 6을 참조하면, 제1 드레인 전극(DE1) 및 제3 소스 전극(SE3)은 제3 방향(D3)으로 배치된 공통 전극에 의해 연결될 수 있다. 전술된 도 3, 도 4, 및 도 5와 달리, 제1 트랜지스터(M1)의 드레인 전극 및 제2 트랜지스터(M2)의 소스 전극을 연결하기 위한 배선 라인들이 생략됨으로써, 캐스코드 증폭기(3300)의 회로 면적이 감소될 수 있다.
도 7은 본 개시의 일부 실시 예들에 따른 캐스코드 증폭기의 구조를 보여주는 도면이다. 도 7을 참조하면, 캐스코드 증폭기(4300)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제1 및 제2 공통 오믹 전극들(COE1, COE2), 및 제1 및 제2 에어 브릿지들(AB1, AB2)을 포함할 수 있다. 캐스코드 증폭기(4300)는 후술할 특징에 따라 멀티-게이트 캐스코드 증폭기로 지칭될 수 있다. 제1 트랜지스터(M1)는 공통 소스 트랜지스터로 지칭될 수 있다. 제2 트랜지스터(M2)는 공통 게이트 트랜지스터로 지칭될 수 있다. 도 7을 참조하면, 캐스코드 증폭기(4300)의 구성 요소들은 도 6의 캐스코드 증폭기를 구성하는 그것들과 유사한 기능을 가질 수 있으므로, 중복되는 구성 요소들에 대한 상세한 설명은 생략된다.
제1 트랜지스터(M1)는 제1 게이트 핑거(GF1), 제2 게이트 핑거(GF2), 제3 게이트 핑거(GF3), 제4 게이트 핑거(GF4), 제1 게이트 단자(GT1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제3 소스 전극(SE3), 제1 드레인 전극(DE1)을 포함할 수 있다.
일부 실시 예들에서, 제1 트랜지스터(M1)에서, 제1 방향(D1)으로 제3 소스 전극(SE3), 제2 드레인 전극(DE2), 제2 소스 전극(SE2), 제1 드레인 전극(DE1), 및 제1 소스 전극(SE1)이 순차적으로 배치될 수 있다. 제1 게이트 핑거(GF1)는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 사이에 배치될 수 있다. 제2 게이트 핑거(GF2)는 제1 드레인 전극(DE1) 및 제2 소스 전극(SE2) 사이에 배치될 수 있다. 제3 게이트 핑거(GF3)는 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 사이에 배치될 수 있다. 제4 게이트 핑거(GF4)는 제2 드레인 전극(DE2) 및 제3 소스 전극(SE3) 사이에 배치될 수 있다. 제1 게이트 단자(GT1)는 제1, 제2, 제3, 및 제4 게이트 핑거들(GF1, GF2, GF3, GF4)의 제2 방향(D2)의 반대 방향에 배치될 수 있다. 제1, 제2, 제3, 및 제4 게이트 핑거들(GF1, GF2, GF3, GF4)은 제1 게이트 단자(GT1)와 연결되고 그리고 제1 게이트 단자(GT1)으로부터 입력 신호(Si)를 수신할 수 있다. 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)는 각각 제1 접지 전극(GCU1) 및 제2 접지 전극(GCU2)과 연결되어 접지 전압(GND)을 수신할 수 있다.
제2 트랜지스터(M2)는 제5 게이트 핑거(GF5), 제6 게이트 핑거(GF6), 제7 게이트 핑거(GF7), 제8 게이트 핑거(GF8), 제3 드레인 전극(DE3), 제4 소스 전극(SE4), 제4 드레인 전극(DE4), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
일부 실시 예들에서, 제2 트랜지스터(M2)에서, 제1 방향(D1)으로 제5 드레인 전극(DE5), 제5 소스 전극(SE5), 제4 드레인 전극(DE4), 제4 소스 전극(SE4), 및 제3 드레인 전극(DE3)이 순차적으로 배치될 수 있다. 제5 게이트 핑거(GF5)는 제3 드레인 전극(DE3) 및 제4 소스 전극(SE4) 사이에 배치될 수 있다. 제6 게이트 핑거(GF6)는 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4) 사이에 배치될 수 있다. 제7 게이트 핑거(GF7)는 제4 드레인 전극(DE4) 및 제5 소스 전극(SE5) 사이에 배치될 수 있다. 제8 게이트 핑거(GF8)는 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5) 사이에 배치될 수 있다. 제2 게이트 단자(GT2)는 제5, 제6, 제7, 및 제8 게이트 핑거들(GF5, GF6, GF7, GF8)의 제2 방향(D2)에 배치될 수 있다. 제5, 제6, 제7, 및 제8 게이트 핑거들(GF5, GF6, GF7, GF8)은 제2 게이트 단자(GT2)와 연결되고 그리고 제2 게이트 단자(GT2)로부터 전원 전압을 수신할 수 있다.
제1 및 제2 공통 오믹 전극들(COE1, COE2)은 제1 트랜지스터(M1)으로부터 제2 트랜지스터(M2)로 신호가 전달될 수 있도록 할 수 있다. 제1 공통 오믹 전극(COE1)은 제3 방향(D3)으로 제1 드레인 전극(DE1) 및 제4 소스 전극(SE4)을 접촉할 수 있다. 제2 공통 오믹 전극(COE2)은 제3 방향(D3)으로 제2 드레인 전극(DE2) 및 제5 소스 전극(SE5)을 접촉할 수 있다.
제1 및 제2 에어 브릿지(AB1, AB2)는 제3, 제4, 제5 드레인 전극들(DE3, DE4, DE5)을 상호 연결함으로써 캐스코드 증폭기(4300)가 외부 장치에 제공하는 출력 신호(So)의 전압 레벨을 균일하게 할 수 있다. 제1 에어 브릿지(AB1)는 제3 방향(D3)으로 제1 공통 오믹 전극(COE1)과 이격되고, 그리고 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)을 연결한다. 제2 에어 브릿지(AB2)는 제3 방향(D3)으로 제2 공통 오믹 전극(COE2)과 이격되고, 그리고 제4 드레인 전극(DE4) 및 제5 드레인 전극(DE5)을 연결한다. 예를 들어, 제1 및 제2 에어 브릿지들(AB1, AB2)은 배선 라인으로 구현될 수 있다.
일부 실시 예들에서, 캐스코드 증폭기(4300)는, 도 6의 캐스코드 증폭기보다 더 많은 게이트 핑거들을 가짐으로써, 더 높은 이득, 더 낮은 출력 임피던스, 더 향상된 회로 선형성, 및 더 향상된 노이즈 성능을 가질 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000: 분산형 증폭기
1100: 제1 전원 매칭 회로
1200: 제2 전원 매칭 회로
1310: 제1 증폭 회로
1311: 제1 입력 매칭 회로
1312: 제1 캐스코드 증폭기
1313: 제1 출력 매칭 회로
1320: 제2 캐스코드 증폭기
1321: 제2 입력 매칭 회로
1322: 제2 캐스코드 증폭기
1323: 제2 출력 매칭 회로
13N0: 제N 캐스코드 증폭기
13N1: 제N 입력 매칭 회로
13N2: 제N 캐스코드 증폭기
13N3: 제N 출력 매칭 회로
Vdd: 전원 전압
GND: 접지 전압
RFi: 입력 무선주파수 신호
RFo: 출력 무선주파수 신호
Si: 입력 신호
Si1: 제1 입력 신호
Si2: 제2 입력 신호
SiN: 제N 입력 신호
So: 출력 신호
So1: 제1 출력 신호
So2: 제2 출력 신호
SoN: 제N 출력 신호
2300: 캐스코드 증폭기
M1: 제1 트랜지스터
M2: 제2 트랜지스터
GE1: 제1 게이트 전극
GE2: 제2 게이트 전극
SE1: 제1 소스 전극
SE2: 제2 소스 전극
SE3: 제3 소스 전극
SE4: 제4 소스 전극
SE5: 제5 소스 전극
DE1: 제1 드레인 전극
DE2: 제2 드레인 전극
DE3: 제3 드레인 전극
DE4: 제4 드레인 전극
DE5: 제5 드레인 전극
D1: 제1 방향
D2: 제2 방향
D3: 제3 방향
CCA1: 제1 캐스코드 증폭기
CCA2: 제2 캐스코드 증폭기
CCA3: 제3 캐스코드 증폭기
WL1: 제1 배선 라인
WL2: 제2 배선 라인
GCU1: 제1 접지 전극
GCU2: 제2 접지 전극
GCU3: 제3 접지 전극
GCU4: 제4 접지 전극
3300: 캐스코드 증폭기
GF1: 제1 게이트 핑거
GF2: 제2 게이트 핑거
GF3: 제3 게이트 핑거
GF4: 제4 게이트 핑거
GF5: 제5 게이트 핑거
GF6: 제6 게이트 핑거
GF7: 제7 게이트 핑거
GF8: 제8 게이트 핑거
GT1: 제1 게이트 단자
GT2: 제2 게이트 단자
AB: 에어 브릿지
AB1: 제1 에어 브릿지
AB2: 제2 에어 브릿지
COE: 공통 오믹 전극
COE1: 제1 공통 오믹 전극
COE2: 제2 공통 오믹 전극
4300: 캐스코드 증폭기

Claims (1)

  1. 반도체 기판과 평행한 제1 방향으로 배치된 제1 소스 전극, 제1 게이트 핑거, 제1 드레인 전극, 제2 게이트 핑거, 및 제2 소스 전극을 포함하고, 그리고 입력 신호를 상기 제1 및 제2 게이트 핑거들에게 제공하는 제1 게이트 단자를 더 포함하는 제1 트랜지스터;
    상기 제1 방향으로 배치된 제2 드레인 전극, 제3 게이트 핑거, 제3 소스 전극, 제4 게이트 핑거, 및 제3 드레인 전극을 포함하고, 상기 제3 및 제4 게이트 핑거들과 연결된 제2 게이트 단자를 더 포함하고, 그리고 상기 제1 방향에 수직한 제2 방향으로 상기 제1 트랜지스터와 인접한 제2 트랜지스터;
    상기 제1 및 제2 방향에 의해 정의된 평면에 수직한 제3 방향으로 상기 제1 트랜지스터의 상기 제1 드레인 전극 및 상기 제2 트랜지스터의 상기 제3 소스 전극과 접촉하는 공통 오믹 전극; 및
    상기 제3 방향으로 상기 공통 오믹 전극과 이격되고, 그리고 상기 제2 트랜지스터의 상기 제2 드레인 전극 및 상기 제2 트랜지스터의 상기 제3 드레인 전극과 연결된 에어 브릿지를 포함하는 캐스코드 증폭기.
KR1020230042715A 2022-11-04 2023-03-31 공통 오믹 전극을 포함하는 캐스코드 증폭기 KR20240064502A (ko)

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