KR20240063244A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20240063244A
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redistribution
semiconductor chip
redistribution structure
insulating layer
pattern
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이기주
김진수
양현석
장병욱
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 제1 재배선 패턴 및 제1 재배선 절연층을 포함하고, 상기 제1 재배선 패턴은 상기 제1 재배선 절연층 내에서 수직 방향으로 연장된 제1 재배선 비아를 포함하는, 제1 재배선 구조체; 상기 제1 재배선 구조체의 일부분을 덮도록 상기 제1 재배선 구조체 상에 배치된 제2 재배선 구조체로서, 제2 재배선 패턴 및 제2 재배선 절연층을 포함하고, 상기 제2 재배선 패턴은 상기 제2 재배선 절연층의 하면에 있는 재배선 하부 패드를 포함하는, 제2 재배선 구조체; 상기 제2 재배선 구조체 상에 실장된 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 배치된 제2 반도체 칩;을 포함하고, 상기 제1 재배선 절연층의 상면은 상기 제2 재배선 절연층의 상기 하면에 접촉되고, 상기 제1 재배선 구조체의 상기 제1 재배선 비아는 상기 제2 재배선 구조체의 상기 재배선 하부 패드에 접촉된, 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법 {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고 있다. 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 예를 들어, 여러 종류의 반도체 칩을 패키지 기판 상에 나란하게(side by side)로 실장하는 방법, 하나의 패키지 기판 상에 반도체 칩들 또는 패키지들을 적층하는 방법, 또는 복수의 반도체 칩이 실장된 인터포저를 패키지 기판에 실장하는 방법 등이 이용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 재배선 패턴 및 제1 재배선 절연층을 포함하고, 상기 제1 재배선 패턴은 상기 제1 재배선 절연층 내에서 수직 방향으로 연장된 제1 재배선 비아를 포함하는, 제1 재배선 구조체; 상기 제1 재배선 구조체의 일부분을 덮도록 상기 제1 재배선 구조체 상에 배치된 제2 재배선 구조체로서, 제2 재배선 패턴 및 제2 재배선 절연층을 포함하고, 상기 제2 재배선 패턴은 상기 제2 재배선 절연층의 하면에 있는 재배선 하부 패드를 포함하는, 제2 재배선 구조체; 상기 제2 재배선 구조체 상에 실장된 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 배치된 제2 반도체 칩;을 포함하고, 상기 제1 재배선 절연층의 상면은 상기 제2 재배선 절연층의 상기 하면에 접촉되고, 상기 제1 재배선 구조체의 상기 제1 재배선 비아는 상기 제2 재배선 구조체의 상기 재배선 하부 패드에 접촉된, 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 재배선 패턴 및 제1 재배선 절연층을 포함하고, 상기 제1 재배선 패턴은 상기 제1 재배선 절연층의 상면으로부터 수직 방향으로 연장된 제1 재배선 비아를 포함하는, 제1 재배선 구조체; 상기 제1 재배선 구조체의 중심부 상에 배치된 서브 패키지; 상기 제1 재배선 구조체의 외곽부 상에 배치되고, 상기 서브 패키지를 수용하는 관통홀을 가진 프레임 바디 및 상기 프레임 바디 내에서 상기 수직 방향으로 연장된 수직 연결 도전체를 포함하는 프레임 기판; 및 상기 프레임 기판의 상기 관통홀 내에서 상기 서브 패키지를 덮는 패키지 몰딩층;을 포함하고, 상기 서브 패키지는, 제2 재배선 패턴 및 제2 재배선 절연층을 포함하고, 상기 제2 재배선 패턴은 상기 제2 재배선 절연층의 하면에 있는 재배선 하부 패드를 포함하는, 제2 재배선 구조체; 상기 제2 재배선 구조체 상에 실장된 제1 반도체 칩; 상기 제2 재배선 구조체 상에서 상기 제1 반도체 칩을 둘러싸는 제1 몰딩층; 상기 제1 반도체 칩 및 상기 제1 몰딩층 상에 배치되고, 제3 재배선 패턴 및 제3 재배선 절연층을 포함하는 제3 재배선 구조체; 상기 제2 재배선 구조체와 상기 제3 재배선 구조체 사이에서 연장되고, 상기 제2 재배선 패턴과 상기 제3 재배선 패턴 사이를 전기적으로 연결하는 도전성 포스트; 및 상기 제3 재배선 구조체 상에 실장된 제2 반도체 칩;을 포함하고, 상기 제1 재배선 절연층의 상기 상면은 상기 제2 재배선 절연층의 상기 하면에 직접 접촉되고, 상기 제1 재배선 구조체의 상기 제1 재배선 비아는 상기 제2 재배선 구조체의 상기 재배선 하부 패드에 직접 접촉된, 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 재배선 패턴 및 제1 재배선 절연층을 포함하고, 상기 제1 재배선 패턴은 상기 제1 재배선 절연층의 상면으로부터 수직 방향으로 연장된 제1 재배선 비아를 포함하는, 제1 재배선 구조체; 상기 제1 재배선 구조체의 중심부 상에 배치된 서브 패키지; 상기 제1 재배선 구조체의 외곽부 상에 배치되고, 상기 서브 패키지를 수용하는 관통홀을 가진 프레임 바디 및 상기 프레임 바디 내에서 상기 수직 방향으로 연장된 수직 연결 도전체를 포함하는 프레임 기판; 및 상기 프레임 기판의 상기 관통홀 내에서 상기 서브 패키지를 덮는 패키지 몰딩층;을 포함하고, 상기 서브 패키지는, 제2 재배선 패턴 및 제2 재배선 절연층을 포함하고, 상기 제2 재배선 패턴은 상기 제2 재배선 절연층의 하면에 있는 재배선 하부 패드 및 상기 제2 재배선 절연층 내에서 상기 수직 방향으로 연장된 제2 재배선 비아를 포함하는, 제2 재배선 구조체; 상기 제2 재배선 구조체 상에 실장된 제1 반도체 칩; 상기 제2 재배선 구조체와 상기 제1 반도체 칩 사이에서, 상기 제2 재배선 패턴과 상기 제1 반도체 칩 사이를 전기적으로 연결하는 제1 연결 범프; 상기 제2 재배선 구조체 상에서 상기 제1 반도체 칩을 둘러싸는 제1 몰딩층; 상기 제1 반도체 칩 및 상기 제1 몰딩층 상에 배치되고, 제3 재배선 패턴 및 제3 재배선 절연층을 포함하는 제3 재배선 구조체; 상기 제2 재배선 구조체와 상기 제3 재배선 구조체 사이에서 연장되고, 상기 제2 재배선 패턴과 상기 제3 재배선 패턴 사이를 전기적으로 연결하는 도전성 포스트; 상기 제3 재배선 구조체 상에 실장된 제2 반도체 칩; 상기 제3 재배선 구조체와 상기 제2 반도체 칩 사이에서, 상기 제3 재배선 패턴과 상기 제2 반도체 칩 사이를 전기적으로 연결하는 제2 연결 범프; 및 상기 제3 재배선 구조체 상에서 상기 제2 반도체 칩을 둘러싸는 제2 몰딩층;을 포함하고, 상기 제1 재배선 절연층의 상기 상면은 상기 제2 재배선 절연층의 상기 하면에 직접 접촉되고, 상기 제1 재배선 비아는 상기 재배선 하부 패드에 직접 접촉되고, 상기 제1 재배선 비아는 상기 제1 재배선 절연층의 상기 상면에 인접할수록 폭이 작아지는 테이퍼 형태를 가지고, 상기 재배선 하부 패드는 단면에서 보았을 때 직사각형 형태를 가지는, 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 서브 패키지를 준비하는 단계; 지지 필름 상에, 프레임 기판 및 상기 서브 패키지를 배치하는 단계; 상기 지지 필름 상에, 상기 프레임 기판 및 상기 서브 패키지를 덮는 패키지 몰딩층을 형성하는 단계; 및 상기 지지 필름을 제거하고, 상기 지지 필름이 제거되어 노출된 상기 프레임 기판의 표면 및 상기 서브 패키지의 표면 상에, 제1 재배선 패턴 및 제1 재배선 절연층을 포함하는 제1 재배선 구조체를 형성하는 단계;를 포함하고, 상기 서브 패키지를 준비하는 단계는, 제2 재배선 패턴 및 제2 재배선 절연층을 포함하고, 상기 제2 재배선 패턴은 상기 제2 재배선 절연층의 하면에 있는 재배선 하부 패드를 포함하는, 제2 재배선 구조체를 형성하는 단계; 상기 제2 재배선 구조체 상에 제1 반도체 칩을 실장하는 단계; 상기 제1 반도체 칩을 둘러싸는 제1 몰딩층을 형성하는 단계; 상기 제1 반도체 칩 및 상기 제1 몰딩층 상에, 제3 재배선 패턴 및 제3 재배선 절연층을 포함하는 제3 재배선 구조체를 형성하는 단계; 및 상기 제3 재배선 구조체 상에 제2 반도체 칩을 실장하는 단계;를 포함하고, 상기 제1 재배선 절연층의 상면은 상기 제2 재배선 절연층의 상기 하면에 직접 접촉하고, 상기 제1 재배선 구조체는 상기 제1 재배선 절연층 내에서 수직 방향으로 연장된 제1 재배선 비아를 포함하고, 상기 제1 재배선 비아는 상기 재배선 하부 패드에 직접 접촉된, 반도체 패키지의 제조 방법을 제공한다.
본 발명의 예시적인 실시예들에 의하면, 적어도 하나의 반도체 칩을 포함하는 서브 패키지가 제1 재배선 구조체에 직접 연결되므로, 언더필 공정 불량으로 인해 반도체 패키지의 신뢰성이 저하되는 것을 방지할 수 있고, 반도체 패키지의 두께를 줄여 반도체 패키지의 소형화를 도모할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "EX1"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 3은 도 1의 "EX2"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 4는 본 발명의 예시적인 실시에들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시에들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 도 5의 "EX3"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 7은 본 발명의 예시적인 실시에들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시에들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 예시적인 실시에들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10a 내지 도 10h는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 11a 내지 도 11g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(1000)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1000)는 하부 재배선 구조체(110), 제1 반도체 칩(120), 제1 몰딩층(135), 도전성 포스트들(133), 도전성 필라들(137), 상부 재배선 구조체(140), 제2 반도체 칩(150), 및 제2 몰딩층(165)을 포함할 수 있다.
하부 재배선 구조체(110)는 제1 반도체 칩(120)이 실장되는 기판일 수 있다. 하부 재배선 구조체(110)는 하부 재배선 패턴(113)과, 하부 재배선 패턴(113)을 덮는 하부 재배선 절연층(111)을 포함할 수 있다.
이하에서, 하부 재배선 구조체(110)의 하면에 평행한 방향을 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 정의하고, 하부 재배선 구조체(110)의 하면에 수직한 방향을 수직 방향(예를 들어, Z방향)으로 정의하고, 수평 폭은 수평 방향(예를 들어, X방향 및/또는 Y방향)에 따른 길이로 정의하고, 수직 레벨은 수직 방향(예를 들어, Z방향)에 따른 높이 레벨로 정의한다.
하부 재배선 절연층(111)은 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 하부 재배선 절연층(111)은 PID(Photo Imageable Dielectric) 소재의 절연 물질을 포함할 수도 있다. 예를 들어, 하부 재배선 절연층(111)은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다. 하부 재배선 절연층(111)은 수직 방향(예를 들어, Z방향)으로 적층된 복수의 절연층으로 구성되거나 또는 단일의 절연층으로 구성될 수 있다.
하부 재배선 패턴(113)은 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장된 복수의 하부 재배선 도전층(1131)과, 하부 재배선 절연층(111)을 적어도 부분적으로 관통하여 연장된 복수의 하부 재배선 비아(1133)를 포함할 수 있다. 복수의 하부 재배선 도전층(1131)은 하부 재배선 절연층(111)을 구성하는 절연층들 각각의 상면 및 하면 중에서 적어도 하나의 표면을 따라 연장될 수 있다. 복수의 하부 재배선 비아(1133)는 서로 다른 수직 레벨에 위치된 하부 재배선 도전층들(1131)을 전기적으로 연결시킬 수 있다.
복수의 하부 재배선 도전층(1131) 중 최하부의 하부 재배선 도전층(1131)은 하부 재배선 절연층(111)의 하면(1111) 상에서 하부 재배선 절연층(111)의 하면(1111)을 따라 연장된 재배선 하부 패드(117)를 포함할 수 있다. 예시적인 실시예들에서, 단면에서 보았을 때, 재배선 하부 패드(117)는 직사각형 형태를 가질 수 있다. 복수의 하부 재배선 도전층(1131) 중 최상부의 하부 재배선 도전층(1131)은 제1 반도체 칩(120)과 전기적으로 연결되는 제1 재배선 상부 패드들(114)과, 도전성 포스트들(133)과 전기적으로 연결되는 제2 재배선 상부 패드들(115)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 하부 재배선 비아(1133)는 각각, 하부 재배선 절연층(111)의 하면(1111)에 인접할수록 수평 폭이 작아지는 테이퍼 형태를 가질 수 있다.
예를 들어, 하부 재배선 패턴(113)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. 하부 재배선 패턴(113)과 하부 재배선 절연층(111) 사이에는, 씨드 금속층이 개재될 수 있다.
제1 반도체 칩(120)은 하부 재배선 구조체(110) 상에 실장될 수 있다. 제1 반도체 칩(120)과 하부 재배선 구조체(110) 사이에는, 제1 반도체 칩(120)과 하부 재배선 구조체(110)의 하부 재배선 패턴(113) 사이를 물리적 및 전기적으로 연결하는 복수의 제1 연결 범프(131)가 배치될 수 있다. 개별 제1 연결 범프(131)의 상부는 제1 반도체 칩(120)의 하면에 마련된 제1 하부 연결 패드들(125) 중 대응된 제1 하부 연결 패드(125)에 연결될 수 있고, 개별 제1 연결 범프(131)의 하부는 하부 재배선 구조체(110)의 제1 재배선 상부 패드들(114) 중 대응된 제1 재배선 상부 패드(114)에 연결될 수 있다. 예를 들어, 제1 연결 범프들(131)은 각각 금속, 예를 들어 솔더를 포함할 수 있다.
제1 몰딩층(135)은 하부 재배선 구조체(110) 상에 배치되며, 제1 반도체 칩(120)을 둘러쌀 수 있다. 제1 몰딩층(135)은 제1 반도체 칩(120)의 측벽, 상면 및 하면에 접촉하고, 제1 반도체 칩(120)의 측벽, 하면 및 상면을 따라 연장될 수 있다. 제1 몰딩층(135)은 제1 반도체 칩(120)과 하부 재배선 구조체(110) 사이의 틈을 채우고, 복수의 제1 연결 범프(131)의 측벽들을 둘러쌀 수 있다. 제1 몰딩층(135)은 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 제1 몰딩층(135)은 에폭시 몰드 컴파운드(epoxy mold compound, EMC) 또는 절연성 빌드업(bulid-up) 필름을 포함할 수 있다.
상부 재배선 구조체(140)는 제1 반도체 칩(120) 및 제1 몰딩층(135) 상에 배치될 수 있다. 상부 재배선 구조체(140)는 상부 재배선 패턴(143)과, 상부 재배선 패턴(143)을 덮는 상부 재배선 절연층(141)을 포함할 수 있다.
상부 재배선 절연층(141)은 수직 방향(예를 들어, Z방향)으로 적층된 복수의 절연층으로 구성되거나 또는 단일의 절연층으로 구성될 수 있다. 상부 재배선 절연층(141)의 물질은 하부 재배선 절연층(111)의 물질과 실질적으로 동일할 수 있다.
상부 재배선 패턴(143)은 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장된 복수의 상부 재배선 도전층(1431)과, 상부 재배선 절연층(141)을 적어도 부분적으로 관통하여 연장된 복수의 상부 재배선 비아(1433)를 포함할 수 있다. 복수의 상부 재배선 도전층(1431)은 상부 재배선 절연층(141)을 구성하는 절연층들 각각의 상면 및 하면 중에서 적어도 하나의 표면을 따라 연장될 수 있다. 복수의 상부 재배선 비아(1433)는 서로 다른 수직 레벨에 위치된 상부 재배선 도전층들(1431)을 전기적으로 연결시킬 수 있다. 복수의 상부 재배선 도전층(1431) 중 최하부의 상부 재배선 도전층(1431)은 제1 재배선 하부 패드들(146) 및 제2 재배선 하부 패드들(147)을 포함할 수 있다. 제1 재배선 하부 패드들(146) 및 제2 재배선 하부 패드들(147)은 상부 재배선 절연층(141)의 하면 상에서 상부 재배선 절연층(141)의 하면을 따라 연장될 수 있다. 복수의 상부 재배선 도전층(1431) 중 최상부의 상부 재배선 도전층(1431)은 제2 반도체 칩(150)과 전기적으로 연결되는 재배선 상부 패드들(144)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 상부 재배선 비아(1433)는 각각, 상부 재배선 절연층(141)의 하면에 인접할수록 수평 폭이 작아지는 테이퍼 형태를 가질 수 있다. 상부 재배선 패턴(143)의 물질은 하부 재배선 패턴(113)의 물질과 실질적으로 동일할 수 있다.
도전성 포스트들(133)은 제1 몰딩층(135)을 수직으로 관통하고, 하부 재배선 구조체(110)와 상부 재배선 구조체(140) 사이에서 연장될 수 있다. 도전성 포스트(133)는 각각 하부 재배선 구조체(110)의 하부 재배선 패턴(113)과 상부 재배선 구조체(140)의 상부 재배선 패턴(143) 사이를 전기적으로 연결할 수 있다. 개별 도전성 포스트(133)의 하부는 하부 재배선 구조체(110)의 제2 재배선 상부 패드들(115) 중 대응된 제2 재배선 상부 패드(115)에 연결되고, 개별 도전성 포스트(133)의 상부는 상부 재배선 구조체(140)의 제2 재배선 하부 패드들(147) 중 대응된 제2 재배선 하부 패드(147)에 연결될 수 있다. 도전성 포스트들(133)은 각각 금속, 예를 들어 구리(Cu), 알루미늄(Al), 및/또는 금(Au)을 포함할 수 있다. 예시적인 실시예들에서, 도전성 포스트들(133)은 도금 공정을 통해 형성될 수 있다.
도전성 필라들(137)은 제1 반도체 칩(120)의 상면과 상부 재배선 구조체(140)의 하면 사이에서 수직 방향(예를 들어, Z방향)으로 연장될 수 있다. 도전성 필라들(137)은 각각 제1 반도체 칩(120)과 상부 재배선 구조체(140)의 상부 재배선 패턴(143) 사이를 전기적으로 연결할 수 있다. 개별 도전성 필라(137)의 하부는 제1 반도체 칩(120)의 상면에 마련된 제1 상부 연결 패드들(126) 중 대응된 제1 상부 연결 패드(126)에 연결되고, 개별 도전성 필라(137)의 상부는 상부 재배선 구조체(140)의 제1 재배선 하부 패드들(146) 중 대응된 제1 재배선 하부 패드(146)에 연결될 수 있다. 도전성 필라들(137)은 각각 금속, 예를 들어 구리(Cu), 알루미늄(Al), 및/또는 금(Au)을 포함할 수 있다. 예시적인 실시예들에서, 도전성 필라들(137)은 도금 공정을 통해 형성될 수 있다.
예시적인 실시예들에서, 제1 몰딩층(135)의 상면(1351), 도전성 필라들(137)의 상면들(1371), 및 도전성 포스트(133)의 상면들은 상부 재배선 구조체(140)의 하면에 접할 수 있다. 예시적인 실시예들에서, 제1 몰딩층(135)의 상면(1351), 도전성 필라들(137)의 상면들(1371), 및 도전성 포스트(133)의 상면들은 동일 평면에 있을 수 있다.
제2 반도체 칩(150)은 상부 재배선 구조체(140) 상에 실장될 수 있다. 제2 반도체 칩(150)과 상부 재배선 구조체(140) 사이에는, 제2 반도체 칩(150)과 상부 재배선 구조체(140)의 상부 재배선 패턴(143) 사이를 물리적 및 전기적으로 연결하는 복수의 제2 연결 범프(161)가 배치될 수 있다. 개별 제2 연결 범프(161)의 상부는 제2 반도체 칩(150)의 하면에 마련된 제2 하부 연결 패드들(155) 중 대응된 제2 하부 연결 패드(155)에 연결될 수 있고, 개별 제2 연결 범프(161)의 하부는 상부 재배선 구조체(140)의 재배선 상부 패드들(144) 중 대응된 재배선 상부 패드(144)에 연결될 수 있다. 예를 들어, 제2 연결 범프들(161)은 각각 금속, 예를 들어 솔더를 포함할 수 있다.
예시적인 실시예들에서, 제2 반도체 칩(150)과 상부 재배선 구조체(140) 사이에는 언더필 물질층(167)이 배치될 수 있다. 언더필 물질층(167)은 제2 반도체 칩(150)과 상부 재배선 구조체(140) 사이의 틈을 채우고, 제2 연결 범프들(161)의 측벽들을 둘러쌀 수 있다. 언더필 물질층(167)은 에폭시 수지를 포함할 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(120) 및 제2 반도체 칩(150)은 각각 로직 칩 및/또는 메모리 칩을 포함할 수 있다. 상기 로직 칩은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 어플리케이션 프로세서(application processor, AP) 칩, 및 ASIC(application specific integrated circuit) 칩을 포함할 수 있다. 상기 메모리 칩은 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩을 포함할 수 있다. 상기 제1 반도체 칩(120) 및 상기 제2 반도체 칩(150)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 제1 반도체 칩(120) 및 제2 반도체 칩(150)은 로직 칩일 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(120) 및 제2 반도체 칩(150) 중에서 하나는 로직 칩이고, 다른 하나는 메모리 칩일 수 있다.
제2 몰딩층(165)은 상부 재배선 구조체(140) 상에 배치되며, 제2 반도체 칩(150)을 둘러쌀 수 있다. 제2 몰딩층(165)은 제2 반도체 칩(150)의 측벽에 접촉하고, 제2 반도체 칩(150)의 측벽을 따라 연장될 수 있다. 예시적인 실시예들에서, 제2 몰딩층(165)은 제2 반도체 칩(150)의 상면을 덮지 않을 수 있고, 제2 몰딩층(165)의 상면은 제2 반도체 칩(150)의 상면과 동일 평면에 있을 수 있다. 예시적인 실시예들에서, 제2 몰딩층(165)은 제2 반도체 칩(150)의 상면을 덮을 수도 있다. 제2 몰딩층(165)은 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 제2 몰딩층(165)은 에폭시 몰드 컴파운드를 포함할 수 있다.
반도체 패키지(1000)에서, 하부 재배선 구조체(110)의 풋프린트(footprint)와 상부 재배선 구조체(140)의 풋프린트는 서로 동일할 수 있다. 하부 재배선 구조체(110)의 풋프린트 및 상부 재배선 구조체(140)의 풋프린트는 반도체 패키지(1000)의 풋프린트와 동일할 수 있다. 단면에서 보았을 때, 하부 재배선 구조체(110)의 수평 폭과 상부 재배선 구조체(140)의 수평 폭은 서로 동일하고, 하부 재배선 구조체(110)의 측벽과 상부 재배선 구조체(140)의 측벽은 수직 방향(예를 들어, Z방향)으로 정렬될 수 있다. 예시적인 실시예들에서, 단면에서 보았을 때, 하부 재배선 구조체(110)의 측벽, 상부 재배선 구조체(140)의 측벽, 제1 몰딩층(135)의 측벽 및 제2 몰딩층(165)의 측벽은 수직 방향(예를 들어, Z방향)으로 정렬될 수 있다. 예시적인 실시예들에서, 제2 반도체 칩(150)의 풋프린트는 제1 반도체 칩(120)의 풋프린트보다 클 수 있다. 단면에서 보았을 때, 제2 반도체 칩(150)의 수평 폭은 제1 반도체 칩(120)의 수평 폭보다 클 수 있다.
도 2는 도 1의 "EX1"로 표시된 영역을 확대하여 나타내는 확대도이다. 도 3은 도 1의 "EX2"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 1 내지 도 3을 참조하면, 제1 반도체 칩(120)은 제1 반도체 기판(121), 제1 활성층(active layer)(122), 제1 후면 배선 구조체(backside interconnect structure)(128), 제1 관통 전극(129)을 포함할 수 있다.
제1 반도체 기판(121)은 서로 반대된 제1 활성면(1211) 및 제1 비활성면(1213)을 포함할 수 있다. 제1 반도체 기판(121)의 제1 활성면(1211)은 제2 반도체 칩(150)과 마주하는 제1 반도체 기판(121)의 상면에 해당할 수 있고, 제1 반도체 기판(121)의 제1 비활성면(1213)은 하부 재배선 구조체(110)와 마주하는 제1 반도체 기판(121)의 하면에 해당할 수 있다.
제1 반도체 기판(121)은 반도체 웨이퍼로부터 형성될 수 있다. 제1 반도체 기판(121)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 기판(121)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(121)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(121)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 활성층(122)은 제1 반도체 기판(121)의 제1 활성면(1211) 상에 형성될 수 있다. 제1 활성층(122)은 회로 패턴, 트랜지스터 등의 개별 소자 등을 포함할 수 있다. 제1 활성층(122)은 제1 반도체 기판(121)의 제1 활성면(1211) 상에 배치된 제1 FEOL(front end of line) 구조체(124) 및 제1 FEOL 구조체(124) 상에 배치된 제1 전면 배선 구조체(front-side interconnect structure)(123)를 포함할 수 있다.
제1 FEOL 구조체(124)는 절연층(1241)과, 다양한 종류의 제1 개별 소자들(1242)을 포함할 수 있다. 절연층(1241)은 제1 반도체 기판(121)의 제1 활성면(1211) 상에 배치될 수 있다. 절연층(1241)은 제1 반도체 기판(121)의 제1 활성면(1211) 상에 순차적으로 적층된 복수의 층간 절연층을 포함할 수 있다. 상기 제1 개별 소자들(1242)은 제1 반도체 기판(121) 내에 및/또는 제1 반도체 기판(121)의 제1 활성면(1211) 상에 형성될 수 있다. 상기 제1 개별 소자들(1242)은 예를 들어, 트랜지스터를 포함할 수 있다. 상기 제1 개별 소자들(1242)은 미세 전자 소자(microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 활성 소자, 수동 소자 등을 포함할 수 있다. 상기 제1 개별 소자들(1242)은 제1 반도체 기판(121)의 도전 영역에 전기적으로 연결될 수 있다. 상기 제1 개별 소자들(1242) 각각은 절연층(1241)에 의해 이웃하는 다른 제1 개별 소자들(1242)과 전기적으로 분리될 수 있다.
제1 전면 배선 구조체(123)는 제1 FEOL 구조체(124) 상에 형성되는 BEOL(back end of line) 구조체를 포함할 수 있다. 제1 전면 배선 구조체(123)의 풋프린트는 제1 FEOL 구조체(124)의 풋프린트 및 제1 반도체 기판(121)의 풋프린트와 동일할 수 있다. 제1 전면 배선 구조체(123)는 제1 배선 절연층(1231)과, 제1 배선 절연층(1231)에 덮인 제1 배선 패턴(1233)을 포함할 수 있다. 제1 배선 패턴(1233)은 제1 개별 소자들(1242) 및 제1 반도체 기판(121)의 도전 영역에 전기적으로 연결될 수 있다. 제1 배선 패턴(1233)은 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장된 복수의 제1 도전층(1233L)과, 제1 배선 절연층(1231)을 적어도 부분적으로 관통하여 연장된 복수의 제1 비아(1233V)를 포함할 수 있다. 복수의 제1 도전층(1233L)은 제1 배선 절연층(1231)의 상면에 마련된 제1 상부 연결 패드(126)를 포함할 수 있다. 복수의 제1 비아(1233V)는 서로 다른 수직 레벨에 위치된 제1 도전층들(1233L)을 전기적으로 연결시킬 수 있다. 예시적인 실시예들에서, 복수의 제1 비아(1233V)는 각각, 제1 반도체 기판(121)의 제1 활성면(1211)에 인접할수록 수평 폭이 작아지는 테이퍼 형태를 가질 수 있다. 예를 들어, 제1 배선 패턴(1233)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
제1 후면 배선 구조체(128)는 제1 반도체 기판(121)의 제1 비활성면(1213) 상에 배치될 수 있다. 제1 후면 배선 구조체(128)의 풋프린트는 제1 반도체 기판(121)의 풋프린트와 동일할 수 있다. 제1 후면 배선 구조체(128)는 제1 후면 배선 절연층(1281)과, 제1 후면 배선 절연층(1281)에 덮인 제1 후면 배선 패턴(1283)을 포함할 수 있다. 제1 후면 배선 패턴(1283)은 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장된 복수의 제1 후면 도전층(1283L)과, 제1 후면 배선 절연층(1281)을 적어도 부분적으로 관통하여 연장된 복수의 제1 후면 비아(1283V)를 포함할 수 있다. 복수의 제1 후면 도전층(1283L)은 제1 후면 배선 절연층(1281)의 하면에 마련된 제1 하부 연결 패드(125)를 포함할 수 있다. 복수의 제1 후면 비아(1283V)는 서로 다른 수직 레벨에 위치된 제1 후면 도전층들(1283L)을 전기적으로 연결시킬 수 있다. 예시적인 실시예들에서, 복수의 제1 후면 비아(1283V)는 각각, 제1 반도체 기판(121)의 제1 비활성면(1213)에 인접할수록 수평 폭이 작아지는 테이퍼 형태를 가질 수 있다. 예를 들어, 제1 후면 배선 패턴(1283)의 물질은 제1 배선 패턴(1233)의 물질과 실질적으로 동일 또는 유사할 수 있다.
제1 관통 전극(129)은 제1 반도체 기판(121)을 수직으로 관통할 수 있다. 제1 관통 전극(129)은 제1 전면 배선 구조체(123)의 제1 배선 패턴(1233)과 제1 후면 배선 구조체(128)의 제1 후면 배선 패턴(1283) 사이를 전기적으로 연결할 수 있다. 제1 관통 전극(129)은 제1 반도체 기판(121)의 관통홀 내에 제공될 수 있으며, 제1 관통 전극(129)과 제1 반도체 기판(121) 사이에는 비아 절연층(1291)이 개재될 수 있다. 예를 들어, 제1 관통 전극(129)은 기둥 형태의 도전성 플러그와, 상기 도전성 플러그의 측벽을 포위하는 도전성 배리어층을 포함할 수 있다. 상기 도전성 플러그는 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 및 루테늄(Ru) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 도전성 배리어층은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 및 코발트(Co) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
제2 반도체 칩(150)은 제2 반도체 기판(151) 및 제2 활성층(152)을 포함할 수 있다.
제2 반도체 기판(151)은 서로 반대된 제2 활성면(1511) 및 제2 비활성면(1513)을 포함할 수 있다. 제2 반도체 기판(151)의 제2 활성면(1511)은 제1 반도체 칩(120)과 마주하는 제2 반도체 기판(151)의 하면에 해당할 수 있고, 제2 반도체 기판(151)의 제2 비활성면(1513)은 상부 재배선 구조체(140)와 마주하는 제2 반도체 기판(151)의 상면에 해당할 수 있다. 제2 반도체 기판(151)의 물질은 제1 반도체 기판(121)의 물질과 실질적으로 동일 또는 유사할 수 있다. 제2 반도체 기판(151)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제2 반도체 기판(151)은 STI 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제2 활성층(152)은 제2 반도체 기판(151)의 제2 활성면(1511) 상에 형성될 수 있다. 제2 활성층(152)은 회로 패턴, 트랜지스터 등의 개별 소자 등을 포함할 수 있다. 제2 활성층(152)은 제2 반도체 기판(151)의 제2 활성면(1511) 상에 배치된 제2 FEOL 구조체(154) 및 제2 FEOL 구조체(154) 상에 배치된 제2 배선 구조체(153)를 포함할 수 있다.
제2 FEOL 구조체(154)는 제2 절연층(1541)과, 다양한 종류의 제2 개별 소자들(1542)을 포함할 수 있다. 제2 절연층(1541)은 제2 반도체 기판(151)의 제2 활성면(1511) 상에 배치될 수 있다. 제2 절연층(1541)은 제2 반도체 기판(151)의 제2 활성면(1511) 상에 순차적으로 적층된 복수의 층간 절연층을 포함할 수 있다. 상기 제2 개별 소자들(1542)은 제2 반도체 기판(151) 내에 및/또는 제2 반도체 기판(151)의 제2 활성면(1511) 상에 형성될 수 있다. 상기 제2 개별 소자들(1542)은 예를 들어, 트랜지스터를 포함할 수 있다. 상기 제2 개별 소자들(1542)은 미세 전자 소자, 예를 들면 MOSFET, 시스템 LSI, CIS 등과 같은 이미지 센서, MEMS, 활성 소자, 수동 소자 등을 포함할 수 있다. 상기 제2 개별 소자들(1542)은 제2 반도체 기판(151)의 도전 영역에 전기적으로 연결될 수 있다. 상기 제2 개별 소자들(1542) 각각은 제2 절연층(1541)에 의해 이웃하는 다른 제2 개별 소자들(1542)과 전기적으로 분리될 수 있다.
제2 배선 구조체(153)는 제2 FEOL 구조체(154)에 연결되는 BEOL 구조체를 포함할 수 있다. 제2 배선 구조체(153)의 풋프린트는 제2 FEOL 구조체(154)의 풋프린트 및 제2 반도체 기판(151)의 풋프린트와 동일할 수 있다. 제2 배선 구조체(153)는 제2 배선 절연층(1531)과, 제2 배선 절연층(1531)에 덮인 제2 배선 패턴(1533)을 포함할 수 있다. 제2 배선 패턴(1533)은 제2 개별 소자들(1542) 및 제2 반도체 기판(151)의 도전 영역에 전기적으로 연결될 수 있다. 제2 배선 패턴(1533)은 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장된 복수의 제2 도전층(1533L)과, 제2 배선 절연층(1531)을 적어도 부분적으로 관통하여 연장된 복수의 제2 비아(1533V)를 포함할 수 있다. 복수의 제2 도전층(1533L)은 제2 배선 절연층(1531)의 하면에 마련된 제2 하부 연결 패드(155)를 포함할 수 있다. 복수의 제2 비아(1533V)는 서로 다른 수직 레벨에 위치된 제2 도전층들(1533L)을 전기적으로 연결시킬 수 있다. 예시적인 실시예들에서, 복수의 제2 비아(1533V)는 각각, 제2 반도체 기판(151)의 제2 활성면(1511)에 인접할수록 수평 폭이 작아지는 테이퍼 형태를 가질 수 있다. 제2 배선 패턴(1533)의 물질은 제1 배선 패턴(1233)의 물질과 실질적으로 동일 또는 유사할 수 있다.
제1 반도체 칩(120)은 하부 재배선 구조체(110) 및 제1 연결 범프들(131)을 통해 외부 기기와 전기적 신호를 송수신하도록 구성될 수 있다. 제1 반도체 칩(120)과 외부 기기 사이에서, 입출력 데이터 신호, 제어 신호, 전원 신호 및/또는 접지 신호는 하부 재배선 패턴(113) 및 제1 연결 범프들(131)을 포함하는 전기적 경로를 통해 전송될 수 있다.
예시적인 실시에들에서, 제2 반도체 칩(150)은 하부 재배선 구조체(110), 도전성 포스트들(133), 상부 재배선 구조체(140), 및 제2 연결 범프들(161)을 통해 외부 기기와 전기적 신호를 송수신하도록 구성될 수 있다. 제2 반도체 칩(150)과 외부 기기 사이에서, 입출력 데이터 신호, 제어 신호, 전원 신호 및/또는 접지 신호는 하부 재배선 패턴(113), 도전성 포스트들(133), 상부 재배선 패턴(143), 및 제2 연결 범프들(161)을 포함하는 전기적 경로를 통해 전송될 수 있다. 예시적인 실시에들에서, 제2 반도체 칩(150)은 제1 반도체 칩(120)의 제1 관통 전극(129)을 통해 외부 기기와 전기적 신호를 송수신하도록 구성될 수 있다. 제2 반도체 칩(150)은 하부 재배선 패턴(113), 제1 연결 범프들(131), 제1 관통 전극들(129), 도전성 필라들(137), 상부 재배선 패턴(143) 및 제2 연결 범프들(161)을 포함하는 전기적 경로를 통해 외부 기기와 신호를 송수신하도록 구성될 수 있다. 나아가, 제2 반도체 칩(150)은 제2 연결 범프들(161), 상부 재배선 구조체(140)의 상부 재배선 패턴(143), 및 도전성 필라들(137)을 포함하는 전기적 경로를 통해 제1 반도체 칩(120)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 예시적인 실시에들에 따른 반도체 패키지(1001)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(1000)와의 차이점을 중심으로 도 4에 도시된 반도체 패키지(1001)에 대해 설명한다.
도 4를 참조하면, 반도체 패키지(1001)에서, 제2 반도체 칩(150)의 적어도 일부는 반도체 패키지(1001)의 외부로 노출될 수 있다. 제2 반도체 칩(150)의 측벽 및 상면은 반도체 패키지(1001)의 외부로 노출될 수 있다. 예를 들면, 반도체 패키지(1001)는, 도 1을 참조하여 설명된 반도체 패키지(1000)에서 제2 몰딩층(165)이 생략된 것과 실질적으로 동일할 수 있다.
도 5는 본 발명의 예시적인 실시에들에 따른 반도체 패키지(2000)를 나타내는 단면도이다. 도 6은 도 5의 "EX3"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 5 및 도 6을 참조하면, 반도체 패키지(2000)는 제1 재배선 구조체(210), 서브 패키지(SP1), 프레임 기판(220), 패키지 몰딩층(241), 및 제4 재배선 구조체(230)를 포함할 수 있다.
제1 재배선 구조체(210)는 서브 패키지(SP1)가 실장되는 기판일 수 있다. 서브 패키지(SP1)는 제1 재배선 구조체(210)의 일부분을 덮도록 제1 재배선 구조체(210) 상에 배치될 수 있다. 서브 패키지(SP1)는 제1 재배선 구조체(210)의 중심부 상에 배치될 수 있다. 서브 패키지(SP1)는 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(1000)일 수 있다. 서브 패키지(SP1)에서, 하부 재배선 구조체(110)는 제2 재배선 구조체로 지칭될 수 있고, 상부 재배선 구조체(140)는 제3 재배선 구조체로 지칭될 수 있다. 서브 패키지(SP1)의 하부 재배선 구조체(110)에서, 하부 재배선 패턴(113)은 제2 재배선 패턴으로 지칭되고, 하부 재배선 절연층(111)은 제2 재배선 절연층으로 지칭될 수 있다. 서브 패키지(SP1)의 상부 재배선 구조체(140)에서, 상부 재배선 패턴(143)은 제3 재배선 패턴으로 지칭되고, 상부 재배선 절연층(141)은 제3 재배선 절연층으로 지칭될 수 있다.
제1 재배선 구조체(210)는 제1 재배선 패턴(213) 및 제1 재배선 패턴(213)을 덮는 제1 재배선 절연층(211)을 포함할 수 있다.
제1 재배선 절연층(211)은 수직 방향(예를 들어, Z방향)으로 적층된 복수의 절연층으로 구성되거나 또는 단일의 절연층으로 구성될 수 있다. 제1 재배선 절연층(211)은 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예를 들어, 제1 재배선 절연층(211)은 PSPI를 포함할 수 있다. 예시적인 실시예들에서, 제1 재배선 절연층(211)의 물질은 서브 패키지(SP1)의 하부 재배선 절연층(111)의 물질과 동일할 수 있다. 예시적인 실시예들에서, 제1 재배선 절연층(211)의 물질은 서브 패키지(SP1)의 하부 재배선 절연층(111)의 물질과 상이할 수 있다.
제1 재배선 패턴(213)은 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장된 복수의 도전층(2131)과, 제1 재배선 절연층(211)을 적어도 부분적으로 관통하여 연장된 복수의 제1 재배선 비아(2133)를 포함할 수 있다. 복수의 도전층(2131)은 제1 재배선 절연층(211)을 구성하는 절연층들 각각의 상면 및 하면 중에서 적어도 하나의 표면을 따라 연장될 수 있다. 복수의 제1 재배선 비아(2133)는 서로 다른 수직 레벨에 위치된 도전층들(2131)을 전기적으로 연결시킬 수 있다. 복수의 도전층(2131) 중 최하부의 도전층(2131)은 외부 연결 패드들(215)을 포함할 수 있다. 외부 연결 패드들(215)은 제1 재배선 절연층(211)의 하면 상에서 제1 재배선 절연층(211)의 하면을 따라 연장될 수 있다. 예시적인 실시예들에서, 복수의 제1 재배선 비아(2133)는 각각, 제1 재배선 절연층(211)의 상면(2111)에 인접할수록 수평 폭이 작아지는 테이퍼 형태를 가질 수 있다. 제1 재배선 패턴(213)의 물질은 서브 패키지(SP1)의 하부 재배선 패턴(113)의 물질과 실질적으로 동일할 수 있다. 제1 재배선 패턴(213)과 제1 재배선 절연층(211) 사이에는, 씨드 금속층(219)이 개재될 수 있다.
반도체 패키지(2000)는 제1 재배선 구조체(210)의 하면에 부착된 외부 연결 단자들(251)을 더 포함할 수 있다. 외부 연결 단자들(251)은 제1 재배선 구조체(210)의 외부 연결 패드들(215)에 부착될 수 있다. 외부 연결 단자들(251)은 예를 들어, 솔더를 포함할 수 있다. 외부 연결 단자(251)는 외부 기기와 반도체 패키지(2000) 사이를 물리적 및 전기적으로 연결할 수 있다.
프레임 기판(220)은 제1 재배선 구조체(210)의 외곽부 상에 배치될 수 있다. 예시적인 실시예들에서, 프레임 기판(220)은 패널 보드(panel board)일 수 있다. 프레임 기판(220)은 예를 들면, 인쇄회로기판(printed circuit board, PCB), 세라믹 기판, 또는 패키지 제조용 웨이퍼일 수 있다. 예시적인 실시예들에서, 프레임 기판(220)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다.
프레임 기판(220)은 절연성의 프레임 바디(221)와, 프레임 바디(221) 내에 제공된 수직 연결 도전체(223)를 포함할 수 있다.
프레임 바디(221)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 프레임 바디(221)는 FR-4(flame retardant 4), 사관능성 에폭시(tetrafunctional epoxy), 폴레페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
프레임 기판(220)은 서브 패키지(SP1)를 수용하도록 구성된 관통홀(2211)을 포함할 수 있다. 관통홀(2211)은 프레임 바디(221)를 수직으로 관통할 수 있으며, 프레임 바디(221)의 내측벽에 의해 정의될 수 있다. 프레임 바디(221)는 서브 패키지(SP1)를 포위할 수 있고, 프레임 기판(220)의 상면의 수직 레벨은 서브 패키지(SP1)의 상면의 수직 레벨보다 높을 수 있다. 예시적인 실시예들에서, 프레임 바디(221)의 관통홀(2211)의 수평 폭은 제1 재배선 구조체(210)에 인접할수록 작아질 수 있다.
수직 연결 도전체(223)는 제1 재배선 구조체(210)의 제1 재배선 패턴(213)과 제4 재배선 구조체(230)의 제4 재배선 패턴(233) 사이를 전기적으로 연결할 수 있다. 예시적인 실시예들에서, 수직 연결 도전체(223)는, 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장되는 복수의 도전층(2231) 및 수직 방향(예를 들어, Z방향)으로 연장되는 복수의 도전성 비아(2233)로 이루어질 수 있다. 예시적인 실시예들에서, 프레임 기판(220)은 프레임 바디(221)가 복수의 층으로 구성되는 멀티 레이어 기판일 수 있다. 이 경우, 복수의 도전층(2231)은 프레임 바디(221) 내에서 서로 다른 수직 레벨로 이격되어 배치될 수 있다. 복수의 도전층(2231)은 프레임 바디(221)를 구성하는 복수의 층 각각의 상면과 하면 중 적어도 하나 상에서 연장될 수 있다. 복수의 도전성 비아(2233)는 프레임 바디(221)의 적어도 일부분을 관통하여 수직 방향(예를 들어, Z 방향)으로 연장되며, 서로 다른 수직 레벨에 위치된 복수의 도전층(2231) 사이를 전기적으로 연결할 수 있다. 수직 연결 도전체(223)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속을 포함할 수 있다.
패키지 몰딩층(241)은 제1 재배선 구조체(210) 상에 배치되고, 프레임 기판(220) 및 서브 패키지(SP1)를 덮을 수 있다. 패키지 몰딩층(241)은 제3 몰딩층으로 지칭될 수 있다. 패키지 몰딩층(241)은 서브 패키지(SP1)의 관통홀(2211) 내에 채워질 수 있고, 서브 패키지(SP1)의 측벽 및 프레임 기판(220)의 내측벽을 따라 연장될 수 있다. 패키지 몰딩층(241)은 하부 재배선 구조체(110)의 측벽, 제1 몰딩층(135)의 측벽, 상부 재배선 구조체(140)의 측벽, 및 제2 몰딩층(165)의 측벽을 따라 연장될 수 있고, 제2 몰딩층(165)의 상면 및 제2 반도체 칩(150)의 상면을 따라 연장될 수 있다. 또한, 패키지 몰딩층(241)은 서브 패키지(SP1)의 측벽과 프레임 기판(220)의 내측벽 사이에서 연장된 제1 재배선 구조체(210)의 상면의 일부분에 접촉될 수 있다. 패키지 몰딩층(241)은 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 패키지 몰딩층(241)은 EMC 또는 절연성 빌드업 필름을 포함할 수 있다. 예시적인 실시예들에서, 패키지 몰딩층(241)의 물질은 제1 몰딩층(135)의 물질 및/또는 제2 몰딩층(165)의 물질과 동일할 수 있다. 예시적인 실시예들에서, 패키지 몰딩층(241)의 물질은 제1 몰딩층(135)의 물질 및/또는 제2 몰딩층(165)의 물질과 상이할 수 있다.
제4 재배선 구조체(230)는 패키지 몰딩층(241) 상에 배치될 수 있다. 제4 재배선 구조체(230)는 제4 재배선 패턴(233)과, 제4 재배선 패턴(233)을 덮는 제4 재배선 절연층(231)을 포함할 수 있다.
제4 재배선 절연층(231)은 수직 방향(예를 들어, Z방향)으로 적층된 복수의 절연층으로 구성되거나 또는 단일의 절연층으로 구성될 수 있다. 제4 재배선 절연층(231)의 물질은 제1 재배선 절연층(211)의 물질과 실질적으로 동일할 수 있다.
제4 재배선 패턴(233)은 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장된 복수의 도전층(2331)과, 제4 재배선 절연층(231)을 적어도 부분적으로 관통하여 연장된 복수의 제4 재배선 비아(2333)를 포함할 수 있다. 복수의 도전층(2331)은 제4 재배선 절연층(231)의 표면 및 패키지 몰딩층(241)의 상면 중에서 적어도 하나의 표면을 따라 연장될 수 있다. 복수의 제4 재배선 비아(2333)는 서로 다른 수직 레벨에 위치된 도전층들(2331)을 전기적으로 연결시킬 수 있다. 제4 재배선 구조체(230) 상에는 전자 부품(예를 들어, 반도체 패키지, 반도체 칩, 수동 부품 등)이 탑재될 수 있다. 복수의 도전층(2331) 중에서 제4 재배선 절연층(231)의 상면 상에 있는 도전층(2331)은 제4 재배선 구조체(230)와 전자 부품 사이를 연결하기 위한 연결 단자가 부착되는 연결 패드를 포함할 수 있다. 예시적인 실시예들에서, 복수의 제4 재배선 비아(2333)는 각각, 제1 재배선 구조체(210)에 인접할수록 수평 폭이 작아지는 테이퍼 형태를 가질 수 있다. 예시적인 실시예들에서, 복수의 제4 재배선 비아(2333) 중에서 일부의 제4 재배선 비아(2333)는 패키지 몰딩층(241)을 관통하여 수직 방향(예를 들어, Z방향)으로 연장되고, 프레임 기판(220)의 수직 연결 도전체(223)에 접촉될 수 있다. 제4 재배선 패턴(233)의 물질은 제1 재배선 패턴(213)의 물질과 실질적으로 동일할 수 있다.
본 발명의 예시적인 실시예들에서, 서브 패키지(SP1)는 제1 재배선 구조체(210)의 상면에 직접 부착될 수 있다. 서브 패키지(SP1)와 제1 재배선 구조체(210) 사이에 갭이 형성되지 않도록, 하부 재배선 구조체(110)의 하면은 제1 재배선 구조체(210)의 상면에 직접 접촉될 수 있다. 단면에서 보았을 때, 하부 재배선 구조체(110)의 일측과 타측 사이에서, 하부 재배선 구조체(110)의 하면은 제1 재배선 구조체(210)의 상면과 연속적으로 접촉될 수 있다. 좀 더 구체적으로, 하부 재배선 절연층(111)의 하면(1111)은 제1 재배선 절연층(211)의 상면(2111)에 직접 접촉될 수 있고, 하부 재배선 패턴(113)은 다른 도전성 매개체 없이 제1 재배선 패턴(213)에 직접 접촉될 수 있다. 예시적인 실시예들에서, 제1 재배선 구조체(210)의 제1 재배선 비아(2133)는 하부 재배선 구조체(110)의 재배선 하부 패드(117)에 직접 연결될 수 있다. 예시적인 실시예들에서, 하부 재배선 구조체(110)는 재배선 하부 패드(117)의 하면을 따라 연장된 씨드 금속층(119)을 포함하고, 제1 재배선 구조체(210)는 제1 재배선 비아(2133)의 표면을 따라 연장된 씨드 금속층(219)을 포함할 수 있으며, 하부 재배선 구조체(110)의 씨드 금속층(119)과 제1 재배선 구조체(210)의 씨드 금속층(219)은 하부 재배선 구조체(110)와 제1 재배선 구조체(210)의 접촉면에서 서로 접촉할 수 있다.
일반적인 반도체 패키지에서, 패키지 기판과 실장 부품 사이에는, 패키지 기판과 실장 부품 사이를 전기적으로 연결하기 위한 도전성 매개체(예컨대, 솔더 범프)와, 패키지 기판과 실장 부품 사이의 틈을 채우는 언더필 수지층이 배치된다. 이러한 일반적인 반도체 패키지의 경우, 도전성 매개체의 높이만큼 반도체 패키지의 두께가 증가될 수 밖에 없고, 또한 언더필 공정 불량으로 인해 패키지 기판과 실장 부품 사이에 보이드(void)가 형성되는 이슈가 있다.
그러나, 본 발명의 예시적인 실시예들에 의하면, 적어도 하나의 반도체 칩을 포함하는 서브 패키지(SP1)가 제1 재배선 구조체(210)에 직접 연결되므로, 언더필 공정 불량으로 인해 반도체 패키지(2000)의 신뢰성이 저하되는 것을 방지할 수 있고, 반도체 패키지(2000)의 두께를 줄여 반도체 패키지(2000)의 소형화를 도모할 수 있다. 나아가, 반도체 패키지(2000)의 미리 정해진 치수 내에서, 서브 패키지(SP1)가 제1 재배선 구조체(210) 사이를 연결하는 도전성 매개체가 생략되어 절감된 두께만큼 제2 반도체 칩(150)의 두께를 높일 수 있어, 제2 반도체 칩(150)의 방열 효율을 개선할 수 있다.
도 7 내지 도 9는 본 발명의 예시적인 실시에들에 따른 반도체 패키지들(2001, 2002, 2003)을 나타내는 단면도들이다. 이하에서, 도 5를 참조하여 설명한 반도체 패키지(2000)와의 차이점을 중심으로, 도 7 내지 도 9에 도시된 반도체 패키지들(2001, 2002, 2003)에 대해 설명한다.
도 7을 참조하면, 반도체 패키지(2001)에서, 서브 패키지(SP2)는 도 4를 참조하여 설명된 반도체 패키지(1001)일 수 있다. 패키지 몰딩층(241)은 제2 반도체 칩(150) 및 상부 재배선 구조체(140)의 상면에 직접 접촉할 수 있다. 패키지 몰딩층(241)은 상부 재배선 구조체(140)의 상면을 따라 연장되고, 제2 반도체 칩(150)의 측벽 및 상면을 따라 연장될 수 있다.
도 8을 참조하면, 반도체 패키지(2002)에서, 패키지 몰딩층(241)은 제1 재배선 구조체(210)의 상면의 외곽 부분을 덮을 수 있다. 패키지 몰딩층(241)의 측벽은 제1 재배선 구조체(210)의 측벽에 수직으로 정렬될 수 있다. 수직 연결 도전체(243)는 하부 재배선 구조체(110)로부터 상부 재배선 구조체(140)까지 패키지 몰딩층(241)을 관통하여 수직 방향(예를 들어, Z방향)으로 연장될 수 있다. 수직 연결 도전체(243)는 패키지 몰딩층(241)을 수직으로 관통하는 기둥 형태를 가질 수 있다. 수직 연결 도전체(243)는 금속, 예를 들어 구리를 포함할 수 있다. 수직 연결 도전체(243)는 도금 공정을 통해 형성될 수 있다.
도 9를 참조하면, 반도체 패키지(2003)는 제4 재배선 구조체(230) 상에 배치된 상부 반도체 장치(300)를 포함할 수 있다. 상부 반도체 장치(300)는 상부 연결 단자들(351)을 통해 제4 재배선 구조체(230) 상에 실장될 수 있다. 상부 연결 단자(351)의 하부는 제4 재배선 구조체(230)의 제4 재배선 패턴(233)에 결합되고, 상부 연결 단자(351)의 상부는 상부 반도체 장치(300)에 결합될 수 있다. 상부 연결 단자들(351)은 제4 재배선 구조체(230)와 상부 반도체 장치(300) 사이를 전기적 및 물리적으로 연결할 수 있다.
예시적인 실시예들에서, 상부 반도체 장치(300)는 상부 기판(310)과, 상부 기판(310) 상에 탑재된 하나 이상의 제3 반도체 칩(320)과, 상부 기판(310) 상에서 제3 반도체 칩(320)을 덮는 상부 몰딩층(340)과, 제3 반도체 칩(320)과 상부 기판(310) 사이를 전기적으로 연결하는 도전성 연결 부재(330)를 포함할 수 있다. 상기 상부 기판(310)은 예를 들어, 인쇄회로기판일 수 있다. 도전성 연결 부재(330)는 도전성 와이어를 포함할 수 있다. 제3 반도체 칩(320)은 메모리 칩 및/또는 로직 칩을 포함할 수 있다. 예시적인 실시예들에서, 제3 반도체 칩(320)은 메모리 칩이고, 상기 제1 및 제2 반도체 칩(120, 150) 중 적어도 하나는 로직 칩일 수 있다. 예시적인 실시예들에서, 제3 반도체 칩(320)은 솔더 범프를 통해 제4 재배선 구조체(230) 상에 직접 실장될 수도 있다.
제1 반도체 칩(120)과 제3 반도체 칩(320)은 제1 연결 범프들(131), 하부 재배선 패턴(113), 제1 재배선 패턴(213), 수직 연결 도전체(223), 제4 재배선 패턴(233) 및 상부 연결 단자들(351)을 포함하는 전기적 연결 경로를 통해 상호 전기적으로 연결될 수 있다. 제2 반도체 칩(150)과 제3 반도체 칩(320)은 제2 연결 범프들(161), 상부 재배선 패턴(143), 도전성 포스트들(133), 하부 재배선 패턴(113), 제1 재배선 패턴(213), 수직 연결 도전체(223), 제4 재배선 패턴(233) 및 상부 연결 단자들(351)을 포함하는 전기적 연결 경로를 통해 상호 전기적으로 연결될 수 있다.
도 10a 내지 도 10h는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(1000)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 1, 도 10a 내지 도 10h를 참조하여, 도 1을 참조하여 설명된 반도체 패키지(1000)의 제조 방법을 설명한다.
도 10a를 참조하면, 제1 캐리어 기판(CS1)을 준비한다. 제1 캐리어 기판(CS1)은 평판 형태를 가질 수 있다. 평면적 관점에서, 제1 캐리어 기판(CS1)은 원형이거나, 또는 사각형과 같은 다각형일 수 있다. 제1 캐리어 기판(CS1)은 예를 들어, 반도체 기판, 유리 기판, 세라믹 기판, 또는 플라스틱 기판일 수 있다. 제1 캐리어 기판(CS1) 상에는, 제1 접착 물질층(AM1)이 도포될 수 있다.
다음으로, 제1 캐리어 기판(CS1) 상에, 하부 재배선 패턴(113) 및 하부 재배선 절연층(111)을 포함하는 하부 재배선 구조체(110)를 형성한다. 예를 들어, 하부 재배선 절연층(111)을 구성하는 서브 절연층들(예를 들어, 제1 및 제2 서브 절연층)은 각각 라미네이션 공정을 통해 형성될 수 있고, 하부 재배선 패턴(113)은 도금 공정을 통해 형성될 수 있다. 예를 들면, 하부 재배선 구조체(110)를 형성하는 단계는, 제1 접착 물질층(AM1)의 상면 상에 재배선 하부 패드들(117)을 포함하는 제1 층의 도전층을 형성하는 단계, 상기 제1 층의 도전층을 덮는 제1 서브 절연층을 형성하는 단계, 제1 서브 절연층의 비아홀을 채우는 하부 재배선 비아(1133) 및 제1 서브 절연층의 상면을 따라 연장된 제2층의 도전층을 함께 형성하는 단계, 제1 서브 절연층을 덮는 제2 서브 절연층을 형성하는 단계, 제2 서브 절연층의 비아홀을 채우는 하부 재배선 비아(1133) 및 제2 서브 절연층의 상면을 따라 연장된 제3층의 도전층을 함께 형성하는 단계를 포함할 수 있다. 제3 서브 절연층의 상면 상에 배치된 제3층의 도전층은 제1 재배선 상부 패드들(114) 및 제2 재배선 상부 패드들(115)을 포함할 수 있다.
하부 재배선 구조체(110)를 형성한 이후, 하부 재배선 구조체(110)의 제2 재배선 상부 패드들(115) 상에 도전성 포스트들(133)을 형성한다. 도전성 포스트들(133)은 도금 공정을 통해 형성될 수 있다.
도 10b를 참조하면, 도전성 필라들(137)을 가진 제1 반도체 칩(120)을 하부 재배선 구조체(110) 상에 실장한다. 제1 반도체 칩(120)은 제1 연결 범프들(131)을 통해 하부 재배선 구조체(110) 상에 실장될 수 있다.
도 10c를 참조하면, 하부 재배선 구조체(110) 상에 제1 몰딩층(135)을 형성한다. 제1 몰딩층(135)은 제1 반도체 칩(120), 도전성 필라들(137) 및 도전성 포스트들(133)을 덮도록 형성될 수 있다.
도 10d를 참조하면, 도전성 포스트들(133) 및 도전성 필라들(137)이 노출되도록, 제1 몰딩층(135)의 일부를 제거할 수 있다. 제1 몰딩층(135)의 일부를 제거하기 위해, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정, 그라인딩 공정, 및/또는 에치백 공정이 수행될 수 있다. 예를 들어, 제1 몰딩층(135)의 일부, 도전성 포스트들(133) 각각의 일부, 및 도전성 필라들(137) 각각의 일부가 연마 공정을 통해 제거될 수 있다. 예시적인 실시예들에서, 상기 연마 공정 결과, 제1 몰딩층(135)의 연마된 표면, 도전성 포스트들(133)의 상면들, 및 도전성 필라들(137)의 상면들은 서로 동일 평면 상에 있을 수 있다.
도 10e를 참조하면, 제1 몰딩층(135) 상에, 상부 재배선 패턴(143) 및 상부 재배선 절연층(141)을 포함하는 상부 재배선 구조체(140)를 형성한다. 예를 들어, 상부 재배선 절연층(141)을 구성하는 서브 절연층들(예를 들어, 제3 및 제4 서브 절연층)은 각각 라미네이션 공정을 통해 형성될 수 있고, 상부 재배선 패턴(143)은 도금 공정을 통해 형성될 수 있다. 상부 재배선 구조체(140)의 형성 방법은 앞서 설명된 하부 재배선 구조체(110)의 형성 방법과 실질적으로 동일 또는 유사한 바, 여기서 이에 대한 상세한 설명은 생략한다.
도 10f를 참조하면, 제2 반도체 칩(150)을 상부 재배선 구조체(140) 상에 실장한다. 제2 반도체 칩(150)은 제2 연결 범프들(161)을 통해 상부 재배선 구조체(140) 상에 실장될 수 있다. 제2 반도체 칩(150)을 상부 재배선 구조체(140) 상에 실장한 이후, 언더필 공정을 수행하여 제2 반도체 칩(150)과 상부 재배선 구조체(140) 사이의 틈을 채우는 언더필 물질층(167)을 형성한다.
도 10g를 참조하면, 제2 상부 재배선 구조체(140) 상에 제2 몰딩층(165)을 형성한다. 제2 몰딩층(165)은 제2 상부 재배선 구조체(140)의 상면을 덮고, 제2 몰딩층(165)의 측벽을 둘러쌀 수 있다. 예시적인 실시예들에서, 제2 몰딩층(165)은 제2 반도체 칩(150)의 상면을 덮지 않도록 형성될 수 있으며, 제2 몰딩층(165)의 상면과 제2 반도체 칩(150)의 상면은 서로 동일 평면에 있을 수 있다.
도 10g 및 도 10h를 참조하면, 제1 캐리어 기판(CS1)을 제1 재배선 구조체(210)로부터 분리한 이후, 절단 라인(CL1)을 따라 도 10g에 도시된 패널 형태의 구조체를 절단하는 쏘잉 공정을 수행할 수 있다. 상기 쏘잉 공정을 통해, 도 10g에 도시된 패널 형태의 구조체는 개별 단위의 반도체 패키지들(1000)로 분리될 수 있다.
도 11a 내지 도 11g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(2000)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 5, 도 11a 내지 도 11g를 참조하여, 도 5를 참조하여 설명된 반도체 패키지(2000)의 제조 방법을 설명한다.
도 11a를 참조하면, 지지 필름(FM)을 준비하고, 지지 필름(FM) 상에 프레임 기판(220) 및 서브 패키지(SP1)를 배치한다. 프레임 기판(220) 및 서브 패키지(SP1)는 지지 필름(FM)에 부착 및 고정될 수 있다. 서브 패키지(SP1)는 프레임 기판(220)의 관통홀(2211) 내에 삽입될 수 있다.
도 11b를 참조하면, 지지 필름(FM) 상에, 프레임 기판(220) 및 서브 패키지(SP1)를 덮는 패키지 몰딩층(241)을 형성한다. 패키지 몰딩층(241)은 프레임 기판(220)의 관통홀(2211)을 채우고 프레임 기판(220)의 상면을 덮을 수 있다.
도 11b 및 도 11c를 참조하면, 패키지 몰딩층(241)의 상면 상에 제2 캐리어 기판(CS2)을 부착하고, 지지 필름(FM)을 프레임 기판(220) 및 서브 패키지(SP1)로부터 분리한다. 제2 캐리어 기판(CS2)은 예를 들어, 반도체 기판, 유리 기판, 세라믹 기판, 또는 플라스틱 기판일 수 있다. 제2 캐리어 기판(CS2)과 패키지 몰딩층(241) 사이에는 제2 접착 물질층(AM2)이 개재될 수 있다.
패키지 몰딩층(241) 상에 제2 캐리어 기판(CS2)을 부착한 이후, 프레임 기판(220) 및 서브 패키지(SP1)의 하측에 제1 재배선 패턴(213) 및 제1 재배선 절연층(211)을 포함하는 제1 재배선 구조체(210)를 형성한다. 예를 들어, 제1 재배선 절연층(211)을 구성하는 서브 절연층들(예를 들어, 제5 및 제6 서브 절연층)은 각각 라미네이션 공정을 통해 형성될 수 있고, 제1 재배선 패턴(213)은 도금 공정을 통해 형성될 수 있다.
예를 들면, 제1 재배선 구조체(210)를 형성하는 것은, 프레임 기판(220)의 하면 및 서브 패키지(SP1)의 하면을 따라 연장된 제5 서브 절연층을 형성하는 단계, 제5 서브 절연층에 재배선 하부 패드들(117) 및 프레임 기판(220)의 수직 연결 도전체들(223)을 노출시키는 비아홀들을 형성하는 단계, 제5 서브 절연층의 비아홀들을 채우는 제1 재배선 비아들(2133) 및 제5 서브 절연층의 하면을 따라 연장된 도전층을 함께 형성하는 단계, 제5 서브 절연층의 하면을 따라 연장된 제6 서브 절연층을 형성하는 단계, 제6 서브 절연층의 비아홀들을 채우는 제1 재배선 비아들(2133) 및 제6 서브 절연층의 하면을 따라 연장된 도전층을 함께 형성하는 단계를 포함할 수 있다.
도 11c 및 도 11d를 참조하면, 제2 캐리어 기판(CS2)을 패키지 몰딩층(241)으로 분리하고, 제1 재배선 구조체(210)의 하측에 제3 캐리어 기판(CS3)을 부착한다. 제3 캐리어 기판(CS3)은 예를 들어, 반도체 기판, 유리 기판, 세라믹 기판, 또는 플라스틱 기판일 수 있다. 제3 캐리어 기판(CS3)과 제1 재배선 구조체(210) 제3 접착 물질층(AM3)이 개재될 수 있다.
도 11e를 참조하면, 패키지 몰딩층(241) 상에, 제4 재배선 패턴(233) 및 제4 재배선 절연층(231)을 포함하는 제4 재배선 구조체(230)를 형성한다. 예를 들어, 제4 재배선 절연층(231)은 라미네이션 공정을 통해 형성될 수 있고, 제4 재배선 패턴(233)은 도금 공정을 통해 형성될 수 있다. 제4 재배선 구조체(230)의 형성 방법은 앞서 설명된 제1 재배선 구조체(210)의 형성 방법과 실질적으로 동일 또는 유사한 바, 여기서 이에 대한 상세한 설명은 생략한다.
도 11e 및 도 11f를 참조하면, 제1 재배선 구조체(210)로부터 제3 캐리어 기판(CS3)을 분리하고, 제1 재배선 구조체(210)의 하측에 외부 연결 단자들(251)을 부착한다. 외부 연결 단자들(251)은 솔더볼 어태치 공정 및 리플로우 공정을 통해 형성될 수 있다.
도 11f 및 도 11g를 참조하면, 절단 라인(CL2)을 따라 도 11f에 도시된 패널 형태의 구조체를 절단하는 쏘잉 공정을 수행할 수 있다. 상기 쏘잉 공정을 통해, 도 11f에 도시된 패널 형태의 구조체는 개별 단위의 반도체 패키지들(2000)로 분리될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
SP1: 서브 패키지 110: 하부 재배선 구조체
120: 제1 반도체 칩 133: 도전성 포스트
135: 제1 몰딩층 140: 상부 재배선 구조체
150: 제2 반도체 칩 165: 제2 몰딩층
210: 제1 재배선 구조체 220: 프레임 기판
241: 패키지 몰딩층

Claims (20)

  1. 제1 재배선 패턴 및 제1 재배선 절연층을 포함하고, 상기 제1 재배선 패턴은 상기 제1 재배선 절연층 내에서 수직 방향으로 연장된 제1 재배선 비아를 포함하는, 제1 재배선 구조체;
    상기 제1 재배선 구조체의 일부분을 덮도록 상기 제1 재배선 구조체 상에 배치된 제2 재배선 구조체로서, 제2 재배선 패턴 및 제2 재배선 절연층을 포함하고, 상기 제2 재배선 패턴은 상기 제2 재배선 절연층의 하면에 있는 재배선 하부 패드를 포함하는, 제2 재배선 구조체;
    상기 제2 재배선 구조체 상에 실장된 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 배치된 제2 반도체 칩;
    을 포함하고,
    상기 제1 재배선 절연층의 상면은 상기 제2 재배선 절연층의 상기 하면에 접촉되고,
    상기 제1 재배선 구조체의 상기 제1 재배선 비아는 상기 제2 재배선 구조체의 상기 재배선 하부 패드에 접촉된, 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되고, 제3 재배선 패턴 및 제3 재배선 절연층을 포함하는 제3 재배선 구조체; 및
    상기 제2 재배선 구조체와 상기 제3 재배선 구조체 사이에서 연장되고, 상기 제2 재배선 패턴과 상기 제3 재배선 패턴 사이를 전기적으로 연결하는 도전성 포스트;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 재배선 구조체 사이에 배치된 제1 연결 범프;
    상기 제1 반도체 칩과 상기 제3 재배선 구조체 사이에 배치된 도전성 필라; 및
    상기 제2 반도체 칩과 상기 제3 재배선 구조체 사이에 배치된 제2 연결 범프;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제2 재배선 구조체와 상기 제3 재배선 구조체 사이에 배치된 제1 몰딩층을 더 포함하고,
    상기 제1 몰딩층은 상기 제1 반도체 칩, 상기 제1 연결 범프 및 상기 도전성 필라를 둘러싸고,
    상기 도전성 포스트는 상기 제1 몰딩층을 수직으로 관통하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1 몰딩층의 상면과 상기 도전성 필라의 상면은 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 제3 재배선 구조체 상에서 상기 제2 반도체 칩을 둘러싸는 제2 몰딩층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제2 몰딩층의 상면은 상기 제2 반도체 칩의 상면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 반도체 칩은,
    서로 반대된 제1 활성면 및 제1 비활성면을 포함하고, 상기 제1 활성면은 상기 제2 반도체 칩과 마주하는, 제1 반도체 기판;
    상기 제1 반도체 기판을 관통하는 제1 관통 전극;
    상기 제1 반도체 기판의 상기 제1 활성면 상에 배치되고, 상기 제1 관통 전극에 전기적으로 연결된 제1 배선 패턴을 포함하는 제1 전면 배선 구조체; 및
    상기 제1 반도체 기판의 상기 제1 비활성면과 상기 제2 재배선 구조체 사이에 배치되고, 상기 제1 관통 전극에 전기적으로 연결된 제1 후면 배선 패턴을 포함하는 제1 후면 배선 구조체;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제2 반도체 칩은,
    서로 반대된 제2 활성면 및 제2 비활성면을 포함하고, 상기 제2 활성면은 상기 제1 반도체 칩과 마주하는, 제2 반도체 기판; 및
    상기 제2 반도체 기판의 상기 제2 활성면과 상기 제1 반도체 칩 사이에 배치되고, 제2 배선 패턴을 포함하는 제2 배선 구조체;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제1 재배선 구조체의 외곽부 상에 배치된 프레임 기판으로서, 프레임 바디 및 상기 프레임 바디 내의 수직 연결 도전체를 포함하고, 상기 프레임 바디는 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 수용하는 관통홀을 가진, 프레임 기판; 및
    상기 프레임 기판의 상기 관통홀 내에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 제3 몰딩층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제3 몰딩층 상에 배치되고, 상기 수직 연결 도전체에 전기적으로 연결된 제4 재배선 패턴을 포함하는 제4 재배선 구조체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제4 재배선 구조체 상에 배치된 제3 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제1 재배선 구조체 상에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 제3 몰딩층;
    상기 제3 몰딩층을 관통하는 수직 연결 도전체; 및
    상기 제3 몰딩층 상에서 연장되고 상기 수직 연결 도전체에 전기적으로 연결된 제4 재배선 패턴;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제1 재배선 패턴 및 제1 재배선 절연층을 포함하고, 상기 제1 재배선 패턴은 상기 제1 재배선 절연층의 상면으로부터 수직 방향으로 연장된 제1 재배선 비아를 포함하는, 제1 재배선 구조체;
    상기 제1 재배선 구조체의 중심부 상에 배치된 서브 패키지;
    상기 제1 재배선 구조체의 외곽부 상에 배치되고, 상기 서브 패키지를 수용하는 관통홀을 가진 프레임 바디 및 상기 프레임 바디 내에서 상기 수직 방향으로 연장된 수직 연결 도전체를 포함하는 프레임 기판; 및
    상기 프레임 기판의 상기 관통홀 내에서 상기 서브 패키지를 덮는 패키지 몰딩층;
    을 포함하고,
    상기 서브 패키지는,
    제2 재배선 패턴 및 제2 재배선 절연층을 포함하고, 상기 제2 재배선 패턴은 상기 제2 재배선 절연층의 하면에 있는 재배선 하부 패드를 포함하는, 제2 재배선 구조체;
    상기 제2 재배선 구조체 상에 실장된 제1 반도체 칩;
    상기 제2 재배선 구조체 상에서 상기 제1 반도체 칩을 둘러싸는 제1 몰딩층;
    상기 제1 반도체 칩 및 상기 제1 몰딩층 상에 배치되고, 제3 재배선 패턴 및 제3 재배선 절연층을 포함하는 제3 재배선 구조체;
    상기 제2 재배선 구조체와 상기 제3 재배선 구조체 사이에서 연장되고, 상기 제2 재배선 패턴과 상기 제3 재배선 패턴 사이를 전기적으로 연결하는 도전성 포스트; 및
    상기 제3 재배선 구조체 상에 실장된 제2 반도체 칩;
    을 포함하고,
    상기 제1 재배선 절연층의 상기 상면은 상기 제2 재배선 절연층의 상기 하면에 직접 접촉되고,
    상기 제1 재배선 구조체의 상기 제1 재배선 비아는 상기 제2 재배선 구조체의 상기 재배선 하부 패드에 직접 접촉된, 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 제2 재배선 구조체의 측벽, 상기 제1 몰딩층의 측벽, 및 상기 제3 재배선 구조체의 측벽은 수직 방향으로 정렬되고,
    상기 패키지 몰딩층은 상기 제2 재배선 구조체의 상기 측벽, 상기 제1 몰딩층의 상기 측벽, 및 상기 제3 재배선 구조체의 상기 측벽을 따라 연장된 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 재배선 구조체 사이에 배치되고, 상기 제1 반도체 칩과 상기 제2 재배선 패턴 사이를 전기적으로 연결하는 제1 연결 범프;
    상기 제1 반도체 칩과 상기 제3 재배선 구조체 사이에 배치되고, 상기 제1 반도체 칩과 상기 제3 재배선 패턴 사이를 전기적으로 연결하는 도전성 필라;
    상기 제2 반도체 칩과 상기 제3 재배선 구조체 사이에 배치되고, 상기 제2 반도체 칩과 상기 제3 재배선 패턴 사이를 전기적으로 연결하는 제2 연결 범프; 및
    상기 제3 재배선 구조체 상에서 상기 제2 반도체 칩을 둘러싸는 제2 몰딩층;
    을 더 포함하고,
    상기 제2 몰딩층의 측벽은 상기 제3 재배선 구조체의 측벽과 상기 수직 방향으로 정렬되고,
    상기 패키지 몰딩층은 상기 제2 몰딩층의 상기 측벽을 따라 연장된 것을 특징으로 하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 제1 몰딩층은 상기 제1 반도체 칩, 상기 제1 연결 범프 및 상기 도전성 필라를 둘러싸고,
    상기 제1 몰딩층의 상면은 상기 도전성 필라의 상면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 패키지 몰딩층은 상기 제2 반도체 칩의 측벽에 직접 접촉되고 상기 제2 반도체 칩의 상기 측벽을 따라 연장된 것을 특징으로 하는 반도체 패키지.
  19. 제1 재배선 패턴 및 제1 재배선 절연층을 포함하고, 상기 제1 재배선 패턴은 상기 제1 재배선 절연층의 상면으로부터 수직 방향으로 연장된 제1 재배선 비아를 포함하는, 제1 재배선 구조체;
    상기 제1 재배선 구조체의 중심부 상에 배치된 서브 패키지;
    상기 제1 재배선 구조체의 외곽부 상에 배치되고, 상기 서브 패키지를 수용하는 관통홀을 가진 프레임 바디 및 상기 프레임 바디 내에서 상기 수직 방향으로 연장된 수직 연결 도전체를 포함하는 프레임 기판; 및
    상기 프레임 기판의 상기 관통홀 내에서 상기 서브 패키지를 덮는 패키지 몰딩층;
    을 포함하고,
    상기 서브 패키지는,
    제2 재배선 패턴 및 제2 재배선 절연층을 포함하고, 상기 제2 재배선 패턴은 상기 제2 재배선 절연층의 하면에 있는 재배선 하부 패드 및 상기 제2 재배선 절연층 내에서 상기 수직 방향으로 연장된 제2 재배선 비아를 포함하는, 제2 재배선 구조체;
    상기 제2 재배선 구조체 상에 실장된 제1 반도체 칩;
    상기 제2 재배선 구조체와 상기 제1 반도체 칩 사이에서, 상기 제2 재배선 패턴과 상기 제1 반도체 칩 사이를 전기적으로 연결하는 제1 연결 범프;
    상기 제2 재배선 구조체 상에서 상기 제1 반도체 칩을 둘러싸는 제1 몰딩층;
    상기 제1 반도체 칩 및 상기 제1 몰딩층 상에 배치되고, 제3 재배선 패턴 및 제3 재배선 절연층을 포함하는 제3 재배선 구조체;
    상기 제2 재배선 구조체와 상기 제3 재배선 구조체 사이에서 연장되고, 상기 제2 재배선 패턴과 상기 제3 재배선 패턴 사이를 전기적으로 연결하는 도전성 포스트;
    상기 제3 재배선 구조체 상에 실장된 제2 반도체 칩;
    상기 제3 재배선 구조체와 상기 제2 반도체 칩 사이에서, 상기 제3 재배선 패턴과 상기 제2 반도체 칩 사이를 전기적으로 연결하는 제2 연결 범프; 및
    상기 제3 재배선 구조체 상에서 상기 제2 반도체 칩을 둘러싸는 제2 몰딩층;
    을 포함하고,
    상기 제1 재배선 절연층의 상기 상면은 상기 제2 재배선 절연층의 상기 하면에 직접 접촉되고,
    상기 제1 재배선 비아는 상기 재배선 하부 패드에 직접 접촉되고,
    상기 제1 재배선 비아는 상기 제1 재배선 절연층의 상기 상면에 인접할수록 폭이 작아지는 테이퍼 형태를 가지고,
    상기 재배선 하부 패드는 단면에서 보았을 때 직사각형 형태를 가지는, 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 제1 재배선 구조체는 상기 제1 재배선 비아의 표면을 따라 연장된 제1 씨드 금속층을 더 포함하고,
    상기 제2 재배선 구조체는 상기 재배선 하부 패드의 하면을 따라 연장된 제2 씨드 금속층을 더 포함하고,
    상기 제1 씨드 금속층과 상기 제2 씨드 금속층은 서로 접촉된 것을 특징으로 하는 반도체 패키지.
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