KR20240054151A - 반도체 수율 예측 방법 및 장치 - Google Patents

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KR20240054151A
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Abstract

본 개시의 기술적 사상에 따른 반도체 수율을 예측하는 방법은, 복수의 웨이퍼들 각각을 계측함으로써 생성된 웨이퍼 레벨 데이터를 수신하는 단계, 웨이퍼 레벨 데이터에 기초하여, 복수의 웨이퍼들 각각에 대응하는 복수의 가상 칩(Chip)들을 생성하는 단계, 복수의 웨이퍼들 각각의 테스트 결과를 복수의 가상 칩들에 매핑(Mapping) 하는 단계, 매핑의 결과에 기초하여, 결함에 따른 복수의 가상 칩들 각각의 불량률을 연산하는 단계, 불량률에 기초하여 결함 지수를 연산하는 단계를 포함할 수 있다.

Description

반도체 수율 예측 방법 및 장치 {Semiconductor yield prediction methods and apparatus}
본 발명의 기술적 사상은 반도체 수율을 예측하는 방법 및 장치에 관한 것으로서, 더욱 상세하게는, 웨이퍼의 결함 검출을 통해 반도체 수율을 예측하는 방법 및 장치에 관한 것이다.
반도체 웨이퍼는 여러 공정을 거치면서 파티클(particle) 등의 이물질에 의해 오염될 수 있고, 이와 같은 결함(defect)은 반도체 칩(Chip)의 불량률에 영향을 미칠 수 있다. 예를 들면, 포토 공정을 거치면서 웨이퍼와 척(chuck) 사이에 가해지는 압력으로 인해, 표면이 상승하여 핫스팟이 발생할 수 있다. 핫스팟 크기가 DOF(depth of focus)를 벗어나면 패턴이 제대로 형성되지 않아 초점 이탈(defocus)이 발생할 수 있다. 이와 같은 문제는 웨이퍼 전면 및 후면에 모두 발생할 수 있으며, 이로 인해 반도체 제품의 생산성 및 품질이 저하될 수 있고, 수율이 감소할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 웨이퍼 결함의 검출을 통해 조기에 공정 및/또는 설비를 모니터링함으로써 수율을 예측하고 품질 및 생산성을 향상시키고자 하는 데에 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 기술적 사상의 일 측면에 따른 반도체 수율을 예측하는 방법은, 복수의 웨이퍼들 각각을 계측함으로써 생성된 웨이퍼 레벨 데이터를 수신하는 단계, 웨이퍼 레벨 데이터에 기초하여, 복수의 웨이퍼들 각각의 실제 칩들에 대응하는 복수의 가상 칩(Chip)들을 생성하는 단계, 복수의 웨이퍼들 각각의 테스트 결과를 복수의 가상 칩들에 매핑(Mapping) 하는 단계, 매핑의 결과에 기초하여, 결함에 따른 복수의 가상 칩들 각각의 불량률을 연산하는 단계 및 불량률에 기초하여 결함 지수를 연산하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 측면에 따른 반도체 수율을 예측하는 방법은, 복수의 웨이퍼들 각각을 계측함으로써 생성된 웨이퍼 레벨 데이터를 수신하는 단계, 웨이퍼 레벨 데이터에 기초하여, 복수의 웨이퍼들 각각의 실제 칩들에 대응하는 복수의 가상 칩(Chip)들을 생성하는 단계, 복수의 웨이퍼들 각각의 테스트 결과를 복수의 가상 칩들에 매핑(Mapping) 하는 단계, 설비의 고정 영역을 수신하는 단계, 복수의 가상 칩들의 좌표계를 변환하여 고정 영역의 좌표계와 일치시키는 단계, 매핑의 결과에 기초하여, 고정 영역과 중첩되는 복수의 칩들 각각의 결함에 따른 불량률을 연산하는 단계 및 불량률에 기초하여 설비의 결함 지수를 연산하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 측면에 따른 장치는, 반도체 수율을 예측하는 프로그램이 저장된 메모리 및 메모리에 저장된 프로그램을 실행하도록 구성된 프로세서를 포함하는 장치로서, 프로세서는, 복수의 웨이퍼들 각각을 계측함으로써 생성된 웨이퍼 레벨 데이터를 수신하고, 웨이퍼 레벨 데이터에 기초하여, 복수의 웨이퍼들 각각의 실제 칩들에 대응하는 복수의 가상 칩(Chip)들을 생성하고, 복수의 웨이퍼들 각각의 테스트 결과를 복수의 가상 칩들에 매핑(Mapping)하고, 매핑의 결과에 기초하여, 결함에 따른 복수의 가상 칩들 각각의 불량률을 연산하고, 불량률에 기초하여 결함 지수를 연산할 수 있다.
본 발명의 기술적 사상의 예시적 실시예에 따른 반도체 수율을 예측하는 방법 및 장치는, FAB(Fabrication) 단계에서 결함(defect)에 따른 칩의 불량 여부를 조기에 검출하여 공정 및/또는 설비의 수율을 예측할 수 있고, 특히, 웨이퍼의 전면 및/또는 후면의 결함에 대한 검출 및 그에 기초한 예측을 정량화하고 강화할 수 있다.
그리고, 본 발명의 기술적 사상의 예시적 실시예에 따른 반도체 수율을 예측하는 방법 및 장치는, 결함의 크기 별로 각 칩의 불량률을 연산할 수 있으므로 결함 검출력을 향상시킬 수 있고, 이에 기초하여 결함 지수를 연산할 수 있으므로 수율 예측의 정확성이 향상될 수 있다.
또한, 공정 및/또는 설비의 모니터링을 통해 문제가 되는 공정 및/또는 불량 설비의 판단 및 개선에 대한 감지가 조기에 이루어질 수 있으므로, 수율 개선과 생산성 향상에 기여할 수 있다. 또한, 이러한 개선 효과를 제조 단계에서 확인할 수 있다.
나아가, 결함에 따른 공정 및/또는 설비 별 제어 프로세스를 정립하여 표준화할 수 있으므로, 비용 소모를 감소시킬 수 있고, 사용자의 역량에 따른 개선의 편차를 감소시킬 수 있다.
도 1은 본 발명의 예시적 실시예에 따른 수율 예측 시스템을 개략적으로 설명하기 위한 도면이다.
도 2는 본 발명의 예시적 실시예에 따른 웨이퍼 전체 영역에 대한 수율 예측 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 예시적 실시예에 따른 복수의 가상의 칩(chip)들을 생성하는 과정을 설명하기 위한 도면이다.
도 4는 본 발명의 예시적 실시예에 따라 결함(defect) 데이터를 포함하는 가상의 칩을 나타내는 도면이다.
도 5는 본 발명의 예시적 실시예에 따라 테스트 결과가 매핑(mapping)된 가상의 칩을 나타내는 도면이다.
도 6은 본 발명의 예시적 실시예에 따른 공정 스텝 별 수율 예측 과정을 설명하기 위한 도면이다.
도 7은 본 발명의 예시적 실시예에 따른 설비 별 고정 영역에 대한 수율 예측 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 예시적 실시예에 따른 좌표 변환을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 발명의 예시적 실시예에 따른 설비의 고정 영역 데이터 베이스의 예시를 나타내는 도면이다.
도 10은 본 발명의 예시적 실시예에 따라 설비의 고정 영역에 대응하는 결함 데이터를 포함하는 가상의 칩을 나타내는 도면이다.
도 11은 본 발명의 예시적 실시예에 따른 설비의 불량 여부를 판단하는 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 예시적 실시예에 따른 설비의 불량 여부를 판단하는 과정을 나타내기 위한 그래프이다.
도 13은 본 발명의 예시적 실시예에 따라 웨이퍼의 결함 검출을 통해 수율을 예측하는 일 예시를 나타내는 도면이다.
도 14는 본 발명의 예시적 실시예에 따른 수율 예측 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 예시적 실시예에 따른 수율 예측 시스템을 개략적으로 설명하기 위한 도면이다.
도 1을 참조하면, 계측 설비(50)는 반도체 웨이퍼(Wk)를 수신하여 반도체 웨이퍼(Wk)의 여러 정보를 계측할 수 있다. 예를 들어, 계측 설비(50)는 반도체 웨이퍼(Wk)의 결함(defect)(예를 들어, 반도체 웨이퍼(Wk)의 전면 및/또는 후면의 핫스팟)을 검출할 수 있다. 결함은 반도체 웨이퍼(Wk)의 레벨과 관련될 수 있다. 반도체 웨이퍼를 제조하는 과정에서, 반도체 웨이퍼에 공정(예를 들어, 포토 공정)이 여러 번 수행될 수 있다. 반도체 웨이퍼는 각각의 공정을 거치면서 마찰과 진동으로 인해 유발되는 파티클(particle), 이물질 등에 의해 오염될 수 있다. 이로 인해, 반도체 웨이퍼의 레벨이 다양하게 나타날 수 있다. 포토 공정이란, 포토리소그래피(photolithography) 또는 포토리소그래피 공정이라 지칭될 수 있다. 이하, 설명의 편의를 위해 반도체 웨이퍼에 수행되는 공정은 포토 공정으로 가정하여 지칭될 수도 있다.
반도체 웨이퍼(Wk)는 반도체 웨이퍼에 수행되는 여러 번의 포토 공정 중 k 번(이 때, k≥0)째 스텝의 포토 공정을 거친 웨이퍼를 의미할 수 있다(k=0일 경우, 포토 공정이 수행되지 않은 웨이퍼). 반도체 웨이퍼(Wk)에는 전술한 결함이 다수 존재할 수 있다.
계측 설비(50)는 구체적으로 후술할 바와 같이 반도체 웨이퍼에 포토 공정이 완료될 때마다, 즉 공정 스텝 별로 반도체 웨이퍼의 결함을 계측할 수 있다. 일부 실시예에 있어서, 계측 설비(50)는 k번째 포토 공정이 완료된 후 반도체 웨이퍼(Wk)를 계측할 수 있고, 그 결과 k번째 포토 공정에 대응하는 웨이퍼 레벨 데이터(WLDk)를 생성할 수 있다. 계측 설비(50)는 생성한 웨이퍼 레벨 데이터(WLDk)를 수율 예측 장치(100)에 전달할 수 있다. 계측 설비(50)는 포토 레벨 센서 또는 포토 레벨 계측 설비라 지칭될 수 있다. 일부 실시예들에 있어서, 계측 설비(50)는 각각의 포토 공정이 끝날 때 마다 반도체 웨이퍼(Wk)를 계측한 뒤, 웨이퍼 레벨 데이터(WLDk)를 생성하여 수율 예측 장치(100)에 전송하므로, k번째 포토 공정이 끝났을 때 수율 예측 장치(100)에는 1번째 포토 공정에 대응하는 웨이퍼 레벨 데이터(도 6의 WLD1) 내지는 m번째 포토 공정에 대응하는 웨이퍼 레벨 데이터(WLDm)이 모두 저장되어 있을 수 있다.
웨이퍼 레벨 데이터(Wafer Level Data, WLDk)는, 반도체 웨이퍼(Wk)에서 검출된 결함에 대한 데이터를 포함할 수 있다. 웨이퍼 레벨 데이터(WLDk)는 웨이퍼 레벨 맵(Wafer Level Map)이라 지칭될 수도 있다. 상기 결함에 대한 데이터는 각 결함의 위치, 높이, 크기(size) 및 반도체 웨이퍼(Wk)에 수행된 공정의 스텝 정보를 포함할 수 있다. 공정이 진행될수록, 해당 공정에 대응하는 스텝의 인덱스(index)(즉, 공정 스텝에 대한 정보)는 커질 수 있다. 예를 들어, 제3 공정은 제1 공정보다 시간적으로 나중에 수행된 공정일 수 있다. 따라서, 제1 공정에 대응하는 스텝의 인덱스(제1 공정 스텝 대한 정보)보다 제3 공정에 대응하는 스텝의 인덱스(제3 공정 스텝에 대한 정보)는 더 큰 값일 수 있다.
수율 예측 장치(100)는 본 발명의 예시적 실시예에 따른 수율을 예측하는 방법을 실행하기 위한 시스템일 수 있다. 수율 예측 장치(100)는 웨이퍼 레벨 데이터(WLDk) 에 포함되는 결함에 대한 데이터를 이용하여, 후술할 바와 같이 데이터 전처리 단계를 수행할 수 있다. 일부 실시예들에 있어서, 본 발명의 예시적 실시예에 따른 수율 예측을 위해, 복수의 반도체 웨이퍼들에 대하여 계측이 이루어질 수 있다. 즉, 수율 예측 장치(100)는 복수의 반도체 웨이퍼들에 대한 데이터 전처리 단계를 수행하여 획득한 데이터에 기초하여, 통계적인 분석을 통해 불량률(또는, Killing Ratio로 지칭될 수 있음)을 연산할 수 있다. 또한, 수율 예측 장치(100)는 수율 예측을 위해 상기 불량률을 이용하여 결함 지수(또는, FCC(Fail Chip Count)로 지칭될 수 있음)를 연산할 수 있다. 수율 예측 장치(100)는 전처리된 데이터에 기초하여 반도체 웨이퍼(Wk) 전체 영역에 대한 수율을 예측할 수 있고/있거나, 반도체 설비에 대응하는 고정 영역에 대한 수율을 예측할 수 있다. 또한 수율 예측 장치(100)는, 본 발명의 예시적 실시예에 따른 알고리즘에 기초하여 반도체 설비의 불량율 및 불량 여부를 판단할 수 있다.
수율 예측 장치(100)는 프로세서(110) 및 메모리(120)를 포함할 수 있다. 예를 들어, 수율 예측 장치(100)는, 퍼스널 컴퓨터, 모바일 폰, 서버 등과 같은 컴퓨팅 시스템일 수도 있고, 복수의 프로세싱 코어들 및 메모리가 독립적인 패키지들로서 기판에 실장된 모듈일 수도 있으며, 복수의 프로세싱 코어들 및 메모리가 하나의 칩에 내장된 시스템-온-칩(system-on-chip; SoC)일 수도 있다.
프로세서(110)는 메모리(120)를 통해 명령어들(instructions)을 실행할 수 있다. 일부 실시예들에서, 프로세서(110)는 메모리(120)에 저장된 프로그램을 실행할 수 있다. 예를 들어, 프로세서(110)는 웨이퍼의 수율 예측을 위해, 메모리(120)에 저장된 본 발명의 예시적 실시예에 따른 수율 예측 방법을 수행하는 프로그램을 실행할 수 있다. 프로그램은 프로세서(110)에서 실행될 일련의 명령어들을 포함할 수 있다. 프로세서(110)는 상기 명령어들을 독립적으로 실행할 수 있는 임의의 하드웨어일 수 있고, AP(Application Processor), CP(Communication Processor), CPU(central processing unit), 프로세서 코어(Core), 코어 등으로 지칭될 수 있다.
프로세서(110)와 메모리(120)는 통신할 수 있다. 메모리(120)는 프로세서(110)에 의해서 액세스될 수 있고, 프로세서(110)에 의해서 실행 가능한 소프트웨어를 저장할 수 있다. 소프트웨어는 비제한적인 예시로서, 소프트웨어 컴포넌트, 프로그램, 애플리케이션, 컴퓨터 프로그램, 애플리케이션 프로그램, 시스템 프로그램, 소프트웨어 개발 프로그램, 머신 프로그램, 운영 체제(operating system; OS) 소프트웨어, 미들웨어, 펌웨어(Firmware), 소프트웨어 모듈, 루틴, 서브루틴, 펑션, 방법, 프로시져, 소프트웨어 인터페이스, API(application program interface), 명령 세트, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트, 컴퓨터 코드 세그먼트, 워드, 값, 심볼 또는 이들 중 2이상의 임의의 조합을 포함할 수 있다.
메모리(120)는 정보를 저장할 수 있고 프로세서(110)에 의해서 액세스가능한 임의의 하드웨어일 수 있다. 예를 들면, 메모리(120)는, ROM(read only memory), RAM(random-access memory), DRAM(dynamic random access memory), DDR-DRAM(double-data-rate dynamic random access memory), SDRAM(synchronous dynamic random access memory), SRAM(static random access memory), MRAM(magnetoresistive random access memory), PROM(programmable read only memory), EPROM(erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory), 플래시 메모리, 폴리머(polymer) 메모리, 상변화(phase change) 메모리, 강유전 메모리(ferroelectric memory), SONOS(silicon-oxide-nitride-oxide-silicon) 메모리, 자기적 카드/디스크, 광학적 카드/디스크 또는 이들 중 2이상의 임의의 조합을 포함할 수 있다.
도 2는 본 발명의 예시적 실시예에 따른 웨이퍼 전체 영역에 대한 수율 예측 방법을 설명하기 위한 흐름도이다.
도 2를 참조하면, 본 발명의 예시적 실시에에 따른 수율 예측 방법은 웨이퍼 레벨 데이터를 수신하는 단계(S100), 복수의 가상 칩(Chip)들을 생성하는 단계(S110), 복수의 가상 칩들에 테스트 결과를 매핑(Mapping)하는 단계(S120), 불량률(또는, Killing Ratio)을 연산하는 단계(S130) 및 결함 지수를 연산하는 단계(S140)를 포함할 수 있다.
도 1을 참조하여 전술한 바와 같이, 수율 예측 장치(100)는 계측 설비(50)로부터 웨이퍼 레벨 데이터(WLDk)를 수신할 수 있다(S100). 전술한 바와 같이 웨이퍼 레벨 데이터(WLDk)는 결함의 위치, 크기 , 높이 등의 정보(이하, 결함 데이터로 지칭될 수 있음)를 포함할 수 있다.
일부 실시예들에 있어서, 반도체 웨이퍼(Wk)의 후면(Backside)의 결함이 칩에 미치는 영향을 파악하기 위해, 실제 칩들에 대응하는 데이터(예를 들어, 가상의 칩들)가 필요할 수 있다. 즉, 후면에는 실제 칩이 존재하지 않기 때문에 반도체 웨이퍼(Wk)의 후면을 나타내는 데이터가 필요할 수 있다. 따라서, 수율 예측 장치(100)는 웨이퍼 레벨 데이터(WLDk)에 기초하여 실제 칩들에 대응하는 복수의 가상의 칩들을 생성할 수 있다(S110). 일부 실시예들에서, 수율 예측 장치(100)는 가상의 영역을 생성하는데 있어서, 도 3을 참조하여 후술할 바와 같이, 반도체 웨이퍼(Wk)의 웨이퍼 레벨 데이터(WLDk)에 기초하여 정형화된 칩 단위로 가상의 영역을 나눌 수 있고, 실제 칩들에 대응되는 복수의 가상의 칩들을 생성할 수 있다.
단계 S120에서, 수율 예측 장치(100)는 위와 같이 생성한 복수의 가상의 칩들에 테스트 결과를 매핑할 수 있다. 예를 들어, 수율 예측 장치(100)는 도 5를 참조하여 구체적으로 후술할 바와 같이 EDS(Electric Die Sorting) 테스트의 결과를 가상의 칩들에 매핑할 수 있다. 일부 실시예들에 있어서, EDS 테스트 결과는, 실제 칩을 테스트하여, 칩이 일정 기준을 통과 했는지에 대한 정보(즉, 칩이 불량인지에 대한 결과)를 포함할 수 있다. 이상의 웨이퍼 레벨 데이터를 수신하는 단계(S100), 복수의 가상 칩(Chip)들을 생성하는 단계(S110) 및 복수의 가상 칩들에 테스트 결과를 매핑(Mapping)하는 단계(S120)는 데이터 전처리 단계로 지칭될 수 있다. 수율 예측 장치(100)는 복수의 반도체 웨이퍼들에 대하여 전처리 단계를 수행함으로써, 통계적인 분석을 위한 데이터를 획득할 수 있다. 구체적으로는, 수율 예측 장치(100)는 복수의 반도체 웨이퍼들에 대하여, 복수의 가상의 칩들 각각에 포함되는 결함 데이터 및 그에 대응하는 가상의 칩들 각각의 불량 여부에 대한 데이터를 획득할 수 있다.
단계 S130에서, 수율 예측 장치(100)는 웨이퍼 레벨 데이터(WLDk)의 결함 정보 및 테스트 결과가 매핑된 가상의 칩들에 기초하여 가상의 칩들 각각의 불량률을 연산할 수 있다. 다른 말로, 수율 예측 장치(100)는 복수의 웨이퍼들에 대한 전처리 데이터에 기초하여 결함과 불량 여부에 관한 상관관계를 파악할 수 있다. 즉, 수율 예측 장치(100)는 복수의 반도체 웨이퍼들로부터, 결함 데이터를 포함하고 있는 가상의 칩 및 이에 대응하는 실제 칩의 EDS 테스트 결과를 가상의 칩에 매핑하여, 결함에 따른(예를 들어, 결함의 크기(Size)에 따른) 대응하는 가상의 칩의 불량률을 연산할 수 있다. 예를 들어, 가상의 칩에 포함된 결함의 크기가 클수록 파티클 등에 의한 오염의 정도가 높은 것일 수 있고, 따라서 실제 칩에 대한 테스트 결과 칩이 불량 판정을 받을 가능성이 높을 수 있다. 수율 예측 장치(100)는 이를 통해 결함에 따른 실제 칩의 불량 가능성이 어떻게 형성될 지를 예측할 수 있다. 일부 실시예들에 있어서, 결함의 크기에 따라 실제 칩의 불량 가능성이 높아지는 특성을 반영하기 위해, 상기 불량률을 예를 들어, 최소제곱법을 이용하여 피팅(fitting)(또는, 모델링 또는 최적화)할 수 있다. 즉, 여러 개의 표본으로부터 획득한 데이터를 피팅함으로써 결함의 크기와 칩의 불량 여부의 상관관계를 더욱 정확하게 반영할 수 있다.
단계 S140에서, 수율 예측 장치(100)는 결함에 따른 반도체 수율을 예측하기 위해, 상기 불량률에 기초하여 결함 지수를 연산할 수 있다. 결함 지수의 연산은 불량률에 기초하여 산출된 총 불량 칩의 합을 공정에서의 생산량으로 나눔으로써 아래의 [수식 1]과 같이 산출될 수 있다.
[수식 1]
여기서, a는 웨이퍼 Ω 내에 위치한 칩 a를, K(y)는 웨이퍼 레벨 데이터에서 획득한 결함 y에 대한 불량률(즉, 매핑에 기초하여 산출된)을, 는 칩 a 내에 위치하며 위치 x에 있는 결함의 크기를 의미한다. 즉, 칩 a 내에 존재하는 특정 위치 x에서의 결함 크기에 따른 불량률에 기초하여 결함 지수가 산출될 수 있다.
결과적으로, 본 발명의 예시적 실시예에 따른 수율 예측 방법을 통해, 결함으로 인한 불량을 FAB(Fabrication) 단계에서 조기에 검출할 수 있으며, 이를 통해 공정에서의 수율을 예측할 수 있다. 웨이퍼의 전면에 본 발명을 적용시킬 수 있을 뿐만 아니라, 특히, 웨이퍼의 후면의 결함에 따른 수율도 예측할 수 있다. 따라서, 웨이퍼의 전면 및/또는 후면 불량에 대한 검출 및 예측을 정량화하고 강화할 수 있다.
나아가, EDS 테스트 결과를 결함 지수로 활용함으로써, 결함과 수율 예측의 정합성을 향상시킬 수 있다. 또한, 설비(즉, 수율)의 개선 효과를 FAB OUT 이후가 아닌 제조 단계에서 확인할 수 있고, 나아가 조기 감지를 통해 검출이 지연되는 것을 해결할 수 있으므로, 수율 개선과 생산성 향상에 기여할 수 있다.
그리고, 웨이퍼의 결함에 따른 공정 별, 설비 별 제어 프로세스를 정립하여 표준화할 수 있으므로, 인적 시간적 자원 등의 비용 소모를 감소시킬 수 있고, 사용자의 역량에 따른 개선의 편차를 감소시킬 수 있다.
도 3은 본 발명의 예시적 실시예에 따른 복수의 가상의 칩(chip)들을 생성하는 과정을 설명하기 위한 도면이다.
도 1 및 도 3을 참조하면, 수율 예측 장치(100)는 실제 칩(C)을 포함하는 반도체 웨이퍼(Wk)에 기초하여 가상의 칩(VC)들을 생성할 수 있다. 예를 들어, 가상의 칩(VC)들은 가상의 웨이퍼(VWk)에 포함될 수 있다. 계측을 통해 생성된 웨이퍼 레벨 데이터(WLDk)에는 반도체 웨이퍼(Wk)의 실제 칩들에 대한 정보가 포함되어 있으므로, 이에 기초하여 실제 칩(C)에 대응되도록 가상의 칩(VC)들이 생성될 수 있다.
보다 구체적으로는, 수율 예측 장치(100)는 웨이퍼 레벨 데이터(WLDk)의 최외각 실제 칩의 위치에 대한 정보를 바탕으로 그리드(Grid, 격자) 형식으로 가상의 칩(VC)들을 생성할 수 있다. 일부 실시예들에 있어서, 수율 예측 장치(100)는 최외각 실제 칩의 위치에 대한 정보를 기초로, 도시된 바와 같이 최상단의 격자 선(L1)을 생성할 수 있다. 예를 들어, 수율 예측 장치(100)는 웨이퍼 레벨 데이터(WLDk)로부터 획득한 실제 칩(C)의 제2 방향(Y)으로의 길이(H2)에 기초하여, 최상단의 격자 선(L1)으로부터 제2 방향(Y)으로 길이(H2)의 간격을 갖도록 격자 선들을 생성할 수 있다. 마찬가지 방식으로, 수율 예측 장치(100)는 최외각 실제 칩의 위치에 대한 정보를 기초로, 제2 방향(Y)에 수직인 제1 방향(X)으로 가장 외각에 위치한 격자 선(L2)을 생성할 수 있다. 예를 들어, 수율 예측 장치(100)는 웨이퍼 레벨 데이터(WLDk)로부터 획득한 실제 칩(C)의 제1 방향(X)으로의 길이(H1)에 기초하여, 격자 선(L2)으로부터 제1 방향(X)으로 길이(H1)의 간격을 갖도록 격자 선들을 생성할 수 있다. 이를 통해 수율 예측 장치(100)는 그리드 형식의 좌표를 생성할 수 있고, 실제 칩(C)에 대응하는 정형화된 가상의 칩(VC)들을 생성할 수 있다.
일부 실시예들에 있어서, 도 4에서 후술할 바와 같이, 상기 그리드 형식의 좌표에 기초하여, 가상의 칩(VC)들이 포함되는 영역에 대하여 직교 좌표가 설정될 수 있다. 또한 일부 실시예들에 있어서, 가상의 칩(VC)들 각각은 제1 방향(X)으로의 길이(H1)을 단위로 하고, 제2 방향(Y)으로의 길이(H2)를 단위로 하는 칩 좌표를 가질 수도 있다. 예를 들어, 도 5를 참조하여 후술할 바와 같이 최상단 및 최좌측단에 위치한 가상의 칩(VCe)의 칩 좌표는 (WC1, WR1)으로 표현될 수 있다.
도 4는 본 발명의 예시적 실시예에 따라 결함(defect) 데이터를 포함하는 가상의 칩을 나타내는 도면이다.
도 3 및 도 4를 참조하면, 수율 예측 장치(100)는 제1 가상 칩(VC1), 제2 가상 칩(VC2), 제3 가상 칩(VC3) 및 제4 가상 칩(VC4)을 포함하는 복수의 가상의 칩들을 생성하여 그리드 형식의 좌표를 생성할 수 있고, 웨이퍼 레벨 데이터(WLDk)에 기초하여 결함 데이터를 복수의 가상의 칩들에 반영할 수 있다. 예를 들어, 복수의 가상의 칩들에는 복수의 결함들(d1 내지 d5)이 포함될 수 있으나, 본 실시예에 국한되지 않는다. 즉, 가상의 칩들에 포함되는 결함들의 위치, 높이 및/또는 크기(size)와 개수, 분포 등은 다양한 양태로 형성될 수 있다.
일부 실시예들에 있어서, 도시된 바와 같이 결함(d5)은 직교 좌표 상에서 (x1, y4)에 위치할 수 있고, 특정한 크기와 높이를 가질 수 있다. 결함(d1)은 직교 좌표 상에서 (x5, y5)에 위치하여 특정한 크기 및 높이를 가질 수 있으며, 제1 가상 칩(VC1)에 포함될 수 있다. 수율 예측 장치(100)는 제1 가상 칩(VC1)에 테스트 결과를 매핑시켜, 결함(d1)과 실제 칩의 불량 여부와의 상관관계를 파악할 수 있다. 즉, 수율 예측 장치(100)는 제1 가상 칩(VC1)에 포함된 결함(d1)에 대한 데이터와 제1 가상 칩(VC1)에 매핑된 테스트 결과에 기초하여, 결함에 따른 가상 칩의 불량률을 연산할 수 있다. 결함의 크기가 클수록 오염의 정도가 높은 것일 수 있고, 따라서 EDS 테스트 결과 실제 칩이 불량으로 판정될 가능성이 높을 수 있다. 예를 들어, 결함(d2)은 직교 좌표 상에서 (x4, y1)에 위치하여 특정한 크기 및 높이를 가질 수 있으며, 제2 가상 칩(VC2)에 포함될 수 있다. 수율 예측 장치(100)는 제2 가상 칩(VC2)에 테스트 결과를 매핑시켜, 결함(d2)과 실제 칩의 불량 여부와의 상관관계를 파악할 수 있다. 이때, 도시된 바와 같이 결함(d1)은 결함(d2)보다 비교적 큰 크기를 가질 수 있다. 따라서 전술한 바와 같이, 결함의 크기가 더 큰 결함(d1)을 포함하는 제1 가상 칩(VC1)의 불량률이 결함(d2)을 포함하는 제2 가상 칩(VC2)의 불량률보다 높을 수 있다. 복수의 반도체 웨이퍼들 각각에 대해 복수의 가상의 칩들을 생성하여 불량률을 연산하면, 이와 같은 상관관계가 더 뚜렷하게 나타날 수 있다. 이처럼 수율 예측 장치(100)는 결함의 크기에 따라 대응하는 가상 칩의 불량률을 연산할 수 있고, 결함의 크기 특성이 반영된, 결함의 크기 별 불량률이 산출될 수도 있다.
일부 실시예들에 있어서, 결함(d4)은 직교 좌표 상에서 (x2, y3)에 위치하여 특정한 크기 및 높이를 가질 수 있으며, 제3 가상 칩(VC3)에 포함될 수 있다. 마찬가지로, 직교 좌표 상에서 (x3, y2)에 위치하여 특정한 크기 및 높이를 가지는 결함(d3)도, 제3 가상 칩(VC3)에 포함될 수 있다. 이처럼 단일 가상 칩에 복수 개의 결함들이 포함될 수 있다. 수율 예측 장치(100)는 결함의 크기에 따른 가상 칩의 불량률을 연산함에 있어서, 이처럼 단일 칩에 복수 개의 결함들이 포함되어 있을 때, 가장 큰 크기의 결함만을 고려할 수 있다. 예를 들어, 제3 가상 칩(VC3)에는 결함들(d3, d4)이 포함되어 있고, 결함(d3)의 크기가 결함(d4)의 크기보다 비교적 크기 때문에, 제3 가상 칩(VC3)의 불량률 연산에는 결함(d3)만이 고려될 수도 있다. 전술한 바와 같이, 결함의 크기가 클수록 오염의 정도가 높은 것일 수 있고, 따라서 실제 칩에 대한 테스트 결과에 상대적으로 더 큰 영향을 미치기 때문에, 이처럼 복수 개의 결함들 중 최대 크기를 갖는 결함만이 고려될 수도 있다. 일부 실시예들에 있어서, 결함은 위치 또는 크기에 따라 복수의 가상 칩에 영향을 미칠 수도 있다. 예를 들어, 도시된 바와 같이 결함(d3)은 제3 가상 칩(VC3) 및 제4 가상 칩(VC4)에 포함될 수 있다. 따라서, 수율 예측 장치(100)는 제4 가상 칩(VC4)의 불량률을 연산하는데 있어서, 결함(d3) 중 제4 가상 칩(VC4)에 포함되는 부분의 결함에 따른 불량률을 연산할 수 있다. 일부 실시예들에 있어서, 도 5를 참조하여 후술할 바와 같이 제1 가상 칩(VC1) 내지 제4 가상 칩(VC4)을 포함하는 복수의 가상의 칩들은, 칩 좌표로 표현될 수도 있다.
결과적으로, 본 발명의 예시적 실시예에 따른 수율 예측 방법은 결함의 크기 별로 각 칩의 불량률을 연산할 수 있으므로, 수율 예측력 및 정확도가 향상될 수 있다. 또한 이에 기초하여 결함 지수를 연산할 수 있으므로, 수율 예측의 정확성이 향상될 수 있다.
도 5는 본 발명의 예시적 실시예에 따라 테스트 결과가 매핑(mapping)된 가상의 칩을 나타내는 도면이다.
도 4 및 도 5를 참조하면, 수율 예측 장치(100)는 생성한 복수의 가상의 칩들에 대하여, 테스트 결과(예를 들어, EDS(Electrical Die Sorting) 테스트 결과)를 매핑할 수 있다. 테스트 결과는, 각 칩에 대하여 임의의 검사를 수행한 후 해당 칩의 불량 여부를 나타내는 정보(예를 들어, 빈 항목(BIN))를 포함할 수 있다. 즉, 수율 예측 장치(100)는 EDS 테스트 공정을 수행하여 가상의 웨이퍼(VWk) 상에 실제 칩에 대응하도록 구성된, 칩 좌표에 따라 구분된 복수의 가상의 칩들에 대한 테스트 빈 항목(BIN1 내지 BIN3)을 수신할 수 있다. 수율 예측 장치(100)는 가상의 웨이퍼(VWk)에, 테스트 결과인 상기 테스트 빈 항목(BIN1 내지 BIN3)들을 매핑할 수 있다. 예를 들어, 도시된 바와 같이 제4 가상 칩(VC), 제5 가상 칩(VC5) 및 제6 가상 칩(VC6)을 포함하는, 칩 좌표에 따라 구분된 복수의 가상의 칩들 각각에 대하여 EDS 테스트 결과가 매핑될 수 있다.
보다 구체적으로는, 먼저, 일부 실시예들에 있어서, 복수의 가상 칩들은 도 3에서 전술한 바와 같이 그리드 형식으로 형성될 수 있고, 이에 기초하여 칩 좌표로 표현될 수 있다. 복수의 가상 칩들은 가상의 웨이퍼(VWk) 상에 제1 방향(X, 로우(Row) 방향) 및 제1 방향(X)에 수직인 제2 방향(Y, 컬럼 방향(column))으로 구획될 수 있다. 복수의 가상의 칩들은 제2 방향(Y)을 따라 배치되어, WR1 내지 WRn(n은 1 이상의 자연수)의 좌표에 대응될 수 있고, 마찬가지로, 제1 방향(X)을 따라서 배치되어, WC1 내지 WCn(n은 1 이상의 자연수)의 좌표에 대응될 수 있다. 복수의 가상의 칩들은 실제 칩에 대응될 수 있으며, 그 개수는 다양하게 구현될 수 있다. 예를 들어, 제4 가상 칩(VC4)은 (WCn-1, WR2)의 칩 좌표로 표현될 수 있고, 제5 가상 칩(VC5)은 (WCn-1, WR3), 제6 가상 칩(VC6)은 (WCn-1, WR4)의 칩 좌표로 표현될 수 있다.
EDS 테스트 공정은, 패키징 공정을 진행하기 전에 복수의 가상의 칩들에 대응하는 실제 칩들 각각의 전기적 특성을 검사하는 공정일 수 있다. EDS 테스트 공정은 실제 칩들 중에서 불량 칩을 판별하여 재생(repair) 가능한 칩은 재생하고, 재생 불가능한 칩은 이후 공정을 진행하지 않아 소요될 시간 및 원가를 절감하는 효과가 있을 수 있다. 또한, EDS 테스트 공정은 실제 칩들을 테스트하여 상술한 바와 같은 테스트 빈 항목(BIN)으로 분류할 수 있다. 테스트 빈 항목들(BIN1 내지 BIN3) 각각은 EDS 테스트 결과로부터 카테고리화된 불량(또는, 오류) 유형의 하나를 의미할 수 있다. 다시 말해서, 빈 항목(BIN)은 EDS 테스트의 결과 값들을 유형 별로 분류한 오류 유형을 의미할 수 있다. 예를 들어, 테스트 빈 항목들(BIN1 내지 BIN3)은 실제 칩들을 테스트할 때 이용되는 전기적 특성 항목일 수 있다. EDS 테스트 공정의 테스트 빈 항목들(BIN1-BIN3)은 칩을 구성하는 집적회로(IC) 동작에 필요한 개별 소자들(트랜지스터, 저항, 캐패시터, 다이오드 등)에 대해 전압 입출력 특성, 전류 입출력 특성, 리키지 특성, 기능성 특성 및 타이밍 특성에 관한 항목 중 적어도 어느 하나일 수 있다. EDS 테스트 공정에서 위와 같이 전기적 특성 항목을 분류하여 테스트할 수 있다. 즉, EDS 테스트를 통해 검출해내는 불량의 유형은 다양할 수 있다.
예를 들어, EDS 테스트를 통해 정상 범주 내의 결과를 갖는 칩에 대하여, 제1 테스트 빈 항목(BIN1)이 매칭될 수 있고, 제5 가상 칩(VC5)에 대응되는 실제 칩은 일정 기준들을 통과(PASS)한 칩을 의미할 수 있다. 예를 들어, 제2 테스트 빈 항목(BIN2)은 리키지(leakage) 특성을 의미할 수 있고, 누설 전류 값이 기준 값 이상 발생한 경우, 이와 같은 불량 유형은 제2 테스트 빈 항목(BIN2)으로 분류될 수 있다. 즉, 제6 가상 칩(VC6)에 대응하는 실제 칩은 누설 전류가 기준 값 이상으로 발생하여 불량한 칩으로 분류된 칩일 수 있다. 또한, 예를 들어, 제3 테스트 빈 항목(BIN3)은 기능성 특성 또는 타이밍 특성을 의미할 수 있고, 기능성 특성 또는 타이밍 특성이 일정 기준에 미치지 못하는 경우, 이와 같은 불량 유형은 제3 테스트 빈 항목(BIN3)으로 분류될 수 있다. 즉, 제4 가상 칩(VC4)에 대응하는 실제 칩은 기능성 특성 또는 타이밍 특성이 기준에 미치지 못하여 불량한 칩으로 분류된 칩일 수 있다. 또한, 예를 들어, 임의의 가상 칩에 대응하는 실제 칩이 누설 전류가 기준 값 이상으로 발생하고 타이밍 특성도 일정 기준에 미치지 못하였고, 누설 전류가 더 대표적인 오류에 속한다면, 불량 유형은 제2 테스트 빈 항목(BIN2)으로 명명될 수 있다. 다만, 앞서 설명한 예시들은 단지 설명을 용이하게 하기 위함이며, 본 발명이 이에 제한되지는 않는다. 즉, 도 5에서는 테스트 빈 항목들(BIN1 내지 BIN3)을 3개 표시하였으나, 이는 편의상 3개만 표시한 것이며 EDS 테스트 공정의 테스트 수준에 따라 더 많은 테스트 빈 항목들이 있을 수 있다.
결과적으로, 수율 예측 장치(100)는 EDS 테스트 결과를 수신하여 복수의 가상의 칩들에 매핑함으로써, 복수의 가상에 칩들에 대응하는 실제 칩의 결함과 결함에 따른 불량 여부(또는, 불량 유형)의 상관관계를 나타내는 불량률을 칩 단위로 연산할 수 있고, 결함 지수를 연산하여 수율을 예측할 수 있다. 또한, EDS 테스트 결과에 기초하여 결함 지수를 활용함으로써, 결함과 수율 예측의 정합성을 향상시킬 수 있다.
도 6은 본 발명의 예시적 실시예에 따른 공정 스텝 별 수율 예측 과정을 설명하기 위한 도면이다.
도 1 및 도 6을 참조하면, 반도체 웨이퍼(W0)에 복수의 공정(예를 들어, 포토 공정)들이 수행될 수 있다. 전술한 바와 같이, 계측 설비(50)는 k번째 공정이 수행된 반도체 웨이퍼(Wk)를 계측하여 웨이퍼 레벨 데이터(WLDk)를 생성할 수 있다. 도 1과 중복되는 구체적인 설명들은 생략하도록 하겠다.
반도체 웨이퍼(W0)에는 공정이 여러 번 수행될 수 있다. 예를 들어, 도 6을 참조하면, 반도체 웨이퍼(W0)에는 제1 공정(PR1) 내지 제m 공정(PRm)이 수행될 수 있다. 다시 말해, 반도체 웨이퍼(W0)에는 공정이 m번(이 때, m≥1) 수행될 수 있다. 반도체 웨이퍼(Wm)는 제1 공정(PR1) 내지 제m 공정(PRm)을 모두 거친 이후의 반도체 웨이퍼를 의미할 수 있다. 일부 실시예들에 있어서, 스텝 정보는 반도체 웨이퍼(Wk)에 수행된 공정의 단계 정보 즉, 마지막으로 수행된 공정이 몇 번째 공정인지를 나타내는 정보일 수 있다. 예를 들어, 도 1의 웨이퍼 레벨 데이터(WLDk)는 반도체 웨이퍼(Wk)에 수행된 공정이 k 번째 공정 스텝임을 의미하는 데이터를 포함할 수 있다. 예를 들어, 반도체 웨이퍼(W0)는 제조 과정에서 공정을 여러 번 통과하기 때문에, 하나의 반도체 웨이퍼에 대해 여러 개의 웨이퍼 레벨 데이터(예를 들어, WLD1 내지 WLDm)가 존재할 수 있다.
계측 설비(50)는 반도체 웨이퍼(W0)에 대한 각 공정이 끝날 때마다 반도체 웨이퍼를 계측하여, 웨이퍼 레벨 데이터를 생성할 수 있다. 예를 들어, 도시된 바와 같이, 계측 설비(50)는 제1 공정(PR1)이 끝난 후 반도체 웨이퍼(W1)를 계측하여 제1 웨이퍼 레벨 데이터(WLD1)를 생성할 수 있다. 계측 설비(50)는 제2 공정(PR2)이 끝난 후 반도체 웨이퍼(W2)를 계측하여 제2 웨이퍼 레벨 데이터(WLD2)를 생성할 수 있다. 계측 설비(50)는 제3 공정(PR3)이 끝난 후 반도체 웨이퍼(W3)를 계측하여 제3 웨이퍼 레벨 데이터(WLD3)을 생성할 수 있다. 계측 설비(50)는 제m 공정(PRm)이 끝난 후 반도체 웨이퍼(Wm)를 계측하여 제m 웨이퍼 레벨 데이터(WLDm)을 생성할 수 있다.
제1 웨이퍼 레벨 데이터(WLD1)는 제1 공정(PR1) 이후 계측된 결함들에 대한 정보(즉, 결함 데이터)를 포함할 수 있다. 제2 웨이퍼 레벨 데이터(WLD2)는 제2 공정(PR2) 이후 계측된 결함들에 대한 정보를 포함할 수 있다. 제3 웨이퍼 레벨 데이터(WLD3)는 제3 공정(PR3) 이후 계측된 결함들에 대한 정보를 포함할 수 있다. 마찬가지로, 제m 웨이퍼 레벨 데이터(WLDm)는 제m 공정(PRm) 이후 계측된 결함들에 대한 정보를 포함할 수 있다. 도시된 바와 같이, 각 웨이퍼 레벨 데이터에 포함된 결함들은 대응하는 공정 스텝의 특성에 따라 다양하게 구현될 수 있다.
일부 실시예들에 있어서, 제1 웨이퍼 레벨 데이터(WLD1)에서 포함된 결함은, 제1 공정(PR1) 이후에 존재할 수 있는 각종 반도체 공정으로 인해, 이후의 웨이퍼 레벨 데이터에 포함될 수도 있고, 포함되지 않을 수도 있다. 예를 들어, 제1 웨이퍼 레벨 데이터(WLD1)에서 포함된 결함이 제2 웨이퍼 레벨 데이터(WLD2)에서는 포함되지 않더라도 제3 웨이퍼 레벨 데이터(WLD3)에서는 포함될 수 있다.
따라서, 수율 예측 장치(100)는 각 공정 스텝에 대응되는 결함 지수를 연산할 수 있다. 전술한 바와 같이 k번째 공정을 거친 반도체 웨이퍼(Wk)에 기초하여 계측 설비(50)를 통해 생성된 웨이퍼 레벨 데이터(WLDk)에는 공정 스텝에 대한 정보가 포함되어 있으므로, 수율 예측 장치(100)는 이에 기초하여 공정 스텝 별 결함 지수를 연산할 수 있다. 수율 예측 장치(100)는 전술한 결함 지수 연산 방법에서, 스텝에 대한 정보를 추가함으로써 아래의 [수식 2]와 같이 공정 스텝 별 결함 지수를 산출할 수 있다.
[수식 2]
마찬가지로, a는 웨이퍼 Ω 내에 위치한 칩 a를, K(y)는 웨이퍼 레벨 데이터에서 획득한 결함 y에 대한 불량률(즉, 매핑에 기초하여 산출된)을, 는 칩 a 내에 위치하며 위치 x에 있는 결함의 최대 크기를 의미하고, s는 전체 공정 스텝 Г들 중 특정 공정 스텝을 의미한다. 즉, 공정 스텝 s에서, 칩 a 내에 존재하는 특정 위치 x에서의 결함 크기에 따른 불량률에 기초하여 공정 스텝 s의 결함 지수가 산출될 수 있다.
결과적으로, 본 발명의 예시적 실시예에 따른 수율 예측 방법은, 공정 스텝 별 결함 지수를 통해 각 스텝 별 수율을 예측할 수 있다. 또한, 이를 통해 어느 공정 스텝에서 개선이 필요한지 파악하여 효과적으로 수율을 향상시킬 수 있다.
도 7은 본 발명의 예시적 실시예에 따른 설비 별 고정 영역에 대한 수율 예측 방법을 설명하기 위한 흐름도이다.
도 7을 참조하면, 본 발명의 예시적 실시에에 따른 수율 예측 방법은 웨이퍼 레벨 데이터를 수신하는 단계(S200), 복수의 가상 칩(Chip)들을 생성하는 단계(S210), 복수의 가상 칩들에 테스트 결과를 매핑(Mapping)하는 단계(S220), 설비의 반도체 웨이퍼에 대한 고정 영역의 위치를 수신하는 단계(S230), 복수의 가상 칩들의 좌표계를 변환하는 단계(S240), 불량률(또는, Killing Ratio)을 연산하는 단계(S250) 및 결함 지수를 연산하는 단계(S260)를 포함할 수 있다. 단계 S200 내지 S220, S250 및 S260에 대하여, 도 2를 참조하여 전술한 것과 중복되는 부분에 대한 구체적인 설명은 생략하도록 하겠다.
일부 실시예들에 있어서, 반도체 공정 설비의 특정 공정을 수행하기 위해 반도체 웨이퍼의 특정 영역에 접촉 등이 이루어질 수 있다. 수율 예측 장치(100)는 반도체 공정 설비의 위와 같은 특정 고정 영역에 대한 위치를 수신할 수 있다(S230). 도 3을 참조하여 전술한 바와 같이, 복수의 가상의 칩들에 대하여 그리드에 기초한 좌표계가 설정될 수 있는데, 상기 좌표계는 공정 설비에서 사용되는 위치를 표시하는 좌표계와 일치하지 않을 수 있다. 따라서, 수율 예측 장치(100)는 양 좌표의 좌표계를 일치시키기 위해 복수의 가상의 칩들의 좌표계를 변환할 수 있다(S240). 예를 들어, 복수의 가상의 칩들은 그리드에 기초하여 직교 좌표로 표현될 수 있고, 공정 설비에서의 위치는 반경과 각도에 기초한 극 좌표로 표현될 수 있다. 따라서, 수율 예측 장치(100)는 도 8을 참조하여 후술할 바와 같이 좌표 변환을 수행할 수 있다. 수율 예측 장치(100)는, 이와 같은 좌표 변환에 기초하여, 공정 설비의 특정 고정 영역으로 인한 영향을 판단할 수 있다. 구체적으로는, 수율 예측 장치(100)는 좌표 변환을 통해 반도체 웨이퍼 상의 어떤 영역들이 설비의 내부 부품으로 인해 영향 받고 있는지 알 수 있다. 즉, 수율 예측 장치(100)는 상기 좌표 변환을 통해 설비의 특정 고정 영역에 대응하는 가상의 칩들을 알 수 있고, 웨이퍼 레벨 데이터로부터 획득한 결함 데이터와 테스트 결과의 매핑에 기초하여, 상기 가상의 칩들의 불량률을 연산할 수 있다(S250). 수율 예측 장치(100)는, 설비 별 수율 예측을 위해, 상기 불량률에 기초하여 설비 별 결함 지수를 연산할 수 있다(S260).
결과적으로, 특정 공정 설비로 인해 반도체 웨이퍼 상의 특정 영역, 즉 반도체 웨이퍼에 포함되는 특정한 고정 칩들에 대하여 결함이 발생할 수 있고, 본 발명의 예시적 실시예에 따른 수율 예측 방법은 공정 설비 별로 위와 같은 고정 칩들에 발생하는 결함과 칩의 불량률의 상관관계를 조기에 파악할 수 있다.
또한, 본 발명의 예시적 실시예에 따른 수율 예측 방법은 이와 같은 특정 설비에 대응하는 고정 영역으로 인한 결함이 수율에 얼마나 영향을 주는지 판단하고, 공정 설비 별로 수율을 예측할 수 있고, 나아가 반도체 수율 및 품질의 개선과 생산성 향상에 기여할 수 있다.
도 8은 본 발명의 예시적 실시예에 따른 좌표 변환을 설명하기 위한 도면이다.
도 8을 참조하면, 수율 예측 장치(100)는 복수의 가상의 칩들에 대한 그리드에 기초한 좌표계와 공정 설비에서의 위치를 표시하는 좌표계를 일치시키기 위해 직교 좌표를 극 좌표로 변환할 수 있다.
일부 실시예들에 있어서, 가상 웨이퍼(VWk)는 특정 설비에 대응하는 고정 영역에, 칩의 불량(예를 들어, 지역적 초점 이탈(local defocus))을 유발시키는 결함들(d6 내지 d8)을 포함할 수 있다. 예를 들어, 결함(d6)은 제1 방향(X) 및 제1 방향(X)에 수직인 제2 방향(Y)에 따른 직교 좌표에 기초하여 (x6, y6)으로 표현될 수 있다. 마찬가지 방식으로, 결함(d7)은 (x7, y7)로, 결함(d8)은 (x8, y8)로 표현될 수 있다. 수율 예측 장치(100)는 이같은 가상의 칩의 좌표계인 직교 좌표를 극 좌표로 변환할 수 있다. 이를 통해, 결함(d6)의 위치는 (r1, θ1), 결함(d7)의 위치는 (r2, θ2), 결함(d8)의 위치는 (r3, θ3)로 표현될 수 있다. 결과적으로, 수율 예측 장치(100)는 웨이퍼 레벨 데이터(WLDk)로부터 생성한 직교 좌표를, 가상 웨이퍼(VWk)의 중심을 기점으로 가상 웨이퍼(VWk)의 가장자리까지의 거리를 반경으로 하는 극 좌표로 변환할 수 있다.
도 9a 및 도 9b는 본 발명의 예시적 실시예에 따른 설비의 고정 영역 데이터 베이스의 예시를 나타내는 도면이다.
도 9a 및 도 9b를 참조하면, 수율 예측 장치(100)는 고정 영역 데이터 베이스로부터 특정 공정 설비에 대응하는, 반도체 웨이퍼 상의 고정 영역의 위치를 수신할 수 있다.
일 실시예로, 도 9a에서 반도체 웨이퍼를 적재하기 위한 웨이퍼 보트에 의한 고정 영역들이 도시되고 있다. 가상 웨이퍼(VWboat)는 웨이퍼 보트의 웨이퍼 지지부에 의해 접촉되는 보트 포인트들(BP1 내지 BP3)을 포함할 수 있다. 전술한 바와 같이, 이와 같은 설비의 특정 고정 영역들, 보트 포인트들(BP1 내지 BP3)에 의해 결함이 발생할 수 있다. 제1 보트 포인트(BP1)는 (140 ~ 146.5, 84 ~ 86)의 극 좌표로 표현될 수 있고, 좌표 각각은 예를 들어, 미리 미터(mm), 각도()의 단위를 가질 수 있다. 마찬가지로, 제2 보트 포인트(BP2)는 (140 ~ 146.5, 194 ~ 200)로, 제3 보트 포인트(BP3)는 (140 ~ 146.5, 340 ~ 346)로 표현될 수 있다. 즉 보트 포인트들(BP1 내지 BP3)은 동일한 반경을 가지는, 원(circle) 상의 포인트들 일 수 있다. 즉, 수율 예측 장치(100)는 고정 영역 데이터 베이스로부터 보트 포인트들(BP1 내지 BP3)에 대한 위치를 수신하고, 좌표 변환을 통해 매칭하여 이에 대응하는 복수의 가상의 칩들의 불량률을 판단함으로써, 보트 포인트들(BP1 내지 BP3)이 발생시킬 수 있는 결함들, 즉 특정 설비의 반도체 수율에 대한 영향을 판단할 수 있다.
다른 실시예로, 도 9b에서 ACL(Amorphous Carbon layer) 공정을 수행하기 위한 리프트 핀(pin)에 의한 고정 영역들이 도시되고 있다. 반도체 웨이퍼(VWacl)는 리프트 핀(pin)에 의해 접촉되는 ACL 포인트들(AP1 내지 AP3)을 포함할 수 있고, 이와 같이 설비의 특정 고정 영역들, ACL 포인트들(AP1 내지 AP3)에 의해 결함이 발생할 수 있다. 제1 ACL 포인트(AP1)는 (122.5 ~ 129, 88 ~ 92)의 극 좌표로 표현될 수 있고, 좌표 각각은 예를 들어, 미리 미터(mm), 각도()의 단위를 가질 수 있다. 마찬가지로, 제2 ACL 포인트(AP2)는 (122.5 ~ 129, 208 ~ 212)로, 제3 ACL 포인트(AP3)는 (122.5 ~ 129, 328 ~ 332)로 표현될 수 있다. 즉 ACL 포인트들(AP1 내지 AP3)은 동일 원 상의 포인트들 일 수 있다. 수율 예측 장치(100)는 고정 영역 데이터 베이스로부터 ACL 포인트들(AP1 내지 AP3)에 대한 위치를 수신하고, 좌표 변환을 통해 매칭하여 이에 대응하는 복수의 가상의 칩들의 불량률을 판단함으로써, ACL 포인트들(AP1 내지 AP3)이 발생시킬 수 있는 결함들, 즉 특정 설비의 반도체 수율에 대한 영향을 판단할 수 있다.
위와 같이 특정 역할을 수행하는 설비들에 의한 고정 영역은 룰(Rule)로 지칭될 수 있다. 예를 들어, 웨이퍼 보트에 의한 고정 영역들은 Rule 1, ACL 리프트 핀에 의한 고정 영역들은 Rule 2 등으로 분류될 수 있다. 즉 설비 별 고정 영역들의 집합은 Rule n(n은 1 이상의 자연수)에 대응될 수 있고, 수율 예측 장치(100)는 Rule 데이터베이스로부터 고정 영역들의 위치를 수신하여 설비 별로 수율을 예측할 수 있다.
결과적으로, 수율 예측 장치(100)는 전술한 결함 지수 연산 방법에 기초하여, 아래의 [수식 3]과 같이 설비 별 결함 지수를 연산할 수 있다.
[수식 3]
마찬가지로, a는 웨이퍼 Ω 내에 위치한 칩 a를, K(y)는 웨이퍼 레벨 데이터에서 획득한 결함 y에 대한 불량률(즉, 매핑에 기초하여 산출된)을, 는 칩 a 내에 위치하며 위치 x에 있는 결함의 크기를 의미하고, s는 전체 공정 스텝 Г들 중 특정 Rule에 해당하는 스텝을 의미한다.
즉, 본 발명의 예시적 실시예에 따른 수율 예측 방법은 Rule에 대응하는 복수의 설비들에 대하여, 설비 별 결함 지수가 연산될 수 있으므로, FAB 단계에서 어느 설비의 개선이 필요한지 조기에 검출할 수 있고, 나아가 해당 설비의 개선을 통해 수율 및 생산성을 보다 효과적으로 개선할 수 있다.
도 10은 본 발명의 예시적 실시예에 따라 설비의 고정 영역에 대응하는 결함 데이터를 포함하는 가상의 칩을 나타내는 도면이다.
도 9b 및 도 10을 참조하면, ACL 리프트 핀으로 인한 고정 영역에 의한 결함들(d9 내지 d11)이 가상 웨이퍼(VWacl) 상에 도시되어 있다. 전술한 바와 같이, 수율 예측 장치(100)는 Rule 데이터베이스로부터 고정 영역에 대한 정보를 수신하여, 고정 영역에 대응하는 복수의 가상 칩 블록들(VCB1 내지 VCB3)을 알 수 있고, 고정 영역에 발생한 결함에 의한 불량률을 연산할 수 있다. 자세하게는, 수율 예측 장치(100)는 고정 영역에 대응하는 복수의 가상 칩 블록들(VCB1 내지 VCB3)에 포함된 결함들의 정보를 웨이퍼 레벨 데이터로부터 획득할 수 있다. 예를 들어, 결함들(d9 내지 d11)은 ACL 리프트 핀에 의해 발생한 결함일 수 있고, 결함들(d9 내지 d11)은 단일 또는 복수의 칩들에 영향을 미칠 수 있다.
예를 들어, 고정 영역인 제1 ACL 포인트(AP1)에 대응하는 제1 가상 칩 블록(VCB1)에는 복수의 가상의 칩들이 포함될 수 있다. 핀의 접촉 등으로 인해 결함(d9)이 발생할 수 있고, 결함(d9)은 제1 가상 칩 블록(VCB1)에 포함된 4개의 가상의 칩에 영향을 미칠 수 있다. 따라서, 제1 ACL 포인트(AP1)에 의해 발생한 결함(d9)에 의한 불량률을 판단하기 위해, 결함(d9)을 포함하는 4개의 가상 칩에 대해 전술한 불량률 연산이 이루어질 수 있다. 또한 예를 들어, 고정 영역인 제2 ACL 포인트(AP2)에 대응하는 제2 가상 칩 블록(VCB2)에는 복수의 가상의 칩들이 포함될 수 있다. 핀의 접촉 등으로 인해 결함(d10)이 발생할 수 있고, 결함(d10)은 제2 가상 칩 블록(VCB2)에 포함된 2개의 가상의 칩에 영향을 미칠 수 있다. 따라서, 제2 ACL 포인트(AP2)에 의해 발생한 결함(d10)에 의한 불량률을 판단하기 위해, 결함(d10)을 포함하는 2개의 가상 칩에 대해 전술한 불량률 연산이 이루어질 수 있다. 마찬가지로, 제3 ACL 포인트(AP3)에 대응하는 제3 가상 칩 블록(VCB3)에도 복수의 가상의 칩들이 포함될 수 있고, 핀의 접촉 등으로 발생한 결함(d11)은 제3 가상 칩 블록(VCB3)에 포함된 3개의 가상의 칩에 영향을 미칠 수 있다. 따라서, 제3 ACL 포인트(AP3)에 의한 불량률을 판단하기 위해, 결함(d11)을 포함하는 3개의 가상 칩에 대해 전술한 불량률 연산이 이루어질 수 있다.
위와 같이, 수율 예측 장치(100)는 고정 영역에 대응하는 가상의 칩들에 대하여, 결함에 의한 불량률을 판단함으로써, 특정 설비의 고정 영역에 의한 결함이 수율에 미치는 영향을 판단할 수 있다. 나아가, 이에 기초하여 수율 예측 장치(100)는 공정 설비 별로 수율을 예측할 수 있다.
도 11은 본 발명의 예시적 실시예에 따른 설비의 불량 여부를 판단하는 방법을 설명하기 위한 흐름도이다.
도 10 및 도 11을 참조하면, 본 발명의 예시적 실시예에 따른 공정 설비의 불량 여부를 판단하는 방법은, 고정 영역에 대응하는 가상 칩들 각각의 수율을 연산하는 단계(S300), 연산된 수율들의 평균을 설정하는 단계(S310) 및 각 설비의 불량 여부를 결정하는 단계(S320)를 포함할 수 있다. 도 10을 참조하여 전술한 바와 같이, 수율 예측 장치(100)는 설비의 고정 영역의 위치에 기초하여, 이에 대응하는 가상의 칩들(즉, 고정 영역에 영향을 받는 가상의 칩들)을 알 수 있다. 예를 들어, ACL 리프트 핀의 고정 영역에 의해 영향을 받는 가상의 칩들은 제1 가상 칩 블록(VCB1) 내지 제3 가상 칩 블록(VCB3)에 포함된 가상의 칩들(이하, 대상 가상 칩들)일 수 있다. 수율 예측 장치(100)는 특정 설비의 불량 여부를 판단하기 위해, 대상 가상 칩들에 대해 수율을 연산할 수 있다(S300).
보다 자세하게는, 특정 공정을 수행하기 위한 설비는 복수 개일 수 있는데, 예를 들어, ACL 공정을 수행하는 설비가 N개(N은 2 이상의 자연수)일 수 있다. 즉, N개의 설비들은 도 9b를 참조하여 전술한 바와 같이 Rule 2에 대응되는 설비들일 수 있다. 수율 예측 장치(100)는 Rule 2에 해당하는 고정 영역들에 기초하여, N개의 설비들 각각의 수율을 연산할 수 있다. N개의 설비들 중 하나(예를 들어, A 설비)가 복수 개의 반도체 웨이퍼들에 대하여 ACL 공정을 수행한 결과, 대상 가상의 칩들의 수율이 연산될 수 있다. 예를 들어, A 설비에서 공정이 수행된 대상의 가상의 칩들 중 불량 판정을 받지 않은 칩의 비율이 60%일 수 있고, A 설비의 수율은 0.6이라고 할 수 있다. 그러나, 본 발명은 본 실시예에 국한되지 않는다. 즉, A 설비를 포함하는 N개의 설비들 각각은 고유한 수율을 가질 수 있고, 수율은 다양하게 구현될 수 있다.
일부 실시예들에 있어서, 수율 예측 장치(100)는 위와 같이 연산한 N개의 설비들 전부 또는 일부의 수율에 기초하여 평균을 설정할 수 있다(S310). 일부 실시예들에 있어서, 도 12를 참조하여 후술할 바와 같이, 불량한 설비를 보다 효과적으로 검출하기 위해 N개의 설비들의 수율들 중 일부만 이용하여 평균이 산출될 수도 있고, N개의 설비들 각각의 불량 여부 판단이 진행됨에 따라 산출되는 평균은 변동할 수도 있다.
일부 실시예들에 있어서, 수율 예측 장치(100)는 산출된 상기 평균에 기초하여, 대상 설비의 불량 여부를 결정할 수 있다(S320). 수율 예측 장치(100)는 도 12를 참조하여 후술할 바와 같이, 대상 설비의 수율에 기초한 일정 비율이 기준 값을 만족하지 못할 경우, 대상 설비는 불량한 것으로 판정될 수 있다. 수율 예측 장치(100)는 위와 같은 불량 여부 판단을 모든 Rule 데이터에 대하여 수행할 수 있다.
결과적으로, 본 발명의 예시적 실시예에 따른 수율 예측 방법은 동일 공정을 수행하는 복수의 설비들 중 불량 설비를 조기에 검출할 수 있으며, 해당 불량 설비에서의 수율 및 그로 인한 수율 저하를 예측할 수 있다. 즉, 설비들에 대한(즉, 고정 영역들에 대한) 모니터링이 가능하고, 이를 통해 개선이 필요한 설비를 조기에 감지할 수 있으므로, FAB 단계에서의 개선을 통해 수율 및 생산성을 효과적으로 향상시킬 수 있다.
또한, 설비들에 대한 모니터링과 이에 기초한 불량 설비의 자동 제어를 통해, 사용자의 역량에 따른 개선의 편차를 감소시킬 수 있다.
도 12는 본 발명의 예시적 실시예에 따른 설비의 불량 여부를 판단하는 과정을 나타내기 위한 그래프이다.
도 11 및 도 12를 참조하면, 수율 예측 장치(100)는 N개의 설비들 각각의 불량 여부 판단을 위해 평균(Average 또는 Base line이라 지칭될 수 있음)을 설정할 수 있다. 구체적으로는, 수율 예측 장치(100)는 먼저 N개의 설비들 각각을 정렬할 수 있다. 일부 실시예들에 있어서, 전술한 바와 같이 N개의 설비들 각각은 고유한 수율을 가질 수 있고, 상기 고유한 수율에 따라 N개의 설비들이 오름차순으로 정렬될 수 있다. 예를 들어, 도 11에서 전술한 A 설비의 수율 0.6은 N개의 설비들의 수율 중 가장 낮은 수율일 수 있고, 이 경우 A 설비는 오름차순 정렬에 따라 가장 첫 번째에 위치하는 설비가 된다. 또한, 일 실시예로, B 설비, C 설비, D 설비의 수율은 각각 0.85, 0.75, 1일 수 있다. C 설비의 수율은 두 번째로 낮은 수율일 수 있고, 이 경우 C 설비는 오름차순 정렬에 따라 두 번째에 위치하는 설비가 된다. B 설비의 수율은 세 번째로 낮은 수율일 수 있고, 이 경우 B 설비는 세 번째에 위치하는 설비가 된다. D 설비의 수율은 가장 높은 수율일 수 있고, 이 경우 D 설비는 가장 마지막에 위치하는 설비가 된다. 이와 같이 설비가 정렬되면, N개의 설비들 각각은 첫 번째에 위치하는 순서부터 제1 설비(P1), 제2 설비(P2), ..., 제N 설비(PN)로 지칭될 수 있다. 제1 설비(P1)는 A 설비, 제2 설비(P2)는 C 설비, 제3 설비(P3)는 B설비, ..., 제N 설비(PN)는 D 설비가 될 수 있다. 즉, 수율이 낮은 불량한 설비들 순으로 정렬될 수 있다.
일부 실시예들에 있어서, 수율 예측 장치(100)는 N개의 설비들 각각의 불량 여부를 보다 효과적으로 판단하기 위해, N개의 설비들 중 가장 낮은 수율을 가지는 제1 설비(P1)(즉, 대상 설비)부터 불량 여부를 판단할 수 있다. 예를 들어, 수율 예측 장치(100)는 제1 설비(P1) 및 제2 설비(P2)의 수율을 제외한 수율들의 제1 평균을 평균으로 설정할 수 있다. 다시 말해서, 수율의 오름차순으로 정렬된 상태이므로, N개의 설비들 중 상대적으로 가장 불량한 제1 설비(P1) 및 편차 비율 비교의 대상이 되는 제2 설비(P2)의 수율이 평균에 반영되면 전체 평균이 낮아져 효과적인 선별이 불가능하므로, 위와 같은 설정 방식에 기초하여 평균이 설정될 수 있다.
일부 실시예들에 있어서, 설정된 제1 평균에 기초하여, 수율 예측 장치(100)는 제1 평균과 제1 설비(P1)의 수율과의 편차인 제1 편차(Δ1), 제1 평균과 제2 설비(P2)의 수율과의 편차인 제2 편차(Δ2)를 연산할 수 있다. 이어서, 수율 예측 장치(100)는 제1 편차(Δ1)와 제2 편차(Δ2)의 비율을 연산하여 기준 값(ref)과 비교할 수 있다. 일부 실시예들에 있어서, 상기 기준 값(ref)은 외부의 제어에 의하여 임의의 값으로 설정될 수 있다. 상기 비율이 기준 값(ref)보다 클 경우, 수율 예측 장치(100)는 대상 설비인 제1 설비(P1)가 불량한 설비라고 판단할 수 있다. 즉, 상대적으로 불량한 제1 설비(P1) 및 비교 대상이 되는 제2 설비(P2)를 제외한 제1 평균에 대한 편차 비율이 크다는 것은, 다른 설비들에 비해 결함에 따른 불량 칩이 많다는 것이므로, 제1 설비(P1)를 불량 설비로 판단할 수 있다.
다음으로, 수율 예측 장치(100)는 불량으로 처리된 제1 설비(P1)를 제외한 N-1개의 설비들 중 가장 낮은 수율을 가지는 제2 설비(P2)(즉, 대상 설비)의 불량 여부를 판단할 수 있다. 수율 예측 장치(100)는 제2 설비(P2) 및 제3 설비(P3)의 수율을 제외한 N-3개의 설비들의 수율의 제2 평균을 평균으로 설정할 수 있다. 수율 예측 장치(100)는 설정된 제2 평균에 기초하여, 제2 평균과 제2 설비(P2)의 수율과의 편차인 제3 편차(Δ3), 제1 평균과 제3 설비(P3)의 수율과의 편차인 제4 편차(Δ4)를 연산할 수 있다. 수율 예측 장치(100)는 제3 편차(Δ3)와 제4 편차(Δ4)의 비율이 기준 값(ref)보다 클 경우, 대상 설비인 제2 설비(P2)가 불량한 설비라고 판단할 수 있다. 같은 방식으로, 제n 설비(Pn)까지 상기 불량 여부 판단 과정이 반복될 수 있다. 수율 예측 장치(100)는 불량으로 처리된 n-1개의 설비를 제외한 설비들 중 가장 낮은 수율을 가지는 제n 설비(Pn)의 불량 여부를 판단할 수 있다. 수율 예측 장치(100)는 제n 설비(Pn) 및 제n+1 설비(Pn+1)의 수율을 제외한 설비들의 수율의 제n 평균을 평균으로 설정할 수 있다. 수율 예측 장치(100)는 설정된 제n 평균에 기초하여, 제n 평균과 제n 설비(Pn)의 수율과의 편차인 제n 편차(Δn), 제n 평균과 제n+1 설비(Pn+1)의 수율과의 편차인 제n+1 편차(Δn+1)를 연산할 수 있다. 수율 예측 장치(100)는 제n 편차(Δn)와 제n+1 편차(Δn+1)의 비율이 기준 값(ref)보다 클 경우, 대상 설비인 제n 설비(Pn)가 불량한 설비라고 판단할 수 있다. 예를 들어, 같은 방식으로 제n+1 설비(Pn+1)의 불량 여부를 판단할 결과, 제n+1 설비(Pn+1)는 양호한 설비라고 판단될 수 있다. 일부 실시예들에 있어서, 양호한 설비로 판단된 제n+1 설비(Pn+1)보다 수율이 높은 나머지 설비들은 모두 양호한 설비라고 할 수 있으므로, 수율 예측 장치(100)는 나머지 설비들을 모두 양호한 설비로 처리할 수도 있다. 수율 예측 장치(100)는 전술한 바와 같이, 이같은 불량 여부 판단 동작을 Rule 2 뿐만 아니라 모든 Rule 데이터에 대하여 수행할 수 있다.
결과적으로, 본 발명의 예시적 실시예에 따른 수율 예측 장치(100)는 상기 불량 여부 판단의 알고리즘을 통해, 동일 공정을 수행하는 복수의 설비들에 대하여 불량 설비를 선별할 수 있고, 판단 과정을 자동화할 수 있다. 나아가, 불량으로 판정된 설비에 대하여, 전술한 설비 별 결함 지수를 연산할 수 있으므로, 전체 웨이퍼에 대하여 불량 설비로 인한 수율 감소 및 그 비율도 예측할 수 있다.
도 13은 본 발명의 예시적 실시예에 따라 웨이퍼의 결함 검출을 통해 수율을 예측하는 일 예시를 나타내는 도면이다.
도 10 및 도 13을 참조하면, 복수의 가상의 칩들은 제1 고정 칩 영역(FCA1) 및 제2 고정 칩 영역(FCA2)을 포함할 수 있다. 예를 들어, 수율 예측 장치(100)는 Rule 데이터베이스로부터 제1 고정 칩 영역(FCA1)에 대한 정보를 수신할 수 있다. 제1 고정 칩 영역(FCA1)에 대응하는 Rule 데이터는 SOH(Spin On Hardmask) 공정을 수행하기 위한 리프트 핀에 의한 고정 영역들에 대한 데이터일 수 있다. 제1 고정 칩 영역(FCA1)은 6개의 고정 영역을 포함할 수 있으며, 도시된 바와 같이 반경이 r5인 환형으로 구현될 수 있다. 6개의 고정 영역들에는 도시된 바와 같이 결함들이 포함될 수 있다. 또한 예를 들어, 수율 예측 장치(100)는 Rule 데이터베이스로부터 제2 고정 칩 영역(FCA2)에 대한 정보를 수신할 수 있고, 제2 고정 칩 영역(FCA2)에 대응하는 Rule 데이터는 ACL 공정을 수행하기 위한 리프트 핀에 의한 고정 영역들에 대한 데이터일 수 있다. 제2 고정 칩 영역(FCA2)은 도시된 바와 같이 반경이 r6인 삼각 형태를 이루는 3개의 고정 영역을 포함할 수 있다. 3개의 고정 영역들에는 도시된 바와 같이 결함들이 포함될 수 있다.
수율 예측 장치(100)는 제1 고정 칩 영역(FCA1) 또는 제2 고정 칩 영역(FCA2)에 대응하는 가상의 칩들에 대하여, 상기 가상의 칩들에 포함된 결함에 의한 불량률을 연산함으로써, 특정 설비의 고정 영역에 의한 결함 지수, 즉 설비 별 결함 지수를 연산할 수 있다. 또한, 수율 예측 장치(100)는 제1 고정 칩 영역(FCA1) 또는 제2 고정 칩 영역(FCA2)에 대응하는 공정(예를 들어, SOH 공정 또는 ACL 공정)을 수행하는 설비들 중에서 불량 설비들을 선별할 수 있고, 불량 설비들의 결함 지수 연산을 통해 수율 저하 및 그 비율도 예측할 수 있다.
도 14는 본 발명의 예시적 실시예에 따른 수율 예측 시스템을 나타내는 블록도이다.
도 14를 참조하면, 수율 예측 시스템(300)은 프로세서(310), 가속기(320), 입출력 인터페이스(330), 메모리 서브시스템(340), 스토리지(350) 및 버스(360)를 포함할 수 있다. 도 14의 프로세서(310) 및 메모리 서브시스템(340) 각각은 도 1의 프로세서(110) 및 메모리(120)에 대응될 수 있으며, 중복되는 설명은 생략하도록 하겠다.
프로세서(310), 가속기(320), 입출력 인터페이스(330), 메모리 서브시스템(340) 및 스토리지(350)는 버스(360)를 통해서 상호 통신할 수 있다. 일부 실시예들에서, 수율 예측 시스템(300)은 구성요소들이 하나의 칩에 구현된 시스템-온-칩(SoC)일 수 있고, 스토리지(350)는 시스템-온-칩의 외부에 있을 수 있다. 일부 실시예들에서, 도 14에 도시된 구성요소들 중 적어도 하나가 수율 예측 시스템(300)에서 생략될 수도 있다.
프로세서(310)는, 수율 예측 시스템(300)의 도면들을 참조하여 전술한 동작들을 최상위 계층에서 제어할 수 있고, 수율 예측 시스템(300)의 다른 구성 요소들을 제어할 수 있다.
일부 실시예들에서, 프로세서(310)는 2이상의 프로세싱 코어들을 포함할 수 있다. 도면들을 참조하여 전술된 바와 같이, 프로세서(310)는 웨이퍼 레벨 데이터의 전처리를 통해 수율 예측을 위한 결함 지수를 연산하기 위해 수율 예측 시스템(300)의 동작에 필요한 각종 단계들을 처리할 수 있다.
가속기(320)는 지정된 기능을 고속으로 수행하도록 설계될 수 있다. 예를 들면, 가속기(320)는 메모리 서브시스템(340)으로부터 수신된 데이터를 처리함으로써 생성된 데이터를 메모리 서브시스템(340)에 제공할 수 있다.
입출력 인터페이스(330)는 수율 예측 시스템(300)의 외부로부터 입력을 수신하고, 수율 예측 시스템(300)의 외부로 출력을 제공하기 위한 인터페이스를 제공할 수 있다. 예를 들어, 수율 예측 시스템(300)은 입출력 인터페이스(330)를 통해 외부로부터 웨이퍼 레벨 데이터를 수신할 수 있고, EDS 테스트 결과를 수신할 수도 있다. 또한, 수율 예측 시스템(300)은 입출력 인터페이스(330)를 통해 외부로부터 Rule 데이터를 수신할 수 있고, 설비의 불량 여부 판단을 위한 편차 비율의 기준 값을 수신할 수도 있다. 그러나, 본 발명은 이에 국한되지 않는다. 예를 들어, 위와 같은 여러 데이터는 수율 예측 시스템(300) 내에서 제공될 수도 있다.
메모리 서브시스템(340)은 버스(360)에 연결된 다른 구성요소들에 의해서 액세스될 수 있다. 일부 실시예들에서, 메모리 서브시스템(340)은, DRAM, SRAM과 같은 휘발성 메모리를 포함할 수도 있고, 플래시 메모리, RRAM(resistive random access memory)와 같은 비휘발성 메모리를 포함할 수도 있다. 또한, 일부 실시예들에서, 메모리 서브시스템(340)은 스토리지(350)에 대한 인터페이스를 제공할 수 있다. 스토리지(350)는 전원이 차단되더라도 데이터를 소실하지 아니하는 저장 매체일 수 있다. 예를 들면, 스토리지(350) 비휘발성 메모리와 같은 반도체 메모리 장치를 포함할 수도 있고, 자기 카드/디스크 또는 광학 카드/디스크와 같은 임의의 저장 매체를 포함할 수도 있다. 일부 실시예들에 있어서, 웨이퍼 레벨 데이터 및/또는 EDS 테스트 결과는 메모리 서브시스템(340) 또는 스토리지(350)에 저장될 수 있다. 또한 일부 실시예들에 있어서, 반도체 웨이퍼(Wk)에 대응하는 가상의 웨이퍼(VWk) 및 복수의 가상의 칩들에 반영되는 여러 데이터, 수율 예측에 필요한 전술한 다양한 데이터는 메모리 서브시스템(340) 또는 스토리지(350)에 저장될 수 있다.
버스(360)는 다양한 버스 프로토콜들 중 하나에 기반하여 동작할 수 있다. 상기 다양한 버스 프로토콜은 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜, USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜, MIPI(Mobile Industry Processor Interface) 프로토콜, UFS(Universal Flash Storage) 프로토콜 등 중 적어도 하나를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 반도체 수율을 예측하는 방법으로서,
    복수의 웨이퍼들 각각을 계측함으로써 생성된 웨이퍼 레벨 데이터를 수신하는 단계;
    상기 웨이퍼 레벨 데이터에 기초하여, 상기 복수의 웨이퍼들 각각의 실제 칩들에 대응하는 복수의 가상 칩(Chip)들을 생성하는 단계;
    상기 복수의 웨이퍼들 각각의 테스트 결과를 상기 복수의 가상 칩들에 매핑(Mapping) 하는 단계;
    상기 매핑의 결과에 기초하여, 결함에 따른 상기 복수의 가상 칩들 각각의 불량률을 연산하는 단계; 및
    상기 불량률에 기초하여 결함 지수를 연산하는 단계를 포함하는 하는 방법.
  2. 제1항에 있어서,
    상기 웨이퍼 레벨 데이터는,
    상기 복수의 웨이퍼들 각각에 대하여 공정 스텝 별로 계측되고,
    상기 공정 스텝에 대한 정보를 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 결함 지수는 상기 공정 스텝에 대한 상기 정보에 기초하여 상기 공정 스텝 별로 연산되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 불량률을 연산하는 단계는,
    상기 복수의 가상 칩들 각각에 포함된 상기 결함의 크기에 기초하여, 상기 결함의 크기 별로 상기 불량률을 연산하는 단계를 포함하고,
    상기 크기는, 상기 복수의 가상 칩들 각각에 포함된 적어도 하나의 결함들 중 크기가 가장 큰 결함의 크기인 것을 특징으로 하는 방법.
  5. 반도체 수율을 예측하는 방법으로서,
    복수의 웨이퍼들 각각을 계측함으로써 생성된 웨이퍼 레벨 데이터를 수신하는 단계;
    상기 웨이퍼 레벨 데이터에 기초하여, 상기 복수의 웨이퍼들 각각의 실제 칩들에 대응하는 복수의 가상 칩(Chip)들을 생성하는 단계;
    상기 복수의 웨이퍼들 각각의 테스트 결과를 상기 복수의 가상 칩들에 매핑(Mapping) 하는 단계;
    설비의 고정 영역을 수신하는 단계;
    상기 복수의 가상 칩들의 좌표계를 변환하여 상기 고정 영역의 좌표계와 일치시키는 단계;
    상기 매핑의 결과에 기초하여, 상기 고정 영역과 중첩되는 상기 복수의 가상 칩들 각각의 결함에 따른 불량률을 연산하는 단계; 및
    상기 불량률에 기초하여 상기 설비의 결함 지수를 연산하는 단계를 포함하는 방법.
  6. 제5항에 있어서,
    상기 설비를 포함하는 복수의 설비들의 불량 여부를 판단하는 단계를 더 포함하고,
    상기 불량 여부를 판단하는 단계는,
    상기 복수의 설비들 각각에 대하여, 상기 고정 영역과 중첩되는 상기 복수의 가상 칩들의 수율을 연산하는 단계;
    상기 복수의 설비들의 상기 수율의 평균을 설정하는 단계; 및
    상기 평균과 상기 복수의 설비들 각각의 상기 수율의 편차에 기초하여, 상기 복수의 설비들 각각의 불량 여부를 결정하는 단계를 포함하는 방법.
  7. 제6항에 있어서,
    상기 평균을 설정하는 단계는,
    상기 복수의 설비들의 상기 수율 중 가장 낮은 값을 가지는 제1 수율 및 두 번째로 낮은 값을 가지는 제2 수율을 제외한 수율에 기초하여 평균을 연산하는 단계를 포함하는 방법.
  8. 제7항에 있어서,
    상기 불량 여부를 결정하는 단계는,
    상기 평균과, 상기 제1 수율 및 상기 제2 수율의 편차인 제1 편차 및 제2 편차를 연산하는 단계; 및
    상기 제1 편차와 상기 제2 편차의 비율이 기준 값보다 크거나 같을 경우, 상기 제1 수율에 대응하는 설비를 불량으로 판정하는 단계를 포함하는 방법.
  9. 반도체 수율을 예측하는 프로그램이 저장된 메모리; 및
    상기 메모리에 저장된 프로그램을 실행하도록 구성된 프로세서를 포함하는 장치로서,
    상기 프로세서는,
    복수의 웨이퍼들 각각을 계측함으로써 생성된 웨이퍼 레벨 데이터를 수신하고,
    상기 웨이퍼 레벨 데이터에 기초하여, 상기 복수의 웨이퍼들 각각의 실제 칩들에 대응하는 복수의 가상 칩(Chip)들을 생성하고,
    상기 복수의 웨이퍼들 각각의 테스트 결과를 상기 복수의 가상 칩들에 매핑(Mapping)하고,
    상기 매핑의 결과에 기초하여, 결함에 따른 상기 복수의 가상 칩들 각각의 불량률을 연산하고,
    상기 불량률에 기초하여 결함 지수를 연산하는 것을 특징으로 하는 장치.
  10. 제9항에 있어서,
    상기 프로세서는,
    설비의 고정 영역을 수신하고,
    상기 복수의 가상 칩들의 좌표계를 변환하여 상기 고정 영역의 좌표계와 일치시키고,
    상기 매핑의 결과에 기초하여, 상기 고정 영역과 중첩되는 상기 복수의 가상 칩들 각각의 결함에 따른 불량률을 연산하고,
    상기 불량률에 기초하여 상기 설비의 결함 지수를 연산하는 것을 특징으로 하는 장치.
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