KR20240050531A - 표시 장치 - Google Patents

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KR20240050531A
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electrode
transistor
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김선광
김소연
송형진
이재현
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는 활성층 및 상기 활성층의 채널 영역과 중첩하고 적어도 하나의 층을 갖는 게이트 전극을 포함하는 트랜지스터; 상기 트랜지스터와 전기적으로 연결되고, 상기 활성층보다 하부에 배치되는 제1 커패시터 전극, 및 상기 제1 커패시터 전극 상의 제2 커패시터 전극을 포함하는 스토리지 커패시터; 상기 제2 커패시터 전극과 상기 활성층을 연결하는 연결층; 및 상기 스토리지 커패시터와 상기 트랜지스터 사이에 배치되고, 상기 게이트 전극의 적어도 하나의 층과 동일한 물질을 포함하는 도전 패턴;을 구비하는, 표시 장치를 제공한다.

Description

표시 장치{Display device}
본 발명의 실시예들은 표시 장치에 관한 것이다.
각종 전기적 신호 정보를 시각적으로 표현하는 표시 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 표시 장치가 소개되고 있다.
표시 장치는 스스로 빛을 방출하지 않고 백라이트의 빛을 이용하는 액정표시 장치, 또는 빛을 방출할 수 있는 표시요소를 포함하는 발광 표시 장치를 포함할 수 있다. 발광 표시 장치는 발광층을 포함하는 표시요소들을 포함할 수 있다.
본 발명의 실시예들은 표시 장치에 관한 것으로, 보다 구체적으로 발광 표시 장치에 관한 구조를 제공한다.
본 발명의 일 실시예는, 활성층 및 상기 활성층의 채널 영역과 중첩하고 적어도 하나의 층을 갖는 게이트 전극을 포함하는 트랜지스터; 상기 트랜지스터와 전기적으로 연결되고, 상기 활성층보다 하부에 배치되는 제1 커패시터 전극, 및 상기 제1 커패시터 전극 상의 제2 커패시터 전극을 포함하는 스토리지 커패시터; 상기 제2 커패시터 전극과 상기 활성층을 연결하는 연결층; 및상기 스토리지 커패시터와 상기 트랜지스터 사이에 배치되고, 상기 게이트 전극의 적어도 하나의 층과 동일한 물질을 포함하는 도전 패턴;을 구비하는, 표시 장치를 제공할 수 있다.
일 실시예에 있어서, 상기 연결층은 상기 제2 커패시터 전극과 상기 도전 패턴 사이의 제1 부분 및 상기 도전 패턴과 상기 트랜지스터 사이의 제2 부분을 포함하고, 상기 제1 부분의 수소 함유량은 상기 제2 부분의 수소 함유량보다 클 수 있다.
일 실시예에 있어서, 상기 제2 커패시터 전극, 상기 연결층, 및 상기 활성층은 일체로 구비될 수 있다.
일 실시예에 있어서, 상기 연결층 및 상기 도전 패턴사이에 절연 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 절연 패턴은 상기 스토리지 커패시터 및 상기 트랜지스터 사이에서 상기 연결층의 적어도 일부를 노출시키는 개구부를 포함하고, 상기 도전 패턴은 상기 개구부에 의해 노출된 상기 연결층의 적어도 일부와 접촉할 수 있다.
일 실시예에 있어서, 상기 도전 패턴의 적어도 일부는 상기 개구부 내에 배치될 수 있다.
일 실시예에 있어서, 상기 도전 패턴과 접촉하는 상기 연결층의 적어도 일부는 상기 제2 커패시터 전극의 수직 두께보다 작은 수직 두께를 가질 수 있다.
일 실시예에 있어서, 상기 도전 패턴의 적어도 일부는 상기 게이트 전극보다 낮은 수직 레벨에 배치될 수 있다.
일 실시예에 있어서, 상기 도전 패턴은 상기 절연 패턴에 의해 상기 연결층으로부터 이격될 수 있다.
일 실시예에 있어서, 상기 도전 패턴의 적어도 일부는 상기 게이트 전극과 동일한 수직 레벨에 배치될 수 있다.일 실시예에 있어서, 상기 도전 패턴은 상기 게이트 전극과 동일한 적층 구조를 가질 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 제1 게이트 전극층, 상기 제1 게이트 전극층 상의 제2 게이트 전극층, 및 상기 제2 게이트 전극층 상의 제3 게이트 전극층을 포함할 수 있다.
일 실시예에 있어서, 상기 도전 패턴은 제1 층, 상기 제1 층 상의 제2 층, 및 상기 제2 층 상의 제3 층을 포함하고, 상기 도전 패턴의 상기 제1 층은 상기 제1 게이트 전극층과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 게이트 전극층은 상기 도전 패턴의 상기 제2 층과 동일한 물질을 포함하고, 상기 제3 게이트 전극층은 상기 도전 패턴의 상기 제3 층과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 도전 패턴은 티타늄(Ti)을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 전극 및 상기 도전 패턴 상에 배치되고, 실리콘 질화물 또는 실리콘 산질화물을 포함하는 패시베이션층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 주사신호를 공급받을 수 있다.
본 발명의 일 실시예는, 활성층 및 상기 활성층의 채널 영역과 중첩하는 게이트 전극을 포함하는 트랜지스터; 상기 트랜지스터와 전기적으로 연결되고, 상기 활성층보다 하부에 배치되는 제1 커패시터 전극, 및 상기 제1 커패시터 전극 상의 제2 커패시터 전극을 포함하는 스토리지 커패시터; 상기 제2 커패시터 전극 및 상기 활성층과 일체로 구비되고, 상기 제2 커패시터 전극과 상기 활성층을 연결하는 연결층; 상기 스토리지 커패시터와 상기 트랜지스터 사이에 배치되고, 상기 게이트 전극과 동일한 적층 구조를 갖는 도전 패턴; 및 상기 게이트 전극 및 상기 도전 패턴 상에 배치되는 패시베이션층;을 구비하는, 표시 장치를 제공할 수 있다.
일 실시예에 있어서, 상기 연결층은 상기 제2 커패시터 전극과 상기 도전 패턴 사이의 제1 부분 및 상기 도전 패턴과 상기 트랜지스터 사이의 제2 부분을 포함하고, 상기 제1 부분의 수소 함유량은 상기 제2 부분의 수소 함유량보다 클 수 있다.
본 발명의 일 실시예는, 기판 상에서 제1 방향을 따라 연장된 제1 구동전압라인 및 제1 공통전압라인; 상기 제1 구동전압라인 및 제1 공통전압라인과 교차하는 제2 방향을 따라 연장되는 스캔라인; 활성층 및 상기 활성층의 채널 영역과 중첩하고 상기 스캔라인과 연결되는 게이트 전극을 포함하는 스위칭 트랜지스터; 상기 스위칭 트랜지스터와 전기적으로 연결되고, 제1 커패시터 전극 및 제2 커패시터 전극을 포함하는 스토리지 커패시터; 및 상기 스위칭 트랜지스터 및 상기 스토리지 커패시터 사이에 배치되는 도전 패턴;을 포함하는, 표시 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 스토리지 커패시터 및 박막 트랜지스터 사이에 도전 패턴을 더 포함하여, 표시 장치의 전기적 신뢰성을 높일 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 I-I' 선에 따른 단면도이다.
도 1c는 도 1b의 색변환-투과층의 각 부분들 나타낸다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 발광 패널에 포함된 발광다이오드 및 발광다이오드에 전기적으로 연결된 화소회로를 나타낸 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이다.
도 4는 도 3의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 'A'영역을 확대하여 나타낸 확대도이다.
도 6a는 도 5의 II-II'선에 따른 단면도이다.
도 6b는 도 5의 III-III'선에 따른 단면도이다.
도 6c는 도 5의 Ⅳ-Ⅳ'선에 따른 단면도이다.
도 6d는 도 5의 III-III'선에 따른 단면도와 대응되는 영역에서 변형 실시예를 나타내는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 도 4의 'A'영역을 확대하여 나타낸 확대도이다.
도 8은 도 7의 도 8은 도 7의 Ⅴ-Ⅴ'선에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이고, 도 1b는 본 발명의 일 실시예에 따른 표시 장치의 I-I'선에 따른 단면도이며, 도 1c는 도 1b의 색변환-투과층의 각 부분들을 나타낸다.
표시 장치의 각 화소는 소정의 색상의 빛을 방출할 수 있는 영역으로, 표시 장치는 화소들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있다. 예컨대, 각 화소는 적색, 녹색, 또는 청색의 빛을 방출할 수 있다.
비표시영역(NDA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)에는 화소회로들에 전기적 신호나 전원을 제공하기 위한 드라이버 또는 메인전원라인이 배치될 수 있다. 비표시영역(NDA)에는 전자소자나 인쇄회로기판이 전기적으로 연결될 수 있는 영역인 패드가 포함할 수 있다.
표시영역(DA)은 도 1a에 도시된 바와 같이 사각형을 포함한 다각형의 형상을 가질 수 있다. 예컨대, 표시영역(DA)은 가로의 길이가 세로의 길이 보다 큰 직사각형의 형상을 갖거나, 가로의 길이가 세로의 길이 보다 작은 직사각형의 형상을 갖거나, 정사각형의 형상을 가질 수 있다. 또는, 표시영역(DA)은 타원 또는 원형과 같이 다양한 형상을 가질 수 있다.
도 1b를 참조하면, 일부 실시예로서, 표시 장치는 두께 방향(예, z방향)으로 적층된 발광 패널(1)(또는, 발광 유닛) 및 컬러 패널(2)(또는, 컬러 유닛)을 포함할 수 있다. 발광 패널(1)은 제1 기판(10) 상의 제1 내지 제3 화소회로(PC1, PC2, PC3), 및 이들에 각각 연결된 제1 내지 제3 발광다이오드(LED1, LED2, ELD3)를 포함할 수 있다.
제1 내지 제3 발광다이오드(LED1, LED2, LED3)에서 방출된 광(예컨대, 청색광 Lb)은 컬러 패널(2)을 통과하면서 적색의 광(Lr), 녹색의 광(Lg), 및 청색의 광(Lb)으로 변환되거나 투과될 수 있다. 적색의 광(Lr)이 방출되는 영역이 적색의 화소(Pr), 녹색의 광(Lg)이 방출되는 영역이 녹색의 화소(Pg), 청색의 광(Lb)이 방출되는 영역이 청색의 화소(Pb)에 해당할 수 있다.
컬러 패널(2)은 제1 색변환부(40a), 제2 색변환부(40b), 및 투과부(40c)를 포함하는 색변환-투과층, 및 제1 컬러필터(30a), 제2 컬러필터(30b), 및 제3 컬러필터(30c)를 포함하는 컬러층을 포함할 수 있다.
컬러 패널(2)의 제1 색영역은 서로 중첩된 제1 색변환부(40a) 및 제1 컬러필터(30a)를 포함하고, 제2 색영역은 서로 중첩된 제2 색변환부(40b) 및 제2 컬러필터(30b)를 포함하며, 제3 색영역은 서로 중첩된 투과부(40c) 및 제3 컬러필터(30c)를 포함할 수 있다.
컬러 패널(2)은 제1 내지 제3 색영역 각각을 둘러싸게 배치된 비화소영역(NPA)을 포함할 수 있다. 비화소영역(NPA)은 차광영역일 수 있다. 차광영역은 제2 기판(20) 상의 제1 차광층(21)을 포함할 수 있다. 제1 차광층(21)은 적색의 화소(Pr), 녹색의 화소(Pg), 및 청색의 화소(Pb)에 대응하는 부분이 제거되면서 형성된 복수의 홀들을 포함할 수 있다. 제1 차광층(21)은 비화소영역(NPA)에 위치할 수 있으며, 빛을 흡수할 수 있는 다양한 물질을 포함할 수 있다.
차광영역은 제1 차광층(21) 상의 제2 차광층(22)을 포함할 수 있다. 제2 차광층(22)도 비화소영역(NPA)에 위치할 수 있다. 제2 차광층(22)은 빛을 흡수할 수 있는 다양한 물질을 포함할 수 있다. 제2 차광층(22)은 전술한 제1 차광층(21)과 동일한 물질을 포함하거나, 서로 다른 물질을 포함할 수 있다. 제1 차광층(21) 및/또는 제2 차광층(22)은 산화크롬 또는 산화몰리브덴 등의 불투명 무기 절연 물질이거나, 블랙 수지 등의 불투명 유기 절연 물질을 포함할 수 있다.
발광 패널(1)의 제1 발광다이오드(LED1)에서 방출된 청색광은 컬러 패널(2)의 제1 색영역을 통과할 수 있다. 컬러 패널(2)을 통과하면서 청색광은 적색의 광(Lr)으로 변환 및 필터링될 수 있다. 제1 색영역에 구비된 제1 색변환부(40a) 및 제1 컬러필터(30a)는 제1 발광다이오드(LED1)에 중첩하게 배치된다. 제1 발광다이오드(LED1)에서 방출된 청색광(Lb)은 제1 색변환부(40a)에서 변환된 후 제1 컬러필터(30a)를 통과할 수 있다.
제1 색변환부(40a)는 입사되는 청색광(Lb)을 적색의 광(Lr)으로 변환할 수 있다. 제1 색변환부(40a)는 도 1c에 도시된 바와 같이, 제1 감광성 폴리머(1151), 제1 감광성 폴리머(1151)에 분산된 제1 양자점(1152)들과 제1 산란입자(1153)들을 포함할 수 있다.
제1 양자점(1152)들은 청색광(Lb)에 의해 여기되어 청색광의 파장보다 긴 파장을 갖는 적색의 광(Lr)을 등방성으로 방출할 수 있다. 제1 감광성 폴리머(1151)는 광 투과성을 갖는 유기 물질일 수 있다. 제1 산란입자(1153)들은 제1 양자점(1152)들에 흡수되지 못한 청색광(Lb)을 산란시켜 더 많은 제1 양자점(1152)들이 여기되도록 함으로써, 색변환 효율을 증가시킬 수 있다. 제1 산란입자(1153)들은 예를 들어, 산화 티타늄(TiO2)이나 금속 입자 등일 수 있다. 제1 양자점(1152)들은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
보다 구체적으로, 본 명세서에서 양자점(예컨대, 제1 양자점(1152)들, 제1 양자점(1162)들)은 반도체 화합물의 결정을 의미하며, 결정의 크기에 따라 다양한 발광 파장의 광을 방출할 수 있는 임의의 물질을 포함할 수 있다.
상기 양자점의 직경은, 예를 들어 약 1 nm 내지 10 nm일 수 있다.
상기 양자점은 습식 화학 공정, 유기 금속 화학 증착 공정, 분자선 에피택시 공정 또는 이와 유사한 공정 등에 의해 합성될 수 있다. 상기 습식 화학 공정은 유기 용매와 전구체 물질을 혼합한 후 양자점 입자 결정을 성장시키는 방법이다. 상기 결정이 성장할 때, 유기 용매가 자연스럽게 양자점 결정 표면에 배위된 분산제 역할을 하고, 상기 결정의 성장을 조절하기 때문에, 유기 금속 화학 증착(MOCVD, Metal Organic Chemical Vapor Deposition)이나 분자선 에피택시(MBE, Molecular Beam Epitaxy) 등의 기상 증착법보다 더 용이하고, 저비용의 공정을 통해, 양자점 입자의 성장을 제어할 수 있다.
이러한 양자점은, II-VI족 반도체 화합물, III-V족 반도체 화합물, III-VI족 반도체 화합물, I-III-VI족 반도체 화합물, IV-VI족 반도체 화합물, IV족 원소 또는 화합물 또는 이의 임의의 조합을 포함할 수 있다.
II-VI족 반도체 화합물의 예는 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe 또는 MgS 등과 같은 이원소 화합물이나, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe 또는 MgZnS 등과 같은 삼원소 화합물이나, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe 또는 HgZnSTe 등과 같은 사원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
III-V족 반도체 화합물의 예는 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs 또는 InSb 등과 같은 이원소 화합물이나, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InAlP, InNAs, InNSb, InPAs 또는 InPSb 등과 같은 삼원소 화합물이나, GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs 또는 InAlPSb 등과 같은 사원소 화합물이나, 이의 임의의 조합을 포함할 수 있다. 한편, III-V족 반도체 화합물은 II족 원소를 더 포함할 수 있다. II족 원소를 더 포함한 III-V족 반도체 화합물의 예는, InZnP, InGaZnP 또는 InAlZnP 등을 포함할 수 있다.
III-VI족 반도체 화합물의 예는, GaS, GaSe, Ga2Se3, GaTe, InS, In2S3, InSe, In2Se3 또는 InTe 등과 같은 이원소 화합물이나, AgInS, AgInS2, CuInS, CuInS2, InGaS3 또는 InGaSe3 등과 같은 삼원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
I-III-VI족 반도체 화합물의 예는, AgInS, AgInS2, CuInS, CuInS2, CuGaO2, AgGaO2 또는 AgAlO2 등과 같은 삼원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
IV-VI족 반도체 화합물의 예는 SnS, SnSe, SnTe, PbS, PbSe 또는 PbTe 등과 같은 이원소 화합물이나, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe 또는 SnPbTe 등과 같은 삼원소 화합물이나, SnPbSSe, SnPbSeTe 또는 SnPbSTe 등과 같은 사원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
IV족 원소 또는 화합물은 Si 또는 Ge 등과 같은 단일원소 화합물이나, SiC 또는 SiGe 등과 같은 이원소 화합물이나, 이의 임의의 조합을 포함할 수 있다.
이원소 화합물, 삼원소 화합물 및 사원소 화합물과 같은 다원소 화합물에 포함된 각각의 원소는 균일한 농도 또는 불균일한 농도로 입자 내에 존재할 수 있다.
한편, 양자점은 해당 양자점에 포함된 각각의 원소의 농도가 균일한 단일 구조 또는 코어-쉘의 이중 구조를 가질 수 있다. 예컨대, 코어에 포함된 물질과 쉘에 포함된 물질은 서로 상이할 수 있다. 양자점의 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다. 금속 또는 비금속의 산화물의 예는 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4 또는 NiO 등과 같은 이원소 화합물이나, MgAl2O4, CoFe2O4, NiFe2O4 또는 CoMn2O4 등과 같은 삼원소 화합물이나, 이의 임의의 조합을 포함할 수 있다. 반도체 화합물의 예는, 전술한 바와 같은, II-VI족 반도체 화합물, III-V족 반도체 화합물, III-VI족 반도체 화합물, I-III-VI족 반도체 화합물, IV-VI족 반도체 화합물 또는 이의 임의의 조합을 포함할 수 있다. 예컨대, 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb 또는 이의 임의의 조합을 포함할 수 있다.
양자점은 약 45nm 이하, 구체적으로 약 40nm 이하, 더욱 구체적으로 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되기에, 광 시야각이 향상될 수 있다.
또한, 양자점의 형태는 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm) 또는 입방체(cubic)의, 나노 입자, 나노 튜브, 나노와이어, 나노 섬유 또는 나노 판상 입자 등의 형태일 수 있다.
이러한 양자점의 크기를 조절함으로써 에너지 밴드 갭의 조절이 가능하므로, 양자점 발광층에서 다양한 파장대의 빛을 얻을 수 있다. 따라서 서로 다른 크기의 양자점을 사용함으로써, 여러 파장의 빛을 방출하는 발광 소자를 구현할 수 있다. 구체적으로, 양자점의 크기는 적색, 녹색 및/또는 청색광이 방출되도록 선택될 수 있다. 또한, 양자점의 크기는 다양한 색의 빛이 결합되어, 백색광을 방출하도록 구성될 수 있다.
제1 색변환부(40a)에 의해 변환된 적색의 광(Lr)은 제1 컬러필터(30a)를 통과하면서 색 순도가 향상될 수 있다. 제1 컬러필터(30a)는 제1 컬러(예, 적색)의 안료 또는 염료를 포함할 수 있다.
발광 패널(1)의 제2 발광다이오드(LED2)에서 방출된 청색광은 컬러 패널(2)의 제2 색영역을 통과할 수 있다. 컬러 패널(2)을 통과하면서 청색광은 녹색의 광(Lg)로 변환 및 필터링될 수 있다. 제2 색영역에 구비된 제2 색변환부(40b) 및 제2 컬러필터(30b)는 제2 발광다이오드(LED2)에 중첩하게 배치된다. 제2 발광다이오드(LED2)에서 방출된 청색광(Lb)은 제2 색변환부(40b)에서 변환된 후 제2 컬러필터(30b)를 통과할 수 있다.
제2 색변환부(40b)는 입사되는 청색광(Lb)을 녹색의 광(Lg)으로 변환할 수 있다. 제2 색변환부(40b)는 제2 컬러필터(30b)와 중첩하게 배치될 수 있다. 제2 색변환부(40b)는 도 1c에 도시된 바와 같이, 제2 감광성 폴리머(1161), 제2 감광성 폴리머(1161)에 분산된 제2 양자점(1162)들과 제2 산란입자(1163)들을 포함할 수 있다.
제2 양자점(1162)들은 청색광(Lb)에 의해 여기되어 청색광의 파장보다 긴 파장을 갖는 녹색의 광(Lg)을 등방성으로 방출할 수 있다. 제2 감광성 폴리머(1161)는 광 투과성을 갖는 유기물일 수 있다.
제2 산란입자(1163)들은 제2 양자점(1162)들에 흡수되지 못한 청색광(Lb)을 산란시켜 더 많은 제2 양자점(1162)들이 여기되도록 함으로써, 색변환 효율을 증가시킬 수 있다. 제2 산란입자(1163)들은, 예를 들어, 산화 티타늄(TiO2)이나 금속 입자 등일 수 있다. 제2 양자점(1162)들은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
일부 실시예로서, 제1 양자점(1152) 및 제2 양자점(1162)들과 동일한 물질일 수 있다. 이 경우, 제1 양자점(1152)들의 크기는 제2 양자점(1162)들의 크기 보다 클 수 있다.
제2 색변환부(40b)에 의해 변환된 녹색의 광(Lg)은 제2 컬러필터(30b)를 통과하면서 색 순도가 향상될 수 있다. 제2 컬러필터(30b)는 제2 컬러(예, 녹색)의 안료 또는 염료를 포함할 수 있다.
발광 패널(1)의 제3 발광다이오드(LED3)에서 방출된 청색광은 컬러 패널(2)의 제3 색영역을 통과할 수 있다. 제3 색영역에 구비된 투과부(40c) 및 제3 컬러필터(30c)는 제3 발광다이오드(LED3)에 중첩하게 배치된다. 제3 발광다이오드(LED3)에서 방출된 청색광(Lb)은 색 변환 없이 투과부(40c)를 통과한 후 제3 컬러필터(30c)를 지나 외부로 방출될 수 있다.
투과부(40c)는 투과부(40c)로 입사하는 청색광(Lb)을 변환하지 않고 청색광(Lb)을 투과할 수 있다. 투과부(40c)는 도 1c에 도시된 바와 같이, 제3 산란입자(1173)들이 분산된 제3 감광성 폴리머(1171)를 포함할 수 있다. 제3 감광성 폴리머(1171)는, 예를 들어, 실리콘 수지, 에폭시 수지 등의 광 투과성을 갖는 유기 물질일 수 있으며, 제1 및 제2 감광성 폴리머(1151, 1161)와 동일한 물질일 수 있다. 제3 산란입자(1173)들은 청색광(Lb)을 산란시켜 방출할 수 있으며, 제1 및 제2 산란입자(1153, 1163)들과 동일한 물질일 수 있다.
투과부(40c)를 지난 청색광(Lb)은 제3 컬러필터(30c)를 통과하면서 색 순도가 향상될 수 있다.
제1 내지 제3 발광다이오드(LED1, LED2, LED3)는 유기물을 포함하는 유기 발광다이오드를 포함할 수 있다. 다른 실시예로, 제1 내지 제3 발광다이오드(LED1, LED2, LED3)는 무기물을 포함하는 무기 발광다이오드일 수 있다. 무기발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN 접합 다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기발광다이오드는 수~수백 마이크로미터 또는 수~수백 나노미터의 폭을 가질 수 있다. 일부 실시예에서, 발광다이오드(LED)는 양자점을 포함하는 발광다이오드일 수 있다. 전술한 바와 같이, 발광다이오드(LED)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
전술한 구조를 갖는 표시 장치(EV)는 휴대폰(mobile phone), 텔레비전, 광고판, 모니터, 태블릿 PC, 노트북 등을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 발광 패널에 포함된 발광다이오드 및 발광다이오드에 전기적으로 연결된 화소회로를 나타낸 등가회로도이다.
도 2를 참조하면, 발광다이오드, 예컨대 발광다이오드(LED)의 제1 전극(예, 애노드)은 화소회로(PC)에 연결되고, 발광다이오드(LED)의 제2 전극(예, 캐소드)은 공통전원전압(ELVSS)을 제공하는 공통전압라인(VSL)에 연결될 수 있다. 발광다이오드(LED)는 화소회로(PC)로부터 공급되는 전류량에 상응하는 휘도로 발광할 수 있다.
도 2의 발광다이오드(LED)는 앞서 도 1b에 도시된 제1 내지 제3 발광다이오드(LED1, LED2, ELD3) 각각에 해당하며, 도 2의 화소회로(PC)는 앞서 도 1b에 도시된 제1 내지 제3 화소회로(PC1, PC2, PC3) 각각에 해당할 수 있다.
화소회로(PC)는 데이터신호에 대응하여 구동전원전압(ELVDD)으로부터 발광다이오드(LED)를 경유하여 공통전원전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 화소회로(PC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 각각은, 산화물 반도체로 구성된 반도체층을 포함하는 산화물 반도체 박막 트랜지스터이거나, 폴리 실리콘으로 구성된 반도체층을 포함하는 실리콘 반도체 박막 트랜지스터일 수 있다. 트랜지스터의 타입에 따라 제1 전극은 소스전극 및 드레인전극 중 하나일 수 있고, 제2 전극은 소스전극 및 드레인전극 중 다른 하나일 수 있다.
제1 트랜지스터(M1)는 구동 트랜지스터일 수 있다. 제1 트랜지스터(M1)의 제1 전극은 구동전원전압(ELVDD)을 공급하는 구동전압라인(VDL)에 연결되고, 제2 전극은 발광다이오드(LED)의 제1 전극에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 구동전원전압(ELVDD)으로부터 발광다이오드(LED)를 흐르는 전류량을 제어할 있다.
제2 트랜지스터(M2)는 스위칭 트랜지스터일 수 있다. 제2 트랜지스터(M2)의 제1 전극은 데이터라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔라인(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는 스캔라인(SL)으로 주사신호가 공급될 때 턴-온되어 데이터라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제3 트랜지스터(M3)는 초기화 트랜지스터 및/또는 센싱 트랜지스터일 수 있다. 제3 트랜지스터(M3)의 제1 전극은 제2 노드(N2)에 연결될 수 있고, 제2 전극은 센싱라인(ISL)에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 제어라인(CL)에 연결될 수 있다.
제3 트랜지스터(M3)는 제어라인(CL)으로 제어신호가 공급될 때 턴-온되어 센싱라인(ISL)과 제2 노드(N2)를 전기적으로 연결시킬 수 있다. 일부 실시예로서, 제3 트랜지스터(M3)는 제어라인(CL)을 통해 전달받은 신호에 따라 턴온되어 센싱라인(ISL)으로부터의 초기화전압을 발광다이오드(LED)의 제1 전극을 초기화시킬 수 있다. 일부 실시예로서, 제3 트랜지스터(M3)는 제어라인(CL)으로 제어신호가 공급될 때 턴-온되어 발광다이오드(LED)의 특성정보를 센싱할 수 있다. 제3 트랜지스터(M3)는 전술한 초기화 트랜지스터로서의 기능 및 센싱 트랜지스터로서의 기능을 모두 구비하거나, 어느 하나의 기능을 구비할 수 있다.
일부 실시예로서, 제3 트랜지스터(M3)의 초기화 동작 및 센싱 동작은 각각 개별적으로 진행되거나, 동시에 진행될 수 있다. 이하에서는 설명의 편의상, 제3 트랜지스터가 초기화 트랜지스터 및 센싱 트랜지스터의 기능을 모두 갖는 경우로 설명한다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 예컨대, 스토리지 커패시터(Cst)의 제1 커패시터 전극은 제1 트랜지스터(M1)의 게이트 전극에 연결되고, 스토리지 커패시터(Cst)의 제2 커패시터 전극은 발광다이오드(LED)의 제1 전극에 연결될 수 있다.
도 2에서는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)를 NMOS로 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3) 중 적어도 하나는 PMOS로 형성될 수 있다. 또한, 도 2에는 3개의 트랜지스터들이 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 화소회로(PC)는 4개 또는 그 이상의 트랜지스터들을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 발광 패널(1)의 화소회로들을 나타낸 평면도이고, 도 4는 도 3의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이다. 도 4는 일 실시예로서, 발광다이오드가 유기 발광다이오드인 경우로 설명한다.
도 3 및 도 4를 참조하면, 스캔라인(SL) 및 제어라인(CL)은 x방향을 따라 연장되고, 제1 내지 제3 데이터라인들(DL1, DL2, DL3)은 x방향과 교차하는 y방향을 따라 연장될 수 있다. 또한, 센싱라인(ISL), 제1 구동전압라인(VDLa), 및 제1 공통전압라인(VSLa)은 y방향을 따라 연장되고, 제2 구동전압라인(VDLb) 및 제2 공통전압라인(VSLb)는 x방향을 따라 연장될 수 있다.
인접한 두 개의 제1 공통전압라인(VSLa)들은 상호 이격되어 배치되되, 제1 내지 제3 데이터라인들(DL1, DL2, DL3), 센싱라인(ISL), 및 제1 구동전압라인(VDLa)이 전술한 두 개의 인접한 제1 공통전압라인(VSLa)들 사이에 배치될 수 있다. 센싱라인(ISL), 및 제1 구동전압라인(VDLa)은 서로 이웃한 채 어느 하나의 제1 공통전압라인(VSLa)과 인접하게 배치될 수 있다. 제1 내지 제3 데이터라인들(DL1, DL2, DL3)은 서로 이웃한 채 다른 하나의 제1 공통전압라인(VSLa)과 인접하게 배치될 수 있다. 예컨대, 후술할 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)을 중심으로 일측(예, 좌측)에는 센싱라인(ISL) 및 제1 구동전압라인(VDLa)이 배치되고, 타측(예, 우측)에는 제1 내지 제3 데이터라인들(DL1, DL2, DL3)이 배치될 수 있으며, 이와 같은 구조를 통해 표시 패널의 공간을 효율적으로 사용할 수 있다.
제2 구동전압라인(VDLb)은 제1 구동전압라인(VDLa)과 교차하여 x방향으로 연장될 수 있다. 제2 공통전압라인(VSLb)은 제1 구동전압라인(VDLa)과 교차하여 x방향으로 연장될 수 있다. 제2 구동전압라인(VDLb)과 제2 공통전압라인(VSLb)은 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)를 사이에 두고 상호 이격될 수 있다.
제2 구동전압라인(VDLb)은 스캔라인(SL)과 인접하게 배치될 수 있으며, 제2 공통전압라인(VSLb)은 제어라인(CL)과 인접하게 배치될 수 있다. 제2 구동전압라인(VDLb)은 제1 구동전압라인(VDLa)과 컨택홀(CT21)을 통해 접속될 수 있으며, 제2 공통전압라인(VSLb)는 제1 공통전압라인(VSLa)과 컨택홀(CT22)을 통해서 접속될 수 있다.
발광 패널은 도 3에 도시된 구조가 x방향과 y방향을 따라 반복된 구조를 포함할 수 있으며, 따라서 발광 패널에 구비된 복수의 제1 구동전압라인(VDLa)과 복수의 제2 구동전압라인(VDLb)은 평면상에서 메쉬(mesh) 구조를 이룰 수 있다. 마찬가지로, 복수의 제1 공통전압라인(VSLa)과 복수의 제2 공통전압라인(VSLb)은 평면상에서 메쉬 구조를 이룰 수 있다.
제1 공통전압라인(VSLa)은 서브-공통전압라인(s-VSL)과 중첩될 수 있다. 제1 공통전압라인(VSLa)은 서브-공통전압라인(s-VSL)과 전기적으로 연결될 수 있다. 예컨대, 제1 공통전압라인(VSLa)은 서브-공통전압라인(s-VSL)과 컨택홀(CT23)을 통해 접속될 수 있다.
서브-공통전압라인(s-VSL)은 스캔라인(SL)과 제어라인(CL) 사이에 배치되며 스캔라인(SL)과 제어라인(CL) 사이의 이격 거리(y방향으로의 이격 거리) 보다 작은 길이를 가질 수 있다. 서브-공통전압라인(s-VSL)은 제1 공통전압라인(VSLa)의 자체 저항의 감소를 위해 형성된 것으로, 트랜지스터들의 게이트 전극 또는 스캔라인(SL)과 동일한 층에 배치될 수 있다.
평면상에서 이웃한 제1 공통전압라인(VSLa)들, 제2 구동전압라인(VDLb) 및 제2 공통전압라인(VSLb)에 의해 둘러싸인 대략 사각형의 공간에는, 트랜지스터들 및 스토리지 커패시터들이 배치될 수 있다. 전술한 트랜지스터들 및 스토리지 커패시터들은 각각 해당하는 발광다이오드에 전기적으로 연결될 수 있으며, 이와 관련하여 도 4는 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)의 제1 전극(211, 212, 213)들이 각각 해당하는 화소회로에 전기적으로 연결된 것을 도시한다.
도 4에 도시된 것과 같이, 제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 제1 화소회로(PC1)와 전기적으로 연결될 수 있다. 제1 화소회로(PC1)는 도 3에 도시된 것과 같이 제1 구동 트랜지스터(M11), 제1 스위칭 트랜지스터(M12), 제1 센싱 트랜지스터(M13), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다.
제2 유기 발광다이오드(OLED2)의 제1 전극(212)은 제2 화소회로(PC2)와 전기적으로 연결되며, 제2 화소회로(PC2)는 제2 구동 트랜지스터(M21), 제2 스위칭 트랜지스터(M22), 제2 센싱 트랜지스터(M23), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제3 유기 발광다이오드(OLED3)의 제1 전극(213)은 제3 화소회로(PC3)와 전기적으로 연결되며, 제3 화소회로(PC3)는 제3 구동 트랜지스터(M31), 제3 스위칭 트랜지스터(M32), 제3 센싱 트랜지스터(M33), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)들은 y방향을 따라 배열될 수 있다. 제1 스토리지 커패시터(Cst1)는 상대적으로 제어라인(CL)에 가장 가까이 배치되고, 제3 스토리지 커패시터(Cst3)는 상대적으로 스캔라인(SL)에 가장 가까이 배치될 수 있으며, 제1 스토리지 커패시터(Cst1)와 제3 스토리지 커패시터(Cst3) 사이에 제2 스토리지 커패시터(Cst2)가 배치될 수 있다.
제1 내지 제3 구동 트랜지스터(M11, M21, M31), 제1 내지 제3 스위칭 트랜지스터(M12, M22, M32), 및 제1 내지 제3 센싱 트랜지스터(M31, M32, M33) 각각은 활성층 및 게이트 전극을 포함할 수 있다.
제1 구동 트랜지스터(M11)는 제1 활성층(ACT1) 및 제1 게이트 전극(G1)을 포함할 수 있다. 제1 활성층(ACT1)은 산화물 반도체 또는 실리콘계 반도체를 포함할 수 있다. 제1 활성층(ACT1)은 제1 저저항영역(B1) 제2 저저항영역(C1)을 포함할 수 있으며, 제1 저저항영역(B1) 및 제2 저저항영역(C1) 사이에는 채널영역이 구비될 수 있다. 제1 저저항영역(B1) 및 제2 저저항영역(C1)은 채널영역보다 저항이 작은 영역으로서, 불순물의 도핑 공정 또는 도전화 공정을 통해 형성될 수 있다. 제1 게이트 전극(G1)은 제1 활성층(ACT1)의 채널영역과 중첩할 수 있다. 제1 저저항영역(B1) 및 제2 저저항영역(C1) 중 어느 하나는 소스 영역에 해당하고 다른 하나는 드레인영역에 해당할 수 있다.
제1 구동 트랜지스터(M11)의 제1 게이트 전극(G1)은 제1 스토리지 커패시터(Cst1)에 전기적으로 연결될 수 있다. 제1 활성층(ACT1)의 제1 저저항영역(B1)은 제1 구동전압라인(VDLa)에 전기적으로 연결될 수 있다. 제1 활성층(ACT1)의 제2 저저항영역(C)은 제1 유기 발광다이오드(OLED1)의 제1 전극(211)과 전기적으로 연결될 수 있다.
제1 스위칭 트랜지스터(M12)는 제2 활성층(A2) 및 제2 게이트 전극(G2)을 포함할 수 있다. 제2 활성층(A2)은 산화물 반도체 또는 실리콘계 반도체를 포함할 수 있다. 제2 활성층(ACT2)은 제1 저저항영역(B2) 제2 저저항영역(C2)을 포함할 수 있으며, 제1 저저항영역(B2) 및 제2 저저항영역(C2) 사이에는 채널영역이 구비될 수 있다. 제1 저저항영역(B2) 및 제2 저저항영역(C2)은 채널영역보다 저항이 작은 영역으로서, 불순물의 도핑 공정 또는 도전화 공정을 통해 형성될 수 있다. 예시적인 실시예에서, 제1 저저항영역(B2) 및 제2 저저항영역(C2)은 제2 절연 패턴(105b)과 중첩하지 않음에 따라, 연결층(CNL), 제2 커패시터 전극(CE2), 및 제2 게이트 전극(G2)을 형성하는 공정 단계 이후의 후속 공정에 의하여 도체화 될 수 있다. 제2 게이트 전극(G2)은 제2 활성층(ACT2)의 채널영역과 중첩할 수 있다. 제1 스위칭 트랜지스터(M12)의 제2 게이트 전극(G2)은 스캔라인(SL)과 교차하는 방향으로 연장된 브랜치(이하, 제1 브랜치라 함, SL-B)의 일부에 해당할 수 있다. 제1 스위칭 트랜지스터(M12)의 제2 게이트 전극(G2)은 스캔라인(SL)에 의해 주사신호를 공급받을 수 있다.
스캔라인(SL)은 제1 내지 제3 스위칭 트랜지스터(M12, M22, M32)의 게이트 전극과 전기적으로 연결될 수 있다. 제1 브랜치(SL-B)는 y방향으로 연장될 수 있다. 제1 브랜치(SL-B)의 부분들은 제1 내지 제3 스위칭 트랜지스터(M12, M22, M32)의 게이트 전극에 해당할 수 있다. 제1 브랜치(SL-B)는 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)의 그룹, 그리고 제1 내지 제3 데이터라인들(DL1, DL3, DL3)의 그룹 사이로 연장될 수 있다. 제1 브랜치(SL-B)는 연결 패턴(CNPa)에 의해 스캔라인(SL)과 전기적으로 연결될 수 있다. 예를 들어, 스캔라인(SL)은 컨택홀(CT24)을 통해 연결 패턴(CNPa)과 연결될 수 있고, 연결 패턴(CNPa)은 컨택홀(CT25)을 통해 제1 브랜치(SL-B)와 연결될 수 있다.
제1 스위칭 트랜지스터(M12)의 제1 저저항영역(B2) 및 제2 저저항영역(C2) 중 하나는 제2 데이터라인(DL2)에 전기적으로 연결될 수 있고, 다른 하나는 제1 스토리지 커패시터(Cst1)에 전기적으로 연결될 수 있다. 예를 들어, 제2 활성층(ACT2)의 제1 저저항영역(B2)은 제1 스토리지 커패시터(Cst1)의 제2 커패시터 전극(CE2)과 동일한 층에서 연결될 수 있다. 예를 들어, 제2 활성층(ACT2)의 제2 저저항영역(C2)은 컨택홀(CT2)을 통해 연결 패턴(CNP1)과 연결될 수 있고, 연결 패턴(CNP)은 컨택홀(CT3)을 통해 제2 데이터라인(DL2)과 연결될 수 있다. 따라서, 제2 활성층(ACT2)의 제2 저저항영역(C2)은 연결 패턴(CNP1)에 의해 제2 데이터라인(DL2)과 전기적으로 연결될 수 있다.
제1 센싱 트랜지스터(M13)은 제3 활성층(A3) 및 제3 게이트 전극(G3)을 포함할 수 있다. 제3 활성층(A3)은 산화물 반도체 또는 실리콘계 반도체를 포함할 수 있다. 제3 활성층(ACT3)은 제1 저저항영역(B3) 제2 저저항영역(C3)을 포함할 수 있으며, 제1 저저항영역(B3) 및 제2 저저항영역(C3) 사이에는 채널영역이 구비될 수 있다. 제1 저저항영역(B3) 및 제2 저저항영역(C3)은 채널영역보다 저항이 작은 영역으로서, 불순물의 도핑 공정 또는 도전화 공정을 통해 형성될 수 있다. 제3 게이트 전극(G3)은 제3 활성층(ACT3)의 채널영역과 중첩할 수 있다.
제어라인(CL)은 제1 내지 제3 센싱 트랜지스터(M13, M23, M33)의 게이트 전극과 전기적으로 연결될 수 있다. 제2 브랜치(CL-B)는 y방향으로 연장될 수 있다. 제2 브랜치(CL-B)의 일 부분들은 제1 내지 제3 센싱 트랜지스터(M13, M23, M33)의 게이트 전극에 해당할 수 있다. 제2 브랜치(CL-B)는 제1 구동전압라인(VDLa) 및 센싱라인(ISL) 사이로 연장될 수 있다. 제2 브랜치(CL-B)는 연결 패턴(CNPb)에 의해 제어라인(CL)과 전기적으로 연결될 수 있다. 예를 들어, 제어라인(CL)은 컨택홀(CT26)을 통해 연결 패턴(CNPb)과 연결될 수 있고, 연결 패턴(CNPb)은 컨택홀(CT27)을 통해 제2 브랜치(CL-B)와 연결될 수 있다.
제3 활성층(ACT3)의 제1 저저항영역(B3) 및 제2 저저항영역(C3)중 하나는 센싱라인(ISL)에 전기적으로 연결될 수 있고, 다른 하나는 제1 스토리지 커패시터(Cst1)에 전기적으로 연결될 수 있다. 예컨대, 제3 활성층(ACT3)의 제1 저저항영역(B3)은 컨택홀(CT28)을 통해 보조 센싱라인(a-ISL)에 연결되고, 보조 센싱라인(a-ISL)은 컨택홀(CT29)을 통해 센싱라인(ISL)에 연결될 수 있다. 따라서 제1 저저항영역(B3)은 보조 센싱라인(a-ISL)를 통해 센싱라인(ISL)에 전기적으로 연결될 수 있다. 보조 센싱라인(a-ISL)는 센싱라인(ISL)과 중첩한 채 센싱라인(ISL)의 연장 방향(y방향)을 따라 연장될 수 있다. 평면상에서, 보조 센싱라인(a-ISL)은 스캔라인(SL)과 제어라인(CL) 사이에 배치되며 스캔라인(SL)과 제어라인(CL) 사이의 이격 거리(y방향으로의 이격 거리) 보다 작은 길이를 가질 수 있다. 제3 활성층(ACT3)의 제2 저저항영역(C3)은 제1 유기 발광다이오드(OLED1)의 제1 전극(211)과 전기적으로 연결될 수 있다.
제1 스토리지 커패시터(Cst1)는 적어도 두 개의 전극을 포함할 수 있다. 일 실시예로, 제1 스토리지 커패시터(Cst1)는 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)을 포함할 수 있다.
제1 커패시터 전극(CE1)은 제1 내지 제3 데이터라인들(DL1, DL2, DL3)과 동일한 층에 배치될 수 있다. 제1 커패시터 전극(CE1)은 제1 및 제2 구동전압라인(VDLa, VDLb)와 동일한 층에 배치될 수 있다. 제1 커패시터 전극(CE1)은 제1 및 제2 공통전압라인(VSLa, VSLb)와 동일한 층에 배치될 수 있다.
제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1) 상에 배치될 수 있고, 제1 커패시터 전극(CE1)과 중첩될 수 있다.
제2 구동 트랜지스터(M21) 및 제3 구동 트랜지스터(M31)의 구체적 구조 및 물질은 앞서 설명한 제1 구동 트랜지스터(M11)의 구조와 동일하다. 제2 스위칭 트랜지스터(M22) 및 제3 스위칭 트랜지스터(M32)는 각각 제1 데이터라인(DL1) 및 제3 데이터라인(DL3)에 연결된 점을 제외하고는 앞서 설명한 제1 스위칭 트랜지스터(M12)와 동일하다. 제2 센싱 트랜지스터(M23) 및 제3 센싱 트랜지스터(M33)의 구체적 구조 및 물질은 앞서 설명한 제1 센싱 트랜지스터(M13)의 구조와 동일하다. 제2 스토리지 커패시터(Cst2) 및 제3 스토리지 커패시터(Cst3)의 구조는 앞서 설명한 제1 스토리지 커패시터(Cst1)의 구조와 동일하다.
제1 도전 패턴(CP1)은 제1 스토리지 커패시터(Cst1) 및 제1 스위칭 트랜지스터(M12) 사이에 배치될 수 있다. 제2 도전 패턴(CP2)은 제2 스토리지 커패시터(Cst2) 및 제2 스위칭 트랜지스터(M22) 사이에 배치될 수 있다. 제3 도전 패턴(CP3)은 제3 스토리지 커패시터(Cst3) 사이에 배치될 수 있다. 후술하여 설명하는 제1 도전 패턴(CP1)의 구조 및 배치는 제2 도전 패턴(CP2)과 제3 도전 패턴(CP3)에 동일하게 적용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 4의 'A'영역을 확대하여 나타낸 확대도이다. 도 6a은 일 실시예에 따른 도 5의 II-II'선에 따른 단면도이다. 도 6b는 일 실시예에 따른 도 5의 III-III'선에 따른 단면도이다. 도 6c는 도 5의 Ⅳ-Ⅳ'선에 따른 단면도이다.
도 5, 도 6a 내지 도 6c를 참조하면, 발광 패널(1)은 제1 기판(10), 제1 스토리지 커패시터(Cst1), 하부 절연층(101), 제1 내지 제3 절연 패턴(105a, 105b, 105c), 제1 스위칭 트랜지스터(M12), 제1 도전 패턴(CP1), 패시베이션층(106), 상부 절연층(107), 및 화소정의막(109)을 포함할 수 있다. 발광 패널(1)은 제1 전극(211), 발광층(221), 제2 전극(231)을 더 포함할 수 있다.
제1 기판(10)은 글래스재 또는 수지재를 포함할 수 있다. 글래스재는 SiO2를 주성분으로 하는 투명한 글래스를 포함할 수 있다. 수지재는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트 등과 같은 고분자 수지를 포함할 수 있다. 제1 기판(10)이 전술한 고분자 수지를 포함하는 경우, 플렉서블, 롤러블, 벤더블 특성을 가질 수 있다. 제1 기판(10)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며,
제1 기판(10) 상에는 제1 커패시터 전극(CE1), 제1 내지 제3 데이터라인들(DL1, DL2, DL3), 및 하부 절연층(101)이 배치될 수 있다. 제1 커패시터 전극(CE1) 및 제1 내지 제3 데이터라인들(DL1, DL2, DL3)은 제2 활성층(ACT2)보다 하부에 배치될 수 있다.
제1 커패시터 전극(CE1), 및 제1 내지 제3 데이터라인들(DL1, DL2, DL3)는 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등과 같은 금속을 포함할 수 있다. 제1 커패시터 전극(CE1) 및 제1 내지 제3 데이터라인들(DL1, DL2, DL3)는 제1 기판(10)의 바로 위에 배치되며 제1 기판(10)과 직접 접촉할 수 있으나, 이에 한정하지 않는다. 예를 들어, 제1 커패시터 전극(CE1) 및 제1 내지 제3 데이터라인들(DL1, DL2, DL3)과 제1 기판(10) 사이에는 절연층이 배치될 수 있다.
하부 절연층(101)은 제1 기판(10) 상에 배치되고, 하부 절연층(101)은 제1 커패시터 전극(CE1) 및 제1 내지 제3 데이터라인들(DL1, DL2, DL3) 상에 배치될 수 있다. 하부 절연층(101)은 무기절연물을 포함할 수 있다.
하부 절연층(101) 상에 제1 절연 패턴(105a), 제2 절연 패턴(105b), 제3 절연 패턴(105c)을 포함하는 절연층(105)이 배치될 수 있다. 제1 절연 패턴(105a)은 연결층(CNL) 상에 배치될 수 있다. 제2 절연 패턴(105b)은 제2 활성층(ACT2) 상에 배치될 수 있다. 제2 절연 패턴(105b)은 제2 활성층(ACT2) 및 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제2 절연 패턴(105b)은 제2 활성층(ACT2)과 중첩되는 영역에 배치될 수 있다. 제3 절연 패턴(105c)은 연결 패턴(CNP1) 및 하부 절연층(101) 사이에 배치될 수 있다. 절연층은 무기절연물을 포함할 수 있다.
제1 절연 패턴(105a)은 도 6c에 도시된 것과 같이, 연결층(CNL)의 적어도 일부를 노출시키는 개구부(OP)를 포함할 수 있다. 개구부(OP)는, 제1 도전 패턴(CP1), 제2 게이트 전극(G2), 및 연결 패턴(CNP1)을 형성하기 전 단계에서, 절연층(105)의 일부를 제거하여 형성되는 영역일 수 있다. 이에 따라, 개구부(OP) 내에 배치되는 연결층(CNL)은, 제1 도전 패턴(CP1)을 형성하는 단계에서 일부가 제거되어, 제2 커패시터 전극(CE2) 및 제2 활성층(ACT2)보다 작은 수직 두께를 가질 수 있다. 즉, 제1 도전 패턴(CP1)과 접촉하는 연결층(CNL)의 적어도 일부는, 제2 커패시터 전극(CE2) 및 제2 활성층(ACT2)보다 작은 수직 두께를 가질 수 있다. 제1 절연 패턴(105a)은 제1 도전 패턴(CP1)의 일부와 중첩될 수 있다. 다만, 다른 실시예에서, 개구부(OP) 내에 배치되는 연결층(CNL) 전체가 제거될 수 있다. 이 경우, 제1 도전 패턴(CP1)의 일부는 하부절연층(101)과 접촉하도록 배치될 수 있다.
하부 절연층(101) 상에 제2 커패시터 전극(CE2), 연결층(CNL), 및 제1 스위칭 트랜지스터(M12)의 제2 활성층(ACT2)이 배치될 수 있다. 제2 커패시터 전극(CE2), 제2 활성층(ACT2), 및 연결층(CNL)은 동일한 층에 배치될 수 있다. 제2 커패시터 전극(CE2), 제2 활성층(ACT2), 및 연결층(CNL)은 일체로 구비될 수 있다. 이때, 제2 커패시터 전극(CE2), 제2 활성층(ACT2), 및 연결층(CNL)이 일체로 구비된다고 함은, 하나의 패턴에 있어서 제2 커패시터 전극(CE2)에 대응하는 부분, 제2 활성층(ACT2)에 대응하는 부분, 및 연결층(CNL)에 대응하는 부분을 포함하는 것을 의미할 수 있다.
제2 활성층(ACT2)은 산화물 반도체 물질을 포함할 수 있다. 도 6a 내지 도 6c는 산화물 반도체로 구비된 제2 활성층(ACT2)을 도시하고 있으나, 일부 실시예에서 제2 활성층(ACT2)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 이하에서는 일 실시예로, 제2 활성층(ACT2)이 산화물 반도체인 것으로 설명한다.
제2 활성층(ACT2)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예컨대, 제2 활성층(ACT2)은 ITZO(InSnZnO) 반도체층 또는 IGZO(InGaZnO) 반도체층 일 수 있다.
제2 활성층(ACT2)은 제1 저저항영역(B1) 제2 저저항영역(C1)을 포함할 수 있으며, 제1 저저항영역(B1) 및 제2 저저항영역(C1) 사이에는 채널영역이 구비될 수 있다.
제2 커패시터 전극(CE2)은 제2 활성층(ACT2)과 동일한 물질을 포함할 수 있다. 제2 커패시터 전극(CE2) 상에 패시베이션층(106)이 배치될 수 있다. 제2 커패시터 전극(CE2) 상에는 절연층(105)이 배치되지 않을 수 있다. 제2 커패시터 전극(CE2)은 하부 절연층(101) 및 패시베이션층(106) 사이에 개재될 수 있다. 제2 커패시터 전극(CE2)은 제2 활성층(ACT2)과 동일한 공정 단계에 의하여 형성될 수 있다. 제2 커패시터 전극(CE2)은 상부에 절연층(105)이 배치되지 않음에 따라 후속 공정에 의하여 도체화 될 수 있다.
발광 패널(1)는 제2 커패시터 전극(CE2)과 제2 활성층(ACT2)을 연결하는 연결층(CNL)을 더 포함할 수 있다. 연결층(CNL)은 하부 절연층(101) 상에 배치될 수 있다.
도 6a 및 도 6b에 도시된 것과 같이, 연결층(CNL)은 제2 커패시터 전극(CE2)과 제2 활성층(ACT2) 사이에 배치될 수 있다. 연결층(CNL)은 제2 커패시터 전극(CE2) 및 제1 도전 패턴(CP1) 사이의 제1 부분(CNLa), 제1 도전 패턴(CP1) 및 제1 스위칭 트랜지스터(M12) 사이의 제2 부분(CNLb)을 포함할 수 있다. 연결층(CNL)은 제1 부분(CNLa) 및 제2 부분(CNLb) 사이의 제3 부분(CNLc)을 포함할 수 있고, 제3 부분(CNLc)은 제1 도전 패턴(CP1)과 중첩될 수 있다. 제1 절연 패턴(105a)과 중첩되지 않는 연결층(CNL)의 부분은 연결층(CNL), 제2 커패시터 전극(CE2), 및 제2 게이트 전극(G2)을 형성하는 공정 단계 이후의 후속 공정에 의하여 도체화 될 수 있다. 예를 들어, 도 6a 및 도 6c에 도시된 것과 같이, 개구부(OP) 내에 배치되는 연결층(CNL)은 도체화 될 수 있다. 또한, 도 6b에 도시된 것과 같이, 개구부(OP) 외의 영역에 배치되는 연결층(CNL)의 제1 부분(CNLa) 및 제2 부분(CNLb)은 도체화 될 수 있다.
제2 게이트 전극(G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질 중 적어도 하나를 포함할 수 있고, 상기의 재료를 포함하는 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 전극(G2)은 투명 전도성 물질을 포함할 수 있다. 투명 전도성 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
도 6a 및 도 6b에 도시된 것과 같이, 제2 게이트 전극(G2)은 제1 게이트 전극층(Ga), 제1 게이트 전극층(Ga) 상의 제2 게이트 전극층(Gb), 및 제2 게이트 전극층(Gb) 상의 제3 게이트 전극층(Gc)을 갖는 삼층 구조를 가질 수 있다. 예시적인 실시예에서, 제1 게이트 전극층(Ga) 및 제2 게이트 전극층(Gb)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질 중 적어도 하나를 포함할 수 있고, 제3 게이트 전극층(Gc)은 투명전도성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극층(Ga)은 티타늄(Ti)을 포함하고, 제2 게이트 전극층(Gb)은 구리(Cu)를 포함하고, 제3 게이트 전극층(Gc)은 인듐주석산화물(ITO)을 포함할 수 있다.
제1 도전 패턴(CP1)은 제1 스토리지 커패시터(Cst1) 및 제1 스위칭 트랜지스터(M12) 사이에 배치될 수 있다. 제1 도전 패턴(CP1)은 제2 커패시터 전극(CE2) 및 제2 활성층(ACT2) 사이에 배치될 수 있다. 제1 도전 패턴(CP1)은 제1 스토리지 커패시터(Cst1) 및 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제1 도전 패턴(CP1)의 적어도 일부는 제1 기판(10) 상면의 수직한 방향, 예를 들어 z 방향에서, 연결층(CNL)과 중첩하여 배치될 수 있다. 제1 도전 패턴(CP1)의 적어도 일부는 제2 게이트 전극(G2)보다 낮은 수직 레벨에 배치될 수 있다. 본 명세서에서, 수직 레벨은 제1 기판(10) 상면으로부터 일 구성요소의 하부면까지의 거리로 정의될 수 있다. 예시적인 실시예에서, 제1 도전 패턴(CP1)의 적어도 일부는 개구부(OP) 내에 배치될 수 있으나, 이에 한정하지 않는다. 예를 들어, 도 6c에 도시된 것과 같이, 제1 도전 패턴(CP1)은 개구부(OP) 내에 일부가 배치되고, 개구부(OP) 외의 영역으로 연장된 구조를 가질 수 있다. 예시적인 실시예에서, 도 6a 및 도 6c와 같이, 제1 도전 패턴(CP1)의 일부는 연결층(CNL)과 접촉할 수 있다. 제1 도전 패턴(CP1)의 일부는 연결층(CNL) 및 패시베이션층(106) 사이에 개재될 수 있다. 제1 도전 패턴(CP1)은 제1 절연 패턴(105a)와 적어도 일부가 접촉할 수 있다. 제1 도전 패턴(CP1)의 적어도 일부는 제1 절연 패턴(105a)과 패시베이션층(106) 사이에 개재될 수 있다.
제1 도전 패턴(CP1)은 수소를 포집하는 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전 패턴(CP1)은 티타늄(Ti) 등을 포함할 수 있다. 제1 도전 패턴(CP1)은 단층 또는 다층 구조를 가질 수 있다. 제1 도전 패턴(CP1)은 제2 게이트 전극(G2)의 적어도 하나의 층과 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 도전 패턴(CP1)은 제2 게이트 전극(G2)과 동일한 적층 구조를 가질 수 있다. 예를 들어, 제1 도전 패턴(CP1)은 제1 층(CPa), 제1 층(CPa) 상의 제2 층(CPb), 및 제2 층(CPb) 상의 제3 층(CPc)을 포함할 수 있다. 제1 도전 패턴(CP1)의 제1 층(CPa)은 제2 게이트 전극(G2)의 제1 게이트 전극층(Ga)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 도전 패턴(CP1)의 제1 층(CPa) 및 제1 게이트 전극층(Ga)은 티타늄(Ti)을 포함할 수 있다. 제1 도전 패턴(CP1)의 제2 층(CPb)은 제2 게이트 전극(G2)의 제2 게이트 전극층(Gb)과 동일한 물질을 포함할 수 있고, 제1 도전 패턴(CP1)의 제3 층(CPc)은 제2 게이트 전극(G2)의 제3 게이트 전극층(Gc)과 동일한 물질을 포함할 수 있다. 제1 도전 패턴(CP1)은 제2 게이트 전극(G2)과 동일한 공정 단계에서 형성할 수 있다.
제1 도전 패턴(CP1)이 수소를 포집하는 도전성 물질을 포함함에 따라, 제2 커패시터 전극(CE2)에서 제2 게이트 전극(G2) 방향으로의 수소의 확산을 방지할 수 있다. 이에 따라, 연결층(CNL)의 제1 부분(CNLa)의 수소 함유량은 제2 부분(CNLb)의 수소 함유량보다 클 수 있다. 본 발명에서, 제2 게이트 전극(G2)으로의 수소 확산이 방지되므로, 제2 게이트 전극(G2)의 도체화를 방지하여 전기적 신뢰성을 향상시킬 수 있다.
도 5 내지 도 6c는 제1 도전 패턴(CP1)에 대하여 설명하고 있으나, 제2 화소회로(PC2, 도 4 참조)의 제2 도전 패턴(CP2) 및 제3 화소회로(PC3, 도 4 참조)의 제3 도전 패턴(CP3)은 제1 도전 패턴(CP1)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다.
절연층(105) 상에 연결 패턴(CNP1)이 더 배치될 수 있다. 연결 패턴(CNP1)은 제2 활성층(ACT2)과 제2 데이터라인(DL2)을 연결할 수 있다. 연결 패턴(CNP1)은 절연층(105)의 제1 컨택홀(CT1)에 의해 제2 활성층(ACT2)과 연결될 수 있고, 절연층(105)의 제2 컨택홀(CT2)에 의해 제2 데이터라인(DL2)과 연결될 수 있다. 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)는, 제1 도전 패턴(CP1), 제2 게이트 전극(G2), 및 연결 패턴(CNP1)을 형성하기 전 단계에서, 절연층(105)의 일부를 제거하여 형성되는 영역일 수 있다.
절연층(105) 상에 제1 도전 패턴(CP1), 제2 게이트 전극(G2), 및 연결 패턴(CNP1)을 덮도록 패시베이션층(106)이 배치될 수 있다. 패시베이션층(106)은 제1 도전 패턴(CP1), 제2 게이트 전극(G2), 및 연결 패턴(CNP1) 상에 배치될 수 있다. 패시베이션층(106)은 실리콘질화물(SiNX), 실리콘 산질화물(SIONX) 등의 무기절연물을 포함할 수 있다. 패시베이션층(106)이 포함하는 물질로 인한 수소가 제2 커패시터 전극(CE2)을 통해 제2 게이트 전극(G2) 방향으로 확산될 수 있다.
패시베이션층(106) 상에 상부 절연층(107)이 배치될 수 있다. 상부 절연층(107)은 유기절연물을 포함할 수 있다. 예를 들어, 상부 절연층(107)은 Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다.
제1 유기 발광다이오드(OLED)는 제1 전극(211), 발광층(221), 및 제2 전극(231)을 포함할 수 있다. 제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 상부 절연층(107) 상에 배치될 수 있다. 제1 전극(211) 상에는 제1 전극(211)의 일부를 노출하는 개구를 갖는 화소정의막(109)이 배치되며, 화소정의막(109)의 개구를 통해 제1 전극(211)과 중첩하도록 발광층(221) 및 제2 전극(231)이 배치될 수 있다.
제1 전극(211)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 또는 알루미늄아연산화물(AZO)과 같은 투명도전성산화물을 포함할 수 있다. 다른 실시예로, 제1 전극(211)은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 제1 전극(211)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 일부 실시예로, 제1 전극(211)은 ITO층, Ag층, ITO층의 3층 구조일 수 있다.
도 6a 내지 도 6c는 제1 유기 발광다이오드(OLED1)의 제1 전극(211)에 대하여 설명하고 있으나, 제2 및 제3 유기 발광다이오드(OLED2, OLED3)의 제1 전극(212, 213)은 제1 유기 발광다이오드(OLED1)의 제1 전극(211)과 동일한 층 상에 배치되며 동일한 물질을 포함할 수 있다.
발광층(221)은 청색의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 발광층(221)은 제1 기판(10)을 전체적으로 커버하도록 형성될 수 있다. 예컨대, 발광층(221)은 도 4를 참조하여 설명한 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3, 도 4)을 전체적으로 커버하도록 일체로 형성할 수 있다. 제2 전극(231)도 제1 기판(10)을 전체적으로 커버하도록 형성될 수 있다.
제2 전극(231)은 반투과 또는 투과 전극일 수 있다. 제2 전극(231)은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 초박막금속을 포함하는 반투과 전극일 수 있다. 예컨대 제2 전극(231)은 MgAg층, AgYb층, Yb층/MgAg층 또는 Li층/MgAg층과 같은 구조를 갖는 반투과막일 수 있다. 제2 전극(231)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 또는 알루미늄아연산화물(AZO)과 같은 투명도전성산화물을 포함할 수 있다.
화소정의막(109)은 BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기절연물을 포함할 수 있다. 또는, 화소정의막(109)은 실리콘질화물(SiNX), 실리콘산질화물(SiOxNy), 실리콘산화물(SiOx)과 같은 무기절연물을 포함할 수 있다. 또는, 화소정의막(109)은 유기절연물 및 무기절연물을 포함할 수 있다. 일 실시예에서, 화소정의막(109)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자(예컨대, 니켈, 알루미늄, 몰리브덴, 및 그의 합금), 금속 산화물 입자(예컨대, 크롬 산화물) 또는 금속 질화물 입자(예컨대, 크롬 질화물) 등을 포함할 수 있다. 화소정의막(109)이 광차단 물질을 포함하는 경우, 화소정의막(109)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
이하에 도면을 참조한 설명에 표시된 참조번호들 중 도 5, 도 6a 내지 도 6c에 표시된 참조번호들과 동일한 참조번호들은 동일하거나 대응하는 부재를 의미하므로, 이에 대한 설명은 편의상 생략하고, 변경 사항에 대해서만 서술한다.
도 6d는 도 5의 III-III'선에 따른 단면도와 대응되는 영역에서 변형 실시예를 나타내는 단면도이다.
도 6d를 참조하면, 제1 절연 패턴(105a)은 제1 도전 패턴(CP1) 하부에 배치되지 않을 수 있다. 제1 절연 패턴(105a)은 제1 도전 패턴(CP1)과 중첩되지 않을 수 있다. 본 실시예는, 도 5의 개구부(OP)의 Y 방향을 따른 폭이 연결층(CNL)의 Y 방향을 따른 폭보다 큰 경우에 적용될 수 있다.
연결층(CNL)은 제2 커패시터 전극(CE2) 및 제2 활성층(ACT2) 사이에 배치될 수 있다. 연결층(CNL)은 하부 절연층(101) 상에 배치될 수 있다. 연결층(CNL)은 제1 도전 패턴(CP1) 및 하부 절연층(101) 사이에 개재될 수 있다. 연결층(CNL)은 제1 절연 패턴(105a)과 중첩되지 않을 수 있다. 제1 도전 패턴(CP1)은 연결층(CNL) 상에 배치될 수 있다. 연결층(CNL) 및 제1 도전 패턴(CP1)이 중첩하는 전체 영역에서,연결층(CNL)은 제1 도전 패턴(CP1)과 접촉할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 도 4의 'A'영역을 확대하여 나타낸 확대도이다. 도 8은 도 7의 Ⅴ-Ⅴ'선에 따른 단면도이다.
도 7 및 도 8을 참조하면, 절연층(105)은 제2 활성층(ACT2) 및 연결층(CNL) 상에 배치될 수 있다. 절연층(105)은 제1 절연 패턴(105a), 제2 절연 패턴(105b), 및 제3 절연 패턴(105c)을 포함할 수 있다. 제1 절연 패턴(105a)은 제1 도전 패턴(CP1) 및 연결층(CNL) 사이에 개재될 수 있다. 본 실시예에서, 도 5 내지 도 6c의 실시예와 달리, 연결층(CNL)은 개구부(OP, 도 5 참조)를 포함하지 않을 수 있다. 본 실시예에서, 연결층(CNL) 및 제1 절연 패턴(105a)은 전체적으로 중첩할 수 있다.
하부 절연층(101) 상에 제2 커패시터 전극(CE2), 연결층(CNL) 및 제1 스위칭 트랜지스터(M12)의 제2 활성층(ACT2)이 배치될 수 있다. 제2 커패시터 전극(CE2), 제2 활성층(ACT2), 및 연결층(CNL)은 동일한 층에 배치될 수 있다. 제2 커패시터 전극(CE2), 제2 활성층(ACT2), 및 연결층(CNL)은 일체로 구비될 수 있다.
연결층(CNL)은 제2 활성층(ACT2)과 동일한 물질을 포함할 수 있다. 연결층(CNL)은 제2 활성층(ACT2)과 동일한 공정 단계에서 형성될 수 있다. 본 실시예에서, 연결층(CNL)은 제1 절연 패턴(105a)과 중첩하지 않는 제1 부분(CNLa) 및 제2 부분(CNLb)에서 도체화될 수 있고, 제1 절연 패턴(105a)과 중첩하는 제3 부분(CNLc)은 도체화되지 않을 수 있으나, 이에 한정하지 않는다.
제1 도전 패턴(CP1)은 제1 스토리지 커패시터(Cst1) 및 제1 스위칭 트랜지스터(M12) 사이에서 연결층(CNL)과 중첩되도록 배치될 수 있다. 제1 도전 패턴(CP1)은 연결층(CNL) 및 제1 절연 패턴(105a) 과 중첩될 수 있다. 일 실시예에서, 제1 도전 패턴(CP1)은 제1 절연 패턴(105a) 에 의해 연결층(CNL)과 이격될 수 있다. 일 실시예에서, 제1 도전 패턴(CP1)은 전기적으로 플로팅될 수 있으나, 이에 한정하지 않는다. 제1 도전 패턴(CP1)은 제2 게이트 전극(G2)과 실질적으로 동일한 수직 레벨에 배치될 수 있다. 제1 도전 패턴(CP1)은 제1 절연 패턴(105a)과 접촉할 수 있다. 제1 도전 패턴(CP1)은 제1 절연 패턴(105a) 및 패시베이션층(106) 사이에 개재될 수 있다.
제1 도전 패턴(CP1)이 제1 절연 패턴(105a) 상에 배치되어, 연결층(CNL)으로부터 이격되는 경우에도, 제1 도전 패턴(CP1)이 포함하는 수소를 포집하는 도전성 물질에 의하여 제1 부분(CNLa)의 수소 함유량은 제2 부분(CNLb)의 수소 함유량보다 클 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
DV: 표시 장치
1: 발광 패널
2: 컬러 패널
SL: 스캔라인
CL: 제어라인
DL1, DL2, DL3: 제1 내지 제3 데이터라인
Cst1, Cs2, Cst3: 제1 내지 제3 스토리지 커패시터
VDLa, VDLb: 구동전압라인
VSLa, VSLb: 공통전압라인
ISL: 센싱라인
M11, M21, M31: 제1 내지 제3 구동 트랜지스터
M12, M22, M32: 제1 내지 제3 스위칭 트랜지스터
M13, M23, M33: 제1 내지 제3 센싱 트랜지스터
CP1, CP2, CP3: 제1 내지 제3 도전 패턴

Claims (20)

  1. 활성층 및 상기 활성층의 채널 영역과 중첩하고 적어도 하나의 층을 갖는 게이트 전극을 포함하는 트랜지스터;
    상기 트랜지스터와 전기적으로 연결되고, 상기 활성층보다 하부에 배치되는 제1 커패시터 전극, 및 상기 제1 커패시터 전극 상의 제2 커패시터 전극을 포함하는 스토리지 커패시터;
    상기 제2 커패시터 전극과 상기 활성층을 연결하는 연결층; 및
    상기 스토리지 커패시터와 상기 트랜지스터 사이에 배치되고, 상기 게이트 전극의 적어도 하나의 층과 동일한 물질을 포함하는 도전 패턴;
    을 구비하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 연결층은 상기 제2 커패시터 전극과 상기 도전 패턴 사이의 제1 부분 및 상기 도전 패턴과 상기 트랜지스터 사이의 제2 부분을 포함하고,
    상기 제1 부분의 수소 함유량은 상기 제2 부분의 수소 함유량보다 큰, 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 커패시터 전극, 상기 연결층, 및 상기 활성층은 일체로 구비되는, 표시 장치.
  4. 제1 항에 있어서,
    상기 연결층 및 상기 도전 패턴 사이에 절연 패턴을 더 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 절연 패턴은 상기 스토리지 커패시터 및 상기 트랜지스터 사이에서 상기 연결층의 적어도 일부를 노출시키는 개구부를 포함하고,
    상기 도전 패턴은 상기 개구부에 의해 노출된 상기 연결층의 적어도 일부와 접촉하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 도전 패턴의 적어도 일부는 상기 개구부 내에 배치되는, 표시 장치.
  7. 제5 항에 있어서,
    상기 도전 패턴과 접촉하는 상기 연결층의 적어도 일부는 상기 제2 커패시터 전극의 수직 두께보다 작은 수직 두께를 갖는, 표시장치.
  8. 제1 항에 있어서,
    상기 도전 패턴의 적어도 일부는 상기 게이트 전극보다 낮은 수직 레벨에 배치된, 표시 장치.
  9. 제4 항에 있어서,
    상기 도전 패턴은 상기 절연 패턴에 의해 상기 연결층으로부터 이격된, 표시 장치.
  10. 제1 항에 있어서,
    상기 도전 패턴의 적어도 일부는 상기 게이트 전극과 동일한 수직 레벨에 배치된, 표시 장치.
  11. 제1 항에 있어서,
    상기 도전 패턴은 상기 게이트 전극과 동일한 적층 구조를 갖는, 표시 장치.
  12. 제1 항에 있어서,
    상기 게이트 전극은 제1 게이트 전극층, 상기 제1 게이트 전극층 상의 제2 게이트 전극층, 및 상기 제2 게이트 전극층 상의 제3 게이트 전극층을 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 도전 패턴은 제1 층, 상기 제1 층 상의 제2 층, 및 상기 제2 층 상의 제3 층을 포함하고,
    상기 도전 패턴의 상기 제1 층은 상기 제1 게이트 전극층과 동일한 물질을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 게이트 전극층은 상기 도전 패턴의 상기 제2 층과 동일한 물질을 포함하고,
    상기 제3 게이트 전극층은 상기 도전 패턴의 상기 제3 층과 동일한 물질을 포함하는, 표시 장치.
  15. 제1 항에 있어서,
    상기 도전 패턴은 티타늄(Ti)을 포함하는, 표시 장치.
  16. 제1 항에 있어서,
    상기 게이트 전극 및 상기 도전 패턴 상에 배치되고, 실리콘 질화물 또는 실리콘 산질화물을 포함하는 패시베이션층을 더 포함하는, 표시 장치.
  17. 제1 항에 있어서,
    상기 게이트 전극은 주사신호를 공급받는, 표시 장치.
  18. 활성층 및 상기 활성층의 채널 영역과 중첩하는 게이트 전극을 포함하는 트랜지스터;
    상기 트랜지스터와 전기적으로 연결되고, 상기 활성층보다 하부에 배치되는 제1 커패시터 전극, 및 상기 제1 커패시터 전극 상의 제2 커패시터 전극을 포함하는 스토리지 커패시터;
    상기 제2 커패시터 전극 및 상기 활성층과 일체로 구비되고, 상기 제2 커패시터 전극과 상기 활성층을 연결하는 연결층;
    상기 스토리지 커패시터와 상기 트랜지스터 사이에 배치되고, 상기 게이트 전극과 동일한 적층 구조를 갖는 도전 패턴; 및
    상기 게이트 전극 및 상기 도전 패턴 상에 배치되는 패시베이션층;
    을 구비하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 연결층은 상기 제2 커패시터 전극과 상기 도전 패턴 사이의 제1 부분 및 상기 도전 패턴과 상기 트랜지스터 사이의 제2 부분을 포함하고,
    상기 제1 부분의 수소 함유량은 상기 제2 부분의 수소 함유량보다 큰, 표시 장치.
  20. 기판 상에서 제1 방향을 따라 연장된 제1 구동전압라인 및 제1 공통전압라인;
    상기 제1 구동전압라인 및 상기 제1 공통전압라인과 교차하는 제2 방향을 따라 연장되는 스캔라인;
    활성층 및 상기 활성층의 채널 영역과 중첩하고 상기 스캔라인과 연결되는 게이트 전극을 포함하는 스위칭 트랜지스터;
    상기 스위칭 트랜지스터와 전기적으로 연결되고, 제1 커패시터 전극 및 제2 커패시터 전극을 포함하는 스토리지 커패시터; 및
    상기 스위칭 트랜지스터 및 상기 스토리지 커패시터 사이에 배치되는 도전 패턴;
    을 포함하는, 표시 장치.

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