KR20240050249A

KR20240050249A - Semiconductor memory device

Info

Publication number: KR20240050249A
Application number: KR1020230049226A
Authority: KR
Inventors: 김영우
Original assignee: 삼성전자주식회사
Priority date: 2022-10-11
Filing date: 2023-04-14
Publication date: 2024-04-18

Abstract

신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 활성 영역을 포함하는 기판, 기판 내에 배치되고, 제1 방향으로 연장되는 셀 게이트 구조체로서, 셀 게이트 트렌치와, 셀 게이트 트렌치의 내벽을 따라 배치되는 셀 게이트 절연막과, 셀 게이트 절연막 상에 배치되는 셀 게이트 전극과, 셀 게이트 전극 상에 배치되는 셀 게이트 도전막과, 셀 게이트 트렌치를 채우는 셀 게이트 캡핑 패턴을 포함하는 셀 게이트 구조체, 셀 게이트 구조체와 교차하는 비트 라인 구조체 및 활성 영역과 연결되는 정보 저장부를 포함하고, 셀 게이트 절연막은 셀 게이트 도전막과 셀 게이트 캡핑 패턴 사이에 배치되는 삽입부와, 셀 게이트 도전막과 접촉하는 하부와, 셀 게이트 캡핑 패턴과 접촉하는 상부를 포함하고, 셀 게이트 절연막의 상부의 두께는 셀 게이트 절연막의 하부의 두께보다 크다.The goal is to provide a semiconductor memory device that can improve reliability and performance. A semiconductor memory device includes a substrate including an active region, a cell gate structure disposed within the substrate, and extending in a first direction, including a cell gate trench, a cell gate insulating film disposed along the inner wall of the cell gate trench, and a cell gate insulating film on the cell gate insulating film. a cell gate electrode disposed on the cell gate electrode, a cell gate conductive film disposed on the cell gate electrode, a cell gate structure including a cell gate capping pattern filling the cell gate trench, a bit line structure intersecting the cell gate structure, and an active region; It includes an information storage unit connected, and the cell gate insulating film includes an insertion part disposed between the cell gate conductive film and the cell gate capping pattern, a lower part in contact with the cell gate conductive film, and an upper part in contact with the cell gate capping pattern. , the thickness of the upper part of the cell gate insulating film is greater than the thickness of the lower part of the cell gate insulating film.

Description

Semiconductor memory device {Semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것이다.The present invention relates to semiconductor memory devices.

반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.As semiconductor devices become more highly integrated, individual circuit patterns are becoming more refined in order to implement more semiconductor devices in the same area. In other words, as the degree of integration of semiconductor devices increases, design rules for the components of semiconductor devices are decreasing.

고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.In highly scaled semiconductor devices, the process of forming a plurality of wiring lines and a plurality of buried contacts (BCs) interposed between them is becoming increasingly complex and difficult.

본 발명이 해결하려는 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.The problem to be solved by the present invention is to provide a semiconductor memory device that can improve reliability and performance.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 활성 영역을 포함하는 기판, 기판 내에 배치되고, 제1 방향으로 연장되는 셀 게이트 구조체로서, 셀 게이트 트렌치와, 셀 게이트 트렌치의 내벽을 따라 배치되는 셀 게이트 절연막과, 셀 게이트 절연막 상에 배치되는 셀 게이트 전극과, 셀 게이트 전극 상에 배치되는 셀 게이트 도전막과, 셀 게이트 트렌치를 채우는 셀 게이트 캡핑 패턴을 포함하는 셀 게이트 구조체, 셀 게이트 구조체와 교차하는 비트 라인 구조체 및 활성 영역과 연결되는 정보 저장부를 포함하고, 셀 게이트 절연막은 셀 게이트 도전막과 셀 게이트 캡핑 패턴 사이에 배치되는 삽입부와, 셀 게이트 도전막과 접촉하는 하부와, 셀 게이트 캡핑 패턴과 접촉하는 상부를 포함하고, 셀 게이트 절연막의 상부의 두께는 셀 게이트 절연막의 하부의 두께보다 크다.One aspect of the semiconductor memory device of the present invention for solving the above problem is a substrate including an active region, a cell gate structure disposed within the substrate and extending in a first direction, including a cell gate trench and a cell gate trench. A cell gate including a cell gate insulating film disposed along the inner wall, a cell gate electrode disposed on the cell gate insulating film, a cell gate conductive film disposed on the cell gate electrode, and a cell gate capping pattern that fills the cell gate trench. It includes a structure, a bit line structure intersecting the cell gate structure, and an information storage unit connected to the active region, wherein the cell gate insulating film includes an insertion portion disposed between the cell gate conductive film and the cell gate capping pattern, and a cell gate conductive film. It includes a lower part that is in contact with the cell gate capping pattern and an upper part that is in contact with the cell gate capping pattern, and the thickness of the upper part of the cell gate insulating film is greater than the thickness of the lower part of the cell gate insulating film.

상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 활성 영역을 포함하는 기판, 기판 내에 배치되고, 제1 폭을 갖는 제1 셀 게이트 트렌치, 제1 셀 게이트 트렌치의 내벽을 따라 배치되는 제1 셀 게이트 절연막, 제1 셀 게이트 절연막 상에 배치되는 제1 셀 게이트 전극, 제1 셀 게이트 전극 상에 배치되는 제1 셀 게이트 도전막, 제1 셀 게이트 도전막 상에 배치되는 제1 절연 라이너막, 제1 절연 라이너막 상에 배치되는 제1 셀 게이트 캡핑 패턴, 기판 내에 배치되고 제1 폭보다 큰 제2 폭을 갖는, 제2 셀 게이트 트렌치, 제2 셀 게이트 트렌치의 내벽을 따라 배치되는 제2 셀 게이트 절연막, 제2 셀 게이트 절연막 상에 배치되는 제2 셀 게이트 전극, 제2 셀 게이트 전극 상에 배치되는 제2 셀 게이트 도전막, 제2 셀 게이트 도전막 상에 배치되는 제2 절연 라이너막 및 제2 절연 라이너막 상에 배치되는 제2 셀 게이트 캡핑 패턴을 포함하고, 제1 셀 게이트 캡핑 패턴의 상면으로부터 제1 셀 게이트 도전막의 상면까지 거리는 제2 셀 게이트 캡핑 패턴의 상면으로부터 제2 셀 게이트 도전막의 상면까지 거리와 동일하다.Another aspect of the semiconductor memory device of the present invention for solving the above problem includes a substrate including an active region, a first cell gate trench disposed within the substrate and having a first width, and disposed along the inner wall of the first cell gate trench. A first cell gate insulating film, a first cell gate electrode disposed on the first cell gate insulating film, a first cell gate conductive film disposed on the first cell gate electrode, and a first insulating film disposed on the first cell gate conductive film. a liner film, a first cell gate capping pattern disposed on the first insulating liner film, a second cell gate trench disposed in the substrate and having a second width greater than the first width, disposed along an inner wall of the second cell gate trench; a second cell gate insulating film, a second cell gate electrode disposed on the second cell gate insulating film, a second cell gate conductive film disposed on the second cell gate electrode, and a second cell gate conductive film disposed on the second cell gate conductive film. It includes an insulating liner film and a second cell gate capping pattern disposed on the second insulating liner film, and the distance from the top surface of the first cell gate capping pattern to the top surface of the first cell gate conductive film is from the top surface of the second cell gate capping pattern. It is the same as the distance to the top surface of the second cell gate conductive film.

상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 활성 영역을 포함하는 기판, 기판 내에 배치되고, 제1 방향으로 연장되는 셀 게이트 구조체로서, 셀 게이트 트렌치와, 셀 게이트 트렌치의 내벽을 따라 배치되는 셀 게이트 절연막과, 셀 게이트 절연막 상에 배치되는 셀 게이트 전극과, 셀 게이트 전극 상에 배치되는 셀 게이트 도전막과, 셀 게이트 트렌치를 채우는 셀 게이트 캡핑 패턴을 포함하는 셀 게이트 구조체, 셀 게이트 구조체와 교차하는 비트 라인 구조체 및 활성 영역과 연결되는 정보 저장부를 포함하고, 셀 게이트 트렌치는 제1 트렌치와, 제1 트렌치 아래에 배치되는 제2 트렌치를 포함하고, 제1 트렌치의 측벽과 제2 트렌치의 측벽은 동일선상에 비배치된다.Another aspect of the semiconductor memory device of the present invention for solving the above problem is a substrate including an active region, a cell gate structure disposed within the substrate and extending in a first direction, including a cell gate trench and an inner wall of the cell gate trench. A cell gate structure including a cell gate insulating film disposed along, a cell gate electrode disposed on the cell gate insulating film, a cell gate conductive film disposed on the cell gate electrode, and a cell gate capping pattern that fills the cell gate trench, It includes a bit line structure crossing the cell gate structure and an information storage unit connected to the active region, wherein the cell gate trench includes a first trench, a second trench disposed below the first trench, and a sidewall of the first trench and The sidewalls of the second trench are non-collinear.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃이다.
도 2의 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다.
도 3은 도 1의 A - A를 따라 절단한 예시적인 단면도이다.
도 4는 도 1의 B - B를 따라 절단한 예시적인 단면도이다.
도 5는 도 4의 Q1 영역을 설명하기 위한 확대도이다.
도 6은 도 1의 C - C를 따라 절단한 예시적인 단면도이다.
도 7은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 8은 도 7의 Q2 영역을 설명하기 위한 확대도이다.
도 9 및 도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 11은 도 10의 Q3 영역을 설명하기 위한 확대도이다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 13은 도 12의 P 영역을 설명하기 위한 확대도이다.
도 14 내지 도 24는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 25 및 도 26은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 27 내지 도 32는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.1 is a schematic layout of a semiconductor memory device according to some embodiments.
Figure 2 is a layout showing only the word lines and active areas of Figure 1.
FIG. 3 is an exemplary cross-sectional view taken along line A-A of FIG. 1.
FIG. 4 is an exemplary cross-sectional view taken along line B-B of FIG. 1.
FIG. 5 is an enlarged view for explaining area Q1 of FIG. 4.
FIG. 6 is an exemplary cross-sectional view taken along line C-C of FIG. 1.
FIG. 7 is a diagram for explaining a semiconductor memory device according to some embodiments.
FIG. 8 is an enlarged view for explaining area Q2 of FIG. 7.
9 and 10 are diagrams for explaining a semiconductor memory device according to some embodiments.
FIG. 11 is an enlarged view for explaining area Q3 of FIG. 10.
FIG. 12 is a diagram for explaining a semiconductor memory device according to some embodiments.
FIG. 13 is an enlarged view for explaining area P in FIG. 12.
14 to 24 are intermediate diagrams for explaining a method of manufacturing a semiconductor memory device according to some embodiments.
FIGS. 25 and 26 are intermediate diagrams for explaining a method of manufacturing a semiconductor memory device according to some embodiments.
27 to 32 are intermediate diagrams for explaining a method of manufacturing a semiconductor memory device according to some embodiments.

도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃이다. 도 2의 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다. 도 3은 도 1의 A - A를 따라 절단한 예시적인 단면도이다. 도 4는 도 1의 B - B를 따라 절단한 예시적인 단면도이다. 도 5는 도 4의 Q1 영역을 설명하기 위한 확대도이다. 도 6은 도 1의 C - C를 따라 절단한 예시적인 단면도이다.1 is a schematic layout of a semiconductor memory device according to some embodiments. Figure 2 is a layout showing only the word lines and active areas of Figure 1. FIG. 3 is an exemplary cross-sectional view taken along line A-A of FIG. 1. FIG. 4 is an exemplary cross-sectional view taken along line B-B of FIG. 1. FIG. 5 is an enlarged view for explaining area Q1 of FIG. 4. FIG. 6 is an exemplary cross-sectional view taken along line C-C of FIG. 1.

몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다. In drawings of semiconductor memory devices according to some embodiments, a Dynamic Random Access Memory (DRAM) is shown as an example, but is not limited thereto.

도 1 및 도 2를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 셀 활성 영역(ACT)을 포함할 수 있다. Referring to FIGS. 1 and 2 , a semiconductor memory device according to some embodiments may include a plurality of cell active areas (ACT).

셀 활성 영역(ACT)은 기판(도 3의 100) 내에 형성된 셀 소자 분리막(105)에 의해 정의될 수 있다. 반도체 메모리 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제3 방향(DR3)으로 연장될 수 있다.The cell active area (ACT) may be defined by the cell device isolation layer 105 formed in the substrate (100 in FIG. 3). As the design rules of semiconductor memory devices decrease, the cell active area ACT may be arranged in the form of a bar with a diagonal line or oblique line, as shown. For example, the cell active area ACT may extend in the third direction DR3.

셀 활성 영역(ACT)을 가로질러 제1 방향(DR1)으로 연장된 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. A plurality of gate electrodes extending in the first direction DR1 across the cell active area ACT may be disposed. The plurality of gate electrodes may extend parallel to each other. For example, the plurality of gate electrodes may be a plurality of word lines (WL). Word lines (WL) may be arranged at equal intervals. The width of the word line (WL) or the spacing between word lines (WL) may be determined according to design rules.

제1 방향(DR1)으로 연장되는 2개의 워드 라인(WL)에 의해, 각각의 셀 활성 영역(ACT)은 3 부분으로 나뉠 수 있다. 셀 활성 영역(ACT)은 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)을 포함할 수 있다. 비트 라인 연결 부분(103a)은 셀 활성 영역(ACT)의 가운데 부분에 위치하고, 스토리지 연결 부분(103b)은 셀 활성 영역(ACT)의 단부에 위치할 수 있다.Each cell active area ACT may be divided into three parts by two word lines WL extending in the first direction DR1. The cell active area (ACT) may include a storage connection portion 103b and a bit line connection portion 103a. The bit line connection portion 103a may be located in the center of the cell active area (ACT), and the storage connection portion 103b may be located at the end of the cell active area (ACT).

예를 들어, 비트 라인 연결 부분(103a)은 비트 라인(BL)과 연결되는 영역이고, 스토리지 연결 부분(103b)은 정보 저장부(도 3의 190)와 연결되는 영역일 수 있다. 다르게 설명하면, 비트 라인 연결 부분(103a)은 공통 드레인 영역에 해당되고, 스토리지 연결 부분(103b)은 소오스 영역에 해당될 수 있다. 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 부분(103a) 및 스토리지 연결 부분(103b)은 트랜지스터를 구성할 수 있다.For example, the bit line connection portion 103a may be an area connected to the bit line BL, and the storage connection portion 103b may be an area connected to the information storage unit (190 in FIG. 3). In other words, the bit line connection part 103a may correspond to the common drain area, and the storage connection part 103b may correspond to the source area. Each word line (WL) and the bit line connection portion 103a and storage connection portion 103b adjacent thereto may form a transistor.

워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(DR2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. A plurality of bit lines (Bit Lines: BL) extending in a second direction (DR2) perpendicular to the word line (WL) may be disposed on the word line (WL). The plurality of bit lines BL may extend parallel to each other. Bit lines BL may be arranged at equal intervals. The width of the bit lines BL or the spacing between bit lines BL may be determined according to design rules.

제4 방향(DR4)은 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)과 직교할 수 있다. 제4 방향(DR4)은 기판(100)의 두께 방향일 수 있다. The fourth direction DR4 may be perpendicular to the first direction DR1, the second direction DR2, and the third direction DR3. The fourth direction DR4 may be a thickness direction of the substrate 100 .

몇몇 실시예들에 따른 반도체 메모리 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다. A semiconductor memory device according to some embodiments may include various contact arrays formed on a cell active area (ACT). Various contact arrangements may include, for example, direct contact (DC), buried contact (BC), and landing pad (LP).

여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 셀 활성 영역(ACT)을 커패시터의 하부 전극(도 3의 191)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 3의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.Here, the direct contact (DC) may refer to a contact that electrically connects the cell active area (ACT) to the bit line (BL). The buried contact BC may refer to a contact connecting the cell active area ACT to the lower electrode (191 in FIG. 3) of the capacitor. Due to the arrangement structure, the contact area between the buried contact (BC) and the cell active area (ACT) may be small. Accordingly, a conductive landing pad (LP) may be introduced to expand the contact area with the cell active area (ACT) and the lower electrode (191 in FIG. 3) of the capacitor.

랜딩 패드(LP)는 셀 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극(도 6 및 도 9의 191) 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극(도 3의 191) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.The landing pad LP may be placed between the cell active area ACT and the buried contact BC, or may be placed between the buried contact BC and the lower electrode of the capacitor (191 in FIGS. 6 and 9). . In the semiconductor memory device according to some embodiments, the landing pad LP may be disposed between the buried contact BC and the lower electrode (191 in FIG. 3) of the capacitor. By expanding the contact area through the introduction of the landing pad (LP), the contact resistance between the cell active area (ACT) and the capacitor lower electrode can be reduced.

다이렉트 컨택(DC)은 비트 라인 연결 부분(103a)과 연결될 수 있다. 매몰 컨택(BC)은 스토리지 연결 부분(103b)과 연결될 수 있다. 매몰 컨택(BC)이 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(도 3 및 도 4의 105)과 중첩되도록 형성될 수 있다.The direct contact (DC) may be connected to the bit line connection portion 103a. The buried contact BC may be connected to the storage connection portion 103b. As the buried contact (BC) is placed at both ends of the cell active area (ACT), the landing pad (LP) will be placed adjacent to both ends of the cell active area (ACT) and partially overlap the buried contact (BC). You can. In other words, the buried contact (BC) is a cell active area (ACT) and a cell device isolation film (105 in FIGS. 3 and 4) between adjacent word lines (WL) and between adjacent bit lines (BL). It can be formed to overlap.

워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 제3 방향(DR3)을 따라 연장됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.The word line WL may be formed as a buried structure within the substrate 100 . The word line (WL) may be disposed across the cell active area (ACT) between the direct contact (DC) or buried contact (BC). As shown, two word lines (WL) may be arranged to cross one cell active area (ACT). As the cell active area ACT extends along the third direction DR3, the word line WL may have an angle of less than 90 degrees with the cell active area ACT.

다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(DR2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(DR1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다. Direct contact (DC) and buried contact (BC) may be arranged symmetrically. Because of this, the direct contact DC and the buried contact BC may be arranged on a straight line along the first direction DR1 and the second direction DR2. Meanwhile, unlike the direct contact (DC) and buried contact (BC), the landing pad (LP) may be arranged in a zigzag shape in the second direction (DR2) where the bit line (BL) extends. Additionally, the landing pad LP may be arranged to overlap the same side portion of each bit line BL in the first direction DR1 in which the word line WL extends.

예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.For example, each landing pad (LP) of the first line overlaps the left side of the corresponding bit line (BL), and each landing pad (LP) of the second line overlaps the right side of the corresponding bit line (BL). may overlap with .

도 1 내지 도 6을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 비트 라인 컨택(146)과, 정보 저장부(190)를 포함할 수 있다.1 to 6, a semiconductor memory device according to some embodiments includes a plurality of cell gate structures 110, a plurality of bit line structures 140ST, a plurality of bit line contacts 146, and information It may include a storage unit 190.

기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate 100 may be a silicon substrate or a silicon-on-insulator (SOI). Alternatively, the substrate 100 may include, but is not limited to, silicon germanium, SGOI (silicon germanium on insulator), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide. .

셀 소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 메모리 셀 영역 내에 셀 활성 영역(ACT)을 정의할 수 있다. The cell device isolation layer 105 may be formed within the substrate 100 . The cell device isolation film 105 may have a shallow trench isolation (STI) structure with excellent device isolation characteristics. The cell device isolation layer 105 may define a cell active area (ACT) within the memory cell area.

셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)은 도 1 및 도 2에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)은 셀 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)은 셀 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. The cell active area (ACT) defined by the cell device isolation layer 105 may have a long island formation including a minor axis and a major axis, as shown in FIGS. 1 and 2 . The cell active area ACT may have a diagonal shape having an angle of less than 90 degrees with respect to the word line WL formed in the cell device isolation layer 105. Additionally, the cell active area ACT may have a diagonal shape having an angle of less than 90 degrees with respect to the bit line BL formed on the cell device isolation layer 105.

셀 소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. The cell device isolation layer 105 may include, but is not limited to, at least one of, for example, a silicon oxide layer, a silicon nitride layer, and a silicon oxynitride layer.

셀 소자 분리막(105)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 인접하는 셀 활성 영역(ACT)이 이격된 거리에 따라, 셀 소자 분리막(105)은 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다. The cell device isolation layer 105 is shown as being formed of a single insulating layer, but this is only for convenience of explanation and is not limited thereto. Depending on the distance between adjacent cell active areas ACT, the cell device isolation layer 105 may be formed of one insulating layer or a plurality of insulating layers.

도 3에서, 셀 소자 분리막(105)의 상면과, 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제조 공정 상의 이유로 인해, 도 3에서 보여지는 셀 소자 분리막(105)의 상면의 높이 레벨은 도 4에서 보여지는 셀 소자 분리막(105)의 상면의 높이 레벨과 다를 수 있다.In FIG. 3 , the top surface of the cell isolation film 105 and the top surface of the substrate 100 are shown as lying on the same plane, but this is only for convenience of explanation and is not limited thereto. Due to manufacturing process reasons, the height level of the top surface of the cell device isolation film 105 shown in FIG. 3 may be different from the height level of the top surface of the cell device isolation film 105 shown in FIG. 4 .

셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)을 가로질러 형성될 수 있다. The cell gate structure 110 may be formed in the substrate 100 and the cell device isolation layer 105. The cell gate structure 110 may be formed across the cell device isolation layer 105 and a cell active area (ACT) defined by the cell device isolation layer 105 .

셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 도전막(114)을 포함할 수 있다. The cell gate structure 110 is formed within the substrate 100 and the cell device isolation layer 105. The cell gate structure 110 may include a cell gate trench 115, a cell gate insulating film 111, a cell gate electrode 112, a cell gate capping pattern 113, and a cell gate conductive film 114. You can.

여기에서, 셀 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 예를 들어, 셀 게이트 전극(112)은 도 1의 워드 라인(WL)일 수 있다. 도시된 것과 달리, 셀 게이트 구조체(110)는 셀 게이트 도전막(114)을 포함하지 않을 수 있다.Here, the cell gate electrode 112 may correspond to the word line (WL). For example, the cell gate electrode 112 may be the word line (WL) of FIG. 1 . Unlike shown, the cell gate structure 110 may not include the cell gate conductive layer 114.

도 6에 도시된 바와 같이, 셀 게이트 트렌치(115)는 셀 소자 분리막(105) 내에서 상대적으로 깊고, 셀 활성 영역(ACT)들 내에서 상대적으로 얕을 수 있다. 워드 라인(WL)의 바닥면은 굴곡질 수 있다. 즉, 셀 소자 분리막(105)에서 셀 게이트 트렌치(115)의 깊이는 셀 활성 영역(ACT)에서 셀 게이트 트렌치(115)의 깊이보다 클 수 있다.As shown in FIG. 6 , the cell gate trench 115 may be relatively deep within the cell device isolation layer 105 and may be relatively shallow within the cell active regions ACT. The bottom surface of the word line (WL) may be curved. That is, the depth of the cell gate trench 115 in the cell device isolation layer 105 may be greater than the depth of the cell gate trench 115 in the cell active area ACT.

다시 도 4 및 도 5를 참고하면, 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다.Referring again to FIGS. 4 and 5 , the cell gate insulating layer 111 may extend along the sidewalls and bottom of the cell gate trench 115 . The cell gate insulating layer 111 may extend along at least a portion of the profile of the cell gate trench 115 .

셀 게이트 절연막(111)은 상부(111_UP)와, 하부(111_BP)와, 삽입부(111_IP)를 포함할 수 있다.The cell gate insulating layer 111 may include an upper portion (111_UP), a lower portion (111_BP), and an insertion portion (111_IP).

셀 게이트 절연막(111)의 하부(111_BP)는 셀 게이트 도전막(114) 및 셀 게이트 전극(112)과 접촉할 수 있다. 셀 게이트 절연막(111)의 하부(111_BP)는 제1 두께(T1)를 가질 수 있다. 여기서 제1 두께(T1)는 단면적 관점에서, 제2 방향(DR2)으로 두께일 수 있다.The lower portion 111_BP of the cell gate insulating layer 111 may contact the cell gate conductive layer 114 and the cell gate electrode 112. The lower portion 111_BP of the cell gate insulating layer 111 may have a first thickness T1. Here, the first thickness T1 may be a thickness in the second direction DR2 in terms of cross-sectional area.

셀 게이트 절연막(111)의 상부(111_UP)는 셀 게이트 캡핑 패턴(113)과 접촉할 수 있다. 셀 게이트 절연막(111)의 상부(111_UP)는 제2 두께(T2)를 가질 수 있다. 여기서 제2 두께(T2)는 단면적 관점에서 제2 방향(DR2)으로 두께일 수 있다. 제2 두께(T2)는 셀 게이트 절연막(111)의 상부(111_UP) 스토리지 컨택(120) 사이에 배치되지 않는 부분에서 두께로 정의될 수 있다.The upper portion 111_UP of the cell gate insulating layer 111 may contact the cell gate capping pattern 113. The upper portion 111_UP of the cell gate insulating layer 111 may have a second thickness T2. Here, the second thickness T2 may be a thickness in the second direction DR2 from a cross-sectional area perspective. The second thickness T2 may be defined as the thickness of a portion of the cell gate insulating layer 111 that is not disposed between the upper (111_UP) storage contacts 120.

몇몇 실시예에서, 제1 두께(T1)는 제2 두께(T2)와 다를 수 있다. 예를 들어, 제2 두께(T2)는 제1 두께(T1)보다 클 수 있다. 다만, 이에 제한되는 것은 아니다. 도시된 것과 달리 제1 두께(T1)는 제2 두께(T2)와 동일할 수 있고, 작을 수 있다.In some embodiments, the first thickness T1 may be different from the second thickness T2. For example, the second thickness T2 may be greater than the first thickness T1. However, it is not limited to this. Unlike what is shown, the first thickness T1 may be equal to or smaller than the second thickness T2.

셀 게이트 절연막(111)의 삽입부(111_IP)는 셀 게이트 도전막(114)의 상면 상에 배치될 수 있다. 셀 게이트 절연막(111)의 삽입부(111_IP)는 셀 게이트 캡핑 패턴(113)의 하면 상에 배치될 수 있다. 즉, 셀 게이트 캡핑 패턴(113)과 셀 게이트 도전막(114)은 셀 게이트 절연막(111)의 삽입부(111_IP)에 의해 이격될 수 있다. 셀 게이트 절연막(111)의 삽입부(111_IP) 및 하부(111_BP)는 셀 게이트 도전막(114)을 둘러쌀 수 있다.The insertion portion 111_IP of the cell gate insulating layer 111 may be disposed on the top surface of the cell gate conductive layer 114. The insertion portion 111_IP of the cell gate insulating layer 111 may be disposed on the lower surface of the cell gate capping pattern 113. That is, the cell gate capping pattern 113 and the cell gate conductive layer 114 may be spaced apart by the insertion portion 111_IP of the cell gate insulating layer 111. The insertion portion 111_IP and the lower portion 111_BP of the cell gate insulating layer 111 may surround the cell gate conductive layer 114.

셀 게이트 절연막(111)의 삽입부(111_IP)의 두께는 제2 두께(T2)보다 작은 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 셀 게이트 절연막(111)의 삽입부(111_IP)의 두께는 제2 두께(T2)와 동일할 수 있다. 여기서 셀 게이트 절연막(111)의 삽입부(111_IP)의 두께는 제4 방향(DR4)으로 두께 일 수 있다. 다르게 표현하면, 셀 게이트 절연막(111)의 삽입부(111_IP)의 두께는 셀 게이트 도전막(114)의 상면으로부터 셀 게이트 캡핑 패턴(113)의 하면까지 거리일 수 있다.The thickness of the insertion portion 111_IP of the cell gate insulating layer 111 is shown to be smaller than the second thickness T2, but is not limited thereto. For example, the thickness of the insertion portion 111_IP of the cell gate insulating layer 111 may be the same as the second thickness T2. Here, the insertion portion 111_IP of the cell gate insulating layer 111 may have a thickness in the fourth direction DR4. Expressed differently, the thickness of the insertion portion 111_IP of the cell gate insulating layer 111 may be the distance from the top surface of the cell gate conductive layer 114 to the bottom surface of the cell gate capping pattern 113.

셀 게이트 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다. For example, the cell gate insulating layer 111 may include at least one of silicon oxide, silicon nitride, silicon oxynitride, or a high dielectric constant material having a higher dielectric constant than silicon oxide. High-k materials include, for example, boron nitride, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, and lanthanum aluminum oxide. (lanthanum aluminum oxide), zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide (barium titanium oxide), strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, lead zinc niobate and It may include at least one of these combinations.

셀 게이트 전극(112)은 셀 게이트 절연막(111) 상에 배치될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115)의 일부를 채울 수 있다. 셀 게이트 전극(112)은 셀 게이트 절연막(111)에 의해 둘러싸일 수 있다.The cell gate electrode 112 may be disposed on the cell gate insulating film 111 . The cell gate electrode 112 may fill a portion of the cell gate trench 115 . The cell gate electrode 112 may be surrounded by a cell gate insulating film 111.

셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.The cell gate electrode 112 may include at least one of metal, metal alloy, conductive metal nitride, conductive metal carbonitride, conductive metal carbide, metal silicide, doped semiconductor material, conductive metal oxynitride, and conductive metal oxide. The cell gate electrode 112 is, for example, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co , Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi , IrOx, RuOx, and combinations thereof may be included, but are not limited thereto.

셀 게이트 도전막(114)은 셀 게이트 전극(112) 상에 배치될 수 있다. 셀 게이트 도전막(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다. 셀 게이트 도전막(114)은 셀 게이트 전극(112)의 상면을 덮을 수 있다. 셀 게이트 도전막(114)은 셀 게이트 전극(112)과 제4 방향(DR4)으로 중첩될 수 있다. 셀 게이트 도전막(114)의 양 측벽은 셀 게이트 절연막(111)과 접촉할 수 있다. 셀 게이트 도전막(114)은 셀 게이트 절연막(111)에 의해 둘러싸일 수 있다.The cell gate conductive film 114 may be disposed on the cell gate electrode 112 . The cell gate conductive film 114 may extend along the top surface of the cell gate electrode 112. The cell gate conductive film 114 may cover the top surface of the cell gate electrode 112. The cell gate conductive film 114 may overlap the cell gate electrode 112 in the fourth direction DR4. Both sidewalls of the cell gate conductive layer 114 may contact the cell gate insulating layer 111. The cell gate conductive layer 114 may be surrounded by the cell gate insulating layer 111.

셀 게이트 도전막(114)은 반도체 물질을 포함할 수 있다. 셀 게이트 도전막(114)은 예를 들어, 폴리 실리콘, 폴리 실리콘-게르마늄, 비정질 실리콘 및 비정질 실리콘-게르마늄 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.The cell gate conductive layer 114 may include a semiconductor material. The cell gate conductive layer 114 may include, but is not limited to, one of polysilicon, polysilicon-germanium, amorphous silicon, and amorphous silicon-germanium.

몇몇 실시예에서, 셀 게이트 도전막(114)은 N형 불순물을 포함할 수 있다. 일 예로, 셀 게이트 도전막(114)의 N형 불순물의 농도는 일정할 수 있다. 다른 예로, 셀 게이트 도전막(114)의 N형 불순물의 농도는 상부가 하부보다 클 수 있다. 상기 N형 불순물은 예를 들어, 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.In some embodiments, the cell gate conductive layer 114 may include N-type impurities. For example, the concentration of N-type impurities in the cell gate conductive layer 114 may be constant. As another example, the concentration of N-type impurities in the cell gate conductive layer 114 may be greater at the top than at the bottom. For example, the N-type impurity may include at least one of phosphorus (P), arsenic (As), antimony (Sb), and bismuth (Bi). However, it is not limited to this.

셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 도전막(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 도전막(114)이 형성되고 남은 셀 게이트 트렌치(115)를 채울 수 있다. 셀 게이트 절연막(111)은 셀 게이트 캡핑 패턴(113)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.The cell gate capping pattern 113 may be disposed on the cell gate electrode 112 and the cell gate conductive layer 114. The cell gate capping pattern 113 may fill the cell gate trench 115 remaining after the cell gate electrode 112 and the cell gate conductive film 114 are formed. The cell gate insulating layer 111 is shown extending along the sidewall of the cell gate capping pattern 113, but is not limited thereto.

셀 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO₂), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. The cell gate capping pattern 113 is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO ₂ ), silicon carbonitride (SiCN), silicon oxycarbonitride (SiOCN), and combinations thereof. It can contain at least one.

도 4에서, 셀 게이트 캡핑 패턴(113)의 상면은 셀 소자 분리막(105)의 상면과 동일 평면에 놓이는 것으로 도시되었지만, 이에 제한되는 것은 아니다.In FIG. 4 , the top surface of the cell gate capping pattern 113 is shown to lie on the same plane as the top surface of the cell device isolation layer 105, but the present invention is not limited thereto.

도 3에 도시된 것과 같이, 셀 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다. 불순물 도핑 영역은 도 2의 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)에 대응될 수 있다. As shown in FIG. 3, an impurity doped region may be formed on at least one side of the cell gate structure 110. The impurity doped region may be the source/drain region of the transistor. The impurity doped area may correspond to the storage connection portion 103b and the bit line connection portion 103a of FIG. 2 .

도 2에서, 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 부분(103a) 및 스토리지 연결 부분(103b)을 포함하는 트랜지스터가 NMOS일 경우, 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)은 도핑된 n형의 불순물, 예를 들어, 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 부분(103a) 및 스토리지 연결 부분(103b)을 포함하는 트랜지스터가 PMOS일 경우, 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)은 도핑된 p형의 불순물, 예를 들어, 붕소(B)를 포함할 수 있다. In Figure 2, when the transistor including each word line (WL) and the adjacent bit line connection portion 103a and storage connection portion 103b is NMOS, the storage connection portion 103b and the bit line connection portion 103a ) may include at least one of doped n-type impurities, for example, phosphorus (P), arsenic (As), antimony (Sb), and bismuth (Bi). When the transistors including each word line (WL) and the adjacent bit line connection portion 103a and storage connection portion 103b are PMOS, the storage connection portion 103b and the bit line connection portion 103a are doped. It may contain p-type impurities, for example, boron (B).

비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)과, 비트 라인 스페이서(150)를 포함할 수 있다. The bit line structure 140ST may include a cell conductive line 140, a cell line capping film 144, and a bit line spacer 150.

셀 도전 라인(140)은 셀 게이트 구조체(110)가 형성된 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 셀 도전 라인(140)은 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(140)은 비트 라인(BL)에 대응될 수 있다. 예를 들어, 셀 도전 라인(140)은 도 1의 비트 라인(BL)일 수 있다.The cell conductive line 140 may be disposed on the substrate 100 and the cell device isolation layer 105 on which the cell gate structure 110 is formed. The cell conductive line 140 may intersect the cell device isolation layer 105 and a cell active area (ACT) defined by the cell device isolation layer 105 . The cell conductive line 140 may be formed to intersect the cell gate structure 110 . Here, the cell conductive line 140 may correspond to the bit line BL. For example, the cell conductive line 140 may be the bit line BL in FIG. 1 .

셀 도전 라인(140)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 2차원 물질(Two-dimensional(2D) material), 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)을 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe₂), 텅스텐 디셀레나이드(WSe₂), 텅스텐 이황화물(WS₂), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 메모리 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다. For example, the cell conductive line 140 may include at least one of an impurity-doped semiconductor material, a conductive silicide compound, a conductive metal nitride, a two-dimensional (2D) material, a metal, and a metal alloy. there is. In a semiconductor memory device according to some embodiments, the two-dimensional material may be a metallic material and/or a semiconductor material. 2D materials may include 2D allotropes or 2D compounds, for example, graphene, molybdenum disulfide (MoS2), and molybdenum diselenide (MoSe). ₂ ), tungsten diselenide (WSe ₂ ), and tungsten disulfide (WS ₂ ), but is not limited thereto. That is, since the above-described two-dimensional materials are listed only as examples, the two-dimensional materials that can be included in the semiconductor memory device of the present invention are not limited by the above-described materials.

셀 도전 라인(140)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 셀 도전 라인(140)은 도전 물질이 적층된 복수의 도전막을 포함할 수 있다.The cell conductive line 140 is shown as a single layer, but this is only for convenience of explanation and is not limited thereto. That is, unlike what is shown, the cell conductive line 140 may include a plurality of conductive films in which conductive materials are stacked.

셀 라인 캡핑막(144)은 셀 도전 라인(140) 상에 배치될 수 있다. 셀 라인 캡핑막(144)은 셀 도전 라인(140)의 상면을 따라 제2 방향(DR2)으로 연장될 수 있다. 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. The cell line capping film 144 may be disposed on the cell conductive line 140 . The cell line capping film 144 may extend along the top surface of the cell conductive line 140 in the second direction DR2. For example, the cell line capping film 144 may include at least one of a silicon nitride film, silicon oxynitride, silicon carbonitride, and silicon oxycarbonitride.

몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(144)은 실리콘 질화막을 포함할 수 있다. 셀 라인 캡핑막(144)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.In a semiconductor memory device according to some embodiments, the cell line capping layer 144 may include a silicon nitride layer. The cell line capping film 144 is shown as a single film, but is not limited thereto.

비트 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에 배치될 수 있다. 비트 라인 스페이서(150)는 제2 방향(DR2)으로 길게 연장된다.The bit line spacer 150 may be disposed on the sidewalls of the cell conductive line 140 and the cell line capping film 144. The bit line spacer 150 extends long in the second direction DR2.

비트 라인 스페이서(150)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 비트 라인 스페이서(150)는 다중막 구조를 가질 수 있음은 물론이다. 비트 라인 스페이서(150)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The bit line spacer 150 is shown as a single layer, but this is only for convenience of explanation and is not limited thereto. That is, of course, unlike what is shown, the bit line spacer 150 may have a multi-layer structure. The bit line spacer 150 may include, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film (SiON), a silicon oxycarbonitride film (SiOCN), air, or a combination thereof, but is limited thereto. That is not the case.

셀 절연막(130)은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(130)은 비트 라인 컨택(146) 및 스토리지 컨택(120)이 형성되지 않은 기판(100) 및 셀 소자 분리막(105)의 상면 상에 형성될 수 있다. 셀 절연막(130)은 기판(100) 및 셀 도전 라인(140) 사이와, 셀 소자 분리막(105) 및 셀 도전 라인(140) 사이에 형성될 수 있다. The cell insulating layer 130 may be formed on the substrate 100 and the cell device isolation layer 105. More specifically, the cell insulating layer 130 may be formed on the upper surface of the substrate 100 and the cell device isolation layer 105 on which the bit line contact 146 and the storage contact 120 are not formed. The cell insulating film 130 may be formed between the substrate 100 and the cell conductive line 140 and between the cell device isolation film 105 and the cell conductive line 140.

셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 셀 절연막(130)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 포함하는 삼중막일 수 있지만, 이에 제한되는 것은 아니다.The cell insulating layer 130 may be a single layer, but as shown, the cell insulating layer 130 may be a multilayer including a first cell insulating layer 131 and a second cell insulating layer 132. For example, the first cell insulating layer 131 may include a silicon oxide layer, and the second cell insulating layer 132 may include a silicon nitride layer, but are not limited thereto. Unlike shown, the cell insulating layer 130 may be a triple layer including a silicon oxide layer, a silicon nitride layer, and a silicon oxide layer, but is not limited thereto.

비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100) 사이에 형성될 수 있다. 셀 도전 라인(140)은 비트 라인 컨택(146) 상에 배치될 수 있다.The bit line contact 146 may be formed between the cell conductive line 140 and the substrate 100. Cell conductive line 140 may be disposed on bit line contact 146.

비트 라인 컨택(146)은 셀 활성 영역(ACT)의 비트 라인 연결 부분(103a)과, 셀 도전 라인(140) 사이에 형성될 수 있다. 비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100)을 전기적으로 연결할 수 있다. 비트 라인 컨택(146)은 비트 라인 연결 부분(103a)과 연결될 수 있다.The bit line contact 146 may be formed between the bit line connection portion 103a of the cell active area ACT and the cell conductive line 140. The bit line contact 146 may electrically connect the cell conductive line 140 and the substrate 100. The bit line contact 146 may be connected to the bit line connection portion 103a.

비트 라인 컨택(146)은 셀 도전 라인(140)과 연결된 상면을 포함할 수 있다. 비트 라인 컨택(146)의 상면에서 멀어짐에 따라, 비트 라인 컨택(146)의 제1 방향(DR1)으로의 폭이 일정한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.The bit line contact 146 may include a top surface connected to the cell conductive line 140. Although the width of the bit line contact 146 in the first direction DR1 is shown to be constant as it moves away from the top surface of the bit line contact 146, this is only for convenience of explanation and is not limited thereto.

비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다. 비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 금속 실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.The bit line contact 146 may correspond to a direct contact (DC). For example, the bit line contact 146 may include at least one of a semiconductor material doped with impurities, a conductive metal silicide, a conductive metal nitride, a conductive metal oxide, a metal, and a metal alloy.

비트 라인 컨택(146)이 형성된 셀 도전 라인(140) 부분에서, 비트 라인 스페이서(150)는 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 비트 라인 스페이서(150)는 셀 도전 라인(140), 셀 라인 캡핑막(144) 및 비트 라인 컨택(146)의 측벽 상에서 배치될 수 있다.In the portion of the cell conductive line 140 where the bit line contact 146 is formed, the bit line spacer 150 may be formed on the substrate 100 and the cell device isolation layer 105. The bit line spacer 150 may be disposed on the sidewalls of the cell conductive line 140, the cell line capping film 144, and the bit line contact 146.

비트 라인 컨택(146)이 형성되지 않은 셀 도전 라인(140)의 나머지 부분에서, 비트 라인 스페이서(150)는 셀 절연막(130) 상에 배치될 수 있다. 비트 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에서 배치될 수 있다.In the remaining portion of the cell conductive line 140 where the bit line contact 146 is not formed, the bit line spacer 150 may be disposed on the cell insulating film 130. The bit line spacer 150 may be disposed on the sidewalls of the cell conductive line 140 and the cell line capping film 144.

펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 구조체(110)와 중첩되도록 형성될 수 있다.The fence pattern 170 may be disposed on the substrate 100 and the cell device isolation layer 105. The fence pattern 170 may be formed to overlap the cell gate structure 110 formed in the substrate 100 and the cell device isolation layer 105.

펜스 패턴(170)은 제2 방향(DR2)으로 연장되는 비트 라인 구조체(140ST) 사이에 배치될 수 있다. 펜스 패턴(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The fence pattern 170 may be disposed between the bit line structures 140ST extending in the second direction DR2. For example, the fence pattern 170 may include at least one of silicon oxide, silicon nitride, silicon oxynitride, and combinations thereof.

스토리지 컨택(120)은 제1 방향(DR1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 스토리지 컨택(120)은 셀 도전 라인(140)의 양측에 배치될 수 있다. 좀 더 구체적으로, 스토리지 컨택(120)은 비트 라인 구조체(140ST) 사이에 배치될 수 있다. 스토리지 컨택(120)은 제2 방향(DR2)으로 인접하는 펜스 패턴(170) 사이에 배치될 수 있다.The storage contact 120 may be disposed between adjacent cell conductive lines 140 in the first direction DR1. Storage contact 120 may be placed on both sides of cell conductive line 140. More specifically, the storage contact 120 may be placed between the bit line structures 140ST. The storage contact 120 may be disposed between adjacent fence patterns 170 in the second direction DR2.

스토리지 컨택(120)은 인접하는 셀 도전 라인(140) 사이의 기판(100) 및 셀 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)은 셀 활성 영역(ACT)과 연결될 수 있다. 좀 더 구체적으로, 스토리지 컨택(120)은 스토리지 연결 부분(103b)과 연결될 수 있다. 여기에서, 스토리지 컨택(120)은 도 1의 매몰 컨택(BC)에 대응될 수 있다.The storage contact 120 may overlap the substrate 100 and the cell device isolation layer 105 between adjacent cell conductive lines 140 . The storage contact 120 may be connected to the cell active area (ACT). More specifically, the storage contact 120 may be connected to the storage connection portion 103b. Here, the storage contact 120 may correspond to the buried contact BC of FIG. 1 .

스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.For example, the storage contact 120 may include at least one of a semiconductor material doped with impurities, a conductive silicide compound, a conductive metal nitride, and a metal.

스토리지 패드(160)는 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다. 셀 활성 영역(ACT)의 스토리지 연결 부분(103b)과 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.Storage pad 160 may be formed on storage contact 120 . The storage pad 160 may be electrically connected to the storage contact 120. It may be connected to the storage connection portion 103b of the cell active area (ACT). Here, the storage pad 160 may correspond to the landing pad LP.

스토리지 패드(160)는 비트 라인 구조체(140ST)의 상면의 일부와 중첩될 수 있다. 스토리지 패드(160)는 예를 들어, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.The storage pad 160 may overlap a portion of the top surface of the bit line structure 140ST. For example, the storage pad 160 may include at least one of conductive metal nitride, conductive metal carbide, metal, and metal alloy.

패드 분리 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(180)은 셀 라인 캡핑막(144) 상에 배치될 수 있다. 패드 분리 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)를 정의할 수 있다. 패드 분리 절연막(180)은 스토리지 패드(160)의 상면을 덮지 않을 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 스토리지 패드(160)의 상면의 높이는 패드 분리 절연막(180)의 상면의 높이와 동일할 수 있다.The pad isolation insulating layer 180 may be formed on the storage pad 160 and the bit line structure 140ST. For example, the pad isolation insulating layer 180 may be disposed on the cell line capping layer 144. The pad isolation insulating film 180 may define a storage pad 160 forming a plurality of isolation regions. The pad separation insulating film 180 may not cover the top surface of the storage pad 160. For example, based on the top surface of the substrate 100, the height of the top surface of the storage pad 160 may be the same as the height of the top surface of the pad isolation insulating film 180.

패드 분리 절연막(180)은 절연성 물질을 포함하고, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(180)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.The pad separation insulating film 180 includes an insulating material and can electrically separate the plurality of storage pads 160 from each other. For example, the pad isolation insulating film 180 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon oxycarbonitride film, and a silicon carbonitride film.

식각 정지막(165)은 스토리지 패드(160)의 상면 및 패드 분리 절연막(180)의 상면 상에 배치될 수 있다. 식각 정지막(165)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘산탄화물(SiOC) 및 실리콘 붕소질화물(SiBN) 중 적어도 하나를 포함할 수 있다.The etch stop film 165 may be disposed on the top surface of the storage pad 160 and the top surface of the pad separation insulating film 180. The etch stop film 165 may include, for example, at least one of silicon nitride (SiN), silicon carbonitride (SiCN), silicon oxycarbonitride (SiOCN), silicon oxycarbide (SiOC), and silicon boron nitride (SiBN). You can.

정보 저장부(190)는 스토리지 패드(160) 상에 형성될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 연결된다. 정보 저장부(190)의 일부는 식각 정지막(165) 내에 배치될 수 있다. The information storage unit 190 may be formed on the storage pad 160. The information storage unit 190 is connected to the storage pad 160. A portion of the information storage unit 190 may be disposed within the etch stop layer 165 .

정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함한다. 예를 들어, 상부 전극(193)은 플레이트 형태를 갖는 플레이트 상부 전극일 수 있다.The information storage unit 190 may include, for example, a capacitor, but is not limited thereto. The information storage unit 190 includes a lower electrode 191, a capacitor dielectric layer 192, and an upper electrode 193. For example, the upper electrode 193 may be a plate upper electrode having a plate shape.

하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 하부 전극(191)은 예를 들어, 필라 형상을 가질 수 있다. The lower electrode 191 may be disposed on the storage pad 160. The lower electrode 191 may have a pillar shape, for example.

커패시터 유전막(192)은 하부 전극(191) 상에 형성된다. 커패시터 유전막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 상부 전극(193)은 커패시터 유전막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다. 상부 전극(193)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.The capacitor dielectric layer 192 is formed on the lower electrode 191. The capacitor dielectric layer 192 may be formed along the profile of the lower electrode 191. The upper electrode 193 is formed on the capacitor dielectric layer 192. The upper electrode 193 may surround the outer wall of the lower electrode 191. The upper electrode 193 is shown as a single layer, but this is only for convenience of explanation and is not limited thereto.

하부 전극(191) 및 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.The lower electrode 191 and the upper electrode 193 are each made of, for example, a doped semiconductor material, a conductive metal nitride (e.g. titanium nitride, tantalum nitride, niobium nitride or tungsten nitride, etc.), a metal (e.g. , ruthenium, iridium, titanium, or tantalum, etc.), and conductive metal oxides (e.g., iridium oxide or niobium oxide, etc.), but are not limited thereto.

커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.The capacitor dielectric layer 192 may include, but is not limited to, one of, for example, silicon oxide, silicon nitride, silicon oxynitride, a high dielectric constant material, or a combination thereof. In a semiconductor memory device according to some embodiments, the capacitor dielectric film 192 may include a stacked film structure in which zirconium oxide, aluminum oxide, and zirconium oxide are sequentially stacked. . In a semiconductor memory device according to some embodiments, the capacitor dielectric layer 192 may include a dielectric layer containing hafnium (Hf). In a semiconductor memory device according to some embodiments, the capacitor dielectric layer 192 may have a stacked structure of a ferroelectric material layer and a paraelectric material layer.

도 7은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 8은 도 7의 Q2 영역을 설명하기 위한 확대도이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나 생략한다.FIG. 7 is a diagram for explaining a semiconductor memory device according to some embodiments. FIG. 8 is an enlarged view for explaining area Q2 of FIG. 7. For convenience of explanation, content that overlaps with the content explained using FIGS. 1 to 6 will be briefly described or omitted.

도 7 및 도 8을 참조하면, 셀 게이트 절연막(111)은 상부(111_UP)와, 하부(111_BP)와, 삽입부(111_IP)를 포함할 수 있다. Referring to FIGS. 7 and 8 , the cell gate insulating layer 111 may include an upper portion (111_UP), a lower portion (111_BP), and an insertion portion (111_IP).

셀 게이트 절연막(111)의 상부는 제1 부분(111_UP1)과 제2 부분(111_UP2)을 포함할 수 있다. 셀 게이트 절연막(111)의 상부(111_UP)는 셀 게이트 캡핑 패턴(113)과 접촉할 수 있다. 제1 부분(111_UP1)은 셀 게이트 캡핑 패턴(113)의 상부와 접촉할 수 있다. 제2 부분(111_UP2)은 셀 게이트 캡핑 패턴(113)의 하부와 접촉할 수 있다. 제2 부분(111_UP2)은 제1 부분(111_UP1)과 하부(111_BP) 사이에 배치될 수 있다.The upper portion of the cell gate insulating layer 111 may include a first part (111_UP1) and a second part (111_UP2). The upper portion 111_UP of the cell gate insulating layer 111 may contact the cell gate capping pattern 113. The first part 111_UP1 may contact the top of the cell gate capping pattern 113. The second portion 111_UP2 may contact the lower portion of the cell gate capping pattern 113 . The second part 111_UP2 may be disposed between the first part 111_UP1 and the lower part 111_BP.

제1 부분(UP1)은 제4 두께(T4)를 가질 수 있다. 제2 부분(UP2)는 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제4 두께(T4) 보다 크다. 즉, 단면적 관점에서 셀 게이트 절연막(111)의 상부(111_UP)는 계단 모양을 포함할 수 있다. 다르게 표현하면, 단면적 관점에서 제1 부분(111_UP1)과 셀 게이트 캡핑 패턴(113)이 접촉하는 라인과, 제2 부분(111_UP2)과 셀 게이트 캡핑 패턴(113)이 접촉하는 라인은 동일선상에 배치되지 않는다.The first portion UP1 may have a fourth thickness T4. The second portion UP2 may have a third thickness T3. The third thickness T3 is greater than the fourth thickness T4. That is, in terms of cross-sectional area, the upper portion 111_UP of the cell gate insulating layer 111 may have a step shape. Expressed differently, from a cross-sectional perspective, the line where the first part (111_UP1) contacts the cell gate capping pattern 113 and the line where the second part (111_UP2) contacts the cell gate capping pattern 113 are arranged on the same line. It doesn't work.

몇몇 실시예들에 따른 반도체 메모리 장치에서, 제3 두께(T3)는 제1 두께(T1)보다 크다. 제4 두께(T4)는 제1 두께(T1)와 동일할 수 있다. 다만, 이에 제한되는 것은 아니다. 제4 두께(T4)는 제1 두께(T1)보다 클 수 있다.In the semiconductor memory device according to some embodiments, the third thickness T3 is greater than the first thickness T1. The fourth thickness T4 may be the same as the first thickness T1. However, it is not limited to this. The fourth thickness T4 may be greater than the first thickness T1.

셀 게이트 절연막(111)의 삽입부(111_IP)는 셀 게이트 도전막(114)의 상면 상에 배치될 수 있다. 셀 게이트 절연막(111)의 삽입부(111_IP)는 셀 게이트 캡핑 패턴(113)의 하면 상에 배치될 수 있다. 즉, 셀 게이트 캡핑 패턴(113)과 셀 게이트 도전막(114)은 셀 게이트 절연막(111)의 삽입부(111_IP)에 의해 이격될 수 있다.The insertion portion 111_IP of the cell gate insulating layer 111 may be disposed on the top surface of the cell gate conductive layer 114. The insertion portion 111_IP of the cell gate insulating layer 111 may be disposed on the lower surface of the cell gate capping pattern 113. That is, the cell gate capping pattern 113 and the cell gate conductive layer 114 may be spaced apart by the insertion portion 111_IP of the cell gate insulating layer 111.

셀 게이트 절연막(111)의 삽입부(111_IP)의 두께는 제4 두께(T4)보다 작은 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 셀 게이트 절연막(111)의 삽입부(111_IP)의 두께는 제4 두께(T4)와 동일할 수 있다. 여기서 셀 게이트 절연막(111)의 삽입부(111_IP)의 두께는 제4 방향(DR4)으로 두께 일 수 있다.The thickness of the insertion portion 111_IP of the cell gate insulating layer 111 is shown to be smaller than the fourth thickness T4, but is not limited thereto. For example, the thickness of the insertion portion 111_IP of the cell gate insulating layer 111 may be the same as the fourth thickness T4. Here, the insertion portion 111_IP of the cell gate insulating layer 111 may have a thickness in the fourth direction DR4.

도 9 및 도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 11은 도 10의 Q3 영역을 설명하기 위한 확대도이다. 참고적으로, 도 9는 도 1의 트렌치 및 활성 영역만을 나타낸 레이아웃이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나 생략한다.9 and 10 are diagrams for explaining a semiconductor memory device according to some embodiments. FIG. 11 is an enlarged view for explaining area Q3 of FIG. 10. For reference, FIG. 9 is a layout showing only the trench and active area of FIG. 1. For convenience of explanation, content that overlaps with the content explained using FIGS. 1 to 6 will be briefly described or omitted.

도 9 내지 도 11을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 제1 셀 게이트 구조체(210)와 제2 셀 게이트 구조체(310)를 포함할 수 있다.9 to 11 , a semiconductor memory device according to some embodiments may include a first cell gate structure 210 and a second cell gate structure 310.

제1 셀 게이트 구조체(210)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된다. 제1 셀 게이트 구조체(210)는 제1 셀 게이트 트렌치(215)와, 제1 셀 게이트 절연막(211)과, 제1 셀 게이트 전극(212)과, 제1 절연 라이너막(218)과, 제1 셀 게이트 캡핑 패턴(213)과, 제1 셀 게이트 도전막(214)을 포함할 수 있다.The first cell gate structure 210 is formed in the substrate 100 and the cell device isolation layer 105. The first cell gate structure 210 includes a first cell gate trench 215, a first cell gate insulating layer 211, a first cell gate electrode 212, a first insulating liner layer 218, and a first cell gate insulating layer 211. It may include a 1 cell gate capping pattern 213 and a first cell gate conductive layer 214.

제1 셀 게이트 트렌치(215)는 제1 방향(DR1)으로 연장될 수 있다. 제1 셀 게이트 트렌치(215)는 제1 폭(W1)을 가질 수 있다. 여기서 제1 폭(W1)은 제2 방향(DR2)으로 폭일 수 있다.The first cell gate trench 215 may extend in the first direction DR1. The first cell gate trench 215 may have a first width W1. Here, the first width W1 may be the width in the second direction DR2.

제1 셀 게이트 절연막(211)은 제1 셀 게이트 트렌치(215)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 셀 게이트 절연막(211)은 제1 셀 게이트 트렌치(215)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 제1 셀 게이트 절연막(211)의 물질에 대한 설명은 전술한 셀 게이트 절연막(111)에 대한 설명과 동일하다.The first cell gate insulating layer 211 may extend along the sidewalls and bottom surface of the first cell gate trench 215 . The first cell gate insulating layer 211 may extend along at least a portion of the profile of the first cell gate trench 215 . The description of the material of the first cell gate insulating layer 211 is the same as the description of the cell gate insulating layer 111 described above.

제1 셀 게이트 전극(212)은 제1 셀 게이트 절연막(211) 상에 배치될 수 있다. 제1 셀 게이트 전극(212)은 제1 셀 게이트 트렌치(215)의 일부를 채울 수 있다. The first cell gate electrode 212 may be disposed on the first cell gate insulating layer 211. The first cell gate electrode 212 may fill a portion of the first cell gate trench 215 .

제1 셀 게이트 도전막(214)은 제1 셀 게이트 전극(212) 상에 배치될 수 있다. 제1 셀 게이트 도전막(214)은 제1 셀 게이트 전극(212)의 상면을 따라 연장될 수 있다. 제1 셀 게이트 도전막(214)의 양 측벽은 제1 셀 게이트 절연막(211)과 접촉할 수 있다.The first cell gate conductive film 214 may be disposed on the first cell gate electrode 212 . The first cell gate conductive film 214 may extend along the top surface of the first cell gate electrode 212. Both sidewalls of the first cell gate conductive layer 214 may contact the first cell gate insulating layer 211.

제1 절연 라이너막(218)은 제1 셀 게이트 도전막(214) 상에 배치될 수 있다. 제1 절연 라이너막(218)은 제1 셀 게이트 도전막(214)의 상면을 따라 연장될 수 있다. 제1 절연 라이너막(218)은 제1 셀 게이트 도전막(214)의 상면을 덮을 수 있다.The first insulating liner layer 218 may be disposed on the first cell gate conductive layer 214 . The first insulating liner layer 218 may extend along the top surface of the first cell gate conductive layer 214 . The first insulating liner layer 218 may cover the top surface of the first cell gate conductive layer 214.

제1 절연 라이너막(218)은 절연 물질을 포함할 수 있다. 제1 절연 라이너막(218)은 제1 셀 게이트 절연막(211)과 동일한 물질을 포함할 수 있다. 제1 절연 라이너막(218)과 제1 셀 게이트 절연막(211)의 경계는 구분되지 않을 수 있다.The first insulating liner layer 218 may include an insulating material. The first insulating liner layer 218 may include the same material as the first cell gate insulating layer 211. The boundary between the first insulating liner layer 218 and the first cell gate insulating layer 211 may not be distinct.

제1 셀 게이트 캡핑 패턴(213)은 제1 셀 게이트 도전막(214) 상에 배치될 수 있다. 제1 셀 게이트 캡핑 패턴(213)은 제1 셀 게이트 전극(212) 및 제1 셀 게이트 도전막(214)이 형성되고 남은 제1 셀 게이트 트렌치(215)를 채울 수 있다. The first cell gate capping pattern 213 may be disposed on the first cell gate conductive layer 214. The first cell gate capping pattern 213 may fill the first cell gate trench 215 remaining after the first cell gate electrode 212 and the first cell gate conductive film 214 are formed.

제2 셀 게이트 구조체(310)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된다. 제2 셀 게이트 구조체(310)는 제2 셀 게이트 트렌치(315)와, 제2 셀 게이트 절연막(311)과, 제2 셀 게이트 전극(312)과, 제2 절연 라이너막(318)과, 제2 셀 게이트 캡핑 패턴(313)과, 제2 셀 게이트 도전막(314)을 포함할 수 있다.The second cell gate structure 310 is formed in the substrate 100 and the cell device isolation layer 105. The second cell gate structure 310 includes a second cell gate trench 315, a second cell gate insulating layer 311, a second cell gate electrode 312, a second insulating liner layer 318, and a second cell gate insulating layer 311. 2 It may include a cell gate capping pattern 313 and a second cell gate conductive layer 314.

제2 셀 게이트 트렌치(315)는 제1 방향(DR1)으로 연장될 수 있다. 제2 셀 게이트 트렌치(315)는 제2 폭(W2)을 가질 수 있다. 여기서 제2 폭(W2)은 제2 방향(DR2)으로 폭일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 크다.The second cell gate trench 315 may extend in the first direction DR1. The second cell gate trench 315 may have a second width W2. Here, the second width W2 may be the width in the second direction DR2. The second width W2 is larger than the first width W1.

도 9에서, 제1 셀 게이트 트렌치(215)와 제2 셀 게이트 트렌치(315)가 제2 방향(DR2)으로 교대로 배치되는 것으로 도시되었으나, 이는 예시적인 것으로 이해해야 할 것이다.In FIG. 9 , the first cell gate trench 215 and the second cell gate trench 315 are shown as being alternately arranged in the second direction DR2, but this should be understood as an example.

제2 셀 게이트 절연막(311)은 제2 셀 게이트 트렌치(315)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 셀 게이트 절연막(311)은 제2 셀 게이트 트렌치(315)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 제2 셀 게이트 절연막(311)의 물질에 대한 설명은 전술한 셀 게이트 절연막(111)에 대한 설명과 동일하다.The second cell gate insulating layer 311 may extend along the sidewalls and bottom surface of the second cell gate trench 315 . The second cell gate insulating layer 311 may extend along at least a portion of the profile of the second cell gate trench 315 . The description of the material of the second cell gate insulating layer 311 is the same as the description of the cell gate insulating layer 111 described above.

제2 셀 게이트 전극(312)은 제2 셀 게이트 절연막(311) 상에 배치될 수 있다. 제2 셀 게이트 전극(312)은 제2 셀 게이트 트렌치(315)의 일부를 채울 수 있다. The second cell gate electrode 312 may be disposed on the second cell gate insulating film 311. The second cell gate electrode 312 may fill a portion of the second cell gate trench 315 .

제2 셀 게이트 도전막(314)은 제2 셀 게이트 전극(312) 상에 배치될 수 있다. 제2 셀 게이트 도전막(314)은 제2 셀 게이트 전극(312)의 상면을 따라 연장될 수 있다. 제2 셀 게이트 도전막(314)의 양 측벽은 제2 셀 게이트 절연막(311)과 접촉할 수 있다.The second cell gate conductive film 314 may be disposed on the second cell gate electrode 312. The second cell gate conductive film 314 may extend along the top surface of the second cell gate electrode 312. Both sidewalls of the second cell gate conductive layer 314 may contact the second cell gate insulating layer 311.

제2 절연 라이너막(318)은 제2 셀 게이트 도전막(314) 상에 배치될 수 있다. 제2 절연 라이너막(318)은 제2 셀 게이트 도전막(314)의 상면을 따라 연장될 수 있다. 제2 절연 라이너막(318)은 제2 셀 게이트 도전막(314)의 상면을 덮을 수 있다.The second insulating liner layer 318 may be disposed on the second cell gate conductive layer 314 . The second insulating liner layer 318 may extend along the top surface of the second cell gate conductive layer 314 . The second insulating liner layer 318 may cover the top surface of the second cell gate conductive layer 314.

제2 절연 라이너막(318)은 절연 물질을 포함할 수 있다. 제2 절연 라이너막(318)은 제2 셀 게이트 절연막(311)과 동일한 물질을 포함할 수 있다. 제2 절연 라이너막(318)과 제2 셀 게이트 절연막(311)의 경계는 구분되지 않을 수 있다.The second insulating liner layer 318 may include an insulating material. The second insulating liner layer 318 may include the same material as the second cell gate insulating layer 311. The boundary between the second insulating liner layer 318 and the second cell gate insulating layer 311 may not be distinct.

제2 셀 게이트 캡핑 패턴(313)은 제2 셀 게이트 도전막(314) 상에 배치될 수 있다. 제2 셀 게이트 캡핑 패턴(313)은 제2 셀 게이트 전극(312) 및 제2 셀 게이트 도전막(314)이 형성되고 남은 제2 셀 게이트 트렌치(315)를 채울 수 있다.The second cell gate capping pattern 313 may be disposed on the second cell gate conductive layer 314. The second cell gate capping pattern 313 may fill the second cell gate trench 315 remaining after the second cell gate electrode 312 and the second cell gate conductive film 314 are formed.

다시 도 10 및 도 11을 참고하면, 제1 셀 게이트 캡핑 패턴(213)의 상면으로부터 제1 셀 게이트 도전막(214)의 상면까지 거리(H1)와 제2 셀 게이트 캡핑 패턴(313)의 상면으로부터 제2 셀 게이트 도전막(314)의 상면까지 거리(H2)는 동일 할 수 있다. 다르게 표현하면, 기판(100)의 하면을 기준으로, 제1 셀 게이트 도전막(214)의 상면까지 높이와, 제2 셀 게이트 도전막(314)의 상면까지 높이는 동일할 수 있다.Referring again to FIGS. 10 and 11 , the distance H1 from the top surface of the first cell gate capping pattern 213 to the top surface of the first cell gate conductive film 214 and the top surface of the second cell gate capping pattern 313 The distance H2 from the top surface of the second cell gate conductive layer 314 may be the same. Expressed differently, based on the lower surface of the substrate 100, the height to the top surface of the first cell gate conductive film 214 may be the same as the height to the top surface of the second cell gate conductive film 314.

제1 셀 게이트 도전막(214)의 두께는 제2 셀 게이트 도전막(314)의 두께보다 작다. 제1 셀 게이트 캡핑 패턴(213)의 상면으로부터 제1 셀 게이트 도전막(214)의 하면까지 거리(H3)는 제2 셀 게이트 캡핑 패턴(313)의 상면으로부터 제2 셀 게이트 도전막(314)의 하면까지 거리(H4)보다 작다.The thickness of the first cell gate conductive film 214 is smaller than the thickness of the second cell gate conductive film 314. The distance H3 from the top surface of the first cell gate capping pattern 213 to the bottom surface of the first cell gate conductive film 214 is the distance H3 from the top surface of the second cell gate capping pattern 313 to the second cell gate conductive film 314. It is smaller than the distance to the bottom of (H4).

제1 절연 라이너막(218)의 두께와 제2 절연 라이너막(318)의 두께는 동일할 수 있다. 여기서 제1 절연 라이너막(218)의 두께 및 제2 절연 라이너막(318)의 두께는 제4 방향(DR4)으로 두께 일 수 있다.The thickness of the first insulating liner layer 218 and the second insulating liner layer 318 may be the same. Here, the first insulating liner layer 218 and the second insulating liner layer 318 may have a thickness in the fourth direction DR4.

몇몇 실시예들에 따른 반도체 장치에서, 제1 셀 게이트 구조체(210)는 도 4의 셀 게이트 구조체(110)에 대응될 수 있다. 이 경우, 제1 절연 라이너막(218)은 도 4의 셀 게이트 절연막(111)의 삽입부(111_IP)에 대응될 수 있다. 제1 셀 게이트 절연막(211)은 도 4의 셀 게이트 절연막(111)에 대응될 수 있다. 일 예로, 제1 셀 게이트 절연막(211)은 두께가 다른 상부와 하부를 포함할 수 있다. 다른 예로, 제1 셀 게이트 절연막(211)의 상부는 계단 모양을 포함할 수 있다.In a semiconductor device according to some embodiments, the first cell gate structure 210 may correspond to the cell gate structure 110 of FIG. 4 . In this case, the first insulating liner layer 218 may correspond to the insertion portion 111_IP of the cell gate insulating layer 111 of FIG. 4 . The first cell gate insulating layer 211 may correspond to the cell gate insulating layer 111 of FIG. 4 . As an example, the first cell gate insulating layer 211 may include upper and lower portions with different thicknesses. As another example, the top of the first cell gate insulating layer 211 may include a step shape.

도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 13은 도 12의 P 영역을 설명하기 위한 확대도이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나 생략한다.FIG. 12 is a diagram for explaining a semiconductor memory device according to some embodiments. FIG. 13 is an enlarged view for explaining area P in FIG. 12. For convenience of explanation, content that overlaps with the content explained using FIGS. 1 to 6 will be briefly described or omitted.

도 12 및 도 13을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 셀 게이트 구조체(110)는 셀 게이트 트렌치(115, 415)와, 셀 게이트 절연막(111, 411)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 도전막(114)을 포함할 수 있다. 셀 게이트 트렌치(115)에 대한 설명은 상술한 것과 동일하다. 이하에서, 셀 게이트 트렌치(415)에 대해 차이점을 중심으로 상술한다.12 and 13, in the semiconductor device according to some embodiments, the cell gate structure 110 includes cell gate trenches 115 and 415, cell gate insulating films 111 and 411, and a cell gate electrode ( 112), a cell gate capping pattern 113, and a cell gate conductive film 114. The description of the cell gate trench 115 is the same as described above. Below, the cell gate trench 415 will be described in detail, focusing on differences.

셀 게이트 트렌치(415)는 제1 트렌치(TR1)와 제2 트렌치(TR2)를 포함할 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1) 아래에 배치될 수 있다. 제1 트렌치(TR1)의 폭은 제2 트렌치(TR2)의 폭보다 클 수 있다.The cell gate trench 415 may include a first trench (TR1) and a second trench (TR2). The second trench TR2 may be disposed below the first trench TR1. The width of the first trench TR1 may be larger than the width of the second trench TR2.

셀 게이트 트렌치(415)의 측벽은 계단 모양을 포함할 수 있다. 즉, 제1 트렌치(RT1)의 측벽과 제2 트렌치(RT2)의 측벽은 동일선상에 배치되지 않을 수 있다. The sidewall of the cell gate trench 415 may include a step shape. That is, the sidewalls of the first trench (RT1) and the sidewalls of the second trench (RT2) may not be arranged on the same line.

제1 트렌치(TR1)의 측벽과 제2 트렌치(TR2)의 측벽은 연결부를 통해 연결될 수 있다. 제1 트렌치(TR1)와 제2 트렌치(TR2)는 상기 연결부에 의해 구분될 수 있다. 상기 연결부는 기판(100)의 상면과 평행하게 도시되었으나, 이에 제한되는 것은 아니다. The sidewall of the first trench TR1 and the sidewall of the second trench TR2 may be connected through a connection part. The first trench TR1 and the second trench TR2 may be distinguished by the connection portion. The connection portion is shown parallel to the top surface of the substrate 100, but is not limited thereto.

셀 게이트 절연막(111)은 셀 게이트 트렌치(415)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(415)의 내벽을 따라 연속적으로 배치될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(415)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 도 4에서 도시된 것과 달리, 셀 게이트 절연막(111)은 삽입부(111_IP)를 포함하지 않을 수 있다.The cell gate insulating layer 111 may extend along the sidewalls and bottom of the cell gate trench 415 . The cell gate insulating layer 111 may be continuously disposed along the inner wall of the cell gate trench 415 . The cell gate insulating layer 111 may extend along at least a portion of the profile of the cell gate trench 415 . Unlike what is shown in FIG. 4 , the cell gate insulating layer 111 may not include the insertion portion 111_IP.

셀 게이트 전극(112)은 셀 게이트 절연막(111) 상에 배치될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(415)의 일부를 채울 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 셀 게이트 전극(112)은 제2 트렌치(TR2)를 채울 수 있다. 셀 게이트 전극(112)은 제1 트렌치(TR1)의 일부를 채울 수 있다.The cell gate electrode 112 may be disposed on the cell gate insulating film 111 . The cell gate electrode 112 may fill a portion of the cell gate trench 415 . In a semiconductor device according to some embodiments, the cell gate electrode 112 may fill the second trench TR2. The cell gate electrode 112 may fill a portion of the first trench TR1.

셀 게이트 도전막(114)은 셀 게이트 전극(112) 상에 배치될 수 있다. 셀 게이트 도전막(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다. 셀 게이트 도전막(114)의 양 측벽은 셀 게이트 절연막(111)과 접촉할 수 있다.The cell gate conductive film 114 may be disposed on the cell gate electrode 112 . The cell gate conductive film 114 may extend along the top surface of the cell gate electrode 112. Both sidewalls of the cell gate conductive layer 114 may contact the cell gate insulating layer 111.

셀 게이트 캡핑 패턴(113)은 셀 게이트 도전막(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 도전막(114)이 형성되고 남은 셀 게이트 트렌치(415)를 채울 수 있다.The cell gate capping pattern 113 may be disposed on the cell gate conductive layer 114 . The cell gate capping pattern 113 may fill the cell gate trench 415 remaining after the cell gate electrode 112 and the cell gate conductive film 114 are formed.

도 14 내지 도 24는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 15, 도 16, 도 18, 도 20, 도 22 및 도 24는 도 14의 B-B를 따라 절단한 단면도이다. 도 17, 도 19, 도 21 및 도 23은 도 14의 C-C를 따라 절단한 단면도이다. 제조 방법에 관한 설명 중 도 1 내지 도 6을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.14 to 24 are intermediate-step diagrams for explaining a method of manufacturing a semiconductor memory device according to some embodiments. FIGS. 15, 16, 18, 20, 22, and 24 are cross-sectional views taken along line B-B of FIG. 14. Figures 17, 19, 21 and 23 are cross-sectional views taken along line C-C of Figure 14. In the description of the manufacturing method, content that overlaps with the content explained using FIGS. 1 to 6 will be briefly described or omitted.

도 14를 참고하면, 기판(100) 내에 셀 게이트 트렌치(115)가 형성될 수 있다. 셀 게이트 트렌치(115)는 제1 방향(DR1)으로 연장될 수 있다. 셀 게이트 트렌치(115)는 활성 영역(ACT)을 가로질러 형성될 수 있다.Referring to FIG. 14, a cell gate trench 115 may be formed within the substrate 100. The cell gate trench 115 may extend in the first direction DR1. The cell gate trench 115 may be formed across the active area ACT.

도 15를 참고하면, 셀 게이트 트렌치(115) 상에 제1 프리 셀 게이트 절연막(111_P1)과 셀 게이트 전극(112)이 형성될 수 있다.Referring to FIG. 15, a first free cell gate insulating layer 111_P1 and a cell gate electrode 112 may be formed on the cell gate trench 115.

제1 프리 셀 게이트 절연막(111_P1)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 형성될 수 있다. 셀 게이트 전극(112)은 제1 프리 셀 게이트 절연막(111_P1) 상에 형성되어, 셀 게이트 트렌치(115)의 하부를 채울 수 있다.The first free cell gate insulating layer 111_P1 may be formed along the sidewalls and bottom surfaces of the cell gate trench 115 . The cell gate electrode 112 may be formed on the first free cell gate insulating layer 111_P1 to fill the lower portion of the cell gate trench 115 .

도 16 및 도 17을 참고하면, 셀 게이트 전극(112) 상에 프리 셀 게이트 도전막(114P)이 형성될 수 있다.Referring to FIGS. 16 and 17 , a free cell gate conductive film 114P may be formed on the cell gate electrode 112.

프리 셀 게이트 도전막(114P)은 셀 게이트 전극(112) 및 제1 프리 셀 게이트 절연막(111_P1)의 측벽 상에 형성될 수 있다. 프리 셀 게이트 도전막(114P)은 돌출부(114P_PP)를 포함할 수 있다. 돌출부(114P_PP)는 제4 방향(DR4)으로 돌출될 수 있다.The free cell gate conductive layer 114P may be formed on the sidewalls of the cell gate electrode 112 and the first free cell gate insulating layer 111_P1. The free cell gate conductive layer 114P may include a protrusion 114P_PP. The protrusion 114P_PP may protrude in the fourth direction DR4.

도 18 및 도 19를 참고하면, 프리 셀 게이트 도전막(114P) 상에 마스크막(119)이 형성될 수 있다. 마스크막(119)은 예를 들어, 스핀 코팅(spin coating) 공정에 의해 형성될 수 있다.Referring to Figures 18 and 19, a mask film 119 may be formed on the free cell gate conductive film 114P. The mask layer 119 may be formed through, for example, a spin coating process.

마스크막(119)은 프리 셀 게이트 도전막(114P)을 덮고, 돌출부(114P_PP)를 노출시킬 수 있다. 다만, 이에 제한되는 것은 아니다. 도시된 것과 달리 마스크막(119)은 프리 셀 게이트 도전막(114P) 및 돌출부(114P_PP) 전체를 덮을 수 있다. 제1 프리 셀 게이트 절연막(111_P1)의 상부는 노출될 수 있다.The mask layer 119 may cover the free cell gate conductive layer 114P and expose the protrusion 114P_PP. However, it is not limited to this. Unlike shown, the mask layer 119 may cover the entire free cell gate conductive layer 114P and the protrusion 114P_PP. The top of the first free cell gate insulating layer 111_P1 may be exposed.

도 20 및 도 21을 참고하면, 마스크막(119) 및 돌출부(114P_PP)를 식각하여, 셀 게이트 도전막(114)을 형성할 수 있다.Referring to FIGS. 20 and 21 , the mask layer 119 and the protrusion 114P_PP may be etched to form the cell gate conductive layer 114.

마스크막(119)과 돌출부(114P_PP)는 식각 공정에 의해 제거될 수 있다. 상기 식각 공정은 마스크막(119)과 돌출부(114P_PP)에 대해 식각 선택비가 없는 식각 물질이 사용될 수 있다. 그 결과, 마스크막(119)과 돌출부(114P_PP)는 함께 제거될 수 있다.The mask film 119 and the protrusion 114P_PP may be removed through an etching process. In the etching process, an etching material with no etch selectivity may be used for the mask layer 119 and the protrusion 114P_PP. As a result, the mask film 119 and the protrusion 114P_PP can be removed together.

상기 식각 공정이 진행됨에 따라, 노출된 제1 프리 셀 게이트 절연막(111_P1)이 일부 제거될 수 있다. 즉, 제1 프리 셀 게이트 절연막(111_P1)의 상부의 두께는 감소할 수 있다. As the etching process progresses, part of the exposed first free cell gate insulating layer 111_P1 may be removed. That is, the thickness of the upper part of the first free cell gate insulating layer 111_P1 may be reduced.

도 22 및 도 23을 참고하면, 제1 프리 셀 게이트 절연막(111_P1) 및 셀 게이트 도전막(114)의 상면 상에 제2 프리 셀 게이트 절연막(111_P2)이 형성될 수 있다.Referring to FIGS. 22 and 23 , a second free cell gate insulating film 111_P2 may be formed on the top surfaces of the first free cell gate insulating film 111_P1 and the cell gate conductive film 114.

제2 프리 셀 게이트 절연막(111_P2)은 예를 들어, 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 제2 프리 셀 게이트 절연막(111_P2)은 제1 프리 셀 게이트 절연막(111_P1)과 동일한 물질을 포함한다. 제2 프리 셀 게이트 절연막(111_P2)과 제1 프리 셀 게이트 절연막(111_P1)의 경계는 구분되지 않을 수 있다. 즉, 제1 프리 셀 게이트 절연막(111_P1)과 제2 프리 셀 게이트 절연막(111_P2)은 도 4의 셀 게이트 절연막(111)에 대응될 수 있다.The second free cell gate insulating layer 111_P2 may be formed by, for example, an atomic layer deposition (ALD) process. The second free cell gate insulating layer 111_P2 includes the same material as the first free cell gate insulating layer 111_P1. The boundary between the second free cell gate insulating layer 111_P2 and the first free cell gate insulating layer 111_P1 may not be distinguished. That is, the first free cell gate insulating layer 111_P1 and the second free cell gate insulating layer 111_P2 may correspond to the cell gate insulating layer 111 of FIG. 4 .

도 24를 참고하면, 제2 프리 셀 게이트 절연막(111_P2) 상에 셀 게이트 캡핑 패턴(113)이 형성될 수 있다. 예를 들어, 셀 게이트 캡핑 패턴(113)은 기판(100)의 전면 상에 캡핑막을 형성한 후, 평탄화 공정 등을 수행하여 형성될 수 있다. 이때, 기판(100)의 상면을 덮는 셀 게이트 절연막(111)의 일부가 함께 제거될 수 있다.Referring to FIG. 24, a cell gate capping pattern 113 may be formed on the second free cell gate insulating layer 111_P2. For example, the cell gate capping pattern 113 may be formed by forming a capping film on the entire surface of the substrate 100 and then performing a planarization process. At this time, a portion of the cell gate insulating film 111 covering the upper surface of the substrate 100 may be removed.

이어서, 기판(100) 상에 제2 방향(DR2)으로 연장되는 비트 라인 구조체(140ST)가 형성될 수 있다. 비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)과, 비트 라인 스페이서(150)를 포함할 수 있다.Subsequently, a bit line structure 140ST extending in the second direction DR2 may be formed on the substrate 100. The bit line structure 140ST may include a cell conductive line 140, a cell line capping film 144, and a bit line spacer 150.

활성 영역(ACR)의 제2 부분(103b) 상에 스토리지 컨택(120), 스토리지 패드(160) 및 정보 저장부(190)가 형성될 수 있다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함할 수 있다.A storage contact 120, a storage pad 160, and an information storage unit 190 may be formed on the second portion 103b of the active region ACR. The information storage unit 190 may include a lower electrode 191, a capacitor dielectric layer 192, and an upper electrode 193.

도 25 및 도 26은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의상 도 1 내지 7 및 도 14 내지 24를 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나 생략한다.FIGS. 25 and 26 are intermediate-step diagrams for explaining a method of manufacturing a semiconductor memory device according to some embodiments. For convenience of explanation, content that overlaps with content explained using FIGS. 1 to 7 and FIGS. 14 to 24 will be briefly described or omitted.

참고적으로, 도 14 내지 도 19까지 제조 방법은 동일하다. 이하에서, 도 19에 이어서 설명한다.For reference, the manufacturing method from FIGS. 14 to 19 is the same. Below, the description continues with FIG. 19.

도 25를 참고하면, 돌출부(114P_PP)를 식각하여, 셀 게이트 도전막(114)을 형성할 수 있다.Referring to FIG. 25 , the cell gate conductive layer 114 may be formed by etching the protrusion 114P_PP.

돌출부(114P_PP)는 식각 공정에 의해 제거될 수 있다. 상기 식각 공정은 마스크막(119)과 돌출부(114P_PP)에 대해 식각 선택비가 있는 식각 물질이 사용될 수 있다. 그 결과, 마스크막(119)은 제거되지 않고, 돌출부(114P_PP)만 제거될 수 있다.The protrusion 114P_PP may be removed by an etching process. In the etching process, an etching material having an etch selectivity for the mask layer 119 and the protrusion 114P_PP may be used. As a result, the mask film 119 cannot be removed, and only the protrusion 114P_PP can be removed.

도 26을 참고하면, 마스크막(119)이 제거되고, 제2 프리 셀 게이트 절연막(111_P2)이 형성될 수 있다.Referring to FIG. 26, the mask layer 119 may be removed and a second free cell gate insulating layer 111_P2 may be formed.

마스크막(119)은 애싱(Ashing) 또는 스트립(strip) 공정에 의해 제거되고, 셀 게이트 도전막(114)의 상면이 노출될 수 있다. 이어서, 제1 프리 셀 게이트 절연막(111_P1) 및 셀 게이트 도전막(114)의 상면 상에 제2 프리 셀 게이트 절연막(111_P2)이 형성될 수 있다. 제2 프리 셀 게이트 절연막(111_P2)은 제1 프리 셀 게이트 절연막(111_P1)과 동일한 물질을 포함한다. 제2 프리 셀 게이트 절연막(111_P2)과 제1 프리 셀 게이트 절연막(111_P1)의 경계는 구분되지 않을 수 있다. 즉, 제1 프리 셀 게이트 절연막(111_P1)과 제2 프리 셀 게이트 절연막(111_P2)은 도 7의 셀 게이트 절연막(111)에 대응될 수 있다.The mask layer 119 may be removed through an ashing or strip process, and the top surface of the cell gate conductive layer 114 may be exposed. Subsequently, a second free cell gate insulating layer 111_P2 may be formed on the top surfaces of the first free cell gate insulating layer 111_P1 and the cell gate conductive layer 114. The second free cell gate insulating layer 111_P2 includes the same material as the first free cell gate insulating layer 111_P1. The boundary between the second free cell gate insulating layer 111_P2 and the first free cell gate insulating layer 111_P1 may not be distinguished. That is, the first free cell gate insulating layer 111_P1 and the second free cell gate insulating layer 111_P2 may correspond to the cell gate insulating layer 111 of FIG. 7 .

도 27 내지 도 32는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.27 to 32 are intermediate diagrams for explaining a method of manufacturing a semiconductor memory device according to some embodiments.

도 27을 및 도 28을 참고하면, 기판(100) 내에 셀 게이트 트렌치(115) 및 제1 트렌치(TR1)가 형성될 수 있다.Referring to FIGS. 27 and 28 , a cell gate trench 115 and a first trench TR1 may be formed in the substrate 100 .

제1 트렌치(TR1)는 복수의 셀 게이트 트렌치(115) 중에서 깊이가 낮은 트렌치 일 수 있다. 즉, 제1 트렌치(TR1)의 깊이는 셀 게이트 트렌치(115)의 깊이 보다 작다. 제1 트렌치(TR1)가 기판(100)내에 형성되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 제1 트렌치(TR1)는 셀 소자 분리막(105) 내에도 형성될 수 있다.The first trench TR1 may be a shallow trench among the plurality of cell gate trenches 115 . That is, the depth of the first trench TR1 is smaller than the depth of the cell gate trench 115. Although the first trench TR1 is shown as being formed in the substrate 100, it is not limited thereto. The first trench TR1 may also be formed within the cell device isolation layer 105.

도 29를 참고하면, 셀 게이트 트렌치(115) 및 제1 트렌치(TR1) 상에 제3 프리 셀 게이트 절연막(111_P3)이 형성될 수 있다.Referring to FIG. 29 , a third free cell gate insulating layer 111_P3 may be formed on the cell gate trench 115 and the first trench TR1.

제3 프리 셀 게이트 절연막(111_P3)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 형성될 수 있다. 제3 프리 셀 게이트 절연막(111_P3)은 제1 트렌치(TR1)의 측벽 및 바닥면을 따라 형성될 수 있다. 제3 프리 셀 게이트 절연막(111_P3)은 산화물을 포함할 수 있다.The third free cell gate insulating layer 111_P3 may be formed along the sidewalls and bottom surfaces of the cell gate trench 115. The third free cell gate insulating layer 111_P3 may be formed along the sidewalls and bottom of the first trench TR1. The third free cell gate insulating layer 111_P3 may include oxide.

도 30을 참조하면, 셀 게이트 트렌치(115) 상에 마스크막(129)이 형성될 수 있다. Referring to FIG. 30, a mask layer 129 may be formed on the cell gate trench 115.

마스크막(129)은 예를 들어, 스핀 코팅(spin coating) 공정에 의해 형성될 수 있다. 마스크막(129)은 제1 트렌치(TR1) 상에 형성되지 않을 수 있다. 마스크막(129)은 이어지는 식각 공정에서, 셀 게이트 트렌치(115)를 보호할 수 있다.The mask layer 129 may be formed through, for example, a spin coating process. The mask layer 129 may not be formed on the first trench TR1. The mask layer 129 may protect the cell gate trench 115 in a subsequent etching process.

도 31을 참고하면, 제1 트렌치(TR1) 아래에 제2 트렌치(TR2)가 형성될 수 있다.Referring to FIG. 31, a second trench TR2 may be formed under the first trench TR1.

마스크막(129)를 마스크로 사용하여, 제1 트렌치(TR1) 아래에 제2 트렌치(TR2)를 형성할 수 있다. 이어서, 제3 프리 셀 게이트 절연막(111_P3) 및 마스크막(129)이 제거될 수 있다. 예를 들어, 제3 프리 셀 게이트 절연막(111_P3) 및 마스크막(129)은 애싱(Ashing) 또는 스트립(strip) 공정에 의해 제거될 수 있다.The second trench TR2 can be formed under the first trench TR1 by using the mask film 129 as a mask. Subsequently, the third free cell gate insulating layer 111_P3 and the mask layer 129 may be removed. For example, the third free cell gate insulating layer 111_P3 and the mask layer 129 may be removed by an ashing or strip process.

제2 트렌치(TR2)의 폭은 제1 트렌치(TR1) 보다 작을 수 있다. 제1 트렌치(TR1)의 측벽은 제2 트렌치(TR2)의 측벽과 동일선상에 배치되지 않을 수 있다. The width of the second trench TR2 may be smaller than that of the first trench TR1. The sidewall of the first trench TR1 may not be disposed on the same line as the sidewall of the second trench TR2.

도 32를 참고하면, 셀 게이트 트렌치(115)와, 제1 트렌치(RT1)와, 제2 트렌치(TR2) 상에 셀 게이트 절연막(111)이 형성될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면에 컨포멀하게 형성될 수 있다. 셀 게이트 절연막(111)은 제2 트렌치(TR2)의 측벽 및 바닥면과, 제1 트렌치(TR1)의 측벽 상에 컨포멀하게 형성될 수 있다.Referring to FIG. 32, a cell gate insulating layer 111 may be formed on the cell gate trench 115, the first trench RT1, and the second trench TR2. The cell gate insulating layer 111 may be formed conformally on the sidewalls and bottom surfaces of the cell gate trench 115 . The cell gate insulating layer 111 may be formed conformally on the sidewalls and bottom of the second trench TR2 and the sidewalls of the first trench TR1.

이어서, 셀 게이트 절연막(111) 상에 셀 게이트 전극(112)이 형성될 수 있다. 셀 게이트 전극(112)은 제2 트렌치(TR2)를 채울 수 있다. 셀 게이트 전극(112)의 일부는 제1 트렌치(TR1)의 하부를 채울 수 있다. 셀 게이트 전극(112) 상에 셀 게이트 도전막(114) 및 셀 게이트 캡핑 패턴(113)이 형성될 수 있다.Subsequently, a cell gate electrode 112 may be formed on the cell gate insulating film 111. The cell gate electrode 112 may fill the second trench TR2. A portion of the cell gate electrode 112 may fill the lower portion of the first trench TR1. A cell gate conductive film 114 and a cell gate capping pattern 113 may be formed on the cell gate electrode 112.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

110: 셀 게이트 구조체 111: 셀 게이트 절연막
112: 셀 게이트 전극 113: 셀 게이트 캡핑 패턴
114: 셀 게이트 도전막 115: 셀 게이트 트렌치
120: 스토리지 컨택 130: 셀 절연막
140ST: 비트 라인 구조체 144: 셀 라인 캡핑막
160: 스토리지 패드 190: 정보 저장부110: cell gate structure 111: cell gate insulating film
112: cell gate electrode 113: cell gate capping pattern
114: cell gate conductive film 115: cell gate trench
120: storage contact 130: cell insulating film
140ST: bit line structure 144: cell line capping film
160: storage pad 190: information storage unit

Claims

A substrate containing an active region;
A cell gate structure disposed in the substrate and extending in a first direction, comprising a cell gate trench, a cell gate insulating film disposed along an inner wall of the cell gate trench, and a cell gate electrode disposed on the cell gate insulating film; a cell gate structure including a cell gate conductive film disposed on the cell gate electrode and a cell gate capping pattern that fills the cell gate trench;
a bit line structure intersecting the cell gate structure; and
Comprising an information storage unit connected to the active area,
The cell gate insulating film is
It includes an insertion part disposed between the cell gate conductive film and the cell gate capping pattern, a lower part in contact with the cell gate conductive film, and an upper part in contact with the cell gate capping pattern,
A semiconductor memory device wherein a thickness of an upper portion of the cell gate insulating layer is greater than a thickness of a lower portion of the cell gate insulating layer.

According to claim 1,
A semiconductor memory device wherein the insertion portion of the cell gate insulating film separates the cell gate conductive film and the cell gate capping pattern.

According to claim 1,
A semiconductor memory device wherein an upper portion of the cell gate insulating film includes a step shape in cross-sectional view.

According to claim 1,
The upper part of the cell gate insulating film includes a first part and a second part disposed between the first part and the lower part of the cell gate insulating film,
A semiconductor memory device wherein a thickness of the first portion is different from a thickness of the second portion.

According to clause 4,
A semiconductor memory device wherein a thickness of the first portion is smaller than a thickness of the second portion.

A substrate containing an active region;
a first cell gate trench disposed within the substrate and having a first width;
a first cell gate insulating layer disposed along an inner wall of the first cell gate trench;
a first cell gate electrode disposed on the first cell gate insulating film;
a first cell gate conductive film disposed on the first cell gate electrode;
a first insulating liner layer disposed on the first cell gate conductive layer;
a first cell gate capping pattern disposed on the first insulating liner layer;
a second cell gate trench disposed within the substrate and having a second width greater than the first width;
a second cell gate insulating film disposed along an inner wall of the second cell gate trench;
a second cell gate electrode disposed on the second cell gate insulating film;
a second cell gate conductive film disposed on the second cell gate electrode;
a second insulating liner layer disposed on the second cell gate conductive layer; and
and a second cell gate capping pattern disposed on the second insulating liner layer,
The distance from the top surface of the first cell gate capping pattern to the top surface of the first cell gate conductive film is equal to the distance from the top surface of the second cell gate capping pattern to the top surface of the second cell gate conductive film.

According to clause 6,
A semiconductor memory device wherein a thickness of the first cell gate conductive film is different from a thickness of the second cell gate conductive film.

According to clause 6,
The first cell gate insulating layer is
a lower portion in contact with the first cell gate conductive film;
It includes an upper part in contact with the first cell gate capping pattern,
A semiconductor memory device wherein a thickness of an upper portion of the first cell gate insulating layer is greater than a thickness of a lower portion of the first cell gate insulating layer.

According to clause 6,
a bit line structure crossing the first cell gate electrode;
A semiconductor memory device further comprising an information storage unit connected to the active area.

A substrate containing an active region;
A cell gate structure disposed in the substrate and extending in a first direction, comprising a cell gate trench, a cell gate insulating film disposed along an inner wall of the cell gate trench, and a cell gate electrode disposed on the cell gate insulating film; a cell gate structure including a cell gate conductive film disposed on the cell gate electrode and a cell gate capping pattern that fills the cell gate trench;
a bit line structure intersecting the cell gate structure; and
Includes an information storage unit connected to the active area,
The cell gate trench includes a first trench and a second trench disposed below the first trench,
A semiconductor memory device, wherein the sidewalls of the first trench and the sidewalls of the second trench are not disposed on the same line.