KR20240010162A - Semiconductor memory device and method of fabricating the same - Google Patents
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- Semiconductor Memories (AREA)
Abstract
소자 성능 및 신뢰성을 개선할 수 있는 반도체 메모리 장치 제조 방법을 제공하는 것이다. 반도체 메모리 장치 제조 방법은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판을 제공하고, 셀 영역의 기판 상에 노드 접속 패드를 형성하고, 노드 접속 패드 상에 셀 도전 라인을 형성하고, 페리 영역의 기판 상에 페리 게이트 구조체를 형성하고, 셀 도전 라인과 페리 게이트 구조체를 덮는 프리 캡핑막을 형성하고, 페리 영역의 프리 캡핑막 상에 마스크를 형성하고, 마스크를 이용하여 셀 영역의 프리 캡핑막을 식각하여, 캡핑막을 형성하는 것을 포함하고, 캡핑막은 페리 영역 상에 배치되는 캡핑막의 제1 부분과, 셀 영역 상에 배치되는 캡핑막의 제2 부분을 포함한다 포함한다.The goal is to provide a semiconductor memory device manufacturing method that can improve device performance and reliability. A semiconductor memory device manufacturing method includes providing a substrate including a cell region and a ferry region defined around the cell region, forming a node connection pad on the substrate in the cell region, and forming a cell conductive line on the node connection pad. A ferry gate structure is formed on the substrate in the ferry region, a pre-capping film is formed to cover the cell conductive line and the ferry gate structure, a mask is formed on the pre-capping film in the ferry region, and the mask is used to form a pre-capping film in the cell region. and forming a capping film by etching the pre-capping film, wherein the capping film includes a first portion of the capping film disposed on the peri region and a second portion of the capping film disposed on the cell region.
Description
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to semiconductor memory devices and methods for manufacturing the same.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. As semiconductor devices become more highly integrated, individual circuit patterns are becoming more refined in order to implement more semiconductor devices in the same area. In other words, as the degree of integration of semiconductor devices increases, design rules for the components of semiconductor devices are decreasing.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 컨택을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.In highly scaled semiconductor devices, the process of forming a plurality of wiring lines and a plurality of contacts interposed between them is becoming increasingly complex and difficult.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제조할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는 것이다.The technical problem to be solved by the present invention is to provide a method of manufacturing a semiconductor memory device that can manufacture a semiconductor memory device with improved product reliability.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a semiconductor memory device with improved product reliability.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.
상기 기술적 과제를 해결하기 위한 본 발명의 반도체 메모리 장치 제조 방법의 일 태양(aspect)은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판을 제공하고, 셀 영역의 기판 상에 노드 접속 패드를 형성하고, 노드 접속 패드 상에 셀 도전 라인을 형성하고, 페리 영역의 기판 상에 페리 게이트 구조체를 형성하고, 셀 도전 라인과 페리 게이트 구조체를 덮는 프리 캡핑막을 형성하고, 페리 영역의 프리 캡핑막 상에 마스크를 형성하고, 마스크를 이용하여 셀 영역의 프리 캡핑막을 식각하여, 캡핑막을 형성하는 것을 포함하고, 캡핑막은 페리 영역 상에 배치되는 캡핑막의 제1 부분과, 셀 영역 상에 배치되는 캡핑막의 제2 부분을 포함한다.One aspect of the method for manufacturing a semiconductor memory device of the present invention for solving the above technical problem is to provide a substrate including a cell region and a peri region defined around the cell region, and a node on the substrate in the cell region. Forming a connection pad, forming a cell conductive line on the node connection pad, forming a ferry gate structure on the substrate in the ferry region, forming a pre-capping film covering the cell conductive line and the ferry gate structure, and forming a pre-capping film on the substrate in the ferry region. Forming a mask on the capping film and etching the pre-capping film in the cell area using the mask to form a capping film, wherein the capping film includes a first portion of the capping film disposed on the peri region and a first portion of the capping film disposed on the cell region. It includes a second portion of the capping film.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판, 셀 영역의 기판 상에 배치되고, 정보 저장 구조체와 연결되는 노드 접속 패드, 노드 접속 패드 상에 배치되는 셀 도전 라인, 상기 셀 도전 라인 상에 배치되는 도전 라인 캡핑막, 페리 영역의 상기 기판 상에 배치되는 페리 게이트 구조체, 및 페리 게이트 구조체 상에 배치되는 페리 게이트 캡핑막을 포함하되, 도전 라인 캡핑막의 두께는 페리 게이트 캡핑막의 두께보다 얇다.One aspect of the semiconductor memory device of the present invention for solving the above other problems is a substrate including a cell region and a peri region defined around the cell region, disposed on the substrate of the cell region, and connected to an information storage structure. A node connection pad, a cell conductive line disposed on the node connection pad, a conductive line capping film disposed on the cell conductive line, a Ferry gate structure disposed on the substrate in the Ferry region, and a Ferry gate structure disposed on the Ferry gate structure. It includes a gate capping film, but the thickness of the conductive line capping film is thinner than the thickness of the ferry gate capping film.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다.
도 2는 도 1의 셀 영역의 개략적인 레이아웃도이다.
도 3의 도 2의 워드 라인 및 활성 영역만을 나타낸 레이아웃도이다.
도 4는 도 1의 A - A를 따라 절단한 단면도이다.
도 5는 도 1의 B - B를 따라 절단한 단면도이다.
도 6 내지 도 25는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.1 is a schematic layout diagram of a semiconductor memory device according to some embodiments.
FIG. 2 is a schematic layout diagram of the cell area of FIG. 1.
FIG. 3 is a layout diagram showing only the word line and active area of FIG. 2.
Figure 4 is a cross-sectional view taken along line A-A of Figure 1.
Figure 5 is a cross-sectional view taken along line B-B of Figure 1.
6 to 25 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor memory device according to some embodiments.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다. 도 2는 도 1의 셀 영역의 개략적인 레이아웃도이다. 도 3의 도 2의 워드 라인 및 활성 영역만을 나타낸 레이아웃도이다. 도 4는 도 1의 A - A를 따라 절단한 단면도이다. 도 5는 도 1의 B - B를 따라 절단한 단면도이다.1 is a schematic layout diagram of a semiconductor memory device according to some embodiments. FIG. 2 is a schematic layout diagram of the cell area of FIG. 1. FIG. 3 is a layout diagram showing only the word lines and active areas of FIG. 2. Figure 4 is a cross-sectional view taken along line A-A of Figure 1. Figure 5 is a cross-sectional view taken along line B-B of Figure 1.
몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다. In drawings of semiconductor memory devices according to some embodiments, a Dynamic Random Access Memory (DRAM) is shown as an example, but is not limited thereto.
도 1 내지 도 5를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 셀 영역(20)과, 분리 영역(22)과, 페리 영역(24)을 포함할 수 있다. Referring to FIGS. 1 to 5 , a semiconductor memory device according to some embodiments may include a
분리 영역(22)은 셀 영역(20)의 둘레를 따라 형성될 수 있다. 분리 영역(22)은 셀 영역(20) 및 페리 영역(24)을 분리할 수 있다. 페리 영역(24)은 셀 영역(20)의 주변에 정의될 수 있다.The
셀 영역(20)은 복수의 셀 활성 영역(ACT)을 포함할 수 있다. 셀 활성 영역(ACT)은 기판(도 4의 100) 내에 형성된 셀 소자 분리막(도 4 및 5의 105)에 의해 정의될 수 있다. 반도체 메모리 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제3 방향(D3)으로 연장될 수 있다.The
셀 활성 영역(ACT)을 가로질러 제1 방향(D1)으로 연장된 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. A plurality of gate electrodes extending in the first direction D1 across the cell active area ACT may be disposed. The plurality of gate electrodes may extend parallel to each other. For example, the plurality of gate electrodes may be a plurality of word lines (WL). Word lines (WL) may be arranged at equal intervals. The width of the word line (WL) or the spacing between word lines (WL) may be determined according to design rules.
워드 라인(WL)은 분리 영역(22)까지 연장될 수 있다. 워드 라인(WL)의 일부는 분리 영역(22)과 제4 방향(D4)으로 중첩될 수 있다. The word line WL may extend to the
제1 방향(D1)으로 연장되는 2개의 워드 라인(WL)에 의해, 각각의 셀 활성 영역(ACT)은 3 부분으로 나뉠 수 있다. 셀 활성 영역(ACT)은 스토리지 연결 영역(103b) 및 비트 라인 연결 영역(103a)을 포함할 수 있다. 비트 라인 연결 영역(103a)은 셀 활성 영역(ACT)의 가운데 부분에 위치하고, 스토리지 연결 영역(103b)은 셀 활성 영역(ACT)의 단부에 위치할 수 있다.Each cell active area ACT may be divided into three parts by two word lines WL extending in the first direction D1. The cell active area (ACT) may include a
예를 들어, 비트 라인 연결 영역(103a)은 비트 라인(BL)과 연결되는 영역이고, 스토리지 연결 영역(103b)은 정보 저장부(도 3의 190)와 연결되는 영역일 수 있다. 다르게 설명하면, 비트 라인 연결 영역(103a)은 공통 드레인 영역에 해당되고, 스토리지 연결 영역(103b)은 소오스 영역에 해당될 수 있다. 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 영역(103a) 및 스토리지 연결 영역(103b)은 트랜지스터를 구성할 수 있다.For example, the bit
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(D2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. A plurality of bit lines (Bit Lines: BL) extending in a second direction (D2) perpendicular to the word line (WL) may be disposed on the word line (WL). The plurality of bit lines BL may extend parallel to each other. Bit lines BL may be arranged at equal intervals. The width of the bit lines BL or the spacing between bit lines BL may be determined according to design rules.
제4 방향(D4)은 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)과 직교할 수 있다. 제4 방향(D4)은 기판(100)의 두께 방향일 수 있다. The fourth direction D4 may be perpendicular to the first direction D1, the second direction D2, and the third direction D3. The fourth direction D4 may be the thickness direction of the
몇몇 실시예들에 따른 반도체 메모리 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 노드 패드(Node Pad: XP), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다. A semiconductor memory device according to some embodiments may include various contact arrays formed on a cell active area (ACT). Various contact arrangements may include, for example, Direct Contact (DC), Node Pad (XP), and Landing Pad (LP).
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 노드 패드(XP)는 셀 활성 영역(ACT)을 커패시터의 하부 전극(도 3의 191)에 연결시키는 접속 패드일 수 있다. 배치 구조상, 노드 패드(XP)와 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 3의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.Here, the direct contact (DC) may refer to a contact that electrically connects the cell active area (ACT) to the bit line (BL). The node pad XP may be a connection pad that connects the cell active area ACT to the lower electrode (191 in FIG. 3) of the capacitor. Due to the arrangement structure, the contact area between the node pad (XP) and the cell active area (ACT) may be small. Accordingly, a conductive landing pad (LP) may be introduced to expand the contact area with the cell active area (ACT) and the lower electrode (191 in FIG. 3) of the capacitor.
랜딩 패드(LP)는 노드 패드(XP)와 커패시터의 하부 전극(도 3의 191) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 커패시터의 하부 전극(191) 사이의 컨택 저항이 감소될 수 있다.The landing pad LP may be disposed between the node pad XP and the lower electrode (191 in FIG. 3) of the capacitor. By expanding the contact area through the introduction of the landing pad LP, the contact resistance between the cell active area ACT and the
다이렉트 컨택(DC)은 비트 라인 연결 영역(103a)과 연결될 수 있다. 노드 패드(XP)는 스토리지 연결 영역(103b)과 연결될 수 있다. The direct contact (DC) may be connected to the bit
노드 패드(XP)가 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 노드 패드(XP)와 적어도 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 노드 패드(XP)는 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(도 4의 105)과 중첩되도록 형성될 수 있다.As the node pad (XP) is placed at both ends of the cell active area (ACT), the landing pad (LP) is placed adjacent to both ends of the cell active area (ACT) and overlaps at least some of the node pad (XP). It can be. In other words, the node pad (XP) is formed to overlap the cell active area (ACT) and the cell device isolation film (105 in FIG. 4) between adjacent word lines (WL) and between adjacent bit lines (BL). It can be.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 노드 패드(XP) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 제3 방향(D3)을 따라 연장됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.The word line WL may be formed as a buried structure within the
다이렉트 컨택(DC) 및 노드 패드(XP)는 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 노드 패드(XP)는 제1 방향(D1) 및 제2 방향(D2)을 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 노드 패드(XP)와 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(D2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(D1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다.Direct contact (DC) and node pad (XP) may be arranged symmetrically. Because of this, the direct contact DC and the node pad XP may be arranged on a straight line along the first direction D1 and the second direction D2. Meanwhile, unlike the direct contact (DC) and the node pad (XP), the landing pad (LP) may be arranged in a zigzag shape in the second direction (D2) in which the bit line (BL) extends. Additionally, the landing pad LP may be arranged to overlap the same side portion of each bit line BL in the first direction D1 in which the word line WL extends.
예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다. For example, each landing pad (LP) of the first line overlaps the left side of the corresponding bit line (BL), and each landing pad (LP) of the second line overlaps the right side of the corresponding bit line (BL). may overlap with .
도 2 내지 도 5를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140)와, 복수의 노드 접속 패드(125)와, 복수의 비트 라인 컨택(146)과, 정보 저장부(190)를 포함할 수 있다. 2 to 5, a semiconductor memory device according to some embodiments includes a plurality of
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The
셀 소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 메모리 셀 영역 내에 셀 활성 영역(ACT)을 정의할 수 있다. The cell
셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)은 도 1 및 도 2에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)은 셀 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)은 셀 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. The cell active area (ACT) defined by the cell
셀 소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. The cell
셀 소자 분리막(105)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 인접하는 셀 활성 영역(ACT)이 이격된 거리에 따라, 셀 소자 분리막(105)은 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다. The cell
도 3에서, 셀 소자 분리막의 상면(105US)과, 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. In FIG. 3 , the top surface 105US of the cell device isolation film and the top surface of the
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)를 가로질러 형성될 수 있다. The
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다. The
여기에서, 셀 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 예를 들어, 셀 게이트 전극(112)은 도 1의 워드 라인(WL)일 수 있다. 도시된 것과 달리, 셀 게이트 구조체(110)는 셀 게이트 캡핑 도전막(114)을 포함하지 않을 수 있다.Here, the
도시되지 않았지만, 셀 게이트 트렌치(115)는 셀 소자 분리막(105) 내에서 상대적으로 깊고, 셀 활성 영역(ACT)들 내에서 상대적으로 얕을 수 있다. 워드 라인(WL)의 바닥면은 굴곡질 수 있다. 즉, 셀 소자 분리막(105)에서 셀 게이트 트렌치(115)의 깊이는 셀 활성 영역(ACT)에서 셀 게이트 트렌치(115)의 깊이보다 클 수 있다. Although not shown, the cell gate trench 115 may be relatively deep within the cell
셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다. The cell gate insulating layer 111 may extend along the sidewalls and bottom surfaces of the cell gate trench 115 . The cell gate insulating layer 111 may extend along at least a portion of the profile of the cell gate trench 115 .
셀 게이트 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다. For example, the cell gate insulating layer 111 may include at least one of silicon oxide, silicon nitride, silicon oxynitride, or a high dielectric constant material having a higher dielectric constant than silicon oxide. High-k materials include, for example, boron nitride, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, and lanthanum aluminum oxide. (lanthanum aluminum oxide), zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide (barium titanium oxide), strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, lead zinc niobate and It may include at least one of these combinations.
셀 게이트 전극(112)은 셀 게이트 절연막(111) 상에 배치될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115)의 일부를 채울 수 있다. 셀 게이트 캡핑 도전막(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다. The
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. The
셀 게이트 캡핑 도전막(114)은 예를 들어, 폴리 실리콘, 폴리 실리콘-게르마늄, 비정질 실리콘 및 비정질 실리콘-게르마늄 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. The cell gate capping
셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114)이 형성되고 남은 셀 게이트 트렌치(115)를 채울 수 있다. 셀 게이트 절연막(111)은 셀 게이트 캡핑 패턴(113)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. The cell
셀 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. The cell
셀 게이트 캡핑 패턴의 상면(113US)은 셀 소자 분리막의 상면(105US)과 동일 평면에 놓이는 것으로 도시되었지만, 이에 제한되는 것은 아니다.The top surface 113US of the cell gate capping pattern is shown to lie on the same plane as the top surface 105US of the cell device isolation layer, but is not limited thereto.
도시되지 않았지만, 셀 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다. 불순물 도핑 영역은 도 3의 스토리지 연결 영역(103b) 및 비트 라인 연결 영역(103a)에 형성될 수 있다. Although not shown, an impurity doped region may be formed on at least one side of the
도 3에서, 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 영역(103a) 및 스토리지 연결 영역(103b)을 포함하는 트랜지스터가 NMOS일 경우, 스토리지 연결 영역(103b) 및 비트 라인 연결 영역(103a)은 도핑된 n형의 불순물, 예를 들어, 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 영역(103a) 및 스토리지 연결 영역(103b)을 포함하는 트랜지스터가 PMOS일 경우, 스토리지 연결 영역(103b) 및 비트 라인 연결 영역(103a)은 도핑된 p형의 불순물, 예를 들어, 붕소(B)를 포함할 수 있다. In FIG. 3, when the transistors including each word line (WL) and the bit
비트 라인 구조체(140)는 셀 도전 라인(144)과, 도전 라인 캡핑막(143)을 포함할 수 있다. 셀 도전 라인(144)은 셀 게이트 구조체(110)가 형성된 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 셀 도전 라인(144)은 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(144)은 셀 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(144)은 비트 라인(BL)에 대응될 수 있다. 예를 들어 셀 도전 라인(144)은 도 2의 비트 라인(BL)일 수 있다. The
제1 셀 도전막(141) 및 제2 셀 도전막(142)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 2차원 물질(Two-dimensional(2D) material), 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 메모리 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다. The first cell
제1 셀 도전막(141) 및 제2 셀 도전막(142)은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 셀 도전막(141)은 TiSiN을 포함할 수 있고, 제2 셀 도전막(142)은 텅스텐을 포함할 수 있다.The first cell
도전 라인 캡핑막(143)은 셀 도전 라인(144) 상에 배치될 수 있다. 도전 라인 캡핑막(143)은 셀 도전 라인(144)의 상면을 따라 제2 방향(D2)으로 연장될 수 있다. 도전 라인 캡핑막(143)은 제2 높이(W2)를 가질 수 있다. 제2 높이(W2)는 제4 방향(D4)으로, 셀 도전 라인(144)의 상면으로부터 도전 라인 캡핑막(143)의 상면 까지의 높이일 수 있다. 도전 라인 캡핑막(143)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. The conductive
몇몇 실시예들에 따른 반도체 메모리 장치에서, 도전 라인 캡핑막(143)은 실리콘 질화막을 포함할 수 있다. 도전 라인 캡핑막(143)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 이하에서, 도전 라인 캡핑막(143)은 실리콘 질화막인 것으로 설명한다.In the semiconductor memory device according to some embodiments, the conductive
비트 라인 컨택(146)은 셀 도전 라인(144)과 기판(100) 사이에 형성될 수 있다. 셀 도전 라인(144)은 비트 라인 컨택(146) 상에 배치될 수 있다. The
비트 라인 컨택(146)은 셀 활성 영역(ACT)의 비트 라인 연결 영역(103a)과 셀 도전 라인(144) 사이에 배치될 수 있다. 비트 라인 컨택(146)은 제2 방향(D2)으로 인접한 셀 게이트 전극(112) 사이에 배치될 수 있다. 비트 라인 컨택(146)은 비트 라인 연결 영역(103a)과 직접 연결될 수 있다.The
평면적인 관점에서, 비트 라인 컨택(146)은 원형 또는 타원형의 형태를 가질 수 있다. 비트 라인 컨택(146)의 평면적은 비트 라인 연결 영역(103a)과 하나의 셀 도전 라인(144)이 중첩되는 면적보다 클 수 있다. 비트 라인 컨택(146)의 평면적은 하나의 비트 라인 연결 영역(103a)의 평면적보다 클 수 있다.From a plan view, the
비트 라인 컨택(146)은 셀 도전 라인(144)과 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다. 비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질을 포함할 수 있다. The
노드 접속 패드(125)는 기판(100) 상에 배치될 수 있다. 노드 접속 패드(125)는 셀 활성 영역(ACT)의 스토리지 연결 영역(103b) 상에 배치될 수 있다. 노드 접속 패드(125)는 스토리지 연결 영역(103b)과 연결된다. The
노드 접속 패드(125)는 제1 방향(D1)으로 인접하는 셀 도전 라인(144) 사이에 배치될 수 있다. 도시되지 않았지만, 노드 접속 패드(125)는 제2 방향(D2)으로 인접한 셀 게이트 전극(112) 사이에 배치될 수 있다. The
셀 소자 분리막의 상면(105US)을 기준으로, 노드 접속 패드의 상면(125US)은 비트 라인 컨택의 상면(146US)보다 낮다. 셀 소자 분리막의 상면(105US)을 기준으로, 노드 접속 패드의 상면(125US)은 셀 도전 라인(144)의 바닥면보다 낮다. Based on the top surface (105US) of the cell device isolation film, the top surface (125US) of the node connection pad is lower than the top surface (146US) of the bit line contact. Based on the top surface 105US of the cell device isolation film, the top surface 125US of the node connection pad is lower than the bottom surface of the cell
노드 접속 패드(125)는 정보 저장부(190)와, 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 노드 접속 패드(125)는 노드 패드(XP)에 대응될 수 있다. 노드 접속 패드(125)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.The
패드 분리 구조체(145ST)는 제1 방향(D1)으로 인접한 노드 접속 패드(125)를 이격시킬 수 있다. 도시되지 않았지만, 패드 분리 구조체(145ST)는 제2 방향(D2)으로 인접한 노드 접속 패드(125)를 이격시킬 수 있다. The pad separation structure 145ST may separate adjacent
패드 분리 구조체(145ST)는 패드 분리 패턴(145)과, 상부 셀 절연막(130)을 포함할 수 있다. 상부 셀 절연막(130)은 패드 분리 패턴(145) 상에 배치될 수 있다. The pad isolation structure 145ST may include a
노드 접속 패드(125)가 제1 방향(D1)으로 이격된 제1 노드 접속 패드 및 제2 노드 접속 패드를 포함할 때, 패드 분리 패턴(145)은 제1 노드 접속 패드 및 제2 노드 접속 패드를 제1 방향(D1)으로 분리할 수 있다. 도시되지 않았지만, 패드 분리 패턴(145)은 제2 방향(D2)으로 인접한 노드 접속 패드(125)도 분리할 수 있다.When the
노드 접속 패드(125)가 제1 방향(D1)으로 이격된 제1 노드 접속 패드 및 제2 노드 접속 패드를 포함할 때, 상부 셀 절연막(130)은 제1 노드 접속 패드의 상면 및 제2 노드 접속 패드의 상면을 덮을 수 있다. When the
상부 셀 절연막의 상면(130US)은 비트 라인 컨택의 상면(146US)과 동일 평면에 놓일 수 있다. 즉, 셀 소자 분리막의 상면(105US)을 기준으로, 상부 셀 절연막의 상면(130US)의 높이는 비트 라인 컨택의 상면(146US)의 높이와 동일할 수 있다.The top surface 130US of the upper cell insulating film may be placed on the same plane as the top surface 146US of the bit line contact. That is, based on the top surface 105US of the cell device isolation film, the height of the top surface 130US of the upper cell insulating film may be the same as the height of the top surface 146US of the bit line contact.
패드 분리 패턴(145) 및 상부 셀 절연막(130)은 제2 방향(D2)으로 인접하는 비트 라인 컨택(146)의 사이에 배치될 수 있다. 셀 도전 라인(144)은 패드 분리 구조체(145ST)의 상면 상에 배치될 수 있다. 셀 도전 라인(144)은 상부 셀 절연막의 상면(130US) 상에 배치될 수 있다. 패드 분리 구조체(145ST)의 상면은 상부 셀 절연막의 상면(130US)일 수 있다. 패드 분리 구조체(145ST)의 상면은 셀 도전 라인(144)의 바닥면과 동일 평면에 놓일 수 있다. The
도 5를 참고하면, 비트 라인 컨택(146)과 패드 분리 패턴(145) 사이에, 비트 라인 컨택 스페이서(146SP)가 배치될 수 있다. 비트 라인 컨택 스페이서(146SP)는 비트 라인 컨택의 상부 영역(146US)의 측벽을 따라 배치될 수 있다. 비트 라인 컨택의 상부 영역(146US)의 측벽 상에 배치된 비트 라인 컨택 스페이서(146SP)는 제2 방향(D2)으로 이격된다. Referring to FIG. 5, a bit line contact spacer 146SP may be disposed between the
비트 라인 컨택 스페이서(146SP)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 및 실리콘 산화물(SiO2) 중 적어도 하나를 포함할 수 있다. 비트 라인 컨택 스페이서(146SP)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.For example, the bit line contact spacer 146SP may include at least one of silicon nitride (SiN), silicon oxynitride (SiON), and silicon oxide (SiO 2 ). The bit line contact spacer 146SP is shown as a single layer, but this is only for convenience of explanation and is not limited thereto.
패드 분리 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상부 셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 상부 셀 절연막(130)은 제1 상부 셀 절연막(131) 및 제2 상부 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 상부 셀 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 상부 셀 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 상부 셀 절연막(130)의 제1 방향(D1)으로의 폭은 기판(100)에서 멀어짐에 따라 감소하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.The
비트 라인 스페이서(150)는 셀 도전 라인(144) 및 도전 라인 캡핑막(143)의 측벽 상에 배치될 수 있다. The
비트 라인 컨택(146)이 형성된 셀 도전 라인(144) 부분에서, 비트 라인 스페이서(150)는 셀 도전 라인(144), 도전 라인 캡핑막(143) 및 비트 라인 컨택(146)의 측벽 상에서 배치될 수 있다. 도 3에서, 비트 라인 스페이서(150)는 셀 도전 라인(144)의 측벽과, 도전 라인 캡핑막(143)의 측벽과, 비트 라인 컨택의 상부 영역(146UP)의 측벽 상에 배치될 수 있다.In the portion of the cell
비트 라인 컨택(146)이 형성되지 않은 셀 도전 라인(144)의 나머지 부분에서, 비트 라인 스페이서(150)는 상부 셀 절연막(130) 상에 배치될 수 있다. In the remaining portion of the cell
비트 라인 스페이서(150)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 비트 라인 스페이서(150)은 다중막 구조를 가질 수 있음은 물론이다. 비트 라인 스페이서(150)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The
스토리지 패드(160)는 각각의 노드 접속 패드(125) 상에 배치될 수 있다. 스토리지 패드(160)는 노드 접속 패드(125)와 전기적으로 연결될 수 있다. 스토리지 패드(160)는 셀 활성 영역(ACT)의 스토리지 연결 영역(103b)과 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다. The
몇몇 실시예들에 따른 반도체 메모리 장치에서, 스토리지 패드(160)는 노드 접속 패드(125)까지 연장되어, 노드 접속 패드(125)와 연결될 수 있다. 스토리지 패드(160)는 비트 라인 구조체(140)의 상면의 일부와 중첩될 수 있다. In the semiconductor memory device according to some embodiments, the
스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. For example, the
패드 분리 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(180)은 도전 라인 캡핑막(143) 상에 배치될 수 있다. 패드 분리 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)를 정의할 수 있다. The pad
패드 분리 절연막(180)은 스토리지 패드의 상면(160US)을 덮지 않는다. 패드 분리 절연막(180)은 패드 분리 리세스를 채울 수 있다. 패드 분리 리세스는 인접하는 스토리지 패드(160)을 분리할 수 있다. 예를 들어, 스토리지 패드의 상면(160US)은 패드 분리 절연막의 상면(180US)과 동일 평면에 놓일 수 있다. The pad
패드 분리 절연막(180)은 절연성 물질을 포함하고, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(180)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. The pad
식각 정지막(295)은 스토리지 패드(160)과, 패드 분리 절연막(180) 상에 배치될 수 있다. 식각 정지막(295)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.The
정보 저장부(190)는 스토리지 패드(160) 상에 배치될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 전기적으로 연결될 수 있다. 정보 저장부(190)의 일부는 식각 정지막(295) 내에 배치될 수 있다. The
정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함한다. 예를 들어, 상부 전극(193)은 플레이트 형태를 갖는 플레이트 상부 전극일 수 있다.The
하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 하부 전극(191)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하부 전극(191)은 실린더 형상을 가질 수 있음은 물론이다. The
커패시터 유전막(192)은 하부 전극(191) 상에 형성된다. 커패시터 유전막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 상부 전극(193)은 커패시터 유전막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다. 상부 전극(193)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.The
하부 전극(191) 및 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. The
커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.The
다시, 도 1, 도 4 및 도 5를 참고하여, 페리 영역(24)에 대하여 설명한다. 페리 영역(24)은 분리 영역(22)에 의해 셀 영역(20)과 분리될 수 있다. 분리 영역(22) 상에 셀 페리 분리막(106)이 배치될 수 있다. 셀 페리 분리막(106)의 일부는 페리 영역(24)의 기판(100) 내에 형성될 수 있다. 셀 페리 분리막(106)의 폭은 셀 소자 분리막(105)의 폭 보다 클 수 있다. 셀 페리 분리막(106)의 높이는 셀 소자 분리막(105)의 높이는 클 수 있다. 셀 페리 분리막(106)은 셀 영역(20)과 페리 영역(24)을 분리할 수 있다. Again, referring to FIGS. 1, 4, and 5, the
셀 페리 분리막(106)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 페리 분리막(106)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 셀 페리 분리막(106)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.The
페리 영역(24)의 기판(100) 상에 페리 게이트 구조체(240ST)가 배치될 수 있다. 페리 게이트 구조체(240ST)는 페리 게이트 절연막(230), 페리 하부 전극(241), 페리 상부 전극(242) 및 페리 게이트 캡핑막(243)을 포함할 수 있다.A ferry gate structure 240ST may be disposed on the
페리 게이트 절연막(230)은 페리 영역(24)의 기판(100) 상에 배치될 수 있다. 페리 게이트 절연막(230)은 제2 방향(D2)으로 연장될 수 있다. 페리 게이트 절연막(230)의 일부는 셀 페리 분리막(106)에 배치될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 페리 게이트 절연막(230)은 셀 페리 분리막(106) 상에 배치되지 않을 수 있다. 페리 게이트 절연막(230)의 물질에 대한 설명은 셀 게이트 절연막(111)과 동일할 수 있다.The ferry
페리 하부 전극(241)은 페리 게이트 절연막(230) 상에 배치될 수 있다. 페리 하부 전극(241)의 일부는 셀 페리 분리막(106) 상에 배치될 수 있다. 페리 상부 전극(242)은 페리 하부 전극(241) 상에 배치될 수 있다. 페리 하부 전극(241) 및 페리 상부 전극(242)은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 페리 하부 전극(241)은 TiSiN을 포함할 수 있고, 페리 상부 전극(242)은 텅스텐을 포함할 수 있다. The Ferry
몇몇 실시예들에 따른 반도체 메모리 장치에서, 페리 상부 전극(242)은 제2 셀 도전막(142)과 동일한 물질로 형성될 수 있다. 페리 상부 전극(242)은 제2 셀 도전막(142)과 동일 레벨에서 형성될 수 있다. 여기서 "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 기판(100)을 기준으로 페리 상부 전극(242)의 상면은 제2 셀 도전막(142)의 상면보다 낮게 배치될 수 있다.In the semiconductor memory device according to some embodiments, the ferry
페리 게이트 캡핑막(243)은 페리 상부 전극(242) 상에 배치될 수 있다. 페리 게이트 캡핑막(243)은 페리 상부 전극(242)의 상면을 따라 제2 방향(D2)으로 연장될 수 있다. 페리 게이트 캡핑막(243)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.The ferry
몇몇 실시예들에 따른 반도체 메모리 장치에서, 페리 게이트 캡핑막(243)은 실리콘 질화막을 포함할 수 있다. 페리 게이트 캡핑막(243) 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.In the semiconductor memory device according to some embodiments, the ferry
몇몇 실시예들에 따른 반도체 메모리 장치에서, 페리 게이트 캡핑막(243)은 도전 라인 캡핑막(143)과 동일한 물질로 형성될 수 있다. 예를 들어, 페리 게이트 캡핑막(243)과 도전 라인 캡핑막(143)은 실리콘 질화물로 형성될 수 있다. 페리 게이트 캡핑막(243)과 도전 라인 캡핑막(143)은 동일 레벨에서 형성될 수 있다. In the semiconductor memory device according to some embodiments, the ferry
페리 게이트 캡핑막(243)은 제1 높이(W1)를 가질 수 있다. 여기서 제1 높이(W1)는 제4 방향(D4)으로, 페리 상부 전극(242)의 상면부터 페리 게이트 캡핑막(243)의 상면까지의 높이일 수 있다. 페리 게이트 캡핑막(243)의 제1 높이(W1)는 도전 라인 캡핑막(143)의 제2 높이(W2)보다 크다. The ferry
기판(100)의 상면을 기준으로, 페리 게이트 캡핑막(243)의 상면까지 제1 높이(H1)는 도전 라인 캡핑막(143)의 상면까지 제2 높이(H2)와 동일할 수 있다. 다르게 표현하면, 페리 게이트 캡핑막(243)의 상면과 도전 라인 캡핑막(143)의 상면은 동일 평면에 배치될 수 있다. Based on the top surface of the
상부 캡핑막(260)은 페리 게이트 캡핑막(243)과 도전 라인 캡핑막(143) 상에 배치될 수 있다. 상부 캡핑막(260)은 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. 상부 캡핑막(260)은 에를 들어, 실리콘 질화물을 포함할 수 있다. 몇몇 실시예에서, 상부 캡핑막(260)은 페리 게이트 캡핑막(243)과 동일한 물질을 포함할 수 있다.The
페리 배선 라인(265)은 상부 캡핑막(260) 상에 배치될 수 있다. 비트 라인 컨택 플러그(261)는 도전 라인 캡핑막(143)을 통과하여, 셀 도전 라인(144)과 연결될 수 있다.The
도 6 내지 도 25는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 제조 방법에 관한 설명 중 도 1 내지 도 5를 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다. 6 to 25 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor memory device according to some embodiments. In the description of the manufacturing method, content that overlaps with the content explained using FIGS. 1 to 5 will be briefly described or omitted.
참고적으로, 도 6 내지 도 25는 도 1의 A - A를 따라 절단한 단면도이다. 도 6을 참고하면, 셀 소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 기판(100)은 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)을 포함할 수 있다. 셀 활성 영역(ACT)은 제3 방향(D3)으로 연장된 바(bar) 모양을 가질 수 있다. 셀 페리 분리막(106)은 기판(100) 내에 형성될 수 있다. 셀 페리 분리막(106)은 셀 영역(20)과 페리 영역(24)을 분리할 수 있다.For reference, FIGS. 6 to 25 are cross-sectional views taken along line A-A of FIG. 1. Referring to FIG. 6, the cell
도시되지 않았으나, 셀 게이트 전극(112)은 기판(100) 및 셀 소자 분리막(105) 내에 형성된다. 셀 게이트 전극(112)은 제1 방향(D1)으로 길게 연장될 수 있다. 셀 게이트 전극(112)은 제2 방향(D2)으로 이격될 수 있다.Although not shown, the
도시되지 않았으나, 기판(100) 및 셀 소자 분리막(105) 내에, 제1 방향(D1)으로 연장된 셀 게이트 구조체(110)가 형성된다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다.Although not shown, a
도시되지 않았으나, 셀 게이트 전극(112)은 셀 활성 영역(도 2의 ACT)과 교차한다. 셀 게이트 전극(112)에 의해, 셀 활성 영역(ACT)은 비트 라인 연결 영역(103a)과 스토리지 연결 영역(103b)으로 구분될 수 있다.Although not shown, the
셀 활성 영역(ACT)은 셀 활성 영역(ACT)의 가운데 부분에 위치하는 비트 라인 연결 영역(103a)과, 셀 활성 영역(ACT)의 단부에 위치한 스토리지 연결 영역(103b)을 포함한다.The cell active area ACT includes a bit
도 7을 참고하면, 셀 페리 분리막(106) 상에 제1 마스크(MASK1)가 형성될 수 있다. 제1 마스크(MASK1)는 셀 페리 분리막(106)의 일부와 중첩될 수 있다. 제1 마스크(MASK1)는 페리 영역(24)을 덮고 셀 영역(20)을 노출시킬 수 있다.Referring to FIG. 7, a first mask MASK1 may be formed on the
도 8을 참고하면, 셀 영역(20)의 기판(100) 상에 프리 노드 접속 패드(125P)가 형성될 수 있다. 프리 노드 접속 패드(125P)를 패터닝 하여 노드 접속 패드(125)가 형성될 수 있다. 노드 접속 패드(125) 사이에 패드 분리 패턴(145)이 형성될 수 있다. 노드 접속 패드(125)는 스토리지 연결 영역(103b)과 연결된다. 노드 접속 패드(125)는 제1 방향(D1) 및 제2 방향(D2)으로 연장된 패드 분리 패턴(145)에 의해 분리될 수 있다. 평면적으로, 패드 분리 패턴(145)은 그리드 형상을 가질 수 있다.Referring to FIG. 8, a free node connection pad 125P may be formed on the
도 9를 참고하면, 상부 셀 절연막(130)은 패드 분리 패턴(145) 상에 형성된다. 기판(100) 상에, 패드 분리 패턴(145)과, 상부 셀 절연막(130)을 포함하는 패드 분리 구조체(145ST)가 형성된다.Referring to FIG. 9 , the upper
도 10 및 도 11을 참고하면, 제1 마스크(MASK1)가 제거되고, 상부 셀 절연막(130) 상에 제2 마스크(MASK2)가 형성될 수 있다. 예를 들어, 제1 마스크(MASK1)는 습식 식각 공정으로 제거될 수 있다. 제2 마스크(MASK2)는 셀 영역(20) 상에 배치된 상부 셀 절연막(130)을 덮고, 제1 마스크(MASK1)가 제거된 부분을 노출시킬 수 있다.Referring to FIGS. 10 and 11 , the first mask (MASK1) may be removed and a second mask (MASK2) may be formed on the upper
도 12를 참고하면, 제2 마스크(MASK2)를 이용하여, 페리 영역(24)의 기판(100) 상에 페리 게이트 절연막(230)을 형성할 수 있다. 이어서, 페리 게이트 절연막(230) 상에 페리 하부 전극(241)을 형성할 수 있다. 페리 하부 전극(241)은 노드 접속 패드(125) 및 상부 셀 절연막(130)과 접촉할 수 있다.Referring to FIG. 12 , the ferry
도 13을 참고하면, 제2 마스크(MASK2)가 제거될 수 있다. 제2 마스크(MASK2)는 예를 들어, 습식 식각 공정으로 제거될 수 있다. 제2 마스크(MASK2)가 제거되어, 상부 셀 절연막(130)이 노출될 수 있다.Referring to FIG. 13, the second mask MASK2 may be removed. The second mask MASK2 may be removed through, for example, a wet etching process. The second mask MASK2 may be removed, exposing the upper
도 14를 참고하면, 상부 셀 절연막(130)의 일부가 제거되어 비트 라인 컨택 개구부가 형성될 수 있다. 상기 비트 라인 컨택 개구부를 통해 노출된 패드 분리 패턴(145)과 노드 접속 패드(125)가 식각된다. 이어서, 상기 비트 라인 컨택 개구부와 제4 방향(D4)으로 중첩된 기판(100), 셀 소자 분리막(105) 및 셀 게이트 캡핑 패턴(113)이 제거될 수 있다.Referring to FIG. 14 , a portion of the upper
이를 통해, 상기 비트 라인 컨택 개구부에 대응된 영역에, 트렌치(T)가 형성된다. 트렌치(T)는 상부 셀 절연막(130)과, 노드 접속 패드(125)를 관통하고, 셀 소자 분리막(105)의 일부 내에 형성될 수 있다. 트렌치(T)는 기판(100)의 일부를 노출시킨다. 트렌치(T)는 비트 라인 연결 영역을 노출시킨다.Through this, a trench T is formed in the area corresponding to the bit line contact opening. The trench T may penetrate the upper
도 15를 참고하면, 트렌치(T) 내에 다이렉트 컨택 스페이서(146SP), 희생 스페이서(200) 및 폴리 스페이서(146_PS)가 순차적으로 형성된다. 다이렉트 컨택 스페이서(146SP), 희생 스페이서(200) 및 폴리 스페이서(146_PS)를 형성하는 동안 트렌치(T)의 하면이 낮아질 수 있다.Referring to FIG. 15, a direct contact spacer 146SP, a
도 16을 참고하면, 트렌치(T) 내에 다이렉트 컨택막(146P)이 형성된다.Referring to FIG. 16, a
다이렉트 컨택막(146P)은 폴리 스페이서(146_PS) 상에서 트렌치(T)를 채울 수 있다. 폴리 스페이서(146_PS)는 다이렉트 컨택막(146P)과 실질적으로 동일할 수 있다. 즉, 폴리 스페이서(146_PS)가 포함된 다이렉트 컨택막(146P)은 희생 스페이서(200) 상에서 트렌치(T)를 채울 수 있다.The
이어서, 상부 셀 절연막(130), 다이렉트 컨택막(146P)상에 프리 제1 셀 도전막(141P)이 형성될 수 있다. 프리 제1 셀 도전막(141P)은 상부 셀 절연막(130)의 상면을 따라 형성될 수 있다.Subsequently, a free first cell
도 17을 참고하면, 페리 하부 전극(241)과 프리 제1 셀 도전막(141P) 상에 프리 도전막이 형성될 수 있다. 상기 프리 도전막은 프리 제1 셀 도전막(141P) 상에 배치되는 프리 제2 셀 도전막(142P)과, 페리 하부 전극(241) 상에 배치되는 프리 페리 상부 전극(242P)을 포함할 수 있다. 프리 제2 셀 도전막(142P)과 프리 페리 상부 전극(242P)은 동일 레벨에서 형성될 수 있다. 즉, 프리 제2 셀 도전막(142P)과 프리 페리 상부 전극(242P)은 동시에 형성될 수 있다. Referring to FIG. 17, a free conductive film may be formed on the ferry
도 18을 참고하면, 상기 프리 도전막 상에 프리 캡핑막이 형성될 수 있다. 상기 프리 캡핑막은 셀 영역(20) 상에 배치되는 프리 도전 라인 캡핑막(143P)과 페리 영역(24) 상에 배치되는 프리 페리 게이트 캡핑막(243P)을 포함할 수 있다. 구체적으로, 프리 도전 라인 캡핑막(143P)은 프리 제2 셀 도전막(142P) 상에 배치될 수 있고, 프리 페리 게이트 캡핑막(243P)은 프리 페리 상부 전극(242P) 상에 배치될 수 있다. 상기 프리 캡핑막은 예를 들어, 실리콘 질화막을 포함할 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다. 프리 도전 라인 캡핑막(143P)의 높이는 프리 게이트 캡핑막(243P)의 높이와 동일할 수 있다.Referring to FIG. 18, a pre-capping film may be formed on the free conductive film. The pre-capping layer may include a pre-conductive
도 19를 참고하면, 프리 게이트 캡핑막(243P) 상에 제3 마스크(MASK3)가 형성될 수 있다. 제3 마스크(MASK3)는 프리 게이트 캡핑막(243P)을 덮고, 프리 도전 라인 캡핑막(143P)을 노출시킬 수 있다. 제3 마스크(MASK3)는 포토레지스트(Photo Resist :PR)로 형성될 수 있다. 즉, 제3 마스크(MASK3)는 셀 오픈 마스크로 사용될 수 있다. 제3 마스크(MASK3)를 이용하여 포토(photo) 공정에서 프리 도전 라인 캡핑막(143P)이 선택적으로 식각될 수 있다.Referring to FIG. 19, a third mask MASK3 may be formed on the free
도 20을 참고하면, 도 19의 제3 마스크(MASK3)를 이용하여, 셀 오픈 포토(Cell open photo :COP) 공정으로 노출된 프리 도전 라인 캡핑막(143P)을 식각할 수 있다. 프리 도전 라인 캡핑막(143P)을 식각하는 공정은, 예를 들어, 건식 또는 습식 식각 공정일 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.Referring to FIG. 20, the pre-conductive
이어서, 제3 마스크(MASK3)가 제거될 수 있다. 상기 식각 공정 후, 프리 게이트 캡핑막(243P)의 제1 높이(W1)는 프리 도전 라인 캡핑막(143P)의 제2 높이(W2) 보다 클 수 있다. 프리 게이트 캡핑막(243P)의 상면과 프리 도전 라인 캡핑막(143P)의 상면이 동일 평면에 배치되는 것으로 도시되었으나, 이는 예시적인 것인 뿐이다. 예를 들어, 프리 도전 라인 캡핑막(143P)의 상면이 프리 게이트 캡핑막(243P)의 상면 보다 높게 배치될 수 있다.Subsequently, the third mask MASK3 may be removed. After the etching process, the first height W1 of the free
도 21을 참고하면, 분리 영역(22) 상에 식각 공정을 통해 리세스(R1)가 형성될 수 있다. 리세스(R1)는 프리 게이트 캡핑막(243P)과 프리 도전 라인 캡핑막(143P)을 분리하여 게이트 캡핑막(243)과 도전 라인 캡핑막(143)을 형성할 수 있다. 리세스(R1)는 프리 제2 셀 도전막(142P)과 프리 페리 상부 전극(242P)을 분리하여 제2 셀 도전막(142)과 페리 상부 전극(242)을 형성할 수 있다. 이에 따라, 셀 도전 라인(144)과 페리 게이트 구조체(240ST)가 형성될 수 있다. Referring to FIG. 21 , a recess R1 may be formed on the
도 22를 참고하면, 리세스(R1) 내에 게이트 스페이서와 게이트 스페이서 상에 분리 절연막(250)이 형성될 수 있다. 분리 절연막(250)은 게이트 캡핑막(243)과 도전 라인 캡핑막(143)을 따라 형성될 수 있다. 이어서, 분리 절연막(250) 상에 프리 층간 절연막(251P)이 형성될 수 있다. 프리 층간 절연막(251P)은 예를 들어, TEOS(Tetraethyl orthosilicate)일 수 있다.Referring to FIG. 22 , a gate spacer within the recess R1 and an
도 23을 참고하면, CMP(Chemical Mechanical Polishing) 공정을 이용하여, 프리 층간 절연막(251P)을 제거하여 층간 절연막(251)을 형성할 수 있다. 이때, 분리 절연막(250)의 일부가 제거될 수 있다. 구체적으로 페리 게이트 캡핑막(243)과 도전 라인 캡핑막(143) 상에 배치된 분리 절연막(250)이 제거될 수 있다. 상기 CMP 공정에서 페리 게이트 캡핑막(243) 및/또는 도전 라인 캡핑막(143)은 CMP 정지막으로 사용될 수 있다. 상기 CMP 공정 후에, 페리 게이트 캡핑막(243)과 도전 라인 캡핑막(143)은 동일 평면에 배치될 수 있다.Referring to FIG. 23 , the free
도 24 및 도 25를 참고하면, 페리 게이트 캡핑막(243), 층간 절연막(251) 및 도전 라인 캡핑막(143) 상에 상부 캡핑막(260)이 형성될 수 있다. 이어서, 상부 캡핑막(260), 도전 라인 캡핑막(143), 제1 및 제2 셀 도전 라인이 패터닝 될 수 있다. 희생 스페이서(200)와 다이렉트 컨택막(146P)이 제거되고, 갭이 형성되어 비트 라인 컨택(146)이 형성될 수 있다.Referring to FIGS. 24 and 25 , an
다시 도 4를 참고하면, 이어서, 비트 라인 스페이서(150)와, 스토리지 패드(160)가 형성될 수 있다. 또한, 스토리지 패드(160) 상에 스토리지 패드(160)와 연결된 정보 저장부(190)가 형성될 수 있다.Referring again to FIG. 4, the
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.
20: 셀 영역
24: 페리 영역
100: 기판
110: 셀 게이트 구조체
130: 상부 셀 절연막
140: 비트 라인 구조체
141: 제1 셀 도전막
142: 제2 셀 도전막
143: 도전 라인 캡핑막
190: 정보 저장부
230: 페리 게이트 절연막
241: 페리 하부 전극
242: 페리 상부 전극
243: 페리 게이트 캡핑막20: cell area 24: ferry area
100: substrate 110: cell gate structure
130: upper cell insulating film 140: bit line structure
141: first cell conductive film 142: second cell conductive film
143: conductive line capping film 190: information storage unit
230: Ferry gate insulating film 241: Ferry lower electrode
242: Ferry upper electrode 243: Ferry gate capping film
Claims (10)
상기 셀 영역의 상기 기판 상에 노드 접속 패드를 형성하고,
상기 노드 접속 패드 상에 셀 도전 라인을 형성하고,
상기 페리 영역의 상기 기판 상에 페리 게이트 구조체를 형성하고,
상기 셀 도전 라인과 상기 페리 게이트 구조체를 덮는 프리 캡핑막을 형성하고,
상기 페리 영역의 상기 프리 캡핑막 상에 마스크를 형성하고,
상기 마스크를 이용하여 상기 셀 영역의 상기 프리 캡핑막을 식각하여, 캡핑막을 형성하는 것을 포함하고,
상기 캡핑막은 상기 페리 영역 상에 배치되는 상기 캡핑막의 제1 부분과, 상기 셀 영역 상에 배치되는 상기 캡핑막의 제2 부분을 포함하는, 반도체 메모리 장치 제조 방법.Providing a substrate including a cell region and a peri region defined around the cell region,
Forming a node connection pad on the substrate in the cell area,
Forming a cell conductive line on the node connection pad,
forming a ferry gate structure on the substrate in the ferry region,
Forming a pre-capping film covering the cell conductive line and the ferry gate structure,
Forming a mask on the pre-capping film in the ferry region,
etching the pre-capping layer in the cell region using the mask to form a capping layer;
The method of manufacturing a semiconductor memory device, wherein the capping film includes a first portion of the capping film disposed on the ferry region and a second portion of the capping film disposed on the cell region.
상기 캡핑막의 제1 부분의 두께는 상기 캡핑막의 제2 부분의 두께보다 큰, 반도체 메모리 장치 제조 방법.According to claim 1,
A method of manufacturing a semiconductor memory device, wherein a thickness of the first portion of the capping film is greater than a thickness of the second portion of the capping film.
상기 캡핑막의 제1 부분의 상면은 상기 캡핑막의 제2 부분의 상면과 동일 평면에 배치되는, 반도체 메모리 장치 제조 방법.According to claim 1,
A method of manufacturing a semiconductor memory device, wherein a top surface of the first portion of the capping film is disposed on the same plane as a top surface of the second portion of the capping film.
상기 프리 캡핑막은 실리콘 질화물(SiN)을 포함하는, 반도체 메모리 장치 제조 방법.According to claim 1,
A method of manufacturing a semiconductor memory device, wherein the pre-capping film includes silicon nitride (SiN).
상기 캡핑막을 패터닝하여, 상기 페리 영역 상의 제1 캡핑막과 상기 셀 영역 상의 제2 캡핑막을 형성하고,
상기 제1 캡핑막 및 상기 제2 캡핑막 상에 프리 층간 절연막을 형성하고,
CMP(Chemical Mechanical Polishing) 공정을 이용하여, 상기 제1 캡핑막의 상면과 상기 제2 캡핑막의 상면 상에 형성된 상기 프리 층간 절연막을 제거하여, 층간 절연막을 형성하는 것을 더 포함하는, 반도체 메모리 장치 제조 방법.According to claim 1,
Patterning the capping film to form a first capping film on the ferry region and a second capping film on the cell region,
Forming a free interlayer insulating film on the first capping film and the second capping film,
A method of manufacturing a semiconductor memory device further comprising removing the free interlayer insulating film formed on the upper surface of the first capping film and the upper surface of the second capping film using a chemical mechanical polishing (CMP) process to form an interlayer insulating film. .
상기 제1 캡핑막의 상면과 상기 제2 캡핑막의 상면은 각각 상기 층간 절연막의 상면과 동일 평면에 놓이는, 반도체 메모리 장치 제조 방법.According to clause 5,
A method of manufacturing a semiconductor memory device, wherein the top surface of the first capping film and the top surface of the second capping film are each on the same plane as the top surface of the interlayer insulating film.
상기 노드 접속 패드 상에 셀 도전 라인을 형성하는 것은,
상기 노드 접속 패드 상에 셀 절연막을 형성하고,
상기 셀 절연막 상에 제1 셀 도전막을 형성하고,
상기 제1 셀 도전막 상에 제2 셀 도전막을 형성하는 것을 포함하는, 반도체 메모리 장치 제조 방법.According to claim 1,
Forming a cell conductive line on the node connection pad includes:
Forming a cell insulating film on the node connection pad,
Forming a first cell conductive film on the cell insulating film,
A method of manufacturing a semiconductor memory device, comprising forming a second cell conductive film on the first cell conductive film.
상기 페리 영역의 상기 기판 상에 페리 게이트 구조체를 형성하는 것은,
상기 페리 영역의 기판 상에 페리 게이트 절연막을 형성하고,
상기 페리 게이트 절연막 상에 페리 하부 전극을 형성하고,
상기 페리 하부 전극 상에 페리 상부 전극을 형성하는 것을 포함하되,
상기 페리 상부 전극과 상기 제2 셀 도전막은 동시에 형성되는, 반도체 메모리 장치 제조 방법.According to clause 7,
Forming a ferry gate structure on the substrate in the ferry region includes:
Forming a ferry gate insulating film on the substrate in the ferry region,
Forming a ferry lower electrode on the ferry gate insulating film,
Including forming a ferry upper electrode on the ferry lower electrode,
A method of manufacturing a semiconductor memory device, wherein the ferry upper electrode and the second cell conductive film are formed simultaneously.
상기 기판으로부터 상기 셀 도전 라인의 상면까지 거리는, 상기 기판으로부터 상기 페리 게이트 구조체의 상면까지 거리보다 큰, 반도체 메모리 장치 제조 방법.According to claim 1,
A method of manufacturing a semiconductor memory device, wherein the distance from the substrate to the top surface of the cell conductive line is greater than the distance from the substrate to the top surface of the ferry gate structure.
상기 셀 영역의 상기 기판 상에 배치되고, 정보 저장 구조체와 연결되는 노드 접속 패드;
상기 노드 접속 패드 상에 배치되는 셀 도전 라인;
상기 셀 도전 라인 상에 배치되는 도전 라인 캡핑막;
상기 페리 영역의 상기 기판 상에 배치되는 페리 게이트 구조체; 및
상기 페리 게이트 구조체 상에 배치되는 페리 게이트 캡핑막을 포함하되,
상기 도전 라인 캡핑막의 두께는 상기 페리 게이트 캡핑막의 두께보다 얇은, 반도체 메모리 장치.A substrate including a cell region and a peri region defined around the cell region;
a node connection pad disposed on the substrate in the cell area and connected to an information storage structure;
a cell conductive line disposed on the node connection pad;
a conductive line capping film disposed on the cell conductive line;
a ferry gate structure disposed on the substrate in the ferry region; and
A ferry gate capping film disposed on the ferry gate structure,
A semiconductor memory device wherein the thickness of the conductive line capping layer is thinner than the thickness of the ferry gate capping layer.
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2022
- 2022-07-15 KR KR1020220087359A patent/KR20240010162A/en unknown
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