KR20240047622A - 디스플레이 화소용 적층형 반도체 발광소자 및 이를 포함하는 디스플레이 장치 - Google Patents

디스플레이 화소용 적층형 반도체 발광소자 및 이를 포함하는 디스플레이 장치 Download PDF

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장영학
남정범
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엘지전자 주식회사
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Abstract

실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자는 기판; 상기 기판 상에 수직으로 배치되는 제1, 제2 및 제3 반도체 발광소자; 상기 기판 상에 배치된 공통전극과 제1 전극, 제2 전극 및 제3 전극; 상기 제1, 제2 및 제3 반도체 발광소자의 일면에 접하는 제1, 제2 및 제3 투명 전도층;을 포함할 수 있다.
상기 제1, 제2 및 제3 투명 전도층은 상기 제1, 제2 및 제3 반도체 발광소자와 중첩되는 영역과 상기 제1, 제2 및 제3 반도체 발광소자과 중첩되지 않는 영역을 포함할 수 있다.

Description

디스플레이 화소용 적층형 반도체 발광소자 및 이를 포함하는 디스플레이 장치{Stacked semiconductor light emitting device for display pixels and Display device including same}
실시예는 디스플레이 화소용 적층형 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 관한 것이다.
AR 또는 VR 등을 위한 스마트 글라스는 고해상도와 고ppi의 디스플레이가 요구된다. 그런데 평면형 RGB 발광소자의 경우, 하나의 컬러가 발광할 때 발광하지 않는 컬러의 영역은 비어 있는 것처럼 보이게 되어 고ppi를 구현하기 어려운 문제점이 있다.
따라서, 기판 상에 RGB의 반도체 발광소자를 수직으로 적층한 구조를 통해 고ppi의 디스플레이 장치에 대한 연구가 있으며, 반도체 발광소자에는 마이크로-LED 등이 사용될 수 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현률, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
반면에, 스마트 글라스와 같은 소형 디스플레이 장치의 경우 초소형 마이크로-LED를 사용한 적층형 반도체 발광소자에서 각 RGB 반도체 발광소자에 비아를 형성하기 어려워, 전원을 공급하기 어려운 문제가 있으며, 본 발명을 통하여 문제점을 해결하고자 한다.
실시예의 기술적 과제는 고ppi 및 고해상도 디스플레이를 구현할 수 있는 디스플레이 화소용 적층형 반도체 발광소자 및 이를 포함하는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 비아 홀을 반도체 에피층 외부에 형성할 수 있는 디스플레이 화소용 적층형 반도체 발광소자 및 이를 포함하는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 수직 방향으로 광 추출을 향상시킬 수 있는 디스플레이 화소용 적층형 반도체 발광소자 및 이를 포함하는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 발광 영역의 손실을 최소화할 수 있는 디스플레이 화소용 적층형 반도체 발광소자 및 이를 포함하는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 명세서 전체를 통해 파악될 수 있는 것을 포함한다.
실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자는, 기판과, 상기 기판 상에 수직으로 배치되는 제1, 제2 및 제3 반도체 발광소자와, 상기 제1, 제2 및 제3 반도체 발광소자에 전기적으로 연결되는 공통전극과, 상기 제1, 제2 및 제3 반도체 발광소자와 수직 방향으로 중첩되지 않도록 각각의 일측에 이격되어 배치되어 각각에 전기적으로 연결되는 제1 전극, 제2 전극 및 제3 전극과, 상기 제1, 제2 및 제3 반도체 발광소자의 일면에 각각 접하며 상기 제1 전극, 제2 전극 및 제3 전극에 각각 연결되는 제1, 제2 및 제3 투명 전도층을 포함할 수 있다.
상기 제1, 제2 및 제3 투명 전도층은 상기 제1, 제2 및 제3 반도체 발광소자와 중첩되는 영역과 상기 제1, 제2 및 제3 반도체 발광소자과 중첩되지 않는 영역을 포함할 수 있다.
또한 실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자는 기판; 상기 기판 상에 수직으로 배치되는 제1, 제2 및 제3 반도체 발광소자; 상기 기판 상에 배치된 공통전극과 제1 전극, 제2 전극 및 제3 전극; 상기 제1, 제2 및 제3 반도체 발광소자의 일면에 접하는 제1, 제2 및 제3 투명 전도층;을 포함할 수 있다.
상기 제1 투명 전도층은 상기 제1 반도체 발광소자의 일면에서 수평방향으로 연장되어 상기 제1 전극과 연결되며, 상기 제2 투명 전도층은 상기 제2 반도체 발광소자의 일면에서 수평방향으로 연장되어 상기 제2 전극과 연결되고, 상기 제3 투명 전도층은 상기 제3 반도체 발광소자의 일면에서 수평방향으로 연장되어 상기 제3 전극과 연결될 수 있다.
또한, 실시예에서 상기 제1 투명 전도층은 상기 제1 반도체 발광소자 보다 큰 면적을 가질 수 있다.
또한, 실시예에서 상기 공통전극과 상기 제1, 제2 및 제3 전극은 상기 반도체 발광소자를 둘러쌀 수 있다.
또한, 실시예에서 상기 공통전극은 상기 제1, 제2 및 제3 반도체 발광소자와 연결되는 제4 전극을 포함하며, 상기 제4 전극은 상기 제1, 제2 및 제3 반도체 발광소자의 타면의 적어도 일부에 배치될 수 있다.
또한, 실시예에서 상기 투명 전도층은 ITO(Indium Tin Oxide)로 형성될 수 있다.
또한, 실시예에서 상기 제1, 제2 및 제3 전극 각각은 높이가 서로 다를 수 있다.
또한, 실시예에는 상기 기판 상에 배치되어 상기 제1, 제2 및 제3 반도체 발광소자와 상기 공통전극 및 상기 제1, 제2 및 제3 전극을 덮는 패시베이션층을 더 포함할 수 있다.
또한, 실시예는 상기 제1, 제2 및 제3 반도체 발광소자 각 사이에 배치되는 절연층을 더 포함할 수 있다.
또한, 실시예는 상기 제1, 제2 및 제3 반도체 발광소자와 상기 절연층은 상기 패시베이션층 보다 높은 굴절률을 갖는 물질을 포함할 수 있다.
실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 의하면, 적층형 구조로 형성하여 고해상도 및 고ppi를 구현할 수 있는 기술적 효과가 있다.
또한, 실시예는 발광 영역의 손실이 없이 전기적 연결이 가능하도록 하는 기술적 효과가 있다.
또한, 실시예는 내부 전반사에 의하여, 광이 상측 방향으로 진행되어 광 출력이 향상되는 기술적 효과가 있다.
예를 들어, 실시예에서 투명 전도층(150)은 반도체 발광소자(130)와 중첩되는 영역과 반도체 발광소자(130)의 외측으로 연장되어 반도체 발광소자(130)와 중첩되지 않은 영역을 포함할 수 있다.
이에 따라 실시예에 의하면, 적층형 구조로 형성하여 고해상도 및 고ppi를 구현함과 동시에 종래와 달리 하부 전극층을 반도체 발광소자(130)와 중첩되지 않도록 외측에 배치하여 발광 영역의 손실이 없이 전기적 연결이 가능하도록 하는 기술적 효과가 있다.
또한 반도체 발광소자(130)와 중첩되는 영역은 투명 전도층(150)을 배치하여 적측형 반도체 발광소자에서 상측으로 출사되는 빛의 효율을 향상시킬 수 있다.
또한 실시예에서는 반도체 발광소자(130)와 중첩되지 않는 영역에 배치되는 전극층도 투명 전도층(150)을 배치하여 적측형 반도체 발광소자에서 상측으로 출사되는 빛의 역 반사를 방지하여 휘도를 현저히 항샹시킬 수 있는 특별한 기술적 효과가 있다.
또한, 실시예는 반도체 에피층에 비아 홀을 형성하지 않아도 되어 공정의 난이도를 낮출 수 있는 기술적 효과가 있다.
또한, 실시예는 발광 소자와 연결되는 전극이 발광 영역 외측에 배치되어 광 출력이 향상되는 기술적 효과가 있다.
실시예의 기술적 효과는 본 항목에 기재된 것에 한정되지 않으며, 명세서 전체를 통해 파악될 수 있는 것을 포함한다.
도 1은 실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자의 사시도이다.
도 2는 실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자의 개념도이다.
도 3은 도2에서 나타낸 실시예에서 디스플레이 화소용 적층형 반도체 발광소자 구조를 상세히 나타낸 단면도이다.
도 4a 내지 4i는 실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자의 공정도이다.
도 5는 제2 실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자의 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 반도체 발광소자는 스마트 글라스, 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하, 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 화소용 적층형 반도체 발광소자에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자(이하 '적층형 반도체 발광소자' 라 한다)의 사시도이다. 실시예에서 반도체 발광 소자는 마이크로-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 1을 참조하면, 기판(110) 상에 제1, 제2, 제3 반도체 발광소자들(131, 132, 133)가 수직으로 적층되는 적층형 반도체 발광소자(130)가 원통형으로 형성될 수 있으나 이에 한정하지 않는다. 그리고 공통전극(120)과 제1 전극(125a), 제2 전극(125b) 및 제3 전극(125c)(미도시) 기판(110) 상에 배치될 수 있다. 상기 기판(110)은 반도체 발광소자를 구동할 수 있도록 CMOS를 구비할 수 있으며, 실리콘 등으로 형성될 수 있다.
적층형 반도체 발광소자(130)는 공통전극(120)과 전기적으로 연결될 수 있다. 공통전극(120)은 제1 내지 제3 반도체 발광소자들(131, 132, 133)에 공통으로 전원을 공급할 수 있다. 제1 반도체 발광소자(131)는 제1 전극(125a)와 전기적으로 연결될 수 있다. 제2 반도체 발광소자(132)는 제2 전극(125b)과 전기적으로 연결될 수 있다. 제3 반도체 발광소자(133)는 제3 전극(125c)(도 2 참조)와 전기적으로 연결될 수 있다. 공통전극(120)과 제1, 제2, 제3 전극들(125a, 125b, 125c)은 기판(110) 내에 구비되어 있는 CMOS와 전기적으로 연결되어 반도체 발광소자들을 구동할 수 있다.
제1, 제2 및 제3 반도체 발광소자들(131, 132, 133) 아래에는 절연층(145)이 배치될 수 있다. 절연층은 SiO2로 형성될 수 있으나 이에 한정하지 않는다. 상기 절연층(145)은 반도체 발광소자 각각의 전기적 쇼트를 방지하며, 접착력을 가지고 있어서 적층형 구조를 안정화시킬 수 있다. 또한, 반도체 발광소자(130)에서 발생한 열을 흡수하여, 반도체 발광소자의 방열 기능을 수행할 수 있는 기술적 효과가 있다.
한편, 적층형 반도체 발광소자에 대한 내부 연구에 따르면, 기존 적층형 반도체 발광소자는 R, G, B 컬러를 발광하는 발광소자를 수직으로 적층 후, 각 발광소자의 에피층에 비아를 형성하여 전기적으로 연결시켰다.
하지만, VR이나 AR, MR 등과 같이 고ppi와 고해상도가 요구되는 디스플레이 장치에서는, 초소형 반도체 발광소자가 사용되며, 초소형 마이크로-LED의 경우, 에피층에 비아를 형성하기 어려울 정도로 작은 사이즈를 가지고 있다. 또한, 발광하는 컬러에 따라서 에피층의 물질이 다르기 때문에, 식각 조건이 달라 비아 홀을 형성하기에 어려움이 존재했다. 따라서, 적층형 반도체 발광소자에서 비아 홀을 통한 전기적 연결이 아닌 다른 전기적 연결 방법에 대한 연구가 필요한 상황이다.
다시, 도 1을 참조하면, 제1, 제2, 제3 전극(125a, 125b, 125c)은 투명 전도층(150)을 통해 제1, 제2, 제3 반도체 발광소자(131, 132, 133)과 전기적으로 연결될 수 있다.
실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자는 공통전극(120)과 제1, 제2, 제3 전극(125a, 125b, 125c) 및 투명 전도층(150)을 통해서 반도체 발광소자(130)와 기판이 전기적으로 연결되기 때문에, 에피층의 면적 손실이 없고, 비아 홀을 형성하지 않아도 되어, 공정이 단순화되는 복합적 기술적 효과가 있다.
실시예에서 투명 전도층(150)은 반도체 발광소자(130)와 중첩되는 영역과 반도체 발광소자(130)의 외측으로 연장되어 반도체 발광소자(130)와 중첩되지 않은 영역을 포함할 수 있다.
이에 따라 실시예에 의하면, 적층형 구조로 형성하여 고해상도 및 고ppi를 구현함과 동시에 종래와 달리 하부 전극층을 반도체 발광소자(130)와 중첩되지 않도록 외측에 배치하여 발광 영역의 손실이 없이 전기적 연결이 가능하도록 하는 기술적 효과가 있다.
또한 반도체 발광소자(130)와 중첩되는 영역은 투명 전도층(150)을 배치하여 적측형 반도체 발광소자에서 상측으로 출사되는 빛의 효율을 향상시킬 수 있다.
또한 실시예에서는 반도체 발광소자(130)와 중첩되지 않는 영역에 배치되는 전극층도 투명 전도층(150)을 배치하여 적측형 반도체 발광소자에서 상측으로 출사되는 빛의 역 반사를 방지하여 휘도를 현저히 항샹시킬 수 있는 특별한 기술적 효과가 있다.
또한, 공통전극(120) 및 제1, 제2, 제3 전극(125a, 125b, 125c)은 반도체 발광소자(130)를 둘러싸도록 배치될 수 있다. 이에 따라, 기판 상에 배치되는 반도체 발광소자의 발광면적을 최대한 확보할 수 있는 기술적 효과가 있다.
또한, 전극간에 전기적 간섭을 최소화할 수 있는 기술적 효과가 있다.
또한, 상기 투명 전도층(150)은 예를 들어 ITO(Indium tin oxide) 등으로 형성될 수 있다. 적층형 구조의 반도체 발광소자 하부에서 출광되는 빛이 통과되는 전도층이 투명하여 투과성을 갖기 때문에, 상부로 진행되는 광이 증가하는 기술적 효과가 있다.
한편, 기판 상에 배치된 반도체 발광소자(130), 공통전극(120) 및 제1, 제2, 제3 전극(125a, 125b, 125c)은 패시베이션층(140)에 의하여 둘러싸일 수 있다. 패시베이션층(140)은 반도체 발광소자(130), 공통전극(120) 및 제1, 제2, 제3 전극(125a, 125b, 125c)을 외부의 충격으로부터 보호할 수 있으며, 전기적 쇼트가 발생하지 않도록 할 수 있다. 패시베이션층(140)은 SiO2로 형성될 수 있으나 이에 한정하지 않는다.
도 2는 실시예에 따른 적층형 반도체 발광소자의 개념도이다.
도 2를 참고하면, 제1 내지 제3 반도체 발광소자들(131, 132, 133)을 포함하는 적측형 반도체 발광소자(130)가 기판(110)상에 배치되어 있다. 투명 전도층(150)은 제1 투명 전도층(150a), 제2 투명 전도층(150b), 및 제3 투명 전도층(150c)를 포함할 수 있다. 제1 반도체 발광소자(131)는 제1 투명 전도층(150a)을 통해서 제1 전극(125a)과 전기적으로 연결될 수 있다. 제2 반도체 발광소자(132)는 제2 투명 전도층(150b)을 통해서 제2 전극(125b)과 전기적으로 연결될 수 있다. 제3 반도체 발광소자(133)는 제3 투명 전도층(150c)을 통해서 제3 전극(125c)과 전기적으로 연결될 수 있다. 제1 반도체 발광소자(131)는 레드 컬러를 발광하고, 제2 반도체 발광소자(132)는 그린 컬러를 발광하고, 제3 반도체 발광소자(133)는 블루 컬러를 발광하는 반도체 발광소자일 수 있으나 이에 한정되는 것은 아니다.
이때, 제1, 제2, 제3 전극(125a, 125b, 125c) 각각은 높이가 다르게 형성될 수 있다. 투명 전도층(150)은 투광성 재료로 형성되어 아래에 위치한 반도체 발광소자에서 발생한 빛이 상부로 향할 때, 빛의 손실을 최소화할 수 있는 있으며, 제1, 제2, 제3전극(125a, 125b, 125c)과 제1, 제2, 제3 반도체 발광소자들(131, 132, 133)을 전기적으로 연결시킬 수 있는 기술적 효과가 있다.
그리고, 실시예에서 제4 전극(121)은 반도체 발광소자(130) 상면에 그 상면의 형태에 대응되도록 상면 일부에 형성될 수 있다. 예를 들어, 반도체 발광소자(130)가 원통형의 형상을 가질 경우, 제4 전극(121)은 고리형태의 형상을 가질 수 있다.
상기 제4 전극(121)은 제1, 제2, 제3 반도체 발광소자들(131, 132, 133) 각각에 전기적으로 연결되는 제4-1 내지 제4-3 전극들(121a, 121b, 121c)을 포함할 수 있다.
예를 들어, 제1 반도체 발광소자(131)는 제4-1전극(121a)을 통해서 공통전극(120)과 전기적으로 연결될 수 있으며, 제2 반도체 발광소자(132)는 제4-2전극(121b)을 통해서 공통전극(120)과 전기적으로 연결될 수 있으며, 제3 반도체 발광소자(133)는 제4-3전극(121c)을 통해서 공통전극(120)과 전기적으로 연결될 수 있다.
다음으로 도 3은 실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자에서 제1 반도체 발광소자(131)를 보다 상세히 나타낸 단면도이다. 이하에서는 제1 반도체 발광소자(131)에 대해 설명하나 이러한 특징은 제2, 제3 반도체 발광소자(132, 132)에도 적용될 수 있다.
도 3을 참고하면, 제1 반도체 발광소자(131)는 제1 도전형 반도체층(136), 제2 도전형 반도체층(138) 및 그 사이에 배치되는 활성층(137)을 포함할 수 있다. 제1 도전형 반도체층(136)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(138)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다. 제1 도전형 반도체층(136), 제2 도전형 반도체층(138) 및 그 사이에 배치되는 활성층(137)은 발광부를 구성할 수 있다. 발광부는 발광층, 발광 영역 등으로 불릴 수 있다.
제1 전극층(134)이 제1 도전형 반도체층(136) 아래에 배치될 수 있고, 제2 전극층(139)이 제2 도전형 반도체층(138) 상에 배치될 수 있다. 제1 전극층(134)은 제1 투명 전도층(150a)을 통해서 제1 전극(125a)과 전기적으로 연결되며, 제2 전극층(139)은 제4-1 전극(121a)을 통해 공통전극(120)과 전기적으로 연결될 수 있다.
다음으로 도 4a 내지 도 4i는 실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자의 제조공정을 나타낸 공정도이다.
도 4a 및 도 4b를 참고하면, 성장기판(115)에서 에피층(135)을 성장시키고, 투명 전도층(150)을 에피층(135) 상에 형성한다. 제1-1 절연층(140a1)을 투명 전도층(150) 상에 형성하고 뒤집는다. 그리고, CMOS가 형성된 기판(110)에 제1-2 절연층(140a2)을 형성하고, 두 절연층이 마주보도록 웨이퍼 본딩을 진행하여 본딩 절연층(140a)을 형성할 수 있다. 상기 제1-1, 제1-2 절연층들(140a1, 140a2)은 SiO2일 수 있으나 이에 한정되는 것은 아니다. SiO2와 SiO2의 본딩에는 본래 약 700℃의 고온공정이 필요하지만, 실시예에서 제1-1, 제1-2 절연층들(140a1, 140a2)의 표면에 플라즈마 처리를 할 수 있고, 이에 따라 약 400℃의 온도에서 본딩공정을 진행할 수 있게 되어 에피층에게 고온에 의한 손상을 입히지 않을 수 있다.
이후, 성장기판(115)을 떼어내는 공정을 진행한다. 블루 또는 그린 컬러를 발광하는 반도체 발광소자일 경우, 에피층(135)은 GaN 등으로 형성될 수 있으며, 레이저 리프트 오프법(LLO) 등을 통해서 성장기판을 떼어낼 수 있으나 이에 한정하지 않는다. 레드 컬러를 발광하는 반도체 발광소자일 경우, 에피층(135)은 GaAs 등으로 형성될 수 있으며, 케미칼 리프트 오프법(CLO) 등을 통해서 성장기판을 떼어낼 수 있으나 이에 한정하지 않는다.
이어서, 도 4c를 참고하면, 에피층(135) 상에 하드마스크(미도시)를 증착하고 포토공정과 에칭공정을 진행한다. 에피층(135)은 타원형으로 식각될 수 있다. 그리고, 도 4d와 같이, 투명 전도층(150)의 일부가 노출되도록 포토공정과 에칭공정을 다시 진행한다. 이어서, 도 4e와 같이 노출된 투명 전도층(150)과 에피층(135)을 추가 절연층(미도시)으로 덮는다. 상기 추가 절연층을 CMP공정을 통하여 평탄화하여 절연층(140)을 형성하고 절연층(140)의 높이를 에피층(135)과 동일한 높이를 갖도록 평탄화가 진행될 수 있다.
이어서, 도 4f를 참고하면, 절연층(140)의 표면에서 투명 전도층(150)까지 제1 비아 홀(123a)을 형성한다. 상기 제1 비아 홀(123a)은 이후 공정에서 제1 전극(125a)이 형성될 비아 홀이며, 그 일측에 제2 전극(125b), 제3 전극(125c)이 형성될 제2 비아 홀(미도시), 제3 비아 홀(미도시)이 형성될 수 있다.
도 4g를 참고하면, 투명 전도층(150)에서 기판(110)까지 공통 비아 홀(123b)을 추가로 형성한다. 상기 공동 비아 홀(123b)은 기판의 CMOS와 연결되는 단자(미도시)와 도통하도록 형성될 수 있다. 그리고, 도 4h와 같이 상기 제1 비아 홀(123a)에 금속 도금 등을 통하여 제1 전극(125a)를 형성하고, 공통 비아홀(123b)에는 공통전극(122)을 형성할 수 있다. 또한 제2 비아 홀(미도시), 제3 비아 홀(미도시)도 채워져서 제2 전극(125b), 제3 전극(125c)의 하부 영역이 형성될 수 있다.
이후 공통전극(122) 상에 제4-1 전극(121a)을 형성할 수 있다. 에피층(135)을 포함하는 제1 반도체 발광소자(131)는 공통전극(122) 및 제1 전극(125a), 투명 전도층(150)에 의하여 기판과 전기적으로 연결될 수 있다. 상기의 제조공정을 반복하여 도 4i와 같이 적층형 반도체 발광소자(150)를 제조할 수 있다. 예를 들어, 도 4h의 제1 반도체 발광소자(131) 상에 추가 절연층을 형성 후 CMP 공정을 통해 평탄화 공정을 진행한 후에 제2 반도체 발광소자(132)가 형성된 절연층 세트가 본딩될 수 있다. 상기 절연층(140)은 패시베이션층의 기능도 수행할 수 있다.
도 5는 제2 실시예에 따른 적층형 반도체 발광소자의 단면도이다.
도 5를 참조하면, 제1 반도체 발광소자(131)와 제2 반도체 발광소자(132) 사이에는 제1 절연층(141)이 배치될 수 있다.
또한, 제2 반도체 발광소자(132)와 제3 반도체 발광소자(133) 사이에는 제2 절연층(142)이 배치될 수 있다. 또한, 제3 반도체 발광소자(133) 상에는 제3 절연층(143)이 배치될 수 있다.
상기 제1 절연층(141)은 제4-1 전극(121a) 사이에 배치되는 제1-1 절연층(141a)과 상기 제1-1 절연층(141a) 상에 배치되는 제1-2 절연층(141b)를 포함할 수 있다.
또한 상기 제2 절연층(142)은 제4-2 전극(121b) 사이에 배치되는 제2-1 절연층(142a)과 상기 제2-1 절연층(142a) 상에 배치되는 제2-2 절연층(142b)를 포함할 수 있다.
또한 상기 제3 절연층(143)은 제4-3 전극(121c) 사이에 배치되는 제3-1 절연층(143a)과 상기 제3-1 절연층(143a) 상에 배치되는 제3-2 절연층(143b)를 포함할 수 있다.
패시베이션층(140)이 SiO2로 형성되는 경우, 반도체 발광소자의 에피층(135)의 굴절률은 패시베이션층(140)의 굴절률보다 클 수 있다. 또한, 제1, 제2 및 제3 절연층(141, 142, 143)은 패시베이션층(140)보다 큰 굴절률을 가질 수 있다.
적층형 구조에서 반도체 발광소자에서 형성되는 빛은 반도체 발광소자의 내부와 외부의 굴절률 차이에 의하여 내부로 전반사로 진행되는 빛의 양이 외부로 진행되는 빛의 양보다 많을 수 있다. 이에 따라, 출광되는 빛은 외부에 배치되어 있는 공통전극(120) 및 제1, 제2 및 제3 전극(125a, 125b, 125c)에 흡수되지 않고, 적층형 구조의 상측으로 이동하게 되어, 수직방향으로의 광량이 향상되며 휘도가 증가하는 기술적 효과가 있다.
이상, 실시예에 따른 디스플레이 화소용 적층형 반도체 발광소자는 적층형 구조로 형성하여 고해상도 및 고ppi를 구현하는 기술적 효과가 있다.
또한, 실시예는 발광 영역의 손실이 없이 전기적 연결이 가능하도록 하는 기술적 효과가 있다.
또한, 실시예는 내부 전반사에 의하여, 광이 상측 방향으로 진행되어 광 출력이 향상되는 기술적 효과가 있다.
예를 들어, 실시예에서 투명 전도층(150)은 반도체 발광소자(130)와 중첩되는 영역과 반도체 발광소자(130)의 외측으로 연장되어 반도체 발광소자(130)와 중첩되지 않은 영역을 포함할 수 있다. 이에 따라 실시예에 의하면, 적층형 구조로 형성하여 고해상도 및 고ppi를 구현함과 동시에 종래와 달리 하부 전극층을 반도체 발광소자(130)와 중첩되지 않도록 외측에 배치하여 발광 영역의 손실이 없이 전기적 연결이 가능하도록 하는 기술적 효과가 있다.
또한 반도체 발광소자(130)와 중첩되는 영역은 투명 전도층(150)을 배치하여 적측형 반도체 발광소자에서 상측으로 출사되는 빛의 효율을 향상시킬 수 있다. 또한 실시예에서는 반도체 발광소자(130)와 중첩되지 않는 영역에 배치되는 전극층도 투명 전도층(150)을 배치하여 적측형 반도체 발광소자에서 상측으로 출사되는 빛의 역 반사를 방지하여 휘도를 현저히 항샹시킬 수 있는 특별한 기술적 효과가 있다. 또한 실시예는 반도체 에피층에 비아 홀을 형성하지 않아도 되어 공정의 난이도를 낮출 수 있는 기술적 효과가 있다.
또한, 실시예는 발광 소자와 연결되는 전극이 발광 영역 외측에 배치되어 광 출력이 향상되는 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
110: 기판
115: 성장기판
120: 공통전극
121: 제4 전극
121a: 제4-1 전극
121b: 제4-2 전극
121c: 제4-3 전극
125a: 제1 전극
125b: 제2 전극
125c: 제3 전극
130: 반도체 발광소자
131: 제1 반도체 발광소자
132: 제2 반도체 발광소자
133: 제3 반도체 발광소자
134: 제1 전극층
135: 에피층
136: 제1 도전형 반도체층
137: 활성층
138: 제2 도전형 반도체층
139: 제2 전극층
140: 패시베이션층(절연층)
145: 절연층
141a: 제1-1 절연층
141b: 제1-2 절연층
142: 제2 절연층
142a: 제2-1 절연층
142b: 제2-2 절연층
143: 제3 절연층
150: 투명 전도층
150a: 제1 투명 전도층
150b: 제2 투명 전도층
150c: 제3 투명 전도층

Claims (9)

  1. 기판;
    상기 기판 상에 수직으로 배치되는 제1, 제2 및 제3 반도체 발광소자;
    상기 제1, 제2 및 제3 반도체 발광소자에 전기적으로 연결되는 공통전극,
    상기 제1, 제2 및 제3 반도체 발광소자와 수직 방향으로 중첩되지 않도록 각각의 일측에 이격되어 배치되어 각각에 전기적으로 연결되는 제1 전극, 제2 전극 및 제3 전극;
    상기 제1, 제2 및 제3 반도체 발광소자의 일면에 각각 접하며 상기 제1 전극, 제2 전극 및 제3 전극에 각각 연결되는 제1, 제2 및 제3 투명 전도층;을 포함하며,
    상기 제1, 제2 및 제3 투명 전도층은 상기 제1, 제2 및 제3 반도체 발광소자와 중첩되는 영역과 상기 제1, 제2 및 제3 반도체 발광소자과 중첩되지 않는 영역을 포함하는, 디스플레이 화소용 적층형 반도체 발광소자.
  2. 제1항에 있어서,
    상기 제1 투명 전도층은 상기 제1 반도체 발광소자의 일면에서 수평방향으로 연장되어 상기 제1 전극과 연결되며,
    상기 제2 투명 전도층은 상기 제2 반도체 발광소자의 일면에서 수평방향으로 연장되어 상기 제2 전극과 연결되고,
    상기 제3 투명 전도층은 상기 제3 반도체 발광소자의 일면에서 수평방향으로 연장되어 상기 제3 전극과 연결되는 것을 특징으로 하는 디스플레이 화소용 적층형 반도체 발광소자.
  3. 제1항에 있어서,
    상기 제1 투명 전도층은 상기 제1 반도체 발광소자 보다 큰 면적을 가지는 것을 특징으로 하는 디스플레이 화소용 적층형 반도체 발광소자.
  4. 제1항에 있어서,
    상기 공통전극과 상기 제1, 제2 및 제3 전극은 상기 반도체 발광소자를 둘러싸는 것을 특징으로 하는 디스플레이 화소용 적층형 반도체 발광소자.
  5. 제1항에 있어서,
    상기 공통전극은 상기 제1, 제2 및 제3 반도체 발광소자와 연결되는 제4 전극을 포함하며,
    상기 제4 전극은 상기 제1, 제2 및 제3 반도체 발광소자의 타면의 적어도 일부에 배치되는 것을 특징으로 하는 디스플레이 화소용 적층형 반도체 발광소자.
  6. 제1항에 있어서,
    상기 제1, 제2 및 제3 전극 각각은 높이가 서로 다른 것을 특징으로 하는 디스플레이 화소용 적층형 반도체 발광소자.
  7. 제1항에 있어서,
    상기 기판 상에 배치되어 상기 제1, 제2 및 제3 반도체 발광소자와 상기 공통전극 및 상기 제1, 제2 및 제3 전극을 덮는 패시베이션층을 더 포함하는 것을 특징으로 하는 디스플레이 화소용 적층형 반도체 발광소자.
  8. 제7항에 있어서,
    상기 제1, 제2 및 제3 반도체 발광소자 각 사이에 배치되는 절연층을 더 포함하는 것을 특징으로 하는 디스플레이 화소용 적층형 반도체 발광소자.
  9. 제8항에 있어서,
    상기 제1, 제2 및 제3 반도체 발광소자와 상기 절연층은 상기 패시베이션층 보다 높은 굴절률을 갖는 물질을 포함하는 것을 특징으로 하는 디스플레이 화소용 적층형 반도체 발광소자.
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