KR20240047216A - 반도체 패키지 - Google Patents

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KR20240047216A
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안희우
송생섭
정기홍
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은, 상면 및 상기 상면에 반대되는 하면을 갖고, 상기 상면 상에 기판 패드가 배치된 제1 기판; 상기 제1 기판의 상면 상에 실장되고, 제1 방향으로 오프셋 적층된 복수의 제1 칩들을 포함하는 제1 칩 적층 구조체; 상기 복수의 제1 칩들 중 최하단에 위치하는 최하단 제1 칩과 상기 기판 패드 사이를 전기적으로 연결하는 최하단 제1 와이어; 상기 제1 기판의 상면 상에 실장되고, 상기 제1 방향으로 오프셋 적층된 복수의 제2 칩들을 포함하는 제2 칩 적층 구조체;를 포함하고, 상기 제2 칩 적층 구조체는 상기 최하단 제1 와이어를 사이에 두고 상기 제1 칩 적층 구조체와 수평 방향으로 이격되고, 상기 복수의 제2 칩들 중 최하단에 위치하는 최하단 제2 칩의 상면은 상기 최하단 제1 와이어의 수직 방향에 따른 최고 레벨보다 높은 수직 방향 레벨에 위치하는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는, 칩 적층 구조체를 구비한 반도체 패키지에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다.
따라서, 고집적 반도체 패키지를 구현하기 위해 칩 적층 구조체의 위치 및 구조를 최적 설계하는 것이 필요하다.
본 발명의 기술적 사상이 해결하려는 과제는, 칩 적층 구조체의 위치 및 구조 변경에 의해 패키지 사이즈 감소 효과를 갖는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
본 발명은 기술적 과제를 이루기 위하여, 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 상면 및 상기 상면에 반대되는 하면을 갖고, 상기 상면 상에 기판 패드가 배치된 제1 기판; 상기 제1 기판의 상면 상에 실장되고, 제1 방향으로 오프셋 적층된 복수의 제1 칩들을 포함하는 제1 칩 적층 구조체; 상기 복수의 제1 칩들 중 최하단에 위치하는 최하단 제1 칩과 상기 기판 패드 사이를 전기적으로 연결하는 최하단 제1 와이어; 상기 제1 기판의 상면 상에 실장되고, 상기 제1 방향으로 오프셋 적층된 복수의 제2 칩들을 포함하는 제2 칩 적층 구조체;를 포함하고, 상기 제2 칩 적층 구조체는 상기 최하단 제1 와이어를 사이에 두고 상기 제1 칩 적층 구조체와 수평 방향으로 이격되고, 상기 복수의 제2 칩들 중 최하단에 위치하는 최하단 제2 칩의 상면은 상기 최하단 제1 와이어의 수직 방향에 따른 최고 레벨보다 높은 수직 방향 레벨에 위치하는 것을 특징으로 한다.
본 발명에 따른 반도체 패키지는, 상면 및 상기 상면에 반대되는 하면을 갖고, 상기 상면 상에 배치된 복수의 기판 패드들을 포함하는 제1 기판; 상기 제1 기판의 상면 상에 실장되고, 제1 방향으로 오프셋 적층된 복수의 제1 칩들을 포함하는 제1 칩 적층 구조체; 상기 복수의 제1 칩들 중 최하단에 위치하는 최하단 제1 칩, 및 상기 최하단 제1 칩과 인접하게 배치된 기판 패드 사이를 전기적으로 연결하는 최하단 제1 와이어; 상기 제1 기판의 상면 상에서 상기 제1 와이어를 사이에 두고 상기 제1 칩 적층 구조체와 수평 방향으로 이격되어 실장되고, 상기 제1 방향으로 오프셋 적층된 복수의 제2 칩들을 포함하는 제2 칩 적층 구조체; 상기 제1 기판의 상면 상에 실장되고, 제2 방향으로 오프셋 적층된 복수의 제3 칩들을 포함하는 제3 칩 적층 구조체; 상기 복수의 제3 칩들 중 최하단에 위치하는 최하단 제3 칩, 및 상기 최하단 제3 칩과 인접하게 배치된 기판 패드 사이를 전기적으로 연결하는 최하단 제3 와이어; 및 상기 제1 기판의 상면 상에서 상기 제3 와이어를 사이에 두고 상기 제3 칩 적층 구조체와 수평 방향으로 이격되어 실장되고, 상기 제2 방향으로 오프셋 적층된 복수의 제4 칩들을 포함하는 제4 칩 적층 구조체;를 포함하고, 상기 복수의 제2 칩들 중 최하단에 위치하는 최하단 제2 칩의 상면은 상기 제1 와이어의 수직 방향에 따른 최고 높이보다 높은 수직 방향 레벨에 위치하고, 상기 복수의 제4 칩들 중 최하단에 위치하는 최하단 제4 칩의 상면은 상기 제3 와이어의 수직 방향에 따른 최고 높이보다 높은 수직 방향 레벨에 위치하는 것을 특징으로 한다.
본 발명에 따른 반도체 패키지는, 상면 및 상기 상면에 반대되는 하면을 갖고, 상기 상면 상에 배치된 복수의 기판 패드들을 포함하는 제1 기판; 상기 제1 기판의 하면 상에 배치된 외부 연결 단자; 상기 제1 기판의 상면 상에 실장되고, 제1 방향으로 오프셋 적층된 복수의 제1 칩들, 및 상기 복수의 제1 칩들 각각의 상면에서 상방으로 노출된 영역 상에 각각 배치된 제1 칩 패드들을 포함하는 제1 칩 적층 구조체; 상기 복수의 제1 칩들 중 최하단에 위치하는 최하단 제1 칩, 및 상기 최하단 제1 칩과 인접하게 배치된 기판 패드 사이를 전기적으로 연결하는 최하단 제1 와이어; 상기 제1 기판의 상면 상에서 상기 제1 와이어를 사이에 두고 상기 제1 칩 적층 구조체와 수평 방향으로 이격되어 실장되고, 상기 제1 방향으로 오프셋 적층된 복수의 제2 칩들, 및 상기 복수의 제2 칩들 각각의 상면에서 상방으로 노출된 영역 상에 각각 배치된 제2 칩 패드들을 포함하는 제2 칩 적층 구조체; 상기 제1 기판의 상면 상에 실장되고, 제2 방향으로 오프셋 적층된 복수의 제3 칩들, 및 상기 복수의 제3 칩들 각각의 상면에서 상방으로 노출된 영역 상에 각각 배치된 제3 칩 패드들을 포함하는 제3 칩 적층 구조체; 상기 복수의 제3 칩들 중 최하단에 위치하는 최하단 제3 칩, 및 상기 최하단 제3 칩과 인접하게 배치된 기판 패드 사이를 전기적으로 연결하는 최하단 제3 와이어; 및 상기 제1 기판의 상면 상에서 상기 제3 와이어를 사이에 두고 상기 제3 칩 적층 구조체와 수평 방향으로 이격되어 실장되고, 제2 방향으로 오프셋 적층된 복수의 제4 칩들, 및 상기 복수의 제4 칩들 각각의 상면에서 상방으로 노출된 영역 상에 각각 배치된 제3 칩 패드들을 포함하는 제4 칩 적층 구조체;를 포함하고, 상기 복수의 제2 칩들 중 최하단에 위치하는 최하단 제2 칩의 상면은 상기 제1 와이어의 수직 방향에 따른 최고 높이보다 높은 수직 방향 레벨에 위치하고, 상기 복수의 제4 칩들 중 최하단에 위치하는 최하단 제4 칩의 상면은 상기 제3 와이어의 수직 방향에 따른 최고 높이보다 높은 수직 방향 레벨에 위치하며, 상기 최하단 제1 칩의 상면의 적어도 일부는 상기 제2 칩 적층 구조체에 수직 방향으로 오버랩 되고, 상기 최하단 제3 칩의 상면의 적어도 일부는 상기 제4 칩 적층 구조체에 수직 방향으로 오버랩 되는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 칩 적층 구조체의 구조 및 위치 변경을 통해 반도체 패키지의 집적도를 높일 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 제1 기판(100), 외부 연결 단자(160), 기판 패드(130), 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300)를 포함할 수 있다.
제1 기판(100)은 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300)의 하부에 배치되고, 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300) 각각과 전기적으로 연결될 수 있다. 즉, 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300)는 제1 기판(100)의 상면에 각각 실장될 수 있다. 예시적인 실시예들에 따르면, 제1 기판(100)은 예컨대, 세라믹 기판, PCB, 유기 기판, 인터포저 기판 등을 기반으로 형성될 수 있다. 또한, 일부 실시예들에 있어서, 제1 기판(100)은 재배선 구조를 포함할 수 있다. 일부 실시예들에 있어서, 제1 기판(100)은 몸체부(미도시) 및 배선(미도시)을 포함할 수 있다. 상기 배선의 일부는 제1 기판(100)의 하면으로 노출되어 외부 연결 단자(160)가 탑재되는 범프 패드로 기능할 수 있다.
이하 도면들에서, X축 방향 및 Y축 방향은 제1 기판(100)의 상면 또는 하면의 표면에 평행한 방향을 나타내며, X축 방향 및 Y축 방향은 서로 수직한 방향일 수 있다. Z축 방향은 제1 기판(100)의 상면 또는 하면의 표면에 수직한 방향을 나타낼 수 있다. 다시 말해, Z축 방향은 X-Y 평면에 수직한 방향일 수 있다.
또한, 이하 도면들에서 제1 수평 방향, 제2 수평 방향, 및 수직 방향은 다음과 같이 이해될 수 있다. 제1 수평 방향은 X축 방향으로 이해될 수 있고, 제2 수평 방향은 Y축 방향으로 이해될 수 있으며, 수직 방향은 Z축 방향으로 이해될 수 있다.
예시적인 실시예들에 따르면, 제1 기판(100)은 예컨대, 세라믹 기판, PCB, 유기 기판, 인터포저 기판 등을 기반으로 형성될 수 있다. 또한, 일부 실시예들에 있어서, 제1 기판(100)은 재배선 구조를 포함할 수 있다.
외부 연결 단자(160)는 제1 기판(100)의 하면 상에 위치할 수 있다. 제1 외부 연결 단자(160)는 외부 기기, 예를 들어 마더 보드, PCB, 패키지 기판 등과 전기적으로 연결될 수 있다. 제1 외부 연결 단자(160)는 제1 기판(100)의 하면에 부착된 기판 패드를 통해 제1 기판(100) 내에 형성된 배선 패턴들과 전기적으로 연결될 수 있다.
외부 연결 단자(160)는 솔더 볼로 형성될 수 있다. 그러나 실시예에 따라, 외부 연결 단자(160)는 필라와 솔더를 포함하는 구조를 가질 수도 있다. 외부 연결 단자(160)는 구리(Cu), 은(Ag), 금(Au), 및 주석(Sb) 중 적어도 하나를 포함할 수 있다.
기판 패드(130)는 제1 기판(100)의 상면 상에 배치될 수 있다. 기판 패드(130)는 복수 개가 제공될 수 있으며, 일부 실시예들에 있어서, 복수의 기판 패드들(130)은 제1 기판(100) 상에 제2 수평 방향(Y)을 따라 나란히 배열될 수 있다.
복수의 기판 패드들(130) 중 일부는 제1 와이어(220)를 통해 제1 칩 패드(230)에 전기적으로 연결될 수 있으며, 다른 일부는 제2 와이어(320)를 통해 제2 칩 패드(330)에 전기적으로 연결될 수 있다. 본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
제1 칩 적층 구조체(200)는 제1 기판(100) 상에 배치될 수 있다. 제1 칩 적층 구조체(200)는 제1 칩(210), 제1 칩 패드(230), 및 제1 와이어(220)를 포함할 수 있다. 제1 칩 적층 구조체(200)는 복수의 제1 칩들(210)이 제1 방향에 따라 오프셋 적층되는 구조일 수 있다. 다시 말해서, 제1 칩 적층 구조체(200)는 복수의 제1 칩들(210)이 제1 방향에 따라 캐스케이드(cascade) 타입, 즉 계단 타입으로 적층된 구조일 수 있다.
예시적인 실시예들에 따르면, 상기 제1 방향은 제1 수평 방향(X)과 동일한 방향일 수 있으나, 이에 한정되는 것은 아니며, 상기 제1 방향은 제1 수평 방향(X)과 교차하는 방향(-X) 또는, 제2 수평 방향(Y)과 평행한 방향일 수도 있다. 예시적인 실시예들에 따르면, 제1 칩들(210) 각각은 반도체 기판의 비활성면과 인접한 면이 제1 기판(100)을 향하도록 배치될 수 있다. 즉, 제1 칩들(210) 각각의 하면은 반도체 기판의 비활성면과 가까운 면이며, 제1 칩들(210) 각각의 상면은 반도체 기판의 활성면과 가까운 면일 수 있다.
제1 칩 적층 구조체(200)가 제1 방향에 따라 계단 타입으로 적층됨에 따라, 제1 칩들(210) 각각의 상면 일부가 노출될 수 있다. 즉, 제1 칩들(210) 각각은 바로 상단에 적층되는 제1 칩(210)에 의해 상면 일부가 덮이지 않을 수 있다. 제1 칩들(210)이 제1 방향에 따라 적층된 경우, 제1 칩들(210)은 제1 방향과 교차하여 반대되는 방향 측 상면 일부가 상방으로 노출될 수 있다.
제1 칩 패드(230)는 제1 칩들(210) 각각의 상면 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 칩 패드(230)는 제1 칩(210)의 상면 일부가 상방으로 노출되는 영역 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 칩 패드(230)는 복수개가 제공될 수 있으며, 복수의 제1 칩들(210) 각각의 상면에서 상방으로 노출되는 영역 상에 각각 배치될 수 있다. 예시적인 실시예들에 따르면, 복수개의 제1 칩 패드들(230)이 하나의 제1 칩(210)의 상면 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 상기 제1 칩 패드들(230)은 제1 칩(210)의 상면 상에서 제2 수평 방향(Y)을 따라 나란히 배열될 수 있다.
제1 와이어(220)는 제1 칩 적층 구조체(200)의 일측에 형성될 수 있다. 제1 칩 적층 구조체(200)가 제1 방향에 따라 적층될 때, 제1 와이어(220)는 상기 제1 방향과 교차하여 반대되는 방향 측에 배치될 수 있다. 다시 말해, 제1 와이어(220)는 최하단 제1 칩(211)의 상방으로 노출되는 상면 측에 배치될 수 있다.
제1 와이어(220)는 복수개가 제공될 수 있으며, 복수의 제1 와이어들(220) 중 일부는 기판 패드(130)와 제1 칩 패드(230) 사이를 전기적으로 연결시킬 수 있고, 복수의 제1 와이어들(220) 중 일부는 수직 방향(Z)에 따른 레벨이 다른 제1 칩 패드들(230) 사이를 전기적으로 연결할 수 있다. 또한, 복수의 제1 와이어들(220)이 제2 수평 방향(Y)에 따라 배열되어 기판 패드(130)와 제1 칩 패드(230) 사이, 또는 수직 방향(Z)에 따른 레벨이 다른 제1 칩 패드들(230) 사이를 전기적으로 연결시킬 수 있다. 제1 와이어들(220) 중 최하단에 위치하는 와이어인 최하단 제1 와이어(221)는 최하단 제1 칩(211)을 제1 기판(100)과 전기적으로 연결될 수 있다.
제1 와이어(220)는 금(Au), 알루미늄(Al), 구리(Cu)를 포함할 수 있으나 이에 한정되는 것은 아니다.
접착 층(240)은 제1 기판(100)과 최하단 제1 칩(211) 사이 또는 적층된 제1 칩들(210) 사이에 위치할 수 있다. 예시적인 실시예들에 있어서, 접착 층(240)은 제1 기판(100)과 최하단 제1 칩(211) 또는 순차로 적층된 제1 칩들(210)을 부착시키도록 구성된 층일 수 있다. 따라서, 제1 칩들(210)은 접착 층(240)을 통해 제1 기판(100) 또는 상기 제1 칩들(210)의 바로 하부에 위치하는 제1 칩(210) 상에 부착될 수 있다.
예를 들어, 제1 칩 적층 구조체(200)의 최하단에 위치하는 제1 칩인 최하단 제1 칩(211)은 접착 층(240)을 통해 제1 기판(100)의 상면 상에 접착 및 고정될 수 있다. 최하단 제1 칩(211)의 상면 상에 적층되는 제1 칩(210)은 접착 층(240)을 통해 최하단 제1 칩(211)의 상면 상에 접착 및 고정될 수 있다. 마찬가지로 상기 제1 칩(210) 상에 적층되는 제1 칩 또한 접착 층(240)을 통해 바로 하단에 위치하는 제1 칩(210)의 상면 상에 접착 및 고정될 수 있다.
접착 층(240)은 자체적으로 접착 특성이 있는 필름을 수 있다. 예를 들어, 접착 층(240)은 양면 접착 필름일 수 있다. 예시적인 실시예들에 있어서, 접착 층(240)은 테이프 형태의 물질 층, 액상 코팅 경화 물질 층, 또는 이들의 조합일 수 있다. 또한, 접착 층(240)은 써멀 세팅 구조체(thermal setting structure), 써멀 플라스틱(thermal plastic), 유브이 큐어 물질(UV cure material), 또는 이들의 조합을 포함일 수 있다. 접착 층(240)은 DAF(Die attach film) 또는 NCF(Non-Conductive film)로 지칭될 수 있다.
제1 칩(210)은 반도체 칩일 수 있다. 예시적인 실시예들에 다르면, 제1 칩(210)은 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), 또는 어플리케이션 프로세서(application processor, AP)와 같은 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
일부 실시예들에 있어서, 제1 칩(210)은 낸드 플래시 메모리(NAND flash memory) 칩으로, 제1 칩 적층 구조체(200)는 복수의 낸드 플래시 메모리 칩들이 제1 방향에 따라 오프셋 적층된 구조로 제1 기판(100) 상에 실장될 수 있다.
제2 칩 적층 구조체(300)는 제1 기판(100) 상에서 제1 칩 적층 구조체(200)와 제1 수평 방향(X)으로 이격되어 배치될 수 있다. 예시적인 실시예들에 따르면, 제2 칩 적층 구조체(300)는, 제1 칩 적층 구조체(200)의 제1 칩들(210)이 오프셋 적층되는 방향인 제1 방향과 교차하여 반대되는 방향 측에 배치될 수 있다. 즉, 제2 칩 적층 구조체(300)는 제1 칩 적층 구조체(200)와 전기적으로 연결되는 기판 패드(130), 구체적으로는 최하단 제1 칩(211)과 전기적으로 연결되는 기판 패드(130)를 사이에 두고 제1 칩 적층 구조체(200)와 제1 수평 방향(X)으로 이격되도록 제1 기판(100) 상에 배치될 수 있다. 또한, 제2 칩 적층 구조체(300)는 최하단 제1 와이어(221)를 사이에 두고 제1 칩 적층 구조체(200)와 제1 수평 방향(X)으로 이격되도록 제1 기판(100) 상에 배치될 수 있다.
제2 칩 적층 구조체(300)는 제2 칩(310), 제2 칩 패드(330), 및 제2 와이어(320)를 포함할 수 있다. 제2 칩 적층 구조체(300)는 복수의 제2 칩들(310)이 제1 방향에 따라 오프셋 적층되는 구조일 수 있다. 다시 말해, 제2 칩 적층 구조체(300)의 복수의 제2 칩들(310)이 오프셋 적층된 방향은 제1 칩 적층 구조체(200)의 복수의 제1 칩들(210)이 오프셋 적층된 방향과 실질적으로 동일한 방향일 수 있다. 상기 오프셋 적층에 의해 제2 칩 적층 구조체(300)는 복수의 제2 칩들(310)이 제1 방향에 따라 캐스케이드(cascade) 타입, 즉 계단 타입으로 적층된 구조일 수 있다. 즉, 제1 칩들(210)이 오프셋 적층되는 방향과 제2 칩들(310)이 오프셋 적층되는 방향이 동일할 수 있다.
제2 칩 적층 구조체(300)가 제1 방향에 따라 계단 타입으로 적층됨에 따라, 제2 칩들(310) 각각의 상면 일부가 노출될 수 있다. 즉, 제2 칩들(310) 각각은 바로 상단에 적층되는 제2 칩(310)에 의해 상면 일부가 덮이지 않을 수 있다. 제2 칩들(310)이 제1 방향에 따라 적층된 경우, 제2 칩들(310)은 제1 방향과 교차하여 반대되는 방향 측 상면 일부가 상방으로 노출될 수 있다.
예시적인 실시예들에 따르면, 제2 칩들(310) 각각은 반도체 기판의 비활성면과 인접한 면이 제1 기판(100)을 향하도록 배치될 수 있다. 즉, 제2 칩들(310) 각각의 하면은 반도체 기판의 비활성면과 가까운 면이며, 제2 칩들(310) 각각의 상면은 반도체 기판의 활성면과 가까운 면일 수 있다.
제2 칩 패드(330)는 제2 칩들(310) 각각의 상면 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 제2 칩 패드(330)는 제2 칩(310)의 상면 일부가 상방으로 노출되는 영역 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 제2 칩 패드(330)는 복수개가 제공될 수 있으며, 복수의 제2 칩들(310) 각각의 상면에서 상방으로 노출되는 영역 상에 각각 배치될 수 있다. 예시적인 실시예들에 따르면, 복수개의 제2 칩 패드들(330)이 하나의 제2 칩(310)의 상면 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 칩 패드들(330)은 제2 칩(310)의 상면 상에서 제2 수평 방향(Y)을 따라 나란히 배열될 수 있다.
제2 와이어(320)는 제2 칩 적층 구조체(300)의 일측에 형성될 수 있다. 제2 칩 적층 구조체(300)가 제1 방향에 따라 적층될 때, 제2 와이어(320)는 상기 제1 방향과 교차하여 반대되는 방향 측에 배치될 수 있다.
제2 와이어(320)는 복수개가 제공될 수 있으며, 복수의 제2 와이어들(320) 중 일부는 기판 패드(130)와 제2 칩 패드(330) 사이를 전기적으로 연결시킬 수 있고, 복수의 제2 와이어들(320) 중 일부는 수직 방향(Z)에 따른 레벨이 다른 제2 칩 패드들(330) 사이를 전기적으로 연결할 수 있다. 또한, 복수의 제2 와이어들(320)이 제2 수평 방향(Y)에 따라 배열되어, 기판 패드(130)와 제2 칩 패드(330) 사이, 또는 수직 방향(Z)에 따른 레벨이 다른 제2 칩 패드들(330) 사이를 전기적으로 연결시킬 수 있다.
제2 와이어(320)의 재료 및 구성은 제1 와이어(220)와 실질적으로 동일하거나 유사하므로 이에 대한 설명은 생략하도록 한다.
접착 층(240)은 제1 기판(100)과 최하단 제2 칩(311) 사이 또는 적층된 제2 칩들(310) 사이에 위치할 수 있다. 상기 접착 층(240)의 재료 및 구성은 제1 칩 적층 구조체(200)에서 설명한 접착 층(240)과 실질적으로 동일하거나 유사할 수 있으므로 이에 대해서는 생략하도록 한다.
예를 들어, 제2 칩 적층 구조체(300)는 접착 층(240)을 통해 제1 기판(100)의 상면 상에 접착 및 고정될 수 있으며, 제2 칩들(310) 또한 접착 층(240)을 통해 바로 하단의 제2 칩(310) 상에 접착 및 고정될 수 있다.
제2 칩(310)은 반도체 칩일 수 있다. 예시적인 실시예들에 다르면, 제2 칩(310)은 메모리 칩 또는 로직 칩일 수 있다. 일부 실시예들에 있어서, 제2 칩(310)은 낸드 플래시 메모리(NAND flash memory) 칩으로, 제2 칩 적층 구조체(300)는 복수의 낸드 플래시 메모리 칩들이 제1 방향에 따라 오프셋 적층된 구조로 제1 기판(100) 상에 실장될 수 있다.
예시적인 실시예들에 따르면, 제2 칩(310)은 제1 칩(210)과 동일한 종류의 칩일 수 있으나 이에 한정되는 것은 아니고, 제2 칩(310)과 제1 칩(210)은 이종의 칩일 수도 있다.
예시적인 실시예들에 따르면, 최하단 제2 칩(311)은 제1 기판(100)의 상면 상에 배치될 수 있다. 최하단 제2 칩의 상면(A1)은 제1 와이어(220)의 수직 방향(Z)에 따른 최대 높이인 제1 높이(L1)보다 더 높은 수직 방향(Z) 레벨에 위치할 수 있다. 즉 최하단 제2 칩의 상면(A1)은 제1 와이어(220)의 수직 방향(Z)에 따른 최고 레벨인 제1 높이(L1)보다 더 높은 수직 방향(Z) 레벨에 위치할 수 있다.
예시적인 실시예들에 따르면, 최하단 제2 칩(311)의 수직 방향(Z) 두께는 최하단 제2 칩(311) 상에 순차적으로 적층되는 제2 칩들(310)의 수직 방향(Z) 두께보다 더 두꺼울 수 있다. 상기 최하단 제2 칩의 상면(A1)을 상기 제1 높이(L1)보다 더 높은 수직 레벨에 위치시키기 위해, 최하단 제2 칩(311)의 수직 방향(Z)에 따른 두께는 제1 와이어(220)의 수직 방향(Z)에 따른 최대 높이인 제1 높이(L1)보다 두꺼울 수 있다. 예시적인 실시예들에 따르면, 최하단 제2 칩(311)의 수직 방향(Z)에 따른 두께(D1)는 500μm 내지 1000μm 범위에 있을 수 있으나, 이에 한정되는 것은 아니다.
제1 칩 적층 구조체(200)의 일부는 제2 칩 적층 구조체(300)와 수직 방향으로 오버랩(overlap)될 수 있다. 즉, 수직 방향(Z)에서 반도체 패키지(10)를 바라볼 때, 제1 칩 적층 구조체(200)의 일부가 제2 칩 적층 구조체(300)에 의해 가려질 수 있다. 본 명세서의 도면들에서 최하단 제1 칩(211)의 상면 일부가 제2 칩 적층 구조체(300)에 수직 방향(Z)에 따라 오버랩되는 것으로 도시되었으나 이에 한정되는 것은 아니며, 상기 최하단 제1 칩(211) 상에 적층된 제1 칩들(210)의 상면 일부까지도 수직 방향(Z)으로 제2 칩 적층 구조체(300)에 오버랩 될 수 있다. 예시적인 실시예들에 따르면, 상기 제1 칩 적층 구조체(200)의 일부는 최하단 제1 칩(211)의 상면일 수 있다. 다시 말해, 최하단 제1 칩(211)의 상면의 적어도 일부는 제2 칩 적층 구조체(300)에 수직 방향으로 오버랩 될 수 있다.
제2 칩 적층 구조체(300)의 최상단에 적층된 제2 칩(310)의 제1 방향 끝단에서 수직 방향으로 연장되는 가상 선을 Q1이라고 할 때, 최하단 제1 칩(211)에서 최하단 제2 칩(311)을 향하는 면으로부터 상기 Q1까지의 최단 거리는 제1 거리(OL1)로 정의될 수 있다. 이때, 상기 제1 거리(OL1)는 최하단 제1 칩(211)이 제2 칩 적층 구조체(300)에 오버랩 되는 수평 방향 거리로 이해될 수 있다.
본 명세서의 도면들에서 상기 제1 거리(OL1)가 최하단 제1 칩(211)의 상방으로 노출되는 상면의 제1 수평 방향(X)에 따른 거리보다 짧은 것으로 도시되었으나 이에 한정되는 것은 아니며, 제1 거리(OL1)는 제1 칩 적층 구조체(200)와 제2 칩 적층 구조체(300)의 제1 수평 방향(X)에 따른 이격 거리, 또는 제1 칩 적층 구조체(200) 및 제2 칩 적층 구조체(300)가 오프셋 적층되는 정도에 따라, 더 길어질 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지(10)는 제1 칩 적층 구조체(200) 및 제2 칩 적층 구조체(300)가 동일한 방향인 제1 방향에 따라 오프셋 적층되고, 제2 칩 적층 구조체(300)의 최하단 제2 칩(311)의 상면이 제1 칩 적층 구조체(200)의 최하단 제1 와이어(221)의 수직 방향(Z)에 따른 최대 높이보다 더 높은 수직 방향(Z) 레벨에 위치함에 따라, 제1 거리(OL1)가 증가될 수 있다. 제1 거리(OL1), 즉 최하단 제1 칩(211)이 제2 칩 적층 구조체(300)에 의해 오버랩되는 거리가 증가함에 따라, 반도체 패키지(10)의 수평 방향(X, Y) 폭이 감소하고, 궁극적으로 반도체 패키지(10)의 사이즈가 감소될 수 있다.
본 명세서의 도면들에서 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300)의 칩 개수가 4개로 도시되어 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300)는 각각 2개, 3개, 또는 5개 이상의 칩들을 포함할 수 있으며, 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300)의 칩 개수가 서로 다를 수도 있다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 이하에서는 도 1의 반도체 패키지(10)와 도 2의 반도체 패키지(11)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 2를 참조하면, 반도체 패키지(11)는 제1 기판(100), 외부 연결 단자(160), 기판 패드(130), 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(301)를 포함할 수 있다.
예시적인 실시예들에 따르면, 제2 칩 적층 구조체(301)는 제1 스페이서(350)를 더 포함할 수 있다. 제1 스페이서(350)는 제1 기판(100)의 상면 상에 배치될 수 있다. 제1 스페이서(350)는 최하단 제2 칩(311) 하부에 위치할 수 있다. 즉 제1 스페이서(350)의 상면 상에 최하단 제2 칩(311)이 배치될 수 있다. 최하단 제2 칩(311)은 제1 스페이서(350)를 사이에 두고 제1 기판(100)과 수직 방향(Z)으로 이격될 수 있다. 제1 스페이서(350)는 접착 층(240)에 의해 제1 기판(100)의 상면 상에 접착 및 고정될 수 있으며, 최하단 제2 칩(311)은 접착 층(240)에 의해 제1 스페이서(350)의 상면 상에 접착 및 고정될 수 있다.
제1 스페이서(350)는 더미 칩을 포함할 수 있으나 이에 한정되는 것은 아니며, 컨트롤러 칩 등을 포함할 수 있다.
제1 스페이서(350)의 상면(A2)은 제1 와이어(220)의 수직 방향(Z)에 따른 최대 높이인 제1 높이(L1)보다 더 높은 수직 방향(Z) 레벨에 위치할 수 있다. 다시 말해, 제1 스페이서의 상면(A2)은 제1 와이어(220)의 수직 방향에 따른 최고 레벨보다 더 높은 수직 방향 레벨에 위치할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(350)의 수직 방향(Z)에 따른 두께는 500μm 내지 1000μm 범위에 있을 수 있으나 이에 한정되는 것은 아니다.
제1 스페이서(350)의 제1 수평 방향(X)에 따른 너비는, 최하단 제2 칩(311)의 제1 수평 방향(X)에 따른 너비보다 작을 수 있다. 즉, 제1 스페이서(350)의 풋프린트(footprint)는 최하단 제2 칩(311)의 풋프린트보다 작을 수 있다. 예시적인 실시예들에 따르면, 제1 스페이서(350)에서 제1 칩 적층 구조체(200)를 바라보는 측벽과 반대되는 측벽은, 최하단 제2 칩(311)의 측벽과 실질적으로 동일 평면 상에 있을 수 있다. 상기 최하단 제2 칩(311)의 측벽은 제2 와이어(320)를 향하는 측벽일 수 있다. 제1 스페이서(350)에 의해 최하단 제2 칩(311) 하부에 일부 공간이 형성될 수 있다.
제1 칩 적층 구조체(200)의 일부는 제2 칩 적층 구조체(301)와 수직 방향으로 오버랩(overlap)될 수 있다. 즉, 수직 방향(Z)에서 반도체 패키지(10)를 바라볼 때, 제1 칩 적층 구조체(200)의 일부가 제2 칩 적층 구조체(301)에 의해 가려질 수 있다. 예시적인 실시예들에 따르면, 제1 칩(210)의 상면의 적어도 일부는 제2 칩 적층 구조체(301)에 수직 방향으로 오버랩 될 수 있다. 예시적인 실시예들에 따르면, 상기 최하단 제1 칩(211) 상에 적층된 제1 칩들(210)의 상면 일부까지도 수직 방향(Z)으로 제2 칩 적층 구조체(301)에 오버랩 될 수 있다.
제2 칩 적층 구조체(301)의 최상단에 적층된 제2 칩(310)의 제1 방향 끝단에서 수직 방향(Z)으로 연장되는 가상 선을 Q1이라고 할 때, 최하단 제1 칩(211)에서 최하단 제2 칩(311)을 향하는 면으로부터 상기 Q1까지의 최단 거리는 제2 거리(OL2)로 정의될 수 있다. 이때, 상기 제2 거리(OL2)는 최하단 제1 칩(211)이 제2 칩 적층 구조체(301)에 오버랩 되는 수평 방향 거리로 이해될 수 있다.
예시적인 실시예들에 따르면, 제2 거리(OL2)는, 제1 칩 적층 구조체(200)와 제2 칩 적층 구조체(301)의 제1 수평 방향(X)에 따른 이격 거리, 또는 제1 칩 적층 구조체(200) 및 제2 칩 적층 구조체(301)가 오프셋 적층되는 정도에 따라 더 늘어나거나 감소할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지(11)는 제1 스페이서(350) 구성의 추가에 의하여 제1 칩 적층 구조체(200)가 제2 칩 적층 구조체(301)에 수직 방향(Z)으로 오버랩 될 수 있는 공간을 갖을 수 있다. 또한, 제1 스페이서(350)의 제1 수평 방향(X)에 따른 너비가 최하단 제2 칩(311)의 제1 수평 방향(X)에 따른 너비보다 작으므로, 제1 칩 적층 구조체(200)를 제2 칩 적층 구조체(301)를 향해 가깝게 위치시킬 수 있다. 이에 따라, 제1 칩 적층 구조체(200)가 제2 칩 적층 구조체(301)에 수직 방향(Z)으로 오버랩 되는 거리인 제2 거리(OL2)가 증가될 수 있다.
도 3a 내지 도 5b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 이하에서는 도 1의 반도체 패키지(10), 및 도 2의 반도체 패키지(11)와 도 3a 내지 5b의 반도체 패키지(12, 13, 14, 15, 16, 17)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 3a 내지 도 5b를 참조하면, 반도체 패키지(12 내지 17)는 제3 칩 적층 구조체(400), 및 제4 칩 적층 구조체(500)를 더 포함할 수 있다.
제3 칩 적층 구조체(400)는 제1 기판(100) 상에 배치될 수 있다. 제3 칩 적층 구조체(400)는 제3 칩(410), 제3 칩 패드(430), 및 제3 와이어(420)를 포함할 수 있다. 제3 칩 적층 구조체(400)는 복수의 제3 칩들(410)이 제2 방향에 따라 오프셋 적층되는 구조일 수 있다. 다시 말해서, 제3 칩 적층 구조체(400)는 복수의 제3 칩들(410)이 제2 방향에 따라 캐스케이드(cascade) 타입, 즉 계단 타입으로 적층된 구조일 수 있다.
상기 제2 방향은 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300, 301)가 오프셋 적층되는 방향인 제1 방향과 실질적으로 동일한 방향이거나 반대 방향일 수 있다. 즉, 일부 실시예에 있어서, 상기 제1 방향과 제2 방향은 실질적으로 동일할 수 있으며, 일부 실시예들에 있어서, 상기 제1 방향과 제2 방향은 반대 방향일 수 있다.
제3 칩 패드(430), 및 제3 와이어(420)는 도 1 및 도 2를 참조하여 설명한 제1 칩 패드(230, 도 1 참조), 및 제1 와이어(220, 도 1 참조)와 실질적으로 동일하거나 유사하므로, 이에 대한 자세한 설명은 생략하도록 한다.
제4 칩 적층 구조체(500, 501)는 제1 기판(100) 상에서 제3 칩 적층 구조체(400)와 제1 수평 방향(X)으로 이격되어 배치될 수 있다. 예시적인 실시예들에 따르면, 제4 칩 적층 구조체(500, 501)는, 제3 칩 적층 구조체(400)의 제3 칩들(410)이 오프셋 적층되는 방향인 제2 방향과 교차하여 반대되는 방향 측에 배치될 수 있다. 즉, 제4 칩 적층 구조체(500, 501)는 제3 칩 적층 구조체(400)와 전기적으로 연결되는 기판 패드(130), 구체적으로는 최하단 제1 칩(211)과 전기적으로 연결되는 기판 패드(130)를 사이에 두고 제3 칩 적층 구조체(400)와 제1 수평 방향(X)으로 이격되도록 제1 기판(100) 상에 배치될 수 있다. 또한, 제4 칩 적층 구조체(500, 501)는 최하단 제3 와이어(420)를 사이에 두고 제3 칩 적층 구조체(400)와 제1 수평 방향(X)으로 이격되도록 제1 기판(100) 상에 배치될 수 있다.
제4 칩 적층 구조체(500, 501)는 제4 칩(510), 제4 칩 패드(530), 및 제4 와이어(520)를 포함할 수 있다. 제4 칩 적층 구조체(500, 501)는 복수의 제4 칩들(510)이 제2 방향에 따라 오프셋 적층되는 구조일 수 있다. 다시 말해, 제4 칩 적층 구조체(500, 501)의 복수의 제4 칩들(510)이 오프셋 적층된 방향은 제3 칩 적층 구조체(400, 401)의 복수의 제3 칩들(410)이 오프셋 적층된 방향과 실질적으로 동일한 방향일 수 있다. 상기 오프셋 적층에 의해 제4 칩 적층 구조체(500, 501)는 복수의 제4 칩들(510)이 제2 방향에 따라 캐스케이드(cascade) 타입, 즉 계단 타입으로 적층된 구조일 수 있다. 즉, 제3 칩들(410)이 오프셋 적층되는 방향과 제4 칩들(510)이 오프셋 적층되는 방향이 동일할 수 있다.
제3 칩 적층 구조체(400, 401), 및 제4 칩 적층 구조체(500, 501)는 접착 층(240)에 의해 제1 기판(100) 상에 접착 및 고정될 수 있으며, 순차적으로 적층된 제3 칩들(410), 또는 순차적으로 적층된 제4 칩들(510)도 접착 층(240)에 의해 접착 및 고정될 수 있다.
예시적인 실시예들에 따르면, 제3 칩 적층 구조체(400)는 제1 칩 적층 구조체(200)와 실질적으로 동일한 구조를 갖을 수 있으며, 제4 칩 적층 구조체(500, 501)는 제2 칩 적층 구조체(300, 301)와 실질적으로 동일하거나 유사한 구조를 갖을 수 있다. 다만 이에 한정되는 것은 아니고, 칩의 수직 방향 두께, 와이어의 높이, 칩 패드의 위치 등에 일부 차이가 있을 수 있으며, 전체적인 구조가 실질적으로 동일하거나 유사하면 족하다.
도 3a, 도 4a, 및 도 5a를 참조하면, 제2 칩 적층 구조체(300) 및 제4 칩 적층 구조체(500) 각각에 포함된 최하단 제2 칩(311), 및 최하단 제4 칩(511)은 제1 기판(100) 상에 배치되고 수직 방향(Z)에 따른 두께가 다른 제2 칩들(310), 및 제4 칩들(510)의 수직 방향(Z)에 따른 두께보다 두꺼울 수 있다. 즉, 도 3a, 도 4a, 및 도 5a의 제2 칩 적층 구조체(300), 및 제4 칩 적층 구조체(500)는 도 1을 참조하여 설명한 반도체 패키지(10)의 제2 칩 적층 구조체(300)와 실질적으로 동일하거나 유사한 구조를 갖을 수 있다.
도 3b, 도 4b, 및 도 5b를 참조하면, 제2 칩 적층 구조체(301)는 제1 스페이서(350)를 더 포함할 수 있고, 제4 칩 적층 구조체(501)는 제2 스페이서(550)를 더 포함할 수 있다. 도 3b, 도 4b, 및 도 5b의 제2 칩 적층 구조체(301), 및 제4 칩 적층 구조체(501)는 도 2를 참조하여 설명한 반도체 패키지(11)의 제2 칩 적층 구조체(301)와 실질적으로 동일하거나 유사한 구조를 갖을 수 있다.
따라서, 이하 제2 칩 적층 구조체(300, 301), 및 제4 칩 적층 구조체(500, 501)의 구조에 대한 설명은 생략하고, 제1 내지 제4 칩 적층 구조체들(200, 300, 301, 400, 500, 501)의 배열에 대해 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300, 301)의 칩들이 오프셋 적층되는 방향인 제1 방향과, 제3 칩 적층 구조체(400), 및 제4 칩 적층 구조체(500, 501)의 칩들이 오프셋 적층되는 방향인 제2 방향이 서로 반대될 수 있다. 즉, 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300, 301)와 제3 칩 적층 구조체(400), 및 제4 칩 적층 구조체(500, 501)가 가상선인 Q2를 기준으로 서로 대칭되게 제1 기판(100) 상에 배치될 수 있다. 또한, 제1 방향, 및 제2 방향 모두 제1 기판(100)의 중심을 향할 수 있다. 따라서, 제1 칩 적층 구조체(200), 및 제3 칩 적층 구조체(400)가 인접하게 배치될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300, 301)의 칩들이 오프셋 적층되는 방향인 제1 방향과, 제3 칩 적층 구조체(400), 및 제4 칩 적층 구조체(500, 501)의 칩들이 오프셋 적층되는 방향인 제2 방향이 서로 반대될 수 있다. 즉, 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300, 301)와 제3 칩 적층 구조체(400), 및 제4 칩 적층 구조체(500, 501)가 가상선인 Q2를 기준으로 서로 대칭되게 제1 기판(100) 상에 배치될 수 있다. 다만, 도 3a 및 도 4a와 비교할 때, 제1 방향 및 제2 방향이 제1 기판(100)의 외측을 향할 수 있다. 따라서, 제2 칩 적층 구조체(300, 301), 및 제4 칩 적층 구조체(500, 501)가 인접하게 배치될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 칩 적층 구조체(200), 및 제2 칩 적층 구조체(300, 301)의 칩들이 오프셋 적층되는 방향인 제1 방향과, 제3 칩 적층 구조체(400), 및 제4 칩 적층 구조체(500, 501)의 칩들이 오프셋 적층되는 방향인 제2 방향이 실질적으로 동일한 방향일 수 있다. 이때, 제1 칩 적층 구조체(200)와 연결되는 기판 패드(130), 제3 칩 적층 구조체(400)와 연결되는 기판 패드(130), 및 제4 칩 적층 구조체(500, 501)와 연결되는 기판 패드(130) 각각은 제1 내지 제4 칩 적층 구조체들(200, 300, 301, 400, 500, 501) 중 어느 하나의 칩 적층 구조체에 수직 방향(Z)으로 오버랩 될 수 있다. 따라서, 반도체 패키지(16, 17)의 사이즈가 감소될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 11, 12, 13: 반도체 패키지, 100: 제1 기판, 130: 기판 패드, 160: 외부 연결 단자, 200: 제1 칩 적층 구조체, 210: 제1 칩, 211: 최하단 제1 칩, 220: 제1 와이어, 221: 최하단 제1 와이어,230: 제1 칩 패드, 240: 접착 층, 300, 301: 제2 칩 적층 구조체, 310: 제2 칩, 311: 최하단 제2 칩, 320: 제2 와이어, 330: 제2 칩 패드, 350: 제1 스페이서, 400: 제3 칩 적층 구조체, 420: 제3 와이어, 430: 제3 칩 패드, 500: 제4 칩 적층 구조체, 510: 제4 칩, 511: 최하단 제4 칩, 520: 제4 와이어, 530: 제4 칩 패드, 550: 제2 스페이서
A1: 최하단 제2 칩의 상면, A2: 스페이서의 상면

Claims (10)

  1. 상면 및 상기 상면에 반대되는 하면을 갖고, 상기 상면 상에 기판 패드가 배치된 제1 기판;
    상기 제1 기판의 상면 상에 실장되고, 제1 방향으로 오프셋 적층된 복수의 제1 칩들을 포함하는 제1 칩 적층 구조체;
    상기 복수의 제1 칩들 중 최하단에 위치하는 최하단 제1 칩과 상기 기판 패드 사이를 전기적으로 연결하는 최하단 제1 와이어;
    상기 제1 기판의 상면 상에 실장되고, 상기 제1 방향으로 오프셋 적층된 복수의 제2 칩들을 포함하는 제2 칩 적층 구조체;를 포함하고,
    상기 제2 칩 적층 구조체는 상기 최하단 제1 와이어를 사이에 두고 상기 제1 칩 적층 구조체와 수평 방향으로 이격되고,
    상기 복수의 제2 칩들 중 최하단에 위치하는 최하단 제2 칩의 상면은 상기 최하단 제1 와이어의 수직 방향에 따른 최고 레벨보다 높은 수직 방향 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 최하단 제2 칩은 상기 제1 기판의 상면 상에 배치되고, 상기 최하단 제2 칩의 수직 방향에 따른 두께는 상기 최하단 제1 와이어의 수직 방향에 따른 최대 높이보다 두꺼운 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 칩 적층 구조체는 상기 제1 기판의 상면 상에 위치하는 제1 스페이서를 더 포함하고, 상기 최하단 제2 칩은 상기 제1 스페이서의 상면 상에 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 스페이서의 상면은 상기 최하단 제1 와이어의 수직 방향에 따른 최대 높이보다 더 높은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 상면 및 상기 상면에 반대되는 하면을 갖고, 상기 상면 상에 배치된 복수의 기판 패드들을 포함하는 제1 기판;
    상기 제1 기판의 상면 상에 실장되고, 제1 방향으로 오프셋 적층된 복수의 제1 칩들을 포함하는 제1 칩 적층 구조체;
    상기 복수의 제1 칩들 중 최하단에 위치하는 최하단 제1 칩, 및 상기 최하단 제1 칩과 인접하게 배치된 기판 패드 사이를 전기적으로 연결하는 최하단 제1 와이어;
    상기 제1 기판의 상면 상에서 상기 제1 와이어를 사이에 두고 상기 제1 칩 적층 구조체와 수평 방향으로 이격되어 실장되고, 상기 제1 방향으로 오프셋 적층된 복수의 제2 칩들을 포함하는 제2 칩 적층 구조체;
    상기 제1 기판의 상면 상에 실장되고, 제2 방향으로 오프셋 적층된 복수의 제3 칩들을 포함하는 제3 칩 적층 구조체;
    상기 복수의 제3 칩들 중 최하단에 위치하는 최하단 제3 칩, 및 상기 최하단 제3 칩과 인접하게 배치된 기판 패드 사이를 전기적으로 연결하는 최하단 제3 와이어; 및
    상기 제1 기판의 상면 상에서 상기 제3 와이어를 사이에 두고 상기 제3 칩 적층 구조체와 수평 방향으로 이격되어 실장되고, 상기 제2 방향으로 오프셋 적층된 복수의 제4 칩들을 포함하는 제4 칩 적층 구조체;를 포함하고,
    상기 복수의 제2 칩들 중 최하단에 위치하는 최하단 제2 칩의 상면은 상기 제1 와이어의 수직 방향에 따른 최고 높이보다 높은 수직 방향 레벨에 위치하고,
    상기 복수의 제4 칩들 중 최하단에 위치하는 최하단 제4 칩의 상면은 상기 제3 와이어의 수직 방향에 따른 최고 높이보다 높은 수직 방향 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 최하단 제1 칩의 상면의 적어도 일부는 상기 제2 칩 적층 구조체에 수직 방향으로 오버랩 되고,
    상기 최하단 제3 칩의 상면의 적어도 일부는 상기 제4 칩 적층 구조체에 수직 방향으로 오버랩 되는 것을 특징으로 하는 반도체 패키지.
  7. 제5항에 있어서,
    상기 제1 방향과 상기 제2 방향은 서로 반대되는 방향인 것을 특징으로 하는 반도체 패키지.
  8. 제5항에 있어서,
    상기 제1 방향과 상기 제2 방향은 실질적으로 동일한 방향인 것을 특징으로 하는 반도체 패키지.
  9. 제5항에 있어서,
    상기 최하단 제2 칩은 상기 제1 기판의 상면 상에 배치되고, 상기 최하단 제2 칩의 수직 방향에 따른 두께는 상기 최하단 제1 와이어의 수직 방향에 따른 최대 높이보다 두꺼우며,
  10. 제5항에 있어서,
    상기 제2 칩 적층 구조체는 상기 제1 기판의 상면 상에 위치하는 제1 스페이서를 더 포함하고, 상기 최하단 제2 칩은 상기 제1 스페이서의 상면 상에 배치되며,
    상기 제4 칩 적층 구조체는 상기 제1 기판의 상면 상에 위치하는 제2 스페이서를 더 포함하고, 상기 최하단 제4 칩은 상기 제2 스페이서의 상면 상에 배치되는 것을 특징으로 하는 반도체 패키지.
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