KR20240045483A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20240045483A
KR20240045483A KR1020220124848A KR20220124848A KR20240045483A KR 20240045483 A KR20240045483 A KR 20240045483A KR 1020220124848 A KR1020220124848 A KR 1020220124848A KR 20220124848 A KR20220124848 A KR 20220124848A KR 20240045483 A KR20240045483 A KR 20240045483A
Authority
KR
South Korea
Prior art keywords
pad
substrate
semiconductor chip
insulating layer
contact
Prior art date
Application number
KR1020220124848A
Other languages
English (en)
Inventor
김주현
김영선
서선경
조차제
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220124848A priority Critical patent/KR20240045483A/ko
Priority to US18/231,102 priority patent/US20240113057A1/en
Priority to CN202311089626.XA priority patent/CN117810188A/zh
Publication of KR20240045483A publication Critical patent/KR20240045483A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/03472—Profile of the lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 일 실시예에 따른 반도체 패키지는, 제1 기판, 상기 제1 기판 아래에 배치되는 제1 패드, 및 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 아래에 배치되고, 제2 기판, 상기 제2 기판 상에 배치되고 상기 제1 패드와 접촉하는 제2 패드, 및 상기 제2 패드를 둘러싸고 상기 제1 절연층과 접촉하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 패드는 상기 제1 패드의 폭이 상기 제1 기판을 향하여 넓어지는 폭을 갖도록 경사진 측면을 갖고, 상기 제2 패드는 상기 제2 패드의 폭이 상기 제2 기판을 향하여 넓어지는 폭을 갖도록 경사진 측면을 갖는다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 제품의 고용량, 박형화 및 소형화에 대한 수요가 많아짐에 따라 다양한 형태의 반도체 패키지가 개발되고 있다. 최근 더 많은 부품(예, 반도체 칩)을 패키지 구조에 통합하기 위한 방안으로서 접착 필름(예, NCF)이나 연결 범프(예, 솔더볼)없이 반도체 칩들을 접합하는 다이렉트 본딩(direct bonding) 기술이 개발되고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는, 제1 기판, 상기 제1 기판 아래에 배치되는 제1 패드, 및 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 아래에 배치되고, 제2 기판, 상기 제2 기판 상에 배치되고 상기 제1 패드와 접촉하는 제2 패드, 및 상기 제2 패드를 둘러싸고 상기 제1 절연층과 접촉하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 패드는 상기 제1 패드의 폭이 상기 제1 기판을 향하여 넓어지는 폭을 갖도록 경사진 측면을 갖고, 상기 제2 패드는 상기 제2 패드의 폭이 상기 제2 기판을 향하여 넓어지는 폭을 갖도록 경사진 측면을 갖는다.
본 발명의 일 실시예에 따른 반도체 패키지는, 제1 기판, 상기 제1 기판 아래에 배치되는 제1 배선 구조물, 상기 제1 배선 구조물과 연결되는 제1 패드, 및 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 아래에 배치되고, 제2 기판, 상기 제2 기판 상에 배치되는 제2 배선 구조물, 상기 제2 배선 구조물과 연결되고 상기 제1 패드와 접촉하는 제2 패드, 및 상기 제2 패드를 둘러싸고 상기 제1 절연층과 접촉하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 패드의 측면과 상기 제1 패드의 하면이 이루는 각도는 약 90° 내지 약 110°이고, 상기 제2 패드의 측면과 상기 제2 패드의 상면이 이루는 각도는 약 90° 내지 약 110°이다.
본 발명의 일 실시예에 따른 반도체 패키지는, 제1 기판, 상기 제1 기판 아래에 배치되는 제1 패드, 및 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 아래에 배치되고, 제2 기판, 상기 제2 기판 상에 배치되고 상기 제1 패드와 접촉하는 제2 패드, 및 상기 제2 패드를 둘러싸고 상기 제1 절연층과 접촉하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 패드는 상기 제2 패드와 접하는 제1 접면 및 상기 제1 접면에 대향하는 제1 후면을 갖고, 상기 제2 패드는 상기 제1 패드와 접하는 제2 접면 및 상기 제2 접면에 대향하는 제2 후면을 갖고, 상기 제1 패드의 제1 후면의 폭은 상기 제1 패드의 제1 접면의 폭보다 크고, 상기 제2 패드의 제2 후면의 폭은 상기 제2 패드의 제2 접면의 폭보다 크다.
본 발명의 실시예들에 따르면, 제1 기판을 향할수록 폭이 넓어지는 제1 패드 및 제2 기판을 향할수록 폭이 넓어지는 제2 패드를 접합함으로써, 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 부분 확대도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 부분 확대도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 부분 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 부분 확대도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 부분 확대도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 부분 확대도이다.
도 8a 내지 도 8k는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 부분 확대도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(10A)의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(10A)의 부분 확대도이다. 도 2에서는 도 1의 'A' 영역을 확대하여 도시한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(10A)는 제3 방향(Z)으로 적층된 복수의 반도체 칩들, 예를 들어, 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200)은 금속 범프 등의 연결 부재 없이 제1 반도체 칩(100)의 하면과 제2 반도체 칩(200)의 상면이 직접 접합 및 결합(예를 들어, 하이브리드 본딩(hybrid bonding), 다이렉트 본딩(direct bonding) 등으로 언급될 수 있음)될 수 있다. 제1 반도체 칩(100)의 하면을 제공하는 제1 절연층(133) 및 제1 패드(131)는 각각 제2 반도체 칩(200)의 상면을 제공하는 제2 절연층(233) 및 제2 패드(231)와 접합 및 결합될 수 있다. 제1 반도체 칩(100)은 제1 패드(131)와 제2 패드(231)가 접합된 본딩 패드 구조물에 의해 제2 반도체 칩(200)과 전기적으로 연결될 수 있다.
본 발명은, 제1 기판(110)을 향할수록 폭이 넓어지는 제1 패드(131) 및 제2 기판(210)을 향할수록 폭이 넓어지는 제2 패드(231)를 접합함으로써, 제1 패드(131)와 제2 패드(231)가 접합된 본딩 패드 구조물의 부피를 늘릴 수 있다. 이를 통해 신뢰성이 향상된 반도체 패키지(10A)를 제공할 수 있다.
이하, 도 1과 함께 도 2를 참조하여, 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 구성요소들에 대하여 상세히 설명한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(10A)는 제1 반도체 칩(100), 제2 반도체 칩(200), 외측 절연층(321), 수직 연결 구조체(340), 재배선 구조물(510), 및 범프 구조물들(520)을 포함할 수 있다.
제1 반도체 칩(100)은 제1 기판(110), 제1 회로층(120), 제1 패드(131), 연결 패드(132), 및 제1 절연층(133)을 포함할 수 있다. 제1 반도체 칩(100)은 제1 패드(131), 연결 패드(132), 및 제1 절연층(133)에 의해 제공되는 평탄한 하면을 가질 수 있다.
제1 기판(110)은 실리콘(silicon), 게르마늄(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함하는 반도체 웨이퍼일 수 있다. 제1 기판(110)은 불순물이 도핑된 활성 영역을 갖는 활성면(예를 들어, 제1 회로층(120)을 마주보는 면)과 그 반대의 비활성면을 가질 수 있다.
제1 회로층(120)은 제1 기판(110)의 하면 상에 배치되고, 제1 층간 절연층(121) 및 제1 배선 구조물(125)을 포함할 수 있다. 제1 층간 절연층(121)은 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 산화물 또는 이들의 조합을 포함할 수 있다. 제1 배선 구조물(125)을 둘러싸는 제1 층간 절연층(121)의 적어도 일부 영역은 저유전체층으로 구성될 수 있다. 제1 층간 절연층(121)은 화학 기상 증착(CVD), 유동성(flowable)-CVD 공정 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
제1 배선 구조물(125)은 예를 들어, 알루미늄(Al), 금(Au), 코발트(Co), 구리(Cu), 니켈(Ni), 납(Pb), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W), 또는 이들의 조합으로 이루어진 배선 패턴과 비아를 포함한 다층 구조로 형성될 수 있다. 배선 패턴 또는/및 비아와 제1 층간 절연층(121) 사이에는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함하는 배리어막(미도시)이 배치될 수 있다. 제1 기판(110)의 하면(또는 활성면) 상에는 집적 회로를 구성하는 개별 소자들(미도시)이 배치될 수 있다. 이 경우, 제1 배선 구조물(125)은 개별 소자들(115)과 전기적으로 연결될 수 있다. 상기 개별 소자들은 planar FET이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, FeRAM, RRAM 등의 메모리 소자, AND, OR, NOT 등의 로직 소자, 시스템 LSI, CIS, MEMS와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다.
제1 패드(131) 및 연결 패드(132)는 제1 회로층(120)의 제1 배선 구조물(125)과 전기적으로 연결된 접속 단자들일 수 있다. 제1 패드(131) 및 연결 패드(132)는 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 중 어느 하나 또는 이들의 합금을 포함할 수 있다. 제1 패드(131)는 제3 방향(Z)으로 제2 반도체 칩(200)과 중첩되도록 배치될 수 있다. 연결 패드(132)는 제3 방향(Z)으로 제2 반도체 칩(200)과 중첩되지 않도록 배치될 수 있다. 제1 패드(131)는 제1 절연층(133)과 함께 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이의 본딩면을 형성할 수 있다. 따라서, 제1 패드(131) 및 연결 패드(132)의 측면은 제1 절연층(133)에 의해 덮일 수 있다. 제1 패드(131) 및 연결 패드(132)는 사다리꼴 형태일 수 있다.
제1 패드(131)는 제2 패드(231)와 접합되어 본딩 패드 구조물을 형성할 수 있다. 제1 패드(131)가 제2 패드(231)와 접합되기 전에, 제1 패드(131)는 제1 기판(110)을 향해 오목한 형태를 가질 수 있다. 제1 패드(131)가 제2 패드(231)와 접합되기 위해서는, 제1 패드(131)는 제2 기판(210)을 향해 볼록한 형태를 갖도록 부풀어 올라야 할 수 있다. 제1 패드(131)가 부풀어 오르는 양이 많을수록 접합 품질 확보에 유리할 수 있다. 제1 패드(131)가 부풀어 오르는 양은 접합 공정 온도 및 패드 부피에 비례할 수 있다. 이 때, 소자의 열 특성 문제로 인해 접합 공정 온도를 올리는 데에는 한계가 존재할 수 있다. 이에 따라, 제1 패드(131)가 부풀어 오르는 양을 늘리기 위해서는 패드 부피를 늘리는 것이 필요할 수 있다. 패드 부피를 늘리기 위해서는, 접합 면적을 늘리는 것이 필요할 수 있다. 그런데, 칩 사이즈 축소(Chip Size Reduction)에 따라, 접합 면적을 늘리지 않으면서 패드 부피를 늘리는 것에 대한 필요성이 존재할 수 있다. 접합면에서 멀어질수록 폭이 좁아지는 경사진 측면을 갖는 패드와 달리, 제1 패드(131)는 접합면에서 멀어질수록 폭이 넓어지는 구조를 가질 수 있다. 이에 따라, 접합 면적을 동일하게 유지하면서도, 패드 부피를 늘릴 수 있다. 제1 패드(131)는 제1 패드(131)의 폭이 제1 기판(110)을 향하여 넓어지는 폭을 갖도록 경사진 측면을 가질 수 있다. 예를 들어, 제1 패드(131)의 측면과 제1 패드(131)의 하면이 이루는 각도는 약 90° 내지 약 110°일 수 있다. 제1 패드(131)의 측면과 제1 시드층(135)의 하면이 이루는 각도는 약 70° 내지 약 90°일 수 있다. 제1 패드(131)의 상면의 제1 방향(X)을 따른 폭(b1)은 제1 패드(131)의 하면의 제1 방향(X)을 따른 폭(t1)보다 클 수 있다. 예를 들어, 제1 패드(131)의 상면의 제1 방향(X)을 따른 폭(b1)은 약 1.2 um 내지 약 12 um이고, 제1 패드(131)의 하면의 제1 방향(X)을 따른 폭(t1)은 약 1 um 내지 약 10 um일 수 있다. 제1 패드(131)의 제3 방향(Z)을 따른 높이는 약 0.5 um 내지 약 2 um일 수 있다.
제1 패드(131) 상에는 제1 시드층(135)이 배치될 수 있다. 제1 패드(131)의 상면은 제1 시드층(135)과 접촉하고, 제1 패드(131)의 측면은 제1 절연층(133)과 접촉할 수 있다. 제1 시드층(135)의 상면은 제1 배선 구조물(125)의 하면과 접촉하고, 제1 시드층(135)의 하면은 제1 패드(131)의 상면과 접촉하고, 제1 시드층(135)의 측면은 제1 절연층(133)에 의해 둘러싸일 수 있다. 제1 시드층(135)의 하면은 제1 패드(131)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 패드(131)의 상면의 제1 방향(X)을 따른 폭은 제1 시드층(135)의 상면의 제1 방향(X)을 따른 폭과 실질적으로 동일한 크기를 가질 수 있다.
연결 패드(132)는 제1 패드(131)와 동일한 제조 공정을 통해 형성되어, 제1 패드(131)와 동일한 구조를 가질 수 있다. 예를 들어, 연결 패드(132)는 연결 패드(132)의 폭이 제1 기판(110)을 향하여 넓어지는 폭을 갖도록 경사진 측면을 가질 수 있다.
제1 절연층(133)은 제1 회로층(120)의 아래에 배치되어 제1 패드(131) 및 연결 패드(132)를 둘러싸도록 형성될 수 있다. 제1 절연층(133)은 제2 반도체 칩(200)의 제2 절연층(233)과 서로 접합되어 결합될 수 있는 물질, 예를 들어, 실리콘 산화물(SiO) 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 즉, 제1 절연층(133)의 적어도 일부는 제2 절연층(233)과 접합되어, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이의 본딩면을 형성할 수 있다.
제2 반도체 칩(200)은 제1 반도체 칩(100)의 아래에 배치되고, 제2 기판(210), 제2 회로층(220), 제2 패드(231), 제2 절연층(233), 및 관통 전극들(240)을 포함할 수 있다. 제2 반도체 칩(200)은 제2 패드(231) 및 제2 절연층(233)에 의해 제공되며, 제1 반도체 칩(100)의 하면과 접하는 평탄한 상면을 가질 수 있다. 실시예들에 따라, 제2 반도체 칩(200)은 도면에 도시된 것보다 적거나 많은 수로 제공될 수 있다. 예를 들어, 제2 반도체 칩(200)은 제1 반도체 칩(100)의 아래에 수평하게 배치된 2 이상의 반도체 칩들로 제공될 수 있다. 또한, 실시예들에 따라, 제2 반도체 칩(200)은 제1 반도체 칩(100)의 아래에는 제3 방향(Z)으로 적층된 복수의 반도체 칩들로 제공될 수도 있다.
제2 반도체 칩(200)은 제1 반도체 칩(100)과 실질적으로 동일하거나 유사한 구조를 가질 수 있으므로, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조 부호들로 나타내고, 이하 동일한 구성요소들에 대한 반복 설명은 생략하였다. 예를 들어, 제2 기판(210) 및 제2 회로층(220)은 상술한 제1 기판(110), 및 제1 회로층(120)과 동일하거나 유사한 특징을 가지므로, 서로 대응하는 구성 요소들을 유사한 참조번호로 표시하고 중복되는 설명은 생략하였다.
제2 패드(231)는 제2 회로층(220)의 제2 배선 구조물(225)과 전기적으로 연결된 접속 단자들일 수 있다. 제2 패드(231)는 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 중 어느 하나 또는 이들의 합금을 포함할 수 있다. 제2 패드(231)는 제3 방향(Z)으로 제1 반도체 칩(100)과 중첩되도록 배치될 수 있다. 제2 패드(231)는 제2 절연층(233)과 함께 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이의 본딩면을 형성할 수 있다. 따라서, 제2 패드(231)의 측면은 제2 절연층(233)에 의해 덮일 수 있다. 제2 패드(231)는 사다리꼴 형태일 수 있다.
제2 패드(231)는 제1 패드(131)와 접합되어 본딩 패드 구조물을 형성할 수 있다. 제2 패드(231)가 제1 패드(131)와 접합되기 전에, 제2 패드(231)는 제2 기판(210)을 향해 오목한 형태를 가질 수 있다. 제2 패드(231)가 제1 패드(131)와 접합되기 위해서는, 제2 패드(231)는 제1 기판(110)을 향해 볼록한 형태를 갖도록 부풀어 올라야 할 수 있다. 제2 패드(231)가 부풀어 오르는 양이 많을수록 접합 품질 확보에 유리할 수 있다. 제2 패드(231)가 부풀어 오르는 양은 접합 공정 온도 및 패드 부피에 비례할 수 있다. 이 때, 소자의 열 특성 문제로 인해 접합 공정 온도를 올리는 데에는 한계가 존재할 수 있다. 이에 따라, 제2 패드(231)가 부풀어 오르는 양을 늘리기 위해서는 패드 부피를 늘리는 것이 필요할 수 있다. 패드 부피를 늘리기 위해서는, 접합 면적을 늘리는 것이 필요할 수 있다. 그런데, 칩 사이즈 축소(Chip Size Reduction)에 따라, 접합 면적을 늘리지 않으면서 패드 부피를 늘리는 것에 대한 필요성이 존재할 수 있다. 접합면에서 멀어질수록 폭이 좁아지는 경사진 측면을 갖는 패드와 달리, 제2 패드(231)는 접합면에서 멀어질수록 폭이 넓어지는 구조를 가질 수 있다. 이에 따라, 접합 면적을 동일하게 유지하면서도, 패드 부피를 늘릴 수 있다. 제2 패드(231)는 제2 패드(231)의 폭이 제2 기판(210)을 향하여 넓어지는 폭을 갖도록 경사진 측면을 가질 수 있다. 예를 들어, 제2 패드(231)의 측면과 제2 패드(231)의 상면이 이루는 각도는 약 90° 내지 약 110°일 수 있다. 제2 패드(231)의 측면과 제2 시드층(235)의 상면이 이루는 각도는 약 70° 내지 약 90°일 수 있다. 제2 패드(231)의 하면의 제1 방향(X)을 따른 폭(b2)은 제2 패드(231)의 상면의 제1 방향(X)을 따른 폭(t2)보다 클 수 있다. 예를 들어, 제2 패드(231)의 하면의 제1 방향(X)을 따른 폭(b2)은 약 1.2 um 내지 약 12 um이고, 제2 패드(231)의 상면의 제1 방향(X)을 따른 폭(t2)은 약 1 um 내지 약 10 um일 수 있다. 제2 패드(231)의 제3 방향(Z)을 따른 높이는 약 0.5 um 내지 약 2 um일 수 있다.
제2 패드(231) 아래에는 제2 시드층(235)이 배치될 수 있다. 제2 패드(231)의 하면은 제2 시드층(235)과 접촉하고, 제2 패드(231)의 측면은 제2 절연층(233)과 접촉할 수 있다. 제2 시드층(235)의 하면은 제2 배선 구조물(225)의 상면과 접촉하고, 제2 시드층(235)의 상면은 제2 패드(231)의 하면과 접촉하고, 제2 시드층(235)의 측면은 제2 절연층(233)에 의해 둘러싸일 수 있다. 제2 시드층(235)의 상면은 제2 패드(231)의 하면과 실질적으로 동일한 레벨에 위치할 수 있다. 제2 패드(231)의 하면의 제1 방향(X)을 따른 폭은 제2 시드층(235)의 하면의 제1 방향(X)을 따른 폭과 실질적으로 동일한 크기를 가질 수 있다.
제2 절연층(233)은 제2 회로층(220) 상에 배치되어 제2 패드(231)를 둘러싸도록 형성될 수 있다. 제2 절연층(233)은 제1 절연층(133)에 접합되어 결합될 수 있는 물질, 예를 들어, 실리콘 산화물(SiO) 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다.
관통 전극들(240)은 제2 기판(210)을 관통하여 제2 패드(231)와 도전성 구조물(512)의 적어도 일부를 서로 전기적으로 연결할 수 있다. 관통 전극들(240)은 제2 패드(231)를 통해서 제1 패드(131)에 전기적으로 연결될 수 있다. 관통 전극들(240)은 비아 플러그(미도시)와 상기 비아 플러그의 측면을 둘러싸는 측면 배리어막(미도시)을 포함할 수 있다. 상기 비아 플러그는 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함할 수 있고, 도금 공정, PVD 공정 또는 CVD 공정으로 형성될 수 있다. 상기 측면 배리어막은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함하고, 도금 공정, PVD 공정 또는 CVD 공정으로 형성될 수 있다. 상기 측면 배리어막과 제2 기판(210)의 사이에는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질(예를 들어, HARP(High Aspect Ratio Process) 산화물)을 포함하는 측면 절연막(미도시)이 형성될 수 있다.
외측 절연층(321)은 재배선 구조물(510) 상에 배치되어 수직 연결 구조체(340) 및 제2 반도체 칩(200)을 둘러싸도록 형성될 수 있다. 외측 절연층(321)은 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 산화물 또는 이들의 조합을 포함할 수 있다. 외측 절연층(321)은 화학 기상 증착(CVD), 유동성(flowable)-CVD 공정 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
수직 연결 구조체(340)는 연결 패드(132)와 재배선 구조물(510)의 사이에 배치될 수 있다. 수직 연결 구조체(340)의 상면은 연결 패드(132)의 하면과 맞닿고, 수직 연결 구조체(340)의 하면은 도전성 구조물(512)의 상면과 맞닿을 수 있다. 수직 연결 구조체(340)는 외측 절연층(321)을 관통하는 전기적 경로를 형성할 수 있다. 수직 연결 구조체(340)는 도전성 물질을 포함할 수 있다. 수직 연결 구조체(340)는 도전성 물질로 완전히 충전될 수 있으며, 예를 들어, 원통 형상 또는 다각 기둥 형상을 가질 수 있다. 수직 연결 구조체(340)의 형상은 특별히 제한되지 않으며 다양한 형상을 가질 수 있다. 수직 연결 구조체(340)는 연결 패드(132) 및 도전성 구조물(512)과 연결될 수 있다. 수직 연결 구조체(340)는 연결 패드(132)를 통해 제1 배선 구조물(125)과 전기적으로 연결될 수 있고, 도전성 구조물(512)을 통해 범프 구조물들(520)와 전기적으로 연결될 수 있다.
재배선 구조물(510)은 제2 반도체 칩(200), 외측 절연층(321), 및 수직 연결 구조체(340)의 아래에 배치되며, 절연성 물질층(511) 및 도전성 구조물(512)을 포함할 수 있다. 절연성 물질층(511)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 유전 물질을 포함하거나, PID(Photo-Imageable Dielectric)와 같은 감광성 수지를 포함할 수 있다. 도전성 구조물(512)은 제2 반도체 칩(200)에 전기적으로 연결되며, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 도전성 구조물(512)은 예를 들어, 그라운드 패턴, 파워 패턴, 신호 패턴을 포함할 수 있다. 신호 패턴은 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로부터 전달된 데이터 신호를 외부로 전송하거나 외부로부터 전달된 데이터 신호를 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로 전달하는 도전성 패턴 및 비아를 의미한다.
범프 구조물들(520)은 제2 반도체 칩(200) 아래에서 관통 전극들(240) 및 수직 연결 구조체(340)와 전기적으로 연결될 수 있다. 일례로, 범프 구조물들(520)은 재배선 구조물(510)의 아래에 배치되고, 도전성 구조물(512)을 통해 관통 전극들(240) 및 수직 연결 구조체(340)와 전기적으로 연결될 수 있다. 범프 구조물들(520)은 예를 들어, 솔더볼 또는/및 금속 포스트를 포함하는 도전성 구조물일 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지(10B)의 부분 확대도이다. 도 3에서는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 3을 참조하면, 도 1 및 도 2의 실시예와 달리, 제1 패드(131)의 하면의 제1 방향(X)을 따른 폭(t1’)은 제2 패드(231)의 상면의 제1 방향(X)을 따른 폭(t2)보다 클 수 있다. 또한, 제1 패드(131)의 상면의 제1 방향(X)을 따른 폭(b1’)은 제2 패드(231)의 하면의 제1 방향(X)을 따른 폭(b2)보다 클 수 있다.
이를 제외하고는, 본 실시예에 따른 반도체 패키지(10B)는, 도 1 및 도 2에 도시된 반도체 패키지(10A)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 패키지(10A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(10C)의 부분 확대도이다. 도 4에서는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 4를 참조하면, 도 1 및 도 2의 실시예와 달리, 제1 패드(131)의 하면의 제1 방향(X)을 따른 폭(t1)은 제2 패드(231)의 상면의 제1 방향(X)을 따른 폭(t2’)보다 작을 수 있다. 또한, 제1 패드(131)의 상면의 제1 방향(X)을 따른 폭(b1)은 제2 패드(231)의 하면의 제1 방향(X)을 따른 폭(b2’)보다 작을 수 있다.
이를 제외하고는, 본 실시예에 따른 반도체 패키지(10C)는, 도 1 및 도 2에 도시된 반도체 패키지(10A)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 패키지(10A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(10D)의 부분 확대도이다. 도 5에서는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 5를 참조하면, 도 1 및 도 2의 실시예와 달리, 제1 시드층(135)은 제1 시드층(135)의 폭이 제1 기판(110)을 향하여 넓어지는 폭을 갖도록 경사진 측면을 가질 수 있다. 제1 시드층(135)의 상면의 폭은 제1 패드(131)의 상면의 폭보다 클 수 있다. 제2 시드층(235)은 제2 시드층(235)의 폭이 제2 기판(210)을 향하여 넓어지는 폭을 갖도록 경사진 측면을 가질 수 있다. 제2 시드층(235)의 하면의 폭은 제2 패드(231)의 하면의 폭보다 클 수 있다.
이를 제외하고는, 본 실시예에 따른 반도체 패키지(10D)는, 도 1 및 도 2에 도시된 반도체 패키지(10A)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 패키지(10A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(10E)의 부분 확대도이다. 도 6에서는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 6을 참조하면, 도 1 및 도 2의 실시예와 달리, 제1 패드(131)의 하면은 제2 기판(210)을 향해 볼록한 곡면 형상이고, 제2 패드(231)의 상면은 제1 기판(110)을 향해 볼록한 곡면 형상일 수 있다. 제1 패드(131) 및 제2 패드(231)가 접하는 부분인 제1 접합부와 제1 절연층(133) 및 제2 절연층(233)이 접하는 부분인 제2 접합부 사이에는 홈(GR)이 배치될 수 있다. 홈(GR)은 제1 절연층(133) 및 제2 절연층(233)과 수평하게 중첩할 수 있다.
이를 제외하고는, 본 실시예에 따른 반도체 패키지(10E)는, 도 1 및 도 2에 도시된 반도체 패키지(10A)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 패키지(10A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(10F)의 부분 확대도이다. 도 7에서는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 7을 참조하면, 도 1 및 도 2의 실시예와 달리, 제1 시드층(135)은 제1 패드(131)의 상면 및 측면을 덮을 수 있다. 이에 따라, 제1 패드(131)의 측면은 제1 절연층(133)과 접촉하지 않고, 제1 시드층(135)과 접촉할 수 있다. 제2 시드층(235)은 제2 패드(231)의 하면 및 측면을 덮을 수 있다. 이에 따라, 제2 패드(231)의 측면은 제2 절연층(233)과 접촉하지 않고, 제2 시드층(235)과 접촉할 수 있다.
이를 제외하고는, 본 실시예에 따른 반도체 패키지(10F)는, 도 1 및 도 2에 도시된 반도체 패키지(10A)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 패키지(10A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
도 8a 내지 도 8k는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 부분 확대도들이다. 도 8a 내지 8k에서는, 도 2에 도시된 영역에 대응되는 영역들이 도시된다.
도 8a를 참조하면, 먼저 제2 시드층(235)을 형성할 수 있다. 제2 시드층(235)은 제2 배선 구조물(도 2의 225) 상에 형성될 수 있다. 제2 시드층(235)은 구리를 포함할 수 있다. 제2 시드층(235)은 일 예로 원자층 증착 방법(ALD)으로 형성될 수 있다.
도 8b를 참조하면, 제2 배선 구조물(도 2의 225)과 수직으로 중첩되는 개구부를 가진 포토 레지스트 패턴(PR)이 형성될 수 있다. 포토 레지스트 패턴(PR)은 포토 레지스트층(photoresist layer)의 형성, 노광 및 현상 공정을 거쳐서 형성될 수 있다. 포토 레지스트 패턴(PR)은 형성될 제2 패드(231)의 위치를 정의하는 개구부를 포함할 수 있다. 이 때, 포토 레지스트 패턴(PR)은 노광 공정에서 빛에 노출되지 않은 부분이 현상액에 의해 제거되는 네거티브 타입(Negative Type)일 수 있다. 네거티브 타입(Negative Type)의 포토 레지스트 패턴(PR)을 사용하는 경우, 포토 레지스트 패턴(PR)의 개구부는 아래로 갈수록 폭이 넓어지는 경사진 측면을 가질 수 있다.
도 8c를 참조하면, 제2 시드층(235)을 시드로 이용하여 전기도금(electroplating) 방식으로 제2 패드(231)가 형성될 수 있다. 제2 시드층(235)은 제2 패드(231)와 동일한 물질을 포함하기 때문에, 경계면이 관찰되지 않을 수 있다. 즉, 제2 시드층(235) 및 제2 패드(231)은 일체로 연결될 수 있다.
도 8d를 참조하면, 포토 레지스트 패턴(PR)이 제거될 수 있다. 이에 의해, 제2 패드(231)의 측면이 노출될 수 있다.
도 8e를 참조하면, 제2 패드(231)와 수직으로 중첩되는 부분을 제외한 제2 시드층(235)의 식각 공정이 이루어질 수 있다. 식각 공정은 일 예로 습식 식각 공정일 수 있다.
도 8f를 참조하면, 제2 패드(231) 상에 제2 절연층(233)이 형성될 수 있다. 제2 절연층(233)은 일 예로 화학 기상 증착(CVD)과 같은 방식으로 형성될 수 있다. 제2 절연층(233)은 제2 패드(231)의 상면 및 측면을 덮도록 형성될 수 있다. 제2 절연층(233)은 제2 패드(231)의 상면 및 측면들과 접촉할 수 있다.
도 8g를 참조하면, 평탄화 공정이 제2 절연층(233)의 표면 상에 이루어질 수 있다. 평탄화 공정은 일 예로 CMP 공정일 수 있다. 평탄화 공정은 제2 패드(231)의 상면이 노출 때까지 이루어질 수 있다. 평탄화 공정이 완료되면, 제2 절연층(233)의 상면은 제2 패드(231)의 상면보다 낮은 레벨에 위치할 수 있다.
도 8h를 참조하면, 평탄화 공정이 제2 패드(231)의 표면 상에 이루어질 수 있다. 평탄화 공정은 일 예로 CMP 공정일 수 있다. 평탄화 공정은 제2 패드(231)가 제2 절연층(233) 위로 돌출된 부분을 제거할 때까지 이루어질 수 있다. 평탄화 공정이 완료되면, 제2 패드(231)의 상면은 제2 시드층(235)을 향해 오목한 곡면 형상일 수 있다. 또한, 제2 패드(231)의 상면은 제2 절연층(233)의 상면보다 낮은 레벨에 위치할 수 있다. 이에 의해 제2 디싱부(dsl)가 형성될 수 있다.
도 8i를 참조하면, 제1 반도체 칩(100)의 제1 패드(131)가 제2 반도체 칩(200)의 제2 패드(231)을 향하도록 배치될 수 있다. 이에 앞서, 제1 패드(131)는 제2 패드(231)의 제조 공정과 동일한 제조 공정에 의해 형성될 수 있다.
도 8j 및 도 8k를 참조하면, 제1 패드(131) 및 제2 패드(231)가 서로 접합할 수 있다. 제1 패드(131)와 제2 패드(231)는 서로 접촉하여 구리(Cu)-구리(Cu) 본딩(copper-to-copper bonding)으로 결합될 수 있다. 제1 패드(131)와 제2 패드(231)의 사이에는 제1 디싱부(dsu) 및 제2 디싱부(dsl)에 의한 빈 공간이 배치될 수 있다. 제1 패드(131) 및 제2 패드(231)가 부풀어 오름으로써, 제1 디싱부(dsu) 및 제2 디싱부(dsl)에 의한 빈 공간을 채울 수 있다. 본 발명은, 제1 기판(110)을 향할수록 폭이 넓어지는 제1 패드(131) 및 제2 기판(210)을 향할수록 폭이 넓어지는 제2 패드(231)를 통해, 패드 부피를 늘릴 수 있다. 패드 부피를 늘림으로써, 제1 패드(131) 및 제2 패드(231)가 부풀어 오르는 양을 늘릴 수 있고, 접합 품질 확보에 유리할 수 있다. 제1 절연층(133)과 제2 절연층(233)은 서로 접촉하여 유전체-유전체 본딩(dielectric-to-dielectric bonding)으로 결합될 수 있다. 실시예들에 따라, 제1 반도체 칩(100)과 제2 반도체 칩(200)의 접합은 다이-투-다이(die to die) 접합, 다이-투-웨이퍼(die to wafer), 또는 웨이퍼-투-웨이퍼(wafer to wafer) 접합일 수 있다.
100: 제1 반도체 칩
121: 제1 층간 절연층
125: 제1 배선 구조물
131: 제1 패드
133: 제1 절연층
135: 제1 시드층
200: 제2 반도체 칩
221: 제2 층간 절연층
225: 제2 배선 구조물
231: 제2 패드
233: 제2 절연층
235: 제2 시드층

Claims (10)

  1. 제1 기판, 상기 제1 기판 아래에 배치되는 제1 패드, 및 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 아래에 배치되고, 제2 기판, 상기 제2 기판 상에 배치되고 상기 제1 패드와 접촉하는 제2 패드, 및 상기 제2 패드를 둘러싸고 상기 제1 절연층과 접촉하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 패드는 상기 제1 패드의 폭이 상기 제1 기판을 향하여 넓어지는 폭을 갖도록 경사진 측면을 갖고,
    상기 제2 패드는 상기 제2 패드의 폭이 상기 제2 기판을 향하여 넓어지는 폭을 갖도록 경사진 측면을 갖는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 패드의 측면과 상기 제1 패드의 하면이 이루는 각도는 90°내지 110°인 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 패드의 상면의 제1 방향을 따른 폭은 1 um 내지 10 um이고,
    상기 제1 패드의 하면의 상기 제1 방향을 따른 폭은 1.2 um 내지 12 um인 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 패드의 높이는 0.5 um 내지 2 um인 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 패드 상에 배치되는 제1 시드층을 더 포함하고,
    상기 제1 패드의 상면은 상기 제1 시드층과 접촉하고, 상기 제1 패드의 측면은 상기 제1 절연층과 접촉하는 반도체 패키지.
  6. 제1 기판, 상기 제1 기판 아래에 배치되는 제1 배선 구조물, 상기 제1 배선 구조물과 연결되는 제1 패드, 및 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 아래에 배치되고, 제2 기판, 상기 제2 기판 상에 배치되는 제2 배선 구조물, 상기 제2 배선 구조물과 연결되고 상기 제1 패드와 접촉하는 제2 패드, 및 상기 제2 패드를 둘러싸고 상기 제1 절연층과 접촉하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 패드의 측면과 상기 제1 패드의 하면이 이루는 각도는 90°내지 110°이고,
    상기 제2 패드의 측면과 상기 제2 패드의 상면이 이루는 각도는 90°내지 110°인 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 절연층에 의해 둘러싸이고 상기 제1 패드와 이격되어 배치되는 연결 패드를 더 포함하고,
    상기 연결 패드는 상기 연결 패드의 폭이 상기 제1 기판을 향하여 넓어지는 폭을 갖도록 경사진 측면을 갖는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 연결 패드의 하면에 연결되는 수직 연결 구조체; 및
    상기 수직 연결 구조체의 하면에 연결되고 상기 제2 반도체 칩과 전기적으로 연결되는 재배선 구조물을 더 포함하는 반도체 패키지.
  9. 제6 항에 있어서,
    상기 제1 패드 및 상기 제2 패드는 사다리꼴 형태인 반도체 패키지.
  10. 제1 기판, 상기 제1 기판 아래에 배치되는 제1 패드, 및 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 아래에 배치되고, 제2 기판, 상기 제2 기판 상에 배치되고 상기 제1 패드와 접촉하는 제2 패드, 및 상기 제2 패드를 둘러싸고 상기 제1 절연층과 접촉하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 패드는 상기 제2 패드와 접하는 제1 접면 및 상기 제1 접면에 대향하는 제1 후면을 갖고,
    상기 제2 패드는 상기 제1 패드와 접하는 제2 접면 및 상기 제2 접면에 대향하는 제2 후면을 갖고,
    상기 제1 패드의 제1 후면의 폭은 상기 제1 패드의 제1 접면의 폭보다 크고,
    상기 제2 패드의 제2 후면의 폭은 상기 제2 패드의 제2 접면의 폭보다 큰 반도체 패키지.
KR1020220124848A 2022-09-30 2022-09-30 반도체 패키지 KR20240045483A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220124848A KR20240045483A (ko) 2022-09-30 2022-09-30 반도체 패키지
US18/231,102 US20240113057A1 (en) 2022-09-30 2023-08-07 Semiconductor package
CN202311089626.XA CN117810188A (zh) 2022-09-30 2023-08-28 半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220124848A KR20240045483A (ko) 2022-09-30 2022-09-30 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20240045483A true KR20240045483A (ko) 2024-04-08

Family

ID=90427571

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220124848A KR20240045483A (ko) 2022-09-30 2022-09-30 반도체 패키지

Country Status (3)

Country Link
US (1) US20240113057A1 (ko)
KR (1) KR20240045483A (ko)
CN (1) CN117810188A (ko)

Also Published As

Publication number Publication date
US20240113057A1 (en) 2024-04-04
CN117810188A (zh) 2024-04-02

Similar Documents

Publication Publication Date Title
US10991677B2 (en) Semiconductor package
KR20190011124A (ko) 반도체 장치, 반도체 패키지 및 반도체 패키지의 제조 방법
KR20200002229A (ko) 재배선층을 갖는 반도체 패키지
CN112530913A (zh) 封装结构及其制造方法
US20230133322A1 (en) Semiconductor package and method of manufacturing the same
US20240030104A1 (en) Semiconductor packages
TWI828513B (zh) 積體電路封裝及其形成方法
US20230207414A1 (en) Semiconductor package having improved heat dissipation characteristics
US20230141447A1 (en) Semiconductor package, and method of manufacturing the same
KR20240045483A (ko) 반도체 패키지
US20230420415A1 (en) Semiconductor package
US20240071995A1 (en) Semiconductor package and method of manufacturing the same
US20230113465A1 (en) Semiconductor package and method of manufacturing the same
US20230061418A1 (en) Semiconductor package and method of manufacturing same
US20240088108A1 (en) Semiconductor package
US20230420403A1 (en) Semiconductor package including a plurality of semiconductor chips
US20230154910A1 (en) Semiconductor chip, semiconductor package, and method of manufacturing the same
US20240006272A1 (en) Semiconductor package and method of manufacturing the same
US20230060115A1 (en) Semiconductor package
US20240194575A1 (en) Semiconductor package including semiconductor chip having through-electrode
US20240153919A1 (en) Semiconductor package
US20240213109A1 (en) Semiconductor package with semiconductor devices
US20240014086A1 (en) Semiconductor package and method for manufacturing the semiconductor package
US20240096831A1 (en) Semiconductor package
KR20230035945A (ko) 반도체 패키지