KR20240045408A - 회로기판에 있어 도금 편차를 줄이는 방법 - Google Patents

Abstract

본 발명은 회로설계자가 정한 제품영역 외에 상기 제품영역 주변의 패널 더미영역에 제품영역과 동일하거나 유사한 면적률을 갖도록 추가의 더미 비아를 가공함으로써 동도금 두께 편차를 감소시키는 방식을 개시한다.

Description

회로기판에 있어 도금 편차를 줄이는 방법{METHOD OF REDUCING THE ELECTROPLATING DEVIATION FOR PRINTED CIRCUIT BOARD}

본 발명은 회로기판(printed circuit board; PCB) 제조 기술에 관한 것으로, 특히 플립칩 볼그리드어레이(FCBGA; flip-chip ball grid array)와 같은 고성능 회로기판에 있어서 방열을 위한 목적으로 코어의 두께와 동도금의 두께를 증가시키는 경향이 있는데, 이와 같은 두꺼운 코어의 회로기판에 있어 동도금 편차를 줄이는 기술에 관한 것이다.

전자기기의 고기능화, 고속화 변화가 요구에 따라 기판에 실장해야 할 부품 과 소자의 수가 증가하고, 이에 따라 메인 보드와의 연결을 위한 PCB로서 플립칩 본딩(flip-chip bonding) 방식의 FCBGA 디자인이 채택되고 있다.

그런데 회로밀도가 증가하고 동작주파수가 증가함에 따라 칩에서 발생하는 발열이 증가하게 된다. 도1은 FCBGA의 코어 디자인 및 사양의 변화 추이를 나타낸 도면이다. 도1을 참조하면, 코어 소재인 CCL(copper cladded laminate)의 두께가 0.8 mm → 1.2 mm → 1.4 mm로 증가하고 있고, 코어 층의 비아홀 동도금의 두께가 최소 10 ㎛ → 최소 15 ㎛로 증가하고 있다.

당업계에서는 코어층에 동도금 두께 확보를 위해 제품 전면에 도금하는 패널 도금 방식을 취하고 있는데, 패널도금을 할 경우 고속 도금으로 비용절감 및 생산성을 향상할 수 있는 반면에, 제품 영역 내에 완성된 도금 두께의 편차가 증가하는 문제점이 있다.

도2a는 FCBGA 기판을 예시한 도면이고, 도2b는 종래기술에 따라 패널도금을 실시한 후 동도금 두께의 산포를 나타낸 도면이다. 도2b에서 청색 부위보다 적색으로 나타낸 부위의 도금 두께가 두꺼움을 도시한다.

특히 코어 층의 비아홀 동도금의 두께가 최소 10 ㎛ → 최소 15 ㎛로 증가할 경우, 기판 표면의 두께 편차는 홀 내벽에서의 두께 증가보다 더욱 현저히 증가하게 되는 경향이 있다. 따라서 FCBGA와 같은 고성능 기판을 위해서, 코어층 패널 동도금 방식을 유지하면서 동도금 두께의 편차를 최소화하는 기술의 개발이 절실히 요구되고 있다.

1. 대한민국 특허공개 10-2011-0060372. 2. 대한민국 특허공개 10-2017-0084721. 3. 대한민국 특허공개 10-2013-0001990.

따라서, 본 발명의 목적은 코어 층의 패널 도금에 있어서 동도금 두께 편차를 줄이는 기술을 제공하는 데 있다.

본 발명은 회로설계자가 정한 제품영역 외에 상기 제품영역 주변의 패널 더미 영역에 제품영역과 동일하거나 유사한 면적률을 갖도록 추가의 더미 비아를 가공함으로써 동도금 두께 편차를 감소시키는 방식을 통해 과제를 해결한다.

본 발명에 따른 패널도금 공법은, 회로설계자가 정한 제품 영역의 면적을 조정하지 아니하고도 동도금의 두께 편차를 최소화하고 생산 수율의 안정성을 도모할 수 있다.

도1은 FCBGA의 코어 디자인 및 사양의 변화 추이를 나타낸 도면.
도2a는 FCBGA 기판을 예시한 도면이고, 도2b는 종래기술에 따라 패널도금을 실시한 후 동도금 두께의 산포를 나타낸 도면.
도3a는 종래기술에 따라 코어층에 비아를 형성한 모습을 나타낸 기판 단면 도면.
도3b는 종래기술에 따라 코어층에 비아를 형성한 모습을 나타낸 평면도 도면.
도3c는 종래기술에 따라 코어층 표면에 도금된 동도금 두께의 산포를 나타낸 도면.
도4a는 본 발명에 따라 코어층에 비아를 형성한 모습을 나타낸 기판 단면 도면.
도4b는 본 발명에 따라 코어층에 비아를 형성한 모습을 나타낸 평면도.
도4c는 본 발명에 따라 코어층 표면에 도금된 동도금 두께의 산포를 나타낸 도면.

본 발명은 회로설계자 또는 제품설계자가 정한 제품영역 외에, 상기 제품영역 주변에 버려지는 패널 더미영역에 제품영역과 동일하거나 유사한 면적률을 갖도록 추가의 더미 비아(dummy via)를 가공함으로써 동도금 두께 편차를 감소시키는 방식을 통해 과제를 해결한다.

본 발명은 CCL 코어의 두께가 1 mm 이상으로 한 코어를 패널 가공하는 방법에 있어서, 회로패턴에 따라 정의된 제품영역에 천공하는 비아 외에 추가로 더미영역에 비아를 형성하되, 제품영역의 면적률과 동일하게 추가로 형성하고, 동도금을 실시하는 것을 특징으로 하는 회로기판 제조방법을 제공한다.

이하에서는 첨부 도면 도3 및 도4를 참조해서 본 발명에 따른 동도금 두께 편차 개선 기술을 상세히 설명한다.

도3a는 종래기술에 따라 코어층에 비아를 형성한 모습을 나타낸 기판 단면 도면이고, 도4a는 본 발명에 따라 코어층에 비아를 형성한 모습을 나타낸 기판 단면 도면이다. 도3b는 종래기술에 따라 코어층에 비아를 형성한 모습을 나타낸 평면도 도면이고, 도4b는 본 발명에 따라 코어층에 비아를 형성한 모습을 나타낸 평면도 도면이다.

도3a 및 도3b를 참조하면, 종래기술의 경우 회로설계자 또는 제품설계자가 정한 회로에 따라 제품영역이 정의되고 제품영역에만 방열을 위한 비아가 형성되어 있다. 한편, 도4a 및 도4b를 참조하면 본 발명은 제품영역 주변의 더미영역, 즉 패널가공 후에 절단되어 버려지는 영역에 대해서도 더미 비아(dummy via)를 형성하는 것을 특징으로 한다.

이때에 본 발명의 양호한 실시예로서, 제품영역과 동일하거나 유사한 면적률을 갖도록 추가의 더미 비아를 형성하는 것이 바람직하다.

도3c는 종래기술에 따라 코어층 표면에 도금된 동도금 두께의 산포를 나타낸 도면이고, 도4c는 본 발명에 따라 코어층 표면에 도금된 동도금 두께의 산포를 나타낸 도면이다. 도3c와 도4c를 비교하면, 본 발명에 따른 더미 비아 가공기술을 적용할 경우, 동도금 두께의 편차가 상당히 개선되는 것을 보여 준다.

전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.

본 발명은 제품영역 주변의 더미영역에 제품영역과 동일하거나 유사한 면적률을 갖도록 추가의 더미 비아(dummy via)를 가공함으로써, 동도금의 두께 편차를 최소화하고 생산 수율의 안정성을 도모할 수 있다.

Claims (1)

1. CCL 코어를 패널 가공하는 방법에 있어서, 회로패턴에 따라 정의된 제품영역에 천공하는 비아 외에 추가로 더미영역에 비아를 형성하되, 제품영역의 면적률과 동일하게 추가로 형성하고, 동도금을 실시하는 것을 특징으로 하는 회로기판 제조방법.