KR20240040512A - 집적회로 소자 - Google Patents

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김민석
김필광
타케시 오카가키
김근명
김아영
김윤석
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Abstract

일부 실시예들에 따른 집적회로 소자는, 제1 수평 방향으로 연장되는 후면 전도성 배선 구조물; 상기 후면 전도성 배선 구조물 상에서 상기 제1 수평 방향으로 연장하는 핀형 활성 영역을 포함하는 활성 기판; 상기 후면 전도성 배선 구조물과 상기 활성 기판 사이의 금속 실리사이드막; 상기 활성 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장하는 복수의 게이트 구조물; 및 상기 활성 기판 상에서 상기 복수의 게이트 구조물을 사이에 두고 서로 이격되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역;을 포함하고, 상기 제1 소스/드레인 영역은 상기 활성 기판에 접촉하며, 상기 제2 소스/드레인 영역은 상기 활성 기판으로부터 이격되어 상기 활성 기판과 전기적으로 절연된다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 전계효과 트랜지스터(field-effect transistor)를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 집적회로 소자의 집적도 및 전기적 신뢰성이 향상된 전계 효과 트랜지스터를 포함하는 집적회로 소자를 제공하는 것이다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 직접회로 소자가 제공된다. 상기 집적회로 소자는, 제1 수평 방향으로 연장되는 후면 전도성 배선 구조물; 상기 후면 전도성 배선 구조물 상에서 상기 제1 수평 방향으로 연장하는 핀형 활성 영역을 포함하는 활성 기판; 상기 후면 전도성 배선 구조물과 상기 활성 기판 사이의 금속 실리사이드막; 상기 활성 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장하는 복수의 게이트 구조물; 및 상기 활성 기판 상에서 상기 복수의 게이트 구조물을 사이에 두고 서로 이격되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역;을 포함하고, 상기 제1 소스/드레인 영역은 상기 활성 기판에 접촉하며, 상기 제2 소스/드레인 영역은 상기 활성 기판으로부터 이격되어 상기 활성 기판과 전기적으로 절연된다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 직접회로 소자가 제공된다. 상기 집적회로 소자는, 제1 수평 방향으로 연장되는 후면 전도성 배선 구조물; 상기 후면 전도성 배선 구조물 상의 하부 절연 구조물; 상기 후면 전도성 배선 구조물 상에서 상기 제1 수평 방향으로 연장하는 핀형 활성 영역을 포함하는 활성 기판; 상기 하부 절연 구조물을 관통하며, 상기 활성 기판과 상기 후면 전도성 배선 구조물을 전기적으로 연결하도록 구성된 하부 콘택 구조물; 상기 활성 기판 상에서 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장하는 복수의 게이트 구조물; 및 상기 활성 기판 상에서 상기 복수의 게이트 구조물을 사이에 두고 서로 이격되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역;을 포함하고, 상기 제1 소스/드레인 영역은 상기 활성 기판에 접촉하며, 상기 제2 소스/드레인 영역은 상기 활성 기판으로부터 이격되어 상기 활성 기판과 절연된다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 직접회로 소자가 제공된다. 상기 집적회로 소자는, 제1 수평 방향으로 연장되는 후면 전도성 배선 구조물; 상기 후면 전도성 배선 구조물 상에 배치되며 핀형 활성 영역을 포함하는 활성 기판; 상기 제1 수평 방향을 따라 연장하며, 상기 후면 전도성 배선 구조물과 상기 활성 기판 사이의 금속 실리사이드막; 상기 활성 기판 상에서 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장하는 복수의 게이트 구조물; 상기 핀형 활성 영역 상에 배치되고, 상기 복수의 게이트 구조물에 의해 포위되는 복수의 나노시트 스택; 상기 활성 기판 상에서, 상기 복수의 나노시트 스택을 사이에 두고 서로 이격되는 제1 리세스 및 제2 리세스에 각각 배치되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 및 상기 제2 리세스 내에서, 상기 제2 소스/드레인 영역과 상기 활성 기판 사이에 배치되는 소스/드레인 절연 구조물을 포함한다.
본 발명의 기술적 사상에 따르면, 집적회로 소자는 활성 기판에 연결되는 후면 전도성 배선 구조물을 포함할 수 있다. 이에 따라, 집적회로 소자의 다운-스케일링에 따른 배선 복잡도가 완화될 수 있고, 집적회로 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 A-A'선 단면도이고, 도 2b는 도 1의 B-B'선 단면도이며, 도 2c는 도 1의 C-C'선 단면도이다.
도 3a 내지 도 3c는, 도 1의 평면 레이아웃 다이어그램을 갖는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도로서, 도 3a는 도 1의 A-A'선 단면도에 대응하는 단면도이고, 도 3b는 도 1의 B-B'선 단면도에 대응하는 단면도이며, 도 3c는 도 1의 C-C'선 단면도에 대응하는 단면도이다.
도 4는 본 발명의 또 다른 실시예들에 따른 집적회로 소자의 단면도로서, 도 1의 C-C'선 단면도에 대응하는 단면도이다.
도 5는 본 발명의 또 다른 실시예들에 따른 집적회로 소자의 단면도로서, 도 1의 C-C'선 단면도에 대응하는 단면도이다.
도 6은 본 발명의 또 다른 실시예들에 따른 집적회로 소자의 단면도로서, 도 1의 B-B'선 단면도에 대응하는 단면도이다.
도 7은 본 발명의 또 다른 실시예들에 따른 집적회로 소자의 단면도로서, 도 1의 B-B'선 단면도에 대응하는 단면도이다.
도 8a 내지 도 8j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 A-A'선 및 C-C'선에 따른 단면을 도시한 것이다.
도 9a 내지 도 9c는 예시적인 실시예들에 따른 도 4에 도시된 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 C-C'선에 따른 단면에 대응되는 단면을 도시한 것이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 도 5에 도시된 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 C-C'선에 따른 단면에 대응되는 단면을 도시한 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 A-A'선 단면도이고, 도 2b는 도 1의 B-B'선 단면도이며, 도 2c는 도 1의 C-C'선 단면도이다. 도 1 내지 도 2c를 참조하여 이하에서 설명하는 예시적인 실시예들에서, 집적회로 소자(100)는 멀티 브릿지 채널 FET(MBCFET) 소자를 포함하는 논리 셀을 구성할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 집적회로 소자(100)는 평면형 FET(planar FET) 소자, 게이트-올-어라운드(gate-all-around) 타입의 FET 소자, 핀펫(finFET) 소자, MoS2 반도체 게이트 전극과 같은 2차원 물질 기반의 FET 소자 등을 포함할 수도 있다.
도 1 및 도 2a 내지 도 2c를 참조하면, 집적회로 소자(100)는 활성 기판(102a) 상에서 제1 수평 방향(X 방향)으로 길게 연장된 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)을 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 핀형 활성 영역(F1, F2)은 그 자체가 핀 형상을 갖는 활성 기판(102a)일 수 있다.
예시적인 실시예들에 따르면, 집적회로 소자(100)는 복수의 PMOS 트랜지스터 영역(PA) 및 복수의 NMOS 트랜지스터 영역(NA)을 포함할 수 있다. 이 경우, 제1 핀형 활성 영역(F1)은 PMOS 트랜지스터 영역(PA)에 포함될 수 있고, 제2 핀형 활성 영역(F2)은 NMOS 트랜지스터 영역(NA)에 포함될 수 있다. 예시적인 실시예들에 따르면, 복수의 PMOS 트랜지스터 영역(PA) 및 복수의 NMOS 트랜지스터 영역(NA)은 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)을 따라 교번하여 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 핀형 활성 영역(F1)은 PMOS 트랜지스터 영역(PA)에서 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장되는 제3 핀형 활성 영역(F11) 및 제4 핀형 활성 영역(F12)을 포함할 수 있다. 예를 들면, 제3 핀형 활성 영역(F11)과 제4 핀형 활성 영역(F12)은 소자분리막(106)을 사이에 두고 제2 수평 방향(Y 방향으로) 서로 이격될 수 있다. 예시적인 실시예들에 따르면, 제2 핀형 활성 영역(F2)은 NMOS 트랜지스터 영역(NA)에서 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장되는 제5 핀형 활성 영역(F21) 및 제6 핀형 활성 영역(F22)을 포함할 수 있다. 예시적인 실시예들에 따르면, 제5 핀형 활성 영역(F21)은 소자분리막(106)을 사이에 두고 제6 핀형 활성 영역(F22)로부터 제2 수평 방향(Y 방향)으로 이격될 수 있다.
예시적인 실시예들에 따르면, 활성 기판(102a)은 높은 불순물 농도를 갖는 반도체 기판일 수 있다. 예시적인 실시예들에 따르면, 활성 기판(102a)은 p 형 도펀트 또는 n 형 도펀트로 도핑된 반도체 기판일 수 있다. 예시적인 실시예들에 따르면, 상기 반도체 기판은 Si 또는 Ge와 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다. 예시적인 실시예들에 따르면, 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다. 예시적인 실시예들에 따르면, 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 예시적인 실시예들에 따르면, 복수의 제1 핀형 활성 영역(F1)의 활성 기판(102a)은 p 형의 도전형을 가질 수 있고, 복수의 제2 핀형 활성 영역(F2)의 활성 기판(102a)은 n 형의 도전형을 가질 수 있다.
예시적인 실시예들에 따르면, 복수의 핀형 활성 영역(F1, F2) 사이에 소자분리막(106)이 배치될 수 있다. 예시적인 실시예들에 따르면, 소자분리막(106)은 산화막, 질화막 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 핀형 활성 영역(F1, F2) 상에 복수의 게이트 구조물(140)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)은 각각 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 예시적인 실시예들에 따르면, 복수의 핀형 활성 영역(F1, F2)과 복수의 게이트 구조물(140)이 교차하는 영역들에서, 복수의 핀형 활성 영역(F1, F2) 각각의 핀 상면(FT) 상에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 나노시트 스택(NSS)은 복수의 핀형 활성 영역(F1, F2)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 핀 상면(FT)과 대면할 수 있다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미할 수 있다. 예를 들면, 상기 나노시트는 나노와이어를 포함하는 개념으로 이해될 수 있다.
예시적인 실시예들에 따르면, 복수의 나노시트 스택(NSS)은 복수의 핀형 활성 영역(F1, F2)의 핀 상면(FT) 상에서 수직 방향(Z 방향)으로 상호 중첩된 복수의 나노시트(N1, N2, N3)을 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 핀의 상면(FT)로부터의 수직 방향(Z 방향) 거리가 서로 다를 수 있다. 복수의 나노시트(N1, N2, N3)는 핀형 활성 영역(F1, F2)의 핀 상면(FT) 상에 차례로 적층된 제1 나노시트(N1, N2, M3)를 포함할 수 있다.
예시적인 실시예들에 따르면, 복수의 핀형 활성 영역(F1, F2) 상에 복수의 제1 리세스(RS) 및 복수의 제2 리세스(RD)가 형성될 수 있다. 예시적인 실시예들에 따르면, 복수의 제1 리세스(RS)는 인접한 두 개의 게이트 구조물(140) 사이에서 제2 수평 방향(Y 방향)을 따라 배열될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 리세스(RD)는 제2 수평 방향으로 배열된 복수의 제1 리세스(RS)와 인접한 게이트 구조물(140)을 사이에 두고 상기 제2 수평 방향으로 배열된 복수의 제1 리세스(RS)로부터 이격되며, 인접한 두 개의 게이트 구조물(140) 사이에서 제2 수평 방향(Y 방향)을 따라 배열될 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 리세스(RS) 내에는 복수의 제1 소스/드레인 영역(122)이 배치될 수 있고, 복수의 제2 리세스(RD) 내에는 복수의 제2 소스/드레인 영역(124)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 제1 소스/드레인 영역(122)은 활성 기판(102a)에 접할 수 있고, 이에 따라, 복수의 제1 소스/드레인 영역(122)과 활성 기판(102a)은 집적회로 소자(100)의 구동에 따라 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 활성 기판(102a)으로부터 이격될 수 있다. 예시적인 실시예들에 따르면, 제2 소스/드레인 영역(124)은 활성 기판(102a)으로부터 전기적으로 절연될 수 있다.
예시적인 실시예들에 따르면, 복수의 제2 리세스(RD) 내에, 복수의 제2 리세스(RD)의 하면을 덮는 복수의 제1 소스/드레인 절연 구조물(112)이 배치될 수 있고, 복수의 제1 소스/드레인 절연 구조물(112) 상에 복수의 제2 소스/드레인 영역(124)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 복수의 제1 소스/드레인 절연 구조물(112)을 사이에 두고 복수의 핀형 활성 영역(F1, F2)로부터 이격될 수 있다. 예시적인 실시예들에 따르면, 제1 소스/드레인 절연 구조물(112)은 산화물, 질화물 또는 이들의 조합으로 이루어진 절연 물질층일 수 있다. 예시적인 실시예들에 따르면, 제1 소스/드레인 절연 구조물(112)은 제2 리세스(RD) 하면의 프로파일을 따르며 컨포멀한 두께를 가질 수 있다. 예시적인 실시예들에 따르면, 제1 소스/드레인 절연 구조물(112)의 측벽은, 후술하는 게이트 유전막(142)을 사이에 두고 게이트 구조물(140)의 최하부의 서브 게이트 부분(140S), 예를 들면 나노시트 스택(NSS)의 최하부의 나노시트(N1)의 하에 배치되는 서브 게이트 부분(140S)과 대면할 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 소스/드레인 절연 구조물(112)의 하면(112L)은 수직 방향(Z 방향)에서 복수의 핀형 활성 영역(F1, F2)의 상면(FT) 보다 낮은 레벨에 위치할 수 있고, 복수의 제2 소스/드레인 영역(124)의 하면(124L)은 수직 방향에서 복수의 핀형 활성 영역(F1, F2)의 상면(FT)보다 높은 레벨에 위치할 수 있다. 예를 들면, 복수의 제2 소스/드레인 영역(124)의 하면(124L)은 나노시트 스택(NSS)의 최하부의 나노시트(예를 들면, 제1 나노시트(N1))의 바닥면보다 낮은 레벨에 배치될 수 있다. 예를 들면, 복수의 제2 소스/드레인 영역(124)의 바닥면 전체가 복수의 제1 소스/드레인 절연 구조물(112) 상에 배치될 수 있고, 복수의 제2 소스/드레인 영역(124)과 복수의 핀형 활성 영역(F1, F2)은 전기적으로 절연될 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 소스/드레인 영역(122)은 PMOS 트랜지스터 영역(PA)에 배치되는 복수의 제3 소스/드레인 영역(122A) 및 NMOS 트랜지스터 영역(NA)에 배치되는 복수의 제4 소스/드레인 영역(122B)을 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 PMOS 트랜지스터 영역(PA)에 배치되는 복수의 제5 소스/드레인 영역(124A) 및 NMOS 트랜지스터 영역(NA)에 배치되는 복수의 제6 소스/드레인 영역(124B)을 포함할 수 있다.
일부 실시예들에 있어서, 복수의 제3 소스/드레인 영역(122A) 및 제5 소스/드레인 영역(124A)은 p 형 도펀트로 도핑된 반도체층으로 이루어질 수 있다. 예를 들면, 상기 반도체는 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 예를 들면, 상기 p 형 도펀트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
일부 실시예들에 있어서, 복수의 제4 소스/드레인 영역(122B) 및 제6 소스/드레인 영역(124B)은 n 형 도펀트로 도핑된 반도체층으로 이루어질 수 있다. 예를 들면, 상기 반도체는 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 예를 들면, 상기 n 형 도펀트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다.
예시적인 실시예들에 따르면, 제1 소스/드레인 영역(122)은 활성 기판(102a)과 동일한 도전형으로 도핑된 반도체 물질로 이루어질 수 있다. 예시적인 실시예들에 따르면, 제1 소스/드레인 영역(122)은 활성 기판(102a)과 일체로서의 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 소스/드레인 영역(122) 및 복수의 제2 소스/드레인 영역(124)은 각각 복수의 게이트 구조물(140) 중에서 선택되는 적어도 하나의 게이트 구조물(140)에 인접한 위치에 배열될 수 있다. 예시적인 실시예들에 따르면, 복수의 제1 소스/드레인 영역(122) 및 복수의 제2 소스/드레인 영역(124)은 각각 그에 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2) 및 제3 나노시트(N3)에 대면하는 측벽을 가질 수 있다. 복수의 제1 소스/드레인 영역(122) 및 복수의 제2 소스/드레인 영역(124)은 각각 제1 나노시트(N1), 제2 나노시트(N2) 및 제3 나노시트(N3)에 접할 수 있다. 도 2c에 도시된 것과 같이, 복수의 제2 소스/드레인 영역(124)의 하면(124L)은 수직 방향(Z 방향)에서 복수의 제1 소스/드레인 영역(122)의 하면(122L)보다 높은 레벨에 위치할 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)의 하면(124L)은 수직 방향(Z 방향)에서 제1 나노시트(N1)의 바닥면보다 낮은 레벨에 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 제1 나노시트(N1), 제2 나노시트(N2) 및 제3 나노시트(N3) 모두의 일단에 연결될 수 있다.
예시적인 실시예들에 따르면, PMOS 트랜지스터 영역(PA)에서 복수의 제1 핀형 활성 영역(F1)과 복수의 게이트 구조물(140)이 교차하는 부분들에서 각각 PMOS 트랜지스터(TR1)가 형성될 수 있고, NMOS 트랜지스터 영역(NA)에서 복수의 제2 핀형 활성 영역(F2)과 복수의 게이트 구조물(140)이 교차하는 부분들에서 각각 NMOS 트랜지스터(TR2)가 형성될 수 있다.
예시적인 실시예들에 따르면, 복수의 핀형 활성 영역(F1, F2) 중 일부는 일정한 피치로 배열될 수 있다. 예시적인 실시예들에 따르면, 복수의 핀형 활성 영역(F1, F2) 중 다른 일부는 가변적인 피치로 형성되어 서로 이웃하는 2 개의 핀형 활성 영역(F1, F2) 간의 이격 거리가 위치에 따라 서로 다를 수 있다.
예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)은 각각 메인 게이트 부분(140M)과 복수의 서브 게이트 부분(140S)을 포함할 수 있다. 예시적인 실시예들에 따르면, 메인 게이트 부분(140M)은 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 예시적인 실시예들에 따르면, 복수의 서브 게이트 부분(140S)은 메인 게이트 부분(140M)에 일체로 연결되고 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 핀형 활성 영역(F1, F2)과 제1 나노시트(N1) 사이에 각각 하나씩 배치될 수 있다.
예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)은 각각 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd 및 이들의 조합을 포함할 수 있다. 예를 들면, 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 예를 들면, 상기 금속 탄화물은 TiAlC일 수 있다.
예시적인 실시예들에 따르면, 소자분리막(106) 상에 복수의 게이트 컷 절연 패턴(136)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 컷 절연 패턴(136)은 복수의 게이트 구조물(140)과 교차하도록 제1 수평 방향(X 방향)으로 길게 연장될 수 있다. 도 2a에서, 게이트 컷 절연 패턴(136)의 하면이 핀형 활성 영역(F1, F2)의 핀 상면(FT)과 수직 방향(Z 방향)에서 동일한 레벨에 위치하는 것으로 도시되었으나, 이에 제한되지 않는다. 예를 들면, 게이트 컷 절연 패턴(136)은 소자 분리막(106)을 관통할 수 있고, 게이트 컷 절연 패턴(136)의 하면은 수직 방향(Z 방향)에서 핀형 활성 영역(F1, F2)의 핀 상면(FT)보다 낮은 레벨에 위치할 수도 있다. 도 2b에서, 게이트 컷 절연 패턴(136)의 하면이 절연 라이너(132)의 상면과 접하는 것으로 도시되었으나, 이에 제한되지 않는다. 예를 들면, 게이트 컷 절연 패턴(136)의 하면은 수직 방향(Z 방향)에서 절연 라이너(132)의 하면보다 낮은 레벨에 위치할 수도 있다.
예시적인 실시예들에 따르면, 복수의 게이트 컷 절연 패턴(136)은 복수의 게이트 구조물(140)을 수직 방향(Z 방향)에서 관통할 수 있다. 일부 실시예들에 있어서, 복수의 게이트 컷 절연 패턴(136)의 최상면은 수직 방향(Z 방향)에서 복수의 게이트 구조물(140)의 최상면 보다 높은 레벨에 위치할 수 있다. 예를 들면, 복수의 게이트 컷 절연 패턴(136)은 복수의 게이트 구조물(140)을 덮는 캡핑 절연 패턴(144)을 관통할 수 있고, 복수의 게이트 컷 절연 패턴(136)의 최상면 레벨은 캡핑 절연 패턴(144)의 최상면 레벨과 동일 또는 유사할 수 있다. 다른 일부 실시예들에 있어서, 복수의 게이트 컷 절연 패턴(136) 각각의 최상면 레벨은 복수의 게이트 구조물(140)의 최상면 레벨과 동일 또는 유사할 수도 있다.
예시적인 실시예들에 따르면, 제2 수평 방향(Y 방향)에서, 복수의 게이트 컷 절연 패턴(136) 각각을 사이에 두고 양 측에 인접하게 배치된 한 쌍의 게이트 구조물(140)은 서로 연결되지 않고 이격될 수 있다. 예를 들면, 복수의 게이트 구조물(140) 중 제2 수평 방향(Y 방향)을 따라 일렬로 배치된 복수의 게이트 구조물(140)은 복수의 게이트 컷 절연 패턴(136)에 의해 서로 이격되어 배치될 수 있다.
예시적인 실시예들에 따르면, PMOS 트랜지스터 영역(PA) 내에서, 제3 핀형 활성 영역(F11) 및 제4 핀형 활성 영역(F12)은 게이트 컷 절연 패턴(136)을 사이에 두고 제2 수평 방향(Y 방향)으로 서로 이격될 수 있다. 예시적인 실시예들에 따르면, PMOS 트랜지스터 영역(PA) 내에서, 복수의 제3 소스/드레인 영역(122A)은 게이트 컷 절연 패턴(136)을 사이에 두고 제2 수평 방향(Y 방향)으로 서로 이격될 수 있고, 복수의 제5 소스/드레인 영역(124A)은 게이트 컷 절연 패턴(136)을 사이에 두고 제2 수평 방향(Y 방향)으로 서로 이격될 수 있다. 예를 들면, 제3 핀형 활성 영역(F11), 제3 소스/드레인 영역(122A) 및 제5 소스/드레인 영역(124A)은 게이트 컷 절연 패턴(136)을 사이에 두고 제2 수평 방향(Y 방향)으로 이격된 제4 핀형 활성 영역(F12), 제3 소스/드레인 영역(122A) 및 제5 소스/드레인 영역(124A)과 거울 대칭 구조를 가질 수 있다.
예시적인 실시예들에 따르면, NMOS 트랜지스터 영역(NA) 내에서, 제5 핀형 활성 영역(F21) 및 제6 핀형 활성 영역(F22)은 게이트 컷 절연 패턴(136)을 사이에 두고 제2 수평 방향(Y 방향)으로 서로 이격될 수 있다. 예시적인 실시예들에 따르면, NMOS 트랜지스터 영역(NA) 내에서, 복수의 제4 소스/드레인 영역(122B)은 게이트 컷 절연 패턴(136)을 사이에 두고 제2 수평 방향(Y 방향)으로 서로 이격될 수 있고, 복수의 제6 소스/드레인 영역(124B)은 게이트 컷 절연 패턴(136)을 사이에 두고 제2 수평 방향(Y 방향)으로 서로 이격될 수 있다. 예를 들면, 제5 핀형 활성 영역(F21), 제4 소스/드레인 영역(122B) 및 제6 소스/드레인 영역(124B)은 게이트 컷 절연 패턴(136)을 사이에 두고 제2 수평 방향(Y 방향)으로 이격된 제6 핀형 활성 영역(F22), 제4 소스/드레인 영역(122B) 및 제6 소스/드레인 영역(124B)과 거울 대칭 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 복수의 게이트 컷 절연 패턴(136)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 컷 절연 패턴(136)은 질소 함유 절연막으로 이루어질 수 있다. 예를 들면, 복수의 게이트 컷 절연 패턴(136)은 실리콘 질화막으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 나노시트 스택(NSS)을 구성하는 복수의 나노시트(N1, N2, N3)와 게이트 구조물(140) 사이에는 게이트 유전막(142)이 개재될 수 있다. 예시적인 실시예들에 따르면, 게이트 유전막(142)은 복수의 나노시트(N1, N2, N3) 각각의 표면을 덮는 부분들과, 메인 게이트 부분(140M)의 측벽들을 덮는 부분들과, 복수의 게이트 컷 절연 패턴(136)의 측벽들을 덮는 부분들을 포함할 수 있다.
예시적인 실시예들에 따르면, 게이트 유전막(142)은 인터페이스막과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 상기 인터페이스막은 생략될 수 있다. 예시적인 실시예들에 따르면, 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 복수의 나노시트(N1, N2, N3)는 서로 동일한 원소로 이루어지는 반도체층으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 복수의 나노시트(N1, N2, N3)는 각각 Si 층 또는 SiGe 층을 포함할 수 있다. 예를 들면, NMOS 트랜지스터 영역(NA)에서, 복수의 나노 시트(N1, N2, N3)는 각각 Si 층으로 이루어질 수 있고, PMOS 트랜지스터 영역(PA)에서, 복수의 나노 시트(N1, N2, N3)는 각각 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에 따르면, PMOS 트랜지스터 영역(PA)에서, 복수의 나노시트(N1, N2, N3)는 p형 도펀트로 도핑될 수 있다. 예시적인 실시예들에 따르면, NMOS 트랜지스터 영역(NA)에서, 복수의 나노시트(N1, N2, N3)는 n 형 도펀트로 도핑될 수 있다.
예시적인 실시예들에 따르면, 복수의 핀형 활성 영역(F1, F2) 및 소자분리막(106) 상에서, 복수의 게이트 구조물(140) 각각의 양 측벽은 복수의 외측 절연 스페이서(108)로 덮일 수 있다. 예시적인 실시예들에 따르면, 복수의 외측 절연 스페이서(108)는 복수의 나노시트 스택(NSS)의 상면 위에서 메인 게이트 부분(140M)의 양 측벽을 덮을 수 있다. 예시적인 실시예들에 따르면, 복수의 외측 절연 스페이서(108)는 각각 게이트 유전막(142)을 사이에 두고 게이트 구조물(140)과 이격될 수 있다. 예시적인 실시예들에 따르면, 복수의 외측 절연 스페이서(108)는 실리콘 질화물, 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiCN", "SiBN", "SiON", "SiOCN", "SiBCN" 및 "SiOC"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
예시적인 실시예들에 따르면, 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 제2 핀형 활성 영역(F2)과 제1 나노시트(N1)와의 사이에서 복수의 서브 게이트 부분(140S) 각각의 양 측벽은 게이트 유전막(142)을 사이에 두고 제1 및 제2 소스/드레인 영역(122, 124)으로부터 이격될 수 있다. 예시적인 실시예들에 따르면, 게이트 유전막(142)은 제1 및 제2 소스/드레인 영역(122, 124)에 접하는 부분을 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 제1 및 제2 소스/드레인 영역(122, 124)은 각각 제1 수평 방향(X 방향)에서 나노시트 스택(NSS)과 복수의 서브 게이트 부분(140S)에 대면할 수 있다.
예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)은 각각 금속 질화막, 금속막, 전도성 캡핑막, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 예를 들면, 상기 금속 질화막 및 상기 금속막은 Ti, Ta, W, Ru, Nb, Mo, 및 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)은 각각 적어도 하나의 일함수 금속 함유막을 포함할 수 있다. 예를 들면, 상기 적어도 하나의 일함수 금속 함유막은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 구조물(140)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 게이트 구조물(140)과 게이트 구조물(140)의 측벽을 덮는 게이트 유전막(142)은 캡핑 절연 패턴(144)으로 덮일 수 있다. 예를 들면, 캡핑 절연 패턴(144)은 실리콘 질화막으로 이루어질 수 있다. 다른 일부 실시예들에 있어서, 캡핑 절연 패턴(144)이 생략될 수도 있다. 이 경우, 메인 게이트 부분(140M)의 상면은 상부 절연 구조물(162)의 하면과 접할 수 있다.
예시적인 실시예들에 따르면, 게이트 구조물(140)의 메인 게이트 부분(140M)은 외측 절연 스페이서(108)를 사이에 두고 제1 및 제2 소스/드레인 영역(122, 124)로부터 이격될 수 있다.
예시적인 실시예들에 따르면, PMOS 트랜지스터 영역(PA) 및 NMOS 트랜지스터 영역(NA)에서, 복수의 제1 및 제2 소스/드레인 영역(122, 124)은 절연 라이너(132)에 의해 덮일 수 있다. 예시적인 실시예들에 따르면, 절연 라이너(132)는 복수의 제1 및 제2 소스/드레인 영역(122, 124) 각각의 표면과 외측 절연 스페이서(108)를 컨포멀하게 덮을 수 있다. 예시적인 실시예들에 따르면, 절연 라이너(132)는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, PMOS 트랜지스터 영역(PA) 및 NMOS 트랜지스터 영역(NA)에서, 절연 라이너(132)는 게이트간 절연막(134)으로 덮일 수 있다. 예시적인 실시예들에 따르면, 게이트간 절연막(134)은 실리콘 질화막, 실리콘 산화막, SiON, SiOCN, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 캡핑 절연 패턴(144)과, 복수의 캡핑 절연 패턴(144) 각각의 사이에 있는 게이트간 절연막(134)은 상부 절연 구조물(162)로 덮일 수 있다. 상부 절연 구조물(162)은 식각 정지막(162A) 및 층간절연막(162B)을 포함할 수 있다. 식각 정지막(162A)은 실리콘 탄화물(SiC), SiN, 질소-도핑된 실리콘 탄화물(SiC:N), SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 층간절연막(162B)은 산화막, 질화막, 약 2.2 내지 2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 층간절연막(162B)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 막, BPSG(boro-phospho-silicate glass) 막, FCVD(flowable chemical vapor deposition) 산화막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, PMOS 트랜지스터 영역(PA) 및 NMOS 트랜지스터 영역(NA)에서, 복수의 제2 소스/드레인 영역(124) 상에는 복수의 제1 콘택 구조물(154) 및 비아 구조물(174)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 복수의 제1 콘택 구조물(154) 및 복수의 비아 구조물(174)을 통해 상부의 전면 전도성 배선 구조물(178)에 연결될 수 있다. 예시적인 실시예들에 따르면, 전면 전도성 배선 구조물(178)은 W, Co, Cu, Ru, Mn, Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어진 배선층을 포함할 수 있다. 전면 전도성 배선 구조물(178)은 단일층으로 구성된 것으로 예시적으로 도시되었지만, 2층, 3층, 그 이상의 층들로 구성된 배선층과, 상기 배선층 사이를 연결하는 비아를 포함하는 다층 구조로 형성될 수도 있다.
예시적인 실시예들에 따르면, 제2 소스/드레인 영역(124)과 제1 콘택 구조물(154) 사이에는 제1 금속 실리사이드막(152)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 금속 실리사이드막(152)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다. 예를 들면, 제1 금속 실리사이드막(152)은 티타늄 실리사이드로 이루어질 수 있다. 예시적인 실시예들에 따르면, 제1 콘택 구조물(154)은 게이트간 절연막(134) 및 절연 라이너(132)를 수직 방향(Z 방향)으로 관통하여 제1 금속 실리사이드막(152)에 접할 수 있다. 예시적인 실시예들에 따르면, 복수의 비아 구조물(174)은 상부 절연 구조물(162)을 수직 방향(Z 방향)으로 관통하여 제1 콘택 구조물(154)의 상면에 접할 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 콘택 구조물(154)은 제1 전도성 배리어막(154A) 및 제1 금속 플러그(154B)를 포함할 수 있다. 복수의 비아 구조물(174)은 제2 전도성 배리어막(174A) 및 제2 금속 플러그(174B)를 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 전도성 배리어막(154A, 174A)은 각각 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 금속 플러그(154B, 174B)는 각각 W, Co, Cu, Ru, Mn, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 복수의 제1 콘택 구조물(154) 및 복수의 비아 구조물(174) 각각의 측벽은 콘택 절연 스페이서(미도시)로 포위될 수 있다. 상기 콘택 절연 스페이서는 SiCN, SiCON, 실리콘 질화물(SiN), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 복수의 게이트 구조물(140) 각각의 상부에는 게이트 콘택(156)이 형성될 수 있다. 복수의 게이트 구조물(140)은 각각 게이트 콘택(156)을 통해 상부의 전면 전도성 배선 구조물(178)에 연결될 수 있다. 게이트 콘택(156)은 제1 콘택 구조물(154) 및 비아 구조물(174)에 대하여 설명한 바와 유사한 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 활성 기판(102a)은 핀 상면(FT)에 반대되는 하면(107)을 가질 수 있고, 집적회로 소자(100)는 활성 기판(102a)의 하면(107) 상에서 활성 기판(102a)의 하면(107) 및 소자분리막(106)의 하면을 부분적으로 덮으며 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장하는 복수의 후면 전도성 배선 구조물(194)을 포함할 수 있다. 예시적인 실시예들에 따르면, 후면 전도성 배선 구조물(194)은 복수의 제1 및 제2 트랜지스터(TR1, TR2)에 전원 전압 및 접지 전압을 인가하도록 구성된 파워 전달 네트워크(power delivery network)를 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 후면 전도성 배선 구조물(194)은 제1 하부 절연 구조물(193)에 의해 서로 전기적으로 절연될 수 있다. 예시적인 실시예들에 따르면, 제1 하부 절연 구조물(193)은 약 2.2 내지 2.4의 초저유전상수(ultra low dielectric constant k)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 후면 전도성 배선 구조물(194)은 복수의 핀형 활성 영역(F1, F2)와 수직 방향(Z 방향)에서 중첩될 수 있다.
예시적인 실시예들에 따르면, 복수의 후면 전도성 배선 구조물(194)은 PMOS 트랜지스터 영역(PA)에 배치되는 제1 후면 전도성 배선 구조물(194A) 및 NMOS 트랜지스터 영역(NA)에 배치되는 제2 후면 전도성 배선 구조물(194B)을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 후면 전도성 배선 구조물(194A) 및 제2 후면 전도성 배선 구조물(194B)은 각각 PMOS 트랜지스터 영역(PA) 및 NMOS 트랜지스터 영역(NA)에서 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 예시적인 실시예들에 따르면, PMOS 트랜지스터 영역(PA)의 제3 핀형 활성 영역(F11) 및 제4 핀형 활성 영역(F12)은 각각 제1 후면 전도성 배선 구조물(194A)과 수직 방향(Z 방향)에서 적어도 부분적으로 중첩될 수 있다. 예시적인 실시예들에 따르면, NMOS 트랜지스터 영역(NA)의 제5 핀형 활성 영역(F21) 및 제6 핀형 활성 영역(F22)은 각각 제2 후면 전도성 배선 구조물(194B)과 수직 방향(Z 방향)에서 적어도 부분적으로 중첩될 수 있다.
예시적인 실시예들에 따르면, 후면 전도성 배선 구조물(194)과 복수의 핀형 활성 영역(F1, F2) 사이에는 제2 금속 실리사이드막(192)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 금속 실리사이드막(192)은 수직 방향(Z 방향)에서 제1 소스/드레인 영역(122)과 중첩될 수 있다.
예시적인 실시예들에 따르면, 제2 금속 실리사이드막(192)은 후면 전도성 배선 구조물(194) 상에서 제1 수평 방향(X 방향)을 따라 연장할 수 있고, 후면 전도성 배선 구조물(194)의 상면 중 적어도 일부를 덮을 수 있다. 예시적인 실시예들에 따르면, 제2 금속 실리사이드막(192)은 제2 소스/드레인 영역(124)과 수직 방향에서 중첩될 수 있다. 예를 들면, 제2 금속 실리사이드막(192)은 후면 전도성 배선 구조물(194) 중 복수의 핀형 활성 영역(F1, F2)과 수직 방향(Z 방향)에서 중첩되는 부분의 상면을 덮을 수 있다.
예시적인 실시예들에 따르면, 제2 금속 실리사이드막(192)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다. 예를 들면, 제2 금속 실리사이드막(192)은 티타늄 실리사이드로 이루어질 수 있다.
예시적인 실시예들에 따르면, 후면 전도성 배선 구조물(194)은 W, Co, Cu, Ru, Mn, Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어진 배선층을 포함할 수 있다. 후면 전도성 배선 구조물(194)은 단일층으로 구성된 것으로 예시적으로 도시되었지만, 2층, 3층, 그 이상의 층들로 구성된 배선층과, 상기 배선층 사이를 연결하는 비아를 포함하는 다층 구조로 형성될 수도 있다.
예시적인 실시예들에 따르면, 후면 전도성 배선 구조물(194)은 제2 금속 실리사이드막(192) 및 활성 기판(102a)을 통해, 제1 소스/드레인 영역(122)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 제1 소스/드레인 영역(122)은 소스 영역으로 작용할 수 있고, 제2 소스/드레인 영역은 드레인 영역으로 작용할 수 있다. 이 경우, 제1 소스/드레인 영역(122)은 활성 기판(102a)과 제2 금속 실리사이드막(192)을 통해 후면 전도성 배선 구조물(194)에 전기적으로 연결될 수 있고, 제2 소스/드레인 영역(124)은 제2 소스/드레인 영역(124) 상의 제1 콘택 구조물(154)을 통해 전면 전도성 배선 구조물(178)에 전기적으로 연결될 수 있다.
예를 들면, 복수의 활성 핀 영역(F1, F2)은 후면 전도성 배선 구조물(194)과 제1 소스/드레인 영역(122)을 전기적으로 연결하는 배선 역할을 수행하도록 구성될 수 있다. 본 발명의 기술적 사상에 의한 예시적인 실시예들에 따른 집적회로 소자(100)는, 후면 전도성 배선 구조물(194)과 제1 소스/드레인 영역(122)을 전기적으로 연결하기 위한 별도의 콘택을 포함하지 않을 수 있다. 예를 들면, 후면 전도성 배선 구조물(194)에 접하며, 반도체 기판, 게이트 구조물 및 상부 절연 구조물 등을 수직 방향(Z 방향)으로 관통하는 수직 배선, 수직 콘택 등이 생략될 수 있다. 이에 따라, 다운 스케일링에 따른 집적회로 소자의 배선 복잡도가 완화될 수 있고, 별도의 콘택 도입에 따른 저항 열화가 방지되어 집적회로 소자(100)의 전기적 신뢰성이 향상될 수 있다.
도 3a 내지 도 3c는, 도 1의 평면 레이아웃 다이어그램을 갖는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100a)의 단면도로서, 도 3a는 도 1의 A-A'선 단면도에 대응하는 단면도이고, 도 3b는 도 1의 B-B'선 단면도에 대응하는 단면도이며, 도 3c는 도 1의 C-C'선 단면도에 대응하는 단면도이다. 도 2a 내지 도 2c와 도 3a 내지 도 3c의 차이는, 후면 전도성 배선 구조물(194)과 활성 기판(102a) 사이에 제2 콘택 구조물(184)이 형성되는지 여부이다.
도 3a 내지 도 3c를 참조하면, 활성 기판(102a)의 하면(107) 상에 활성 기판(102a)의 하면 및 소자분리막(106)의 하면을 덮는 제2 하부 절연 구조물(181)이 배치될 수 있고, 제2 하부 절연 구조물(181)의 하면 상에 복수의 후면 전도성 배선 구조물(194) 및 제1 하부 절연 구조물(193)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 후면 전도성 배선 구조물(194)은 제2 하부 절연 구조물(181)을 사이에 두고 수직 방향(Z 방향)에서 활성 기판(102a)과 이격될 수 있다.
예시적인 실시예들에 따르면, 복수의 후면 전도성 배선 구조물(194) 상에서 제2 하부 절연 구조물(181)을 수직 방향(Z 방향)에서 관통하여 활성 기판(102a)과 복수의 후면 전도성 배선 구조물(194)을 연결하는 제2 콘택 구조물(184)이 배치될 수 있다. 도 3a 내지 도 3c에서 복수의 제2 콘택 구조물(184)이 활성 기판(102a)을 부분적으로 관통하여 활성 기판(102a)에 접하는 것으로 도시되었으나, 이에 제한되지 않는다. 예를 들면, 복수의 제2 콘택 구조물(184)은 제2 하부 절연 구조물(181)을 관통하고 활성 기판(102a)에 접할 수도 있다. 예시적인 실시예들에 따르면, 제2 하부 절연 구조물(181)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 제2 콘택 구조물(184)은 수직 방향(Z 방향)에서 제1 소스/드레인 영역(122)과 중첩될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 콘택 구조물(184)은 복수의 제1 소스/드레인 영역(122) 하에서 복수의 핀형 활성 영역(F1, F2)에 접하며, 제2 수평 방향(Y 방향)을 따라 배치될 수 있다.
예시적인 실시예들에 따르면, 활성 기판(102a)과 제2 콘택 구조물(184) 사이에는 제3 금속 실리사이드막(182)이 배치될 수 있다. 예시적인 실시예들에 따르면, 제3 금속 실리사이드막(182)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다.
예시적인 실시예들에 따르면, 복수의 제2 콘택 구조물(184)은 제3 전도성 배리어막(184A) 및 제3 금속 플러그(184B)를 포함할 수 있다. 제3 전도성 배리어막(184A)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 제3 금속 플러그(184B)는 W, Co, Cu, Ru, Mn, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 콘택 구조물(184)의 측벽은 콘택 절연 스페이서(미도시)로 포위될 수 있다. 상기 콘택 절연 스페이서는 SiCN, SiCON, 실리콘 질화물(SiN), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 4는 본 발명의 또 다른 실시예들에 따른 집적회로 소자(100b)의 단면도로서, 도 1의 C-C'선 단면도에 대응하는 단면도이다. 도 4와 도 2c의 차이는 제2 소스/드레인 영역(124)이 제2 소스/드레인 절연 구조물(114)을 통해 활성 기판(102a)로부터 전기적으로 절연되는지 여부이다.
도 4를 참조하면, 활성 기판(102a)의 상면에 제2 소스/드레인 절연 구조물(114)이 배치될 수 있고, 제2 소스/드레인 영역(124)이 제2 소스/드레인 절연 구조물(114)을 통해 활성 기판(102a)로부터 전기적으로 절연될 수 있다.
예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 절연 구조물(114)은 복수의 핀형 활성 영역(F1, F2)의 상면(FT) 상에서 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다.
예시적인 실시예들에 따르면, 제1 리세스(RS)는 제2 소스/드레인 절연 구조물(114)을 관통할 수 있고, 제1 리세스(RS) 내에 제1 소스/드레인 영역(122)이 배치될 수 있다. 이 경우, 제1 소스/드레인 영역(122)은 활성 기판(102a)에 접할 수 있고, 집적회로 소자(100a) 구동 시 활성 기판(102a)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 다르면, 제2 리세스(RD)는 제2 소스/드레인 절연 구조물(114)을 관통하지 않을 수 있다. 예를 들면, 제2 소스/드레인 영역(124)의 하면(124L)은 제2 소스/드레인 절연 구조물(114)의 상면(114U)에 접할 수 있다.
예시적인 실시예들에 따르면, 제2 소스/드레인 절연 구조물(114)의 상면(114U)은 게이트 유전막(142)을 사이에 두고 게이트 구조물(140)과 대면할 수 있다. 예시적인 실시예들에 따르면, 복수의 핀형 활성 영역(F1, F2)의 상면(FT)은 제2 소스/드레인 절연 구조물(114)을 사이에 두고 게이트 유전막(142)과 대면할 수 있다.
도 5는 본 발명의 또 다른 실시예들에 따른 집적회로 소자(100c)의 단면도로서, 도 1의 C-C'선 단면도에 대응하는 단면도이다. 도 5와 도 2c의 차이는, 제2 소스/드레인 영역(124)이 제3 소스/드레인 절연 구조물(116)을 통해 활성 기판(102a)로부터 전기적으로 절연되는지 여부이다.
도 5를 참조하면, 제2 소스/드레인 영역(124)의 하면(124L) 상에 활성 기판(102a)을 수직 방향으로 관통하는 제3 소스/드레인 절연 구조물(116)이 배치될 수 있고, 제2 소스/드레인 영역(124)은 제3 소스/드레인 절연 구조물(116)을 통해 활성 기판(102a)로부터 전기적으로 절연될 수 있다.
예시적인 실시예들에 따르면, 복수의 제3 소스/드레인 절연 구조물(116)은 제2 소스/드레인 영역(124) 하에서 제2 수평 방향(Y 방향)을 따라 배열될 수 있다.
예시적인 실시예들에 따르면, 제3 소스/드레인 절연 구조물(116)의 수평 방향(X 방향 및/또는 Y 방향) 너비인 제1 너비(W1)는 제2 소스/드레인 영역(124)의 수평 방향(X 방향 및/또는 Y 방향 너비인 제2 너비(W2)보다 넓을 수 있다.
예시적인 실시예들에 따르면, 제2 금속 실리사이드막(192)은 후면 전도성 배선 구조물(194) 상에서 제3 소스/드레인 절연 구조물(116)의 측벽을 부분적으로 덮을 수 있다. 예를 들면, 제3 소스/드레인 절연 구조물(116)은 제2 금속 실리사이드막(192)을 관통하며, 후면 전도성 배선 구조물(194)에 접할 수 있다.
도 6은 본 발명의 또 다른 실시예들에 따른 집적회로 소자(100d)의 단면도로서, 도 1의 B-B'선 단면도에 대응하는 단면도이다. 도 6과 도 2b의 차이는 복수의 제3 핀형 활성 영역(F11)과 복수의 제4 핀형 활성 영역(F12)이 연결되고, 복수의 제5 핀형 활성 영역(F21)과 복수의 제6 핀형 활성 영역(F22)이 연결되는지 여부이다.
도 6을 참조하면, 제1 핀형 활성 영역(F1)의 제3 핀형 활성 영역(F11)과 제4 핀형 활성 영역(F12)는 활성 기판(102a)의 상면(109)으로부터 돌출된 형상을 가질 수 있고, 제2 핀형 활성 영역(F2)의 제5 핀형 활성 영역(F21)과 제6 핀형 활성 영역(F22)은 활성 기판(102a)의 상면(109)으로부터 돌출된 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 제3 핀형 활성 영역(F11)과 제4 핀형 활성 영역(F12)은 활성 기판(102a)을 통해 서로 연결될 수 있고, 제5 핀형 활성 영역(F21)과 제6 핀형 활성 영역(F22)은 활성 기판(102a)을 통해 서로 연결될 수 있다. 예시적인 실시예들에 따르면, 활성 기판(102a)의 상면(109) 상에서, 제3 핀형 활성 영역(F11)과 제4 핀형 활성 영역(F12) 사이 및 제5 핀형 활성 영역(F21)과 제6 핀형 활성 영역(F22) 사이에 소자분리막(106)이 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 핀형 활성 영역(F1)과 제2 핀형 활성 영역(F2)은 소자분리막(106)을 사이에 두고 제2 수평 방향(Y 방향)으로 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 제3 핀형 활성 영역(F11)과 제4 핀형 활성 영역(F12)을 포함하는 제1 핀형 활성 영역(F1)은 일체로서 형성되어 제1 수평 방향(X 방향을 따라 길게 연장될 수 있고, 제5 핀형 활성 영역(F21)과 제6 핀형 활성 영역(F22)을 포함하는 제2 핀형 활성 영역(F2)은 일체로서 형성되어 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다.
예시적인 실시예들에 따르면, 제1 후면 전도성 배선 구조물(194A)은 전체적으로 제1 핀형 활성 영역(F1)에 수직 방향(Z 방향)에서 중첩될 수 있고, 제2 금속 실리사이드막(192)은 제1 후면 전도성 배선 구조물(194A)의 상면을 전체적으로 덮을 수 있다. 예시적인 실시예들에 따르면, 제2 후면 전도성 배선 구조물(194B)은 전체적으로 제2 핀형 활성 영역(F2)에 수직 방향(Z 방향)에서 중첩될 수 있고, 제2 금속 실리사이드막(192)은 제2 후면 전도성 배선 구조물(194B)의 상면을 전체적으로 덮을 수 있다.
도 7은 본 발명의 또 다른 실시예들에 따른 집적회로 소자(100e)의 단면도로서, 도 1의 B-B'선 단면도에 대응하는 단면도이다. 도 7과 도 6의 차이는 복수의 핀형 활성 영역(F1, F2)이 반도체 기판(102) 및 활성 기판(102a)을 포함하는지 여부이다. 본 명세서에서, 반도체 기판(102)은 불순물로 도핑되지 않은 반도체로 이루어진 것이며, 활성 기판(102a)은 불순물로 도핑된 반도체로 이루어진 것으로 이해될 수 있다.
예시적인 실시예들에 따르면, 활성 기판(102a)은 복수의 핀형 활성 영역(F1, F2)의 내측에 배치되는 소자분리막(106)의 측면 및 하면을 둘러싸도록 배치될 수 있다. 예를 들면, 활성 기판(102a)은 복수의 핀형 활성 영역(F1, F2)의 내측에 배치되는 소자분리막(106)의 하면을 둘러싸는 제1 부분(P1) 및 측면을 둘러싸는 제2 부분(P2)을 포함할 수 있다.
예를 들면, 제1 핀형 활성 영역(F1)에서, 활성 기판(102a)은 제3 핀형 활성 영역(F11)과 제4 핀형 활성 영역(F12) 사이의 소자분리막(106)의 측면 및 하면을 둘러쌀 수 있고, 제2 핀형 활성 영역(F2)에서, 활성 기판(102a)은 제5 핀형 활성 영역(F21)과 제6 핀형 활성 영역(F22) 사이의 소자분리막(106)의 측면 및 하면을 둘러쌀 수 있다.
예시적인 실시예들에 따르면, 제1 부분(P1)은 복수의 핀형 활성 영역(F1, F2)을 구성하는 개별 핀형 활성 영역(F11, F12, F21, F22)을 서로 연결할 수 있다. 예를 들면, 제1 핀형 활성 영역(F1)의 제3 핀형 활성 영역(F11)과 제4 핀형 활성 영역(F12)은 활성 기판(102a)의 제1 부분(P1)을 통해 서로 연결될 수 있고, 제2 핀형 활성 영역(F2)의 제5 핀형 활성 영역(F21)과 제6 핀형 활성 영역(F22)은 활성 기판(102a)의 제1 부분(P1)을 통해 서로 연결될 수 있다. 예시적인 실시예들에 따르면, 제2 부분(P2)은 활성 기판(102a)의 제1 부분(P1)으로부터 연장하여 소스/드레인 영역(122, 124)에 연결될 수 있다.
예시적인 실시예들에 따르며느 반도체 기판(102)은 활성 기판(102a)의 측면을 둘러싸도록 배치될 수 있다. 예를 들면, 반도체 기판(102)은 활성 기판(102a)의 하면(107)을 둘러싸지 않을 수 있고, 활성 기판(102a)은 하면(107)을 덮는 제2 금속 실리사이드막(192)을 사이에 두고 후면 전도성 배선 구조물(194)의 상면과 대면할 수 있다.
예시적인 실시예들에 따르면, 활성 기판(102a)의 하면(107)은 전체적으로 후면 전도성 배선 구조물(194)과 수직 방향(Z 방향)에서 중첩될 수 있다. 예시적인 실시예들에 따르면, 제2 금속 실리사이드막(192)은 활성 기판(102a)의 하면(107) 상에서 후면 전도성 배선 구조물(194)을 전체적으로 덮으며, 활성 기판(102a)과 후면 전도성 배선 구조물(194) 사이에 개재될 수 있다.
도 8a 내지 도 8j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 A-A'선 및 C-C'선에 따른 단면을 도시한 것이다.
도 8a를 참조하면, 반도체 기판(102) 상에 활성 기판(102a)을 형성한 후, 활성 기판(102a) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한 후, PMOS 트랜지스터 영역(PA) 및 NMOS 트랜지스터 영역(NA)에서 복수의 희생 반도체층(104), 복수의 나노시트 반도체층(NS), 및 활성 기판(102a) 각각의 일부를 식각하여 활성 기판(102a)으로부터 수직 방향(Z 방향) 상측으로 돌출되고 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 핀형 활성 영역(F1, F2)을 형성하고, 복수의 핀형 활성 영역(F1, F2) 각각의 양 측벽을 덮는 소자분리막(106)을 형성할 수 있다. 소자분리막(106)의 상면 레벨은 복수의 핀형 활성 영역(F1, F2) 각각의 핀형 활성 영역의 상면(FT) 레벨과 동일하거나 유사할 수 있다.
이 경우, PMOS 트랜지스터 영역(PA) 및 NMOS 트랜지스터 영역(NA)에서 복수의 핀형 활성 영역(F1, F2) 각각의 핀 상면(FT) 위에는 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남을 수 있다.
예시적인 실시예들에 따르면, 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)은 식각 선택비가 서로 다른 반도체 재료로 이루어질 수 있다. 예시적인 실시예들에 따르면, 복수의 나노시트 반도체층(NS)은 Si 층으로 이루어지고, 복수의 희생 반도체층(104)은 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 복수의 희생 반도체층(104) 내에서 Ge 함량은 일정할 수 있다. 예를 들면, 복수의 희생 반도체층(104)을 구성하는 SiGe 층은 약 5 원자% 내지 약 60 원자%, 예를 들면 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 일정한 Ge 함량을 가질 수 있다. 예를 들면, 복수의 희생 반도체층(104)을 구성하는 SiGe 층 내에서의 Ge 함량은 필요에 따라 다양하게 선택될 수 있다.
도 8a 및 도 8b를 함께 참조하면, PMOS 트랜지스터 영역(PA)에서, 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조물(DGS)과, 복수의 더미 게이트 구조물(DGS) 각각의 양 측벽을 덮는 외측 절연 스페이서(108)를 형성할 수 있다. 예시적인 실시예들에 따르면, 복수의 더미 게이트 구조물(DGS)은 도 1에 예시한 복수의 게이트 구조물(140)에 대응하는 위치에서 제2 수평 방향(Y 방향)을 따라 연속적으로 길게 연장되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 복수의 더미 게이트 구조물(DGS)은 각각 더미 산화막(D112), 더미 게이트층(D114), 및 캡핑층(D116)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 더미 게이트층(D114)은 폴리실리콘 막으로 이루어질 수 있고, 캡핑층(D116)은 실리콘 질화막으로 이루어질 수 있다.
그 후, NMOS 트랜지스터 영역(NA)을 마스크로 덮고, PMOS 트랜지스터 영역(PA)에서 더미 게이트 구조물(DGS) 및 외측 절연 스페이서(108)를 식각 마스크로 이용하여 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 제거하여, 복수의 나노시트 반도체층(NS)으로부터 복수의 나노시트 스택(NSS)을 형성할 수 있다. 복수의 나노시트 스택(NSS)은 각각 제1 내지 제3 나노시트(N1, N2, N3)를 포함할 수 있다. PMOS 트랜지스터 영역(PA)에서 복수의 나노시트 스택(NSS) 각각의 사이에서 노출되는 제1 핀형 활성 영역(F1)의 일부 영역을 식각하여 제1 핀형 활성 영역(F1)의 상부에 복수의 제1 및 제2 리세스(RS, RD)를 형성할 수 있다. 복수의 제1 및 제2 리세스(RS, RD)를 형성하기 위하여 제1 핀형 활성 영역(F1)을 건식, 습식, 또는 이들의 조합을 이용하여 식각할 수 있다.
도 8c를 참조하면, 제1 리세스(RS)를 덮는 제1 마스크 패턴(MP1)을 배치할 수 있고, 제2 리세스(RD)는 제1 마스크 홀(MH1)을 통해 노출될 수 있다. 그 후, 제2 리세스(RD)를 부분적으로 채우는 제1 소스/드레인 절연 구조물(112)을 형성할 수 있다. 제1 소스/드레인 절연 구조물(112)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등에 의해 형성될 수 있다.
도 8d를 참조하면, 제1 소스/드레인 절연 구조물(112) 상에 제2 소스/드레인 영역(124)을 형성할 수 있다. 제2 소스/드레인 영역(124)은 제2 리세스(RD)의 양 측의 나노시트 스택(NSS)로부터 형성할 수 있다. 예시적인 실시예들에 따르면, 제2 소스/드레인 영역(124)을 형성하기 위하여 제1 내지 제3 나노시트(N1, N2, N3) 각각의 측벽으로부터 반도체 물질을 에피택셜 성장시킬 수 있다.
그 후, 제1 마스크 패턴을 제거한 후, 제2 리세스(RD)를 덮고 제1 리세스(RS)를 노출시키는 마스크 패턴(미도시)을 배치한 후, 제1 리세스(RS) 내에 제1 소스/드레인 영역(122)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 소스/드레인 영역(122)을 형성하기 위하여, 제1 리세스(RS)의 저면을 통해 노출되는 제1 핀형 활성 영역(F1)의 표면과, 제1 내지 제3 나노시트(N1, N2, N3) 각각의 측벽으로부터 반도체 물질을 에피택셜 성장시킬 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 소스/드레인 영역(122, 124)을 형성하기 위하여, 원소 반도체 전구체를 포함하는 원료 물질들을 사용하여 LPCVD(Low-pressure chemical vapor deposition) 공정, SEG(selective epitaxial growth) 공정, 또는 CDE(cyclic deposition and etching) 공정을 수행할 수 있다. 예시적인 실시예들에서, 제1 및 제2 소스/드레인 영역(122, 124)은 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 제1 및 제2 소스/드레인 영역(122, 124)을 형성하기 위하여 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
그 후, PMOS 트랜지스터 영역(PA)을 마스크로 덮고, NMOS 트랜지스터 영역(NA)에 대하여 복수의 소스/드레인 영역(122, 124)을 형성하는 공정을 동일하게 수행할 수 있다. 예시적인 실시예들에 따르면, NMOS 트랜지스터 영역(NA)의 상기 복수의 소스/드레인 영역(122, 124)은 n 형 도판트로 도핑된 Si 층 또는 n 형 도판트로 도핑된 SiC 층으로 이루어질 수 있다. 상기 복수의 소스/드레인 영역(122, 124)을 형성하기 위하여 Si 소스 및 Ge 소스를 사용할 수 있다. 상기 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있다. 상기 Ge 소스로서 저메인(GeH4), 디저메인(Ge2H6), 트리저메인(Ge3H8), 테트라저메인(Ge4H10), 디클로로저메인(Ge2H2Cl2) 등을 사용할 수 있다. 상기 n 형 도펀트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다.
그 후, PMOS 트랜지스터 영역(PA) 및 NMOS 트랜지스터 영역(NA)에서 복수의 제1 및 제2 소스/드레인 영역(122, 124) 각각의 표면과 복수의 외측 절연 스페이서(108) 각각의 표면을 덮는 절연 라이너(132)를 형성하고, 절연 라이너(132) 상에 게이트간 절연막(134)을 형성할 수 있다. 그 후, 캡핑층(D116)을 제거하고 복수의 외측 절연 스페이서(108), 절연 라이너(132), 및 게이트간 절연막(134)을 평탄화하여 더미 게이트층(D114)의 상면을 노출시킬 수 있다.
도 8e를 참조하면, 더미 게이트층(D114), 절연 라이너(132), 및 게이트간 절연막(134)을 덮는 제2 마스크 패턴(MP2)을 형성할 수 있다. 제2 마스크 패턴(MP2)은 더미 게이트층(D114)의 일부 영역과, 그 주변의 외측 절연 스페이서(108), 절연 라이너(132), 및 게이트간 절연막(134) 각각의 일부 영역을 노출시키는 복수의 제2 개구(MH2)를 가질 수 있다. 제2 마스크 패턴(MP2)에 형성된 복수의 제2 개구(MH2)의 각각의 위치는 도 1에 예시한 복수의 게이트 컷 절연 패턴(136)의 위치에 대응할 수 있다.
제2 마스크 패턴(MP2)에 형성된 복수의 제2 개구(MH2)를 통해 노출되는 더미 게이트층(D114)의 일부 영역을 선택적으로 이방성 식각하고, 더미 게이트층(D114)의 일부 영역이 식각된 결과 복수의 제2 개구(MH2)를 통해 노출되는 산화막(D112)을 식각하여 복수의 제2 개구(MH2)를 통해 소자분리막(106)이 노출되도록 할 수 있다. 그 결과, 더미 게이트층(D114)에는 복수의 제2 개구(MH2)와 연통되는 복수의 게이트 컷 공간(CTS)이 형성될 수 있다.
도 8f를 참조하면, 도 8e의 결과물에서 제3 마스크 패턴(MP3)을 제거한 후, 복수의 게이트 컷 공간(CTS)을 채우는 복수의 게이트 컷 절연 패턴(136)을 형성할 수 있다.
그 후, 더미 게이트층(D114) 및 그 하부의 산화막(D112)을 제거하여 나노시트 스택(NSS) 상부에 복수의 게이트 공간(GS)을 형성할 수 있다. 복수의 게이트 공간(GS)은 각각 복수의 게이트 컷 절연 패턴(136)에 의해 제2 수평 방향(Y 방향) 길이가 한정될 수 있다.
도 8g을 참조하면, 나노시트 스택(NSS) 상부의 게이트 공간(GS)을 통해 복수의 핀형 활성 영역(F1, F2) 상에 남아 있는 복수의 희생 반도체층(104)을 제거하여, 게이트 공간(GS)을 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간과, 제1 나노시트(N1)와 핀 상면(FT)과의 사이의 공간까지 확장할 수 있다.
예시적인 실시예들에 따르면, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여, 복수의 나노시트(N1, N2, N3)와 복수의 희생 반도체층(104)의 식각 선택비 차이를 이용할 수 있다. 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 사용할 수 있다. 예시적인 실시예들에 따르면, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 8h를 참조하면, 도 8g의 결과물에서 복수의 나노시트(N1, N2, N3) 및 복수의 핀형 활성 영역(F1, F2)의 노출된 표면들을 덮는 게이트 유전막(142)을 형성할 수 있다. 게이트 유전막(142)은 게이트 공간(GS)을 통해 노출되는 복수의 외측 절연 스페이서(108)의 표면들과 복수의 게이트 컷 절연 패턴(136)의 표면들을 컨포멀하게 덮도록 형성될 수 있다.
도 8i을 참조하면, 게이트 공간(GS)을 채우는 복수의 게이트 구조물(140) 이 형성될 수 있다. 예를 들면, 복수의 나노시트(N1, N2, N3) 사이 및 제1 나노시트(N1)와 복수의 핀형 활성 영역(F1, F2)의 상면(FT) 사이에 복수의 서브 게이트 부분(140S)이 형성될 수 있고, 제3 나노시트(N3) 상에 메인 게이트 부분(140M)이 형성될 수 있다. 이 경우, 복수의 게이트 구조물(140)은 게이트 유전막(142)을 사이에 두고 복수의 나노시트(N1, N2, N3) 및 복수의 핀형 활성 영역(F1, F2)의 상면(FT)과 대면할 수 있다. 그 후, 복수의 게이트 구조물(140)의 상면을 덮는 캡핑 절연 패턴(144)이 형성될 수 있다.
예시적인 실시예들에 따르면, 메인 게이트 부분(140M)의 양 측벽은 게이트 유전막(142)을 두고 외측 절연 스페이서(108)와 대면할 수 있다. 예시적인 실시예들에 따르면, 복수의 서브 게이트 부분(140S)의 양 측벽은 게이트 유전막(142)을 사이에 두고 복수의 제1 및 제2 소스/드레인 영역(122, 124)과 대면할 수 있다. 예시적인 실시예들에 따르면, 메인 게이트 부분(140M)의 제1 수평 방향(X 방향) 폭은 서브 게이트 부분(140S)의 제1 수평 방향(X 방향) 폭보다 좁을 수 있다.
도 8j를 참조하면, 도 8i의 결과물에서, 제2 소스/드레인 영역(124) 상의 게이트간 절연막(134)을 부분적으로 노출시키는 마스크 패턴을 배치한 후, 제1 금속 실리사이드막(152) 및 제1 콘택 구조물(154)이 형성될 수 있다. 예를 들면, 이 단계에서 게이트 콘택(156)이 함께 형성될 수 있다. 그 후, 평탄화 공정을 통해 마스크 패턴을 제거한 후, 평탄화된 제1 콘택 구조물(154) 상에 식각 정지막(162A) 및 층간절연막(162B)을 순차적으로 적층하여 상부 절연 구조물(162)을 형성할 수 있다. 그 후, 제1 콘택 구조물(154) 및 게이트 콘택(156) 상의 상부 절연 구조물(162)을 부분적으로 노출시키는 마스크 패턴을 배치한 후, 비아 구조물(174)을 형성할 수 있다. 그 후, 비아 구조물(174)과 연결되는 전면 전도성 배선 구조물(178)을 형성할 수 있다.
예시적인 실시예들에 따르면, 전면 전도성 배선 구조물(178)을 형성한 후, CMP 공정을 통해 반도체 기판(102)을 제거할 수 있다. 이에 따라, 활성 기판(102a) 하부의 반도체 기판(102)이 모두 제거되어, 활성 기판(102a)만 남을 수 있고, 활성 기판(102a)의 하면(107)이 노출될 수 있다.
도 8j, 도 2a 및 도 2c를 함께 참조하면, 노출된 활성 기판(102a)의 하면(107) 상에 제1 하부 절연 구조물(193)이 형성될 수 있다. 예를 들면, 제1 하부 절연 구조물(193)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등을 통해 형성될 수 있다. 그 후, 제1 하부 절연 구조물(193)을 부분적으로 식각하여 리세스된 공간에 후면 전도성 배선 구조물(194)을 형성할 수 있다. 이 단계에서, 복수의 핀형 활성 영역(F1, F2)의 활성 기판(102a)의 일부가 부분적으로 제거 또는 치환되어 제2 금속 실리사이드막(192)이 형성될 수 있다.
도 9a 내지 도 9c는 예시적인 실시예들에 따른 도 4에 도시된 집적회로 소자(100b)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 C-C'선에 따른 단면에 대응되는 단면을 도시한 것이다.
도 9a를 참조하면, 활성 기판(102a) 상에 제2 소스/드레인 절연 구조물(114)이 형성될 수 있고, 제2 소스/드레인 절연 구조물(114) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)이 한 층씩 교대로 적층될 수 있다. 활성 기판(102a)과 복수의 희생 반도체층(104) 중 수직 방향(Z 방향)에서 가장 낮은 레벨에 배치되는 희생 반도체층(104) 사이에 제2 소스/드레인 절연 구조물(114)이 형성된 점을 제외하고는 도 8a에서 설명된 바와 유사한 공정이 수행될 수 있다.
일부 실시예들에 있어서, 제2 소스/드레인 절연 구조물(114)은 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)이 형성되기 전에, 활성 기판(102a) 상에 별도의 절연 물질층을 적층하여 형성될 수 있다. 다른 일부 실시예들에 있어서, 제2 소스/드레인 절연 구조물(114)은, 도 8a을 참조하여 상술한 바와 같이 따라 활성 기판(102a) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 적층한 후, 활성 기판(102a)의 상부가 절연 물질로 치환되어 형성될 수도 있다. 예를 들면, 제2 소스/드레인 절연 구조물(114)은 하부 유전체 절연막(bottom dielectric isolation)으로 치환 또는 치환 예정인 활성 기판(102a)의 상부일 수 있다.
도 9b를 참조하면, 도 8b을 참조하여 상술한 바와 유사하게 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조물(DGS)과, 복수의 더미 게이트 구조물(DGS) 각각의 양 측벽을 덮는 외측 절연 스페이서(108)를 형성한 후, 제1 리세스(RS) 및 제2 리세스(RD)를 형성할 수 있다. 이 경우, 제1 리세스(RS)는 제2 소스/드레인 절연 구조물(114)을 관통할 수 있고, 제2 리세스(RD)는 제2 소스/드레인 절연 구조물(114)을 관통하지 않을 수 있다. 예를 들면, 복수의 더미 게이트 구조물(DGS) 상에 제1 리세스(RS)가 형성되는 부분을 가리며 제2 리세스(RD)가 형성되는 부분을 노출시키는 마스크 패턴을 배치하여 제2 리세스(RD)를 형성한 후, 같은 방식으로 제2 리세스(RD)가 형성되는 부분을 가리며 제1 리세스(RS)가 형성되는 부분을 노출시키는 다른 마스크 패턴을 배치하여 제1 리세스(RS)를 형성할 수 있다. 그 후, 제1 리세스(RS) 내에 제1 소스/드레인 영역(122)을 형성하고, 제2 리세스(RD) 내에 제2 소스/드레인 영역(124)을 형성할 수 있다.
도 9c를 참조하면, 도 8f 내지 도 8j를 참조하여 설명된 바 유사하게, 게이트 구조물(140), 제1 콘택 구조물(154), 비아 구조물(174) 및 전면 전도성 배선 구조물(178) 등을 형성한 후, 평탄화 공정으로 통해 반도체 기판(102)을 제거하여 활성 기판(102a)의 하면(107)이 노출될 수 있다.
도 9c 및 도 4를 함께 참조하면, 노출된 활성 기판(102a)의 하면(107) 상에 제1 하부 절연 구조물(193)이 형성될 수 있다. 예를 들면, 제1 하부 절연 구조물(193)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등을 통해 형성될 수 있다. 그 후, 제1 하부 절연 구조물(193)을 부분적으로 식각하여 리세스된 공간에 후면 전도성 배선 구조물(194)을 형성할 수 있다. 이 단계에서, 복수의 핀형 활성 영역(F1, F2)의 활성 기판(102a)의 일부가 부분적으로 제거 또는 치환되어 제2 금속 실리사이드막(192)이 형성될 수 있다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 도 5에 도시된 집적회로 소자(100c)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 C-C'선에 따른 단면에 대응되는 단면을 도시한 것이다.
도 10a를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 유사하게 활성 기판(102a) 상에 제2 소스/드레인 절연 구조물(114)이 형성될 수 있고, 제2 소스/드레인 절연 구조물(114) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)이 한 층씩 교대로 적층될 수 있다. 그 후 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 관통는 제1 리세스(RS) 및 제2 리세스(RD)가 형성될 수 있다.
도 10b를 참조하면, 제1 리세스(RS) 내에 제1 소스/드레인 영역(122)이 배치될 수 있고, 제2 리세스(RD) 내에 제2 소스/드레인 영역(124)이 배치될 수 있다. 이 단계에서, 제1 소스/드레인 영역(122)과 제2 소스/드레인 영역(124)은 각각 활성 기판(102a)에 접촉할 수 있다. 그 후, 도 8f 내지 도 8j를 참조하여 설명된 바 유사하게, 게이트 구조물(140), 제1 콘택 구조물(154), 비아 구조물(174) 및 전면 전도성 배선 구조물(178) 등을 형성한 후, 평탄화 공정으로 통해 반도체 기판(102)을 제거하여 활성 기판(102a)의 하면(107)이 노출될 수 있다.
도 10c를 참조하면, 활성 기판(102a)의 하면(107) 상에 제2 소스/드레인 영역(124)과 수직 방향(Z 방향)에서 중첩되는 활성 기판(102a)의 일부를 노출시키는 마스크 패턴을 배치한 후, 식각 공정 등을 통해 활성 기판(102a)을 관통하며 제2 소스/드레인 영역(124)을 노출시키는 오픈 홀(115)이 형성될 수 있다. 예시적인 실시예들에 따르면, 오픈 홀(115)의 수평 방향(X 방향 및/또는 Y 방향) 너비는 제2 소스/드레인 영역(124)의 수평 방향(X 방향 및/또는 Y 방향) 너비보다 넓을 수 있다. 예를 들면, 오픈 홀(115)은 활성 기판(102a), 게이트 유전막(142) 및 제2 소스/드레인 영역(124)에 의해 한정되는 공간일 수 있다. 그 후, 오픈 홀(115)을 채우는 제3 소스/드레인 절연 구조물(116)을 형성할 수 있다.
도 10c 및 도 5를 함께 참조하면, 노출된 활성 기판(102a)의 하면(107) 및 제3 소스/드레인 절연 구조물(116) 상에 제1 하부 절연 구조물(193)이 형성될 수 있다. 예를 들면, 제1 하부 절연 구조물(193)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등을 통해 형성될 수 있다. 그 후, 제1 하부 절연 구조물(193)을 부분적으로 식각하여 리세스된 공간에 후면 전도성 배선 구조물(194)을 형성할 수 있다. 이 단계에서, 복수의 핀형 활성 영역(F1, F2)의 활성 기판(102a)의 일부가 부분적으로 제거 또는 치환되어 제2 금속 실리사이드막(192)이 형성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 반도체 기판, 102a: 활성 기판, 106: 소자분리막, 112: 제1 소스/드레인 절연 구조물, 114: 제2 소스/드레인 절연 구조물, 116: 제3 소스/드레인 절연 구조물, 122: 제1 소스/드레인 영역, 124: 제2소스/드레인 영역, 178: 전면 전도성 배선 구조물, 194: 후면 전도성 배선 구조물, F1: 제1 핀형 활성 영역, F2: 제2 핀형 활성 영역, PA: PMOS 트랜지스터 영역, NA: NMOS 트랜지스터 영역.

Claims (10)

  1. 제1 수평 방향으로 연장되는 후면 전도성 배선 구조물;
    상기 후면 전도성 배선 구조물 상에서 상기 제1 수평 방향으로 연장하는 핀형 활성 영역을 포함하는 활성 기판;
    상기 후면 전도성 배선 구조물과 상기 활성 기판 사이의 금속 실리사이드막;
    상기 활성 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장하는 복수의 게이트 구조물; 및
    상기 활성 기판 상에서 상기 복수의 게이트 구조물을 사이에 두고 서로 이격되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역;을 포함하고,
    상기 제1 소스/드레인 영역은 상기 활성 기판에 접촉하며,
    상기 제2 소스/드레인 영역은 상기 활성 기판으로부터 이격되며 상기 활성 기판과 전기적으로 절연되는 집적회로 소자.
  2. 제1항에 있어서,
    상기 핀형 활성 영역 상에 배치되고, 상기 복수의 게이트 구조물에 의해 포위되는 복수의 나노시트 스택을 더 포함하고,
    상기 제1 소스/드레인 영역은 상기 활성 기판 상에서 복수의 나노시트 스택 사이의 제1 리세스에 배치되고, 상기 제2 소스/드레인 영역은 상기 활성 기판 상에서 상기 복수의 나노시트 스택 사이의 제2 리세스에 배치되며,
    상기 제2 소스/드레인 영역은 상기 제2 리세스의 하부에 배치되는 소스/드레인 절연 구조물을 사이에 두고 상기 활성 기판으로부터 이격되는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 제2 소스/드레인 영역의 하면은 수직 방향에서 상기 핀형 활성 영역의 하면보다 높은 레벨에 위치하는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 핀형 활성 영역 상에 상기 제1 수평 방향을 따라 연장하는 소스/드레인 절연 구조물을 더 포함하고,
    상기 제1 소스/드레인 영역은 상기 소스/드레인 절연 구조물을 관통하여 상기 활성 기판에 접촉하고,
    상기 제2 소스/드레인 영역은 상기 소스/드레인 절연 구조물을 사이에 두고 상기 활성 기판으로부터 이격되는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제2 소스/드레인 영역과 수직 방향에서 중첩되며, 상기 활성 기판을 수직 방향으로 관통하는 소스/드레인 절연 구조물을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  6. 제5항에 있어서,
    상기 소스/드레인 절연 구조물의 수평 방향 폭은 상기 제2 소스/드레인 영역의 수평 방향 폭보다 넓은 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 활성 기판은 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 포함하고,
    상기 핀형 활성 영역은 상기 PMOS 트랜지스터 영역의 제1 핀형 활성 영역 및 상기 NMOS 트랜지스터 영역의 제2 핀형 활성 영역을 포함하며,
    상기 제1 핀형 활성 영역은 상기 제2 수평 방향으로 이격되어, 상기 제1 수평 방향을 따라 상호 평행하게 연장되는 제3 핀형 활성 영역 및 제4 핀형 활성 영역을 포함하고, 상기 제2 핀형 활성 영역은 상기 제2 수평 방향으로 이격되어, 상기 제1 수평 방향을 따라 상호 평행하게 연장되는 제5 핀형 활성 영역 및 제6 핀형 활성 영역을 포함하며,
    상기 제3 핀형 활성 영역, 제4 핀형 활성 영역, 제5 핀형 활성 영역 및 제6 핀형 활성 영역은 각각 독립적인 활성 기판으로서 작용하며, 소자분리막을 사이에 두고 서로 이격되는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 활성 기판은 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 포함하고,
    상기 핀형 활성 영역은 상기 PMOS 트랜지스터 영역의 제1 핀형 활성 영역 및 상기 NMOS 트랜지스터 영역의 제2 핀형 활성 영역을 포함하며,
    상기 제1 핀형 활성 영역은 상기 제2 수평 방향으로 이격되어, 상기 제1 수평 방향을 따라 상호 평행하게 연장되는 제3 핀형 활성 영역 및 제4 핀형 활성 영역을 포함하고,
    상기 제2 핀형 활성 영역은 상기 제2 수평 방향으로 이격되어, 상기 제1 수평 방향을 따라 상호 평행하게 연장되는 제5 핀형 활성 영역 및 제6 핀형 활성 영역을 포함하며,
    상기 제1 핀형 활성 영역은 상기 제3 핀형 활성 영역과 제4 핀형 활성 영역이 연결되어 일체로서의 구조를 가지고,
    상기 제2 핀형 활성 영역은 상기 제5 핀형 활성 영역과 상기 제6 핀형 활성 영역이 연결되어 일체로서의 구조를 가지며,
    상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역은 소자분리막을 사이에 두고 서로 이격되는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 금속 실리사이드막은 상기 후면 전도성 배선 구조물 상에서 상기 제1 수평 방향으로 연장되며, 상기 제2 소스/드레인 영역과 수직 방향에서 중첩되는 것을 특징으로 하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 제2 소스/드레인 영역 상에서, 상기 제2 소스/드레인 영역과 접촉하는 상부 콘택 구조물을 더 포함하는 것을 특징으로 하는 집적회로 소자.
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