KR20240034552A - 워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법 - Google Patents

워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법 Download PDF

Info

Publication number
KR20240034552A
KR20240034552A KR1020220113721A KR20220113721A KR20240034552A KR 20240034552 A KR20240034552 A KR 20240034552A KR 1020220113721 A KR1020220113721 A KR 1020220113721A KR 20220113721 A KR20220113721 A KR 20220113721A KR 20240034552 A KR20240034552 A KR 20240034552A
Authority
KR
South Korea
Prior art keywords
word line
read
storage controller
wordline
gap value
Prior art date
Application number
KR1020220113721A
Other languages
English (en)
Inventor
이진영
강우현
서영주
오현교
이희원
임동후
정진구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220113721A priority Critical patent/KR20240034552A/ko
Priority to US18/127,133 priority patent/US20240078018A1/en
Priority to CN202310548292.1A priority patent/CN117672311A/zh
Publication of KR20240034552A publication Critical patent/KR20240034552A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 개시의 일 실시 예에 따르면, 스토리지 장치는 스토리지 컨트롤러 및 비-휘발성 메모리 장치를 포함한다. 스토리지 장치의 동작하는 방법은, 스토리지 컨트롤러에 의해, 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 제1 요청을 제공하는 단계, 비-휘발성 메모리 장치에 의해, 제1 요청에 기초하여 타겟 메모리 블록의 제1 워드라인의 메모리 셀들에 대응하는 제1 워드라인 읽기 데이터를 제공하는 단계, 비-휘발성 메모리 장치에 의해, 제1 요청에 기초하여 타겟 메모리 블록의 제1 워드라인에 인접한 제2 워드라인의 메모리 셀들에 대응하는 제2 워드라인 읽기 데이터를 제공하는 단계, 스토리지 컨트롤러에 의해, 제1 워드라인 읽기 데이터 및 제2 워드라인 읽기 데이터에 기초하여 제1 워드라인 갭 값을 계산하는 단계, 및 스토리지 컨트롤러에 의해, 제1 워드라인 갭 값에 기초하여 타겟 메모리 블록의 제1 신뢰성 동작을 수행하는 단계를 포함한다.

Description

워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법{STORAGE DEVICE CALCULATING A WORDLINE GAP VALUE, AND METHOD OF OPERATING THE SAME}
본 개시는 스토리지 장치에 관한 것으로, 좀 더 상세하게는, 워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법에 관한 것이다.
메모리 장치는 쓰기 요청에 따라 데이터를 저장하고, 읽기 요청에 따라 저장된 데이터를 출력한다. 예를 들어, 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치, 및 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 비-휘발성 메모리 장치로 구분된다.
비-휘발성 메모리 장치의 메모리 셀들은 데이터의 비트 값에 대응하는 프로그래밍된 문턱 전압 산포를 가질 수 있다. 문턱 전압 산포는 리텐션(retention), 읽기 방해(read disturb), HCI(hot-carrier injection) 등 다양한 요인들에 의해 변할 수 있다. 최근, 반도체 칩의 고집적화 및 대용량화 또는 스토리지 관리 정책의 변화에 의해, 하나의 메모리 블록 내의 메모리 셀들의 개수가 증가하고, 하나의 메모리 블록을 프로그래밍하는 시간이 증가할 수 있다. 이에 따라, 동일한 메모리 블록에 포함된 워드라인들의 산포 경향들이 서로 다를 수 있다. 워드라인들의 산포 경향들을 고려한 신뢰성 동작이 요구될 수 있다.
본 개시의 일 실시 예에 따르면, 워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법이 제공된다.
본 개시의 일 실시 예에 따르면, 스토리지 장치는 스토리지 컨트롤러 및 비-휘발성 메모리 장치를 포함한다. 상기 스토리지 장치의 동작하는 방법은, 상기 스토리지 컨트롤러에 의해, 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 제1 요청을 제공하는 단계, 상기 비-휘발성 메모리 장치에 의해, 상기 제1 요청에 기초하여 상기 타겟 메모리 블록의 제1 워드라인의 메모리 셀들에 대응하는 제1 워드라인 읽기 데이터를 제공하는 단계, 상기 비-휘발성 메모리 장치에 의해, 상기 제1 요청에 기초하여 상기 타겟 메모리 블록의 상기 제1 워드라인에 인접한 제2 워드라인의 메모리 셀들에 대응하는 제2 워드라인 읽기 데이터를 제공하는 단계, 상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 읽기 데이터 및 상기 제2 워드라인 읽기 데이터에 기초하여 제1 워드라인 갭 값을 계산하는 단계, 및 상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값에 기초하여 상기 타겟 메모리 블록의 제1 신뢰성 동작을 수행하는 단계를 포함한다.
본 개시의 일 실시 예에 따르면, 스토리지 장치는 스토리지 컨트롤러 및 비-휘발성 메모리 장치를 포함한다. 상기 스토리지 장치의 동작하는 방법은, 상기 스토리지 컨트롤러에 의해, 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 제1 요청을 제공하는 단계, 상기 비-휘발성 메모리 장치에 의해, 상기 제1 요청에 기초하여 상기 타겟 메모리 블록의 제1 워드라인의 메모리 셀들에 대응하는 제1 워드라인 읽기 데이터를 생성하는 단계, 상기 비-휘발성 메모리 장치에 의해, 상기 제1 요청에 기초하여 상기 타겟 메모리 블록의 상기 제1 워드라인에 인접한 제2 워드라인의 메모리 셀들에 대응하는 제2 워드라인 읽기 데이터를 생성하는 단계, 상기 비-휘발성 메모리 장치에 의해, 상기 제1 워드라인 읽기 데이터 및 상기 제2 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 계산하는 단계, 및 상기 비-휘발성 메모리 장치에 의해, 상기 워드라인 갭 값에 기초하여 상기 타겟 메모리 블록의 신뢰성 동작을 수행하는 단계를 포함한다.
본 개시의 일 실시 예에 따르면, 스토리지 장치는 복수의 워드라인들을 갖는 타겟 메모리 블록을 포함하는 비-휘발성 메모리 장치, 및 상기 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 제1 요청을 생성하도록 구성된 스토리지 컨트롤러를 포함한다. 상기 비-휘발성 메모리 장치는 상기 제1 요청에 기초하여 상기 복수의 워드라인들 중 제1 워드라인의 메모리 셀들에 대응하는 제1 워드라인 읽기 데이터 및 상기 복수의 워드라인들 중 상기 제1 워드라인에 인접한 제2 워드라인의 메모리 셀들에 대응하는 제2 워드라인 읽기 데이터를 생성하도록 구성된다. 상기 비-휘발성 메모리 장치 또는 상기 스토리지 컨트롤러는, 상기 제1 워드라인 읽기 데이터 및 상기 제2 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 계산하고, 그리고 상기 워드라인 갭 값에 기초하여 상기 타겟 메모리 블록의 신뢰성 동작을 수행하도록 구성된다.
본 개시의 일 실시 예에 따르면, 워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법이 제공된다.
또한, 메모리 블록 단위가 아니라 워드라인 단위로 문턱 전압 산포를 분석함으로써, 워드라인 단위로 읽기 전압 레벨을 최적화하고, 리드 리트라이 동작의 진입 횟수를 감소시키고, 리드 리클레임이 요구되는지 여부를 정확하게 결정하는 스토리지 장치, 및 이의 동작하는 방법이 제공된다.
도 1은 본 개시의 실시 예에 따른 스토리지 시스템의 블록도이다.
도 2는 본 개시의 일부 실시 예들에 따라 도 1의 스토리지 컨트롤러를 구체화한 블록도이다.
도 3은 본 개시의 일부 실시 예들에 따라 도 1의 비-휘발성 메모리 장치를 구체화한 블록도이다.
도 4는 본 개시의 일부 실시 예들에 따라 도 3의 메모리 셀 어레이의 메모리 블록을 설명하는 도면이다.
도 5a는 본 개시의 일부 실시 예들에 따른 멀티 레벨 셀의 문턱 전압 산포를 설명하는 도면이다.
도 5b는 본 개시의 일부 실시 예들에 따른 트리플 레벨 셀의 문턱 전압 산포를 설명하는 도면이다.
도 5c는 본 개시의 일부 실시 예들에 따른 쿼드러플 레벨 셀의 문턱 전압 산포를 설명하는 도면이다.
도 6은 본 개시의 일부 실시 예들에 따른 문턱 전압 산포의 변화를 설명하는 도면이다.
도 7은 본 개시의 일부 실시 예들에 따른 메모리 블록의 워드라인들을 설명하는 도면이다.
도 8a 내지 도 8d는 본 개시의 일부 실시 예들에 따른 워드라인들의 문턱 전압 산포들을 설명하는 그래프들이다.
도 9는 본 개시의 일부 실시 예들에 따른 워드라인 갭 값을 설명하는 그래프이다.
도 10은 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 도면이다.
도 11은 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 순서도이다.
도 12는 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 순서도이다.
도 13은 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 도면이다.
도 14는 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 순서도이다.
도 15는 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 순서도이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 개시의 실시 예에 따른 스토리지 시스템의 블록도이다. 도 1을 참조하면, 스토리지 시스템(10)은 호스트(11) 및 스토리지 장치(100)를 포함할 수 있다. 일부 실시 예들에서, 스토리지 시스템(10)은 개인용 컴퓨터, 노트북, 랩탑, 서버, 워크스테이션, 태블릿 PC(Personal Computer), 스마트폰, 디지털 카메라, 블랙박스 등과 같이 다양한 정보를 처리하도록 구성된 컴퓨팅 시스템일 수 있다.
호스트(11)는 스토리지 시스템(10)의 제반 동작을 제어할 수 있다. 예를 들어, 호스트(11)는 스토리지 장치(100)에 데이터를 저장하거나 또는 스토리지 장치(100)에 저장된 데이터를 읽을 수 있다.
스토리지 장치(100)는 스토리지 컨트롤러(110) 및 비-휘발성 메모리 장치(120)를 포함할 수 있다. 비-휘발성 메모리 장치(120)는 데이터를 저장할 수 있다. 스토리지 컨트롤러(110)는 비-휘발성 메모리 장치(120)에 데이터를 저장하거나 또는 비-휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다. 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)의 제어에 따라 동작할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 동작을 가리키는 커맨드(CMD), 및 데이터의 위치를 가리키는 어드레스(ADD)에 기초하여 비-휘발성 메모리 장치(120)에 데이터를 저장하거나, 또는 비-휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다.
비-휘발성 메모리 장치(120)는 복수의 메모리 블록(BLK)들을 포함할 수 있다. 복수의 메모리 블록(BLK)들의 각각은 복수의 워드라인들(WL1~WLN)을 포함할 수 있다. 예를 들어, 하나의 메모리 블록(BLK)은 제1 내지 제N 워드라인들(WL1~WLN)을 포함할 수 있다. N은 임의의 자연수이다. 제1 내지 제N 워드라인들(WL1~WLN)의 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 데이터를 저장할 수 있다.
일부 실시 예들에서, 비-휘발성 메모리 장치(120)는 낸드 플래시 메모리일 수 있으나, 본 개시의 범위가 이에 제한되는 것은 아니며, 비-휘발성 메모리 장치(120)는 PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지할 수 있는 다양한 저장 장치들 중 하나일 수 있다.
스토리지 컨트롤러(110)는 커맨드 관리자(111), 워드라인 산포 계산기(WL distribution calculator)(112), 및 히스토리 테이블(113)을 포함할 수 있다.
커맨드 관리자(111)는 비-휘발성 메모리 장치(120)에서 수행될 동작들을 가리키는 다양한 커맨드들을 관리할 수 있다. 예를 들어, 커맨드 관리자(111)는 읽기 커맨드, 쓰기 커맨드, 소거 커맨드 등 다양한 커맨드들을 비-휘발성 메모리 장치(120)에게 제공할 수 있다.
커맨드 관리자(111)는 비-휘발성 메모리 장치(120)의 신뢰성을 보장하는 커맨드들을 관리할 수 있다. 예를 들어, 커맨드 관리자(111)는 워드라인 읽기 데이터를 생성하기 위한 워드라인 순차적인 읽기 동작을 가리키는 커맨드를 관리할 수 있다.
워드라인 읽기 데이터는 워드라인 단위로 관리될 수 있다. 워드라인 읽기 데이터는 특정 워드라인의 메모리 셀들 중에서 타겟 읽기 전압 레벨에 기초하여 제1 비트 값(예를 들어, '1')을 갖는 것으로 결정된 메모리 셀들의 개수를 가리킬 수 있다. 워드라인 읽기 데이터는 셀 카운트 값 또는 온-셀 카운트 값으로도 지칭될 수 있다. 워드라인 순차적인 읽기 동작은 동일한 메모리 블록 내에서 물리적으로 인접한 워드라인들의 메모리 셀들을 워드라인 단위로 순차적으로 읽는 것을 가리킬 수 있다.
또 다른 예로서, 커맨드 관리자(111)는 비-휘발성 메모리 장치(120)로부터 획득된 산포 정보에 기초하여, 리드 리트라이(read retry), 리드 리클레임(read reclaim) 등과 같은 커맨드들을 관리할 수 있다.
리드 리트라이는 읽기 전압 레벨을 변경하고 읽기 동작을 다시 수행하는 것을 가리킬 수 있다. 예를 들어, 읽기 데이터의 에러가 정정 불가능하면, 스토리지 컨트롤러(110)는 최적화된 읽기 전압 레벨로 읽기 동작을 다시 수행할 수 있다.
리드 리클레임은 데이터의 신뢰성을 보장하기 위해 비-휘발성 메모리 장치(120)의 메모리 셀들에 저장된 데이터를 다른 메모리 셀들에 다시 쓰는 것을 가리킬 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 리드 리클레임이 요구되는 것으로 결정된 제1 메모리 블록의 타겟 데이터의 읽기 동작을 수행하고, 제2 메모리 블록에 타겟 데이터의 쓰기 동작을 수행하고, 그리고 제1 메모리 블록의 소거 동작을 수행할 수 있다. 이 때, 읽기 동작은 최적화된 읽기 전압 레벨에 기초할 수 있다.
워드라인 산포 계산기(112)는 워드라인 갭 값을 계산하고 그리고 신뢰성 동작을 수행할 수 있다. 예를 들어, 비-휘발성 메모리 장치(120)의 메모리 블록은 복수의 워드라인들을 포함할 수 있다. 복수의 워드라인들 중 제1 워드라인 및 제2 워드라인은 서로 인접할 수 있다. 워드라인 갭 값은 제1 워드라인의 메모리 셀들에 대응하는 제1 워드라인 읽기 데이터 및 제2 워드라인의 메모리 셀들에 대응하는 제2 워드라인 읽기 데이터에 기초하여 결정될 수 있다.
신뢰성 동작은 메모리 셀들의 문턱 전압 산포의 변화에 의한 신뢰성 저하를 억제하기 위한 예방적인 동작들 또는 복구적인 동작들을 가리킬 수 있다. 문턱 전압 산포는 리텐션(retention), 읽기 방해(read disturb), HCI(hot-carrier injection) 등 다양한 요인들에 의해 변할 수 있다. 최근, 반도체 칩의 고집적화 및 대용량화 또는 스토리지 관리 정책의 변화(예를 들어, ZNS(Zoned Name Space) 표준에서 메모리 블록이 오픈 상태(open state)로 장시간 관리될 수 있음)에 의해, 하나의 메모리 블록 내의 메모리 셀들의 개수가 증가하고, 하나의 메모리 블록을 프로그래밍하는 시간이 증가할 수 있다. 이에 따라, 동일한 메모리 블록에 포함된 워드라인들의 산포 경향들이 서로 다를 수 있다.
신뢰성 동작은 워드라인들의 이러한 산포 경향들의 차이를 고려할 수 있다. 신뢰성 동작은 워드라인 단위로 타겟 읽기 전압 레벨을 조정하는 것을 포함할 수 있다. 신뢰성 동작은 워드라인 단위로 획득된 워드라인 읽기 데이터에 기초하여 타겟 메모리 블록의 리드 리클레임이 요구되는지 여부를 결정하는 것을 포함할 수 있다. 타겟 메모리 블록은 복수의 메모리 블록들 중 신뢰성 동작의 객체가 되는 메모리 블록을 가리킬 수 있다.
히스토리 테이블(113)은 메모리 블록의 복수의 워드라인들의 읽기 전압 레벨들을 관리할 수 있다. 워드라인 산포 계산기(112)는 워드라인 갭 값에 기초하여 히스토리 테이블(113)의 읽기 전압 레벨들을 업데이트함으로써, 읽기 전압 레벨들을 조정할 수 있다. 업데이트된 읽기 전압 레벨들은 후속적인 노멀 읽기 동작(예를 들어, 호스트(11)의 요청에 따른 읽기 동작) 또는 리드 리클레임을 위한 읽기 동작에 사용될 수 있다.
히스토리 테이블(113)은 워드라인 단위로 읽기 전압 레벨들을 관리할 수 있다. 예를 들어, 제1 워드라인 및 제2 워드라인은 동일한 메모리 블록에 포함될 수 있다. 워드라인 산포 계산기(112)는 제1 워드라인의 메모리 셀들에 대응하는 제1 워드라인 읽기 데이터 및 제2 워드라인의 메모리 셀들에 대응하는 제2 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 계산할 수 있다. 워드라인 산포 계산기(112)는 제1 및 제2 워드라인들의 워드라인 갭 값이 제1 임계 값을 초과하면, 히스토리 테이블(113)에서 제3 워드라인의 읽기 전압 레벨들을 업데이트할 수 있다. 제3 워드라인은 제2 워드라인에 인접할 수 있다. 제1 임계 값은 제3 워드라인의 읽기 전압 레벨들을 조정할지 여부를 결정하는데 사용될 수 있다.
워드라인 마다 읽기 전압 레벨을 최적화함으로써, 후속적인 노멀 읽기 동작에서 읽기 데이터의 정정 불가능한 에러가 감소될 수 있다. 이에 따라, 리드 리트라이 동작의 진입 횟수가 감소되고, 스토리지 장치(100)의 내부 I/O 로드가 감소하고, 스토리지 장치(100)의 읽기 동작 속도가 향상될 수 있다.
또한, 메모리 블록 전체의 문턱 전압 산포 대신에 워드라인 단위의 문턱 전압 산포를 고려함으로써, 메모리 블록이 열화 되었는지 여부를 정확하게 판단하고, 리드 리클레임이 요구되는지 여부를 정확하게 결정하고, 스토리지 장치(100)의 신뢰성이 향상될 수 있다.
본 개시의 이해를 돕기 위해서, 스토리지 컨트롤러(110)의 워드라인 산포 계산기(112)가 워드라인 갭 값을 계산하고 그리고 신뢰성 동작을 수행하는 것으로 설명되었으나, 본 개시의 범위가 반드시 이에 제한되는 것은 아니다. 일부 실시 예들에서, 비-휘발성 메모리 장치(120)가 워드라인 갭 값을 계산하고 그리고 신뢰성 동작을 수행할 수 있다. 이에 대한 상세한 설명은 도 13, 도 14, 및 도 15를 참조하여 후술될 것이다.
상술된 바와 같이, 본 개시의 실시 예들에 따르면, 스토리지 장치는 워드라인 갭 값을 계산하고 그리고 워드라인 갭 값에 기초하여 신뢰성 동작을 수행할 수 있다. 스토리지 장치는 메모리 블록 단위가 아니라 워드라인 단위로 문턱 전압 산포를 분석함으로써, 워드라인 단위로 읽기 전압 레벨을 최적화하고, 리드 리트라이 동작의 진입 횟수를 감소시키고, 리드 리클레임이 요구되는지 여부를 정확하게 결정할 수 있다.
도 2는 본 개시의 일부 실시 예들에 따라 도 1의 스토리지 컨트롤러를 구체화한 블록도이다. 도 1 및 도 2를 참조하면, 스토리지 컨트롤러(110)는 호스트(11) 및 비-휘발성 메모리 장치(120)와 통신할 수 있다. 스토리지 컨트롤러(110)는 커맨드 관리자(111), 워드라인 산포 계산기(112), 히스토리 테이블(113), 휘발성 메모리 장치(114), 프로세서(115), ROM(Read Only Memory)(116), ECC(Error Correction Code) 엔진(117), 호스트 인터페이스 회로(118), 및 비-휘발성 메모리 인터페이스 회로(119)를 포함할 수 있다.
커맨드 관리자(111)는 비-휘발성 메모리 장치(120)에서 수행될 동작들을 가리키는 커맨드들을 관리할 수 있다. 워드라인 산포 계산기(112)는 워드라인 갭 값을 계산하고 그리고 신뢰성 동작을 수행할 수 있다. 히스토리 테이블(113)은 워드라인 단위로 읽기 전압 레벨들을 관리할 수 있다.
일부 실시 예들에서, 커맨드 관리자(111), 워드라인 산포 계산기(112), 및 히스토리 테이블(113)은 펌웨어 모듈로 구현될 수 있다. 예를 들어, 프로세서(115)는 비-휘발성 메모리 장치(120)에 저장된 명령어들을 휘발성 메모리 장치(114)에 로드하고, 로드된 명령어들을 실행함으로써 커맨드 관리자(111), 워드라인 산포 계산기(112), 및 히스토리 테이블(113)을 구현할 수 있다. 그러나, 본 개시의 범위가 반드시 이에 제한되는 것은 아니며, 커맨드 관리자(111), 워드라인 산포 계산기(112), 및 히스토리 테이블(113)은 별도의 하드웨어 또는 하드웨어 및 소프트웨어의 조합으로도 구현될 수 있다.
휘발성 메모리 장치(114)는 스토리지 컨트롤러(110)의 메인 메모리, 버퍼 메모리, 캐시 메모리 등으로 사용될 수 있다. 프로세서(115)는 스토리지 컨트롤러(110)의 제반 동작을 제어할 수 있다. ROM(116)은 스토리지 컨트롤러(110)의 동작에 필요한 정보를 저장하는 읽기 전용 메모리로 사용될 수 있다.
ECC 엔진(117)은 비-휘발성 메모리 장치(120)로부터 획득된 데이터의 에러를 검출하고 정정할 수 있다. 예를 들어, ECC 엔진(117)은 일정 수준의 에러 정정 능력을 가질 수 있다. ECC 엔진(117)은 에러 정정 능력을 초과하는 에러 레벨(예를 들어, 플립된 비트들의 개수)을 갖는 데이터를 정정 불가능한 데이터로서 관리할 수 있다.
스토리지 컨트롤러(110)는 호스트 인터페이스 회로(118)를 통해 호스트(11)와 통신할 수 있다. 일부 실시 예들에서, 호스트 인터페이스 회로(118)는 SATA(Serial ATA), PCIe(Peripheral Component Interconnect Express), SAS(Serial Attached SCSI) 인터페이스, NVMe(Nonvolatile Memory express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나를 기반으로 구현될 수 있다.
스토리지 컨트롤러(110)는 비-휘발성 메모리 인터페이스 회로(119)를 통해 비-휘발성 메모리 장치(120)와 통신할 수 있다. 일부 실시 예들에서, 비-휘발성 메모리 인터페이스 회로(119)는 낸드 인터페이스를 기반으로 구현될 수 있다.
도 3은 본 개시의 일부 실시 예들에 따라 도 1의 비-휘발성 메모리 장치를 구체화한 블록도이다. 도 4는 본 개시의 일부 실시 예들에 따라 도 3의 메모리 셀 어레이의 메모리 블록을 설명하는 도면이다. 도 1, 도 3, 및 도 4를 참조하면, 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)와 통신할 수 있다. 예를 들어, 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)로부터 어드레스(ADD) 및 커맨드(CMD)를 수신할 수 있다. 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)와 데이터를 통신할 수 있다.
비-휘발성 메모리 장치(120)는 제어 로직(121), 전압 생성기(122), 행 디코더(123), 메모리 셀 어레이(124), 페이지 버퍼 유닛(125), 열 디코더(126), 및 I/O 회로(127)를 포함할 수 있다.
제어 로직(121)은 스토리지 컨트롤러(110)로부터 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있다. 커맨드(CMD)는 읽기, 쓰기, 및 소거 등과 같은 비-휘발성 메모리 장치(120)에서 수행될 동작을 지시하는 신호일 수 있다. 어드레스(ADD)는 행 어드레스(ADDR) 및 열 어드레스(ADDC)를 포함할 수 있다. 제어 로직(121)은 커맨드(CMD) 및 어드레스(ADD)에 기초하여 비-휘발성 메모리 장치(120)의 제반 동작을 제어할 수 있다. 제어 로직(121)은 어드레스(ADD)에 기초하여 행 어드레스(ADDR) 및 열 어드레스(ADDC)를 생성할 수 있다.
전압 생성기(122)는 제어 로직(121)의 제어에 따라, 행 디코더(123)를 통해 메모리 셀 어레이(124)에 인가되는 전압들을 제어할 수 있다.
행 디코더(123)는 제어 로직(121)으로부터 행 어드레스(ADDR)를 수신할 수 있다. 행 디코더(123)는 스트링 선택 라인(SSL)들, 워드라인(WL)들, 및 접지 선택 라인(GSL)들을 통해 메모리 셀 어레이(124)와 연결될 수 있다. 행 디코더(123)는 행 어드레스(ADDR)를 디코딩하고, 디코딩 결과 및 전압 생성기(122)로부터 수신된 전압에 기초하여 스트링 선택 라인(SSL)들, 워드라인(WL)들, 및 접지 선택 라인(GSL)들에 인가되는 전압들을 제어할 수 있다.
메모리 셀 어레이(124)는 복수의 메모리 블록(BLK)들을 포함할 수 있다. 복수의 메모리 블록(BLK)들은 각각 도 4에서 도시된 메모리 블록(BLK)과 유사한 구조를 가질 수 있다. 도 4에 도시된 메모리 블록(BLK)은 비-휘발성 메모리 장치(120)의 물리적 소거 단위일 수 있으나, 본 개시가 이에 제한되는 것은 아니며, 물리적 소거 단위는 페이지 단위, 워드라인 단위, 서브 블록 단위 등으로 변경될 수 있다.
이하에서, 설명의 편의를 위해, 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)이 언급된다. 제1 방향(D1)은 메모리 블록(BLK)이 형성된 반도체 기판(미도시)과 평행한 방향일 수 있다. 제2 방향(D2)은 제1 방향(D1)에 수직한 방향일 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의된 평면에 수직한 방향일 수 있다. 예를 들어, 제3 방향(D3)은 반도체 기판(미도시)에 수직한 방향일 수 있다. 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 각각 행 방향, 열 방향, 및 높이 방향으로도 지칭될 수 있다.
도 4에 도시된 바와 같이, 메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 제1 방향(D1) 및 제2 방향(D2)으로 배열될 수 있다. 비록, 도면의 간결성을 위해, 도 4는 4개의 셀 스트링들(CS11, CS12, CS21, CS22)을 도시하지만, 본 개시가 이에 제한되는 것은 아니며, 셀 스트링들의 개수는 제1 방향(D1) 또는 제2 방향(D2)으로 증가 또는 감소될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 제3 방향(D3)으로 적층될 수 있다.
복수의 셀 트랜지스터들은 대응하는 비트라인(예를 들어, BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTb, SSTa), 더미 메모리 셀들(DMC1, DMC2), 메모리 셀들(MC1~MC4), 및 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 대응하는 비트라인(예를 들어, BL1 또는 BL2) 사이에 제공될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다.
일부 실시 예들에서, 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa) 및 직렬 연결된 메모리 셀들(MC1~MC4) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있고, 직렬 연결된 메모리 셀들(MC1~MC4) 및 직렬 연결된 접지 선택 트랜지스터들(GSTb, GSTa) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC4) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 반도체 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제1 워드라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 반도체 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 및 제4 메모리 셀들(MC3, MC4) 각각은 반도체 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 각각 제3 및 제4 워드라인들(WL3, WL4)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 더미 메모리 셀들(DMC1, DMC2) 중 동일한 높이에 위치한 더미 메모리 셀들은 서로 동일한 더미 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTa, SSTb) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)과 연결될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GSL2a)과 연결될 수 있다.
일부 실시 예들에서, 도 4에서 도시된 메모리 블록(BLK)은 예시이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링을 구성하는 행들 및 열들의 개수가 증가 또는 감소될 수 있다. 또한, 메모리 블록(BLK) 내의 셀 트랜지스터들의 개수들은 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 증가 또는 감소할 수 있고, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들의 개수들이 증가 또는 감소될 수 있다.
일부 실시 예들에서, 메모리 블록(BLK)은 복수의 페이지들을 포함할 수 있다. 예를 들어, 제1 워드라인(WL1)과 연결된 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 메모리 셀들(MC1)은 제1 물리적 페이지로 지칭될 수 있다.
일부 실시 예들에서, 하나의 물리적 페이지는 복수의 논리적 페이지들에 대응할 수 있다. 예를 들어, 제1 메모리 셀(MC1)이 3개의 비트들에 대응하는 정보를 저장하는 트리플 레벨 셀(TLC; triple level cell)인 경우, 물리적 페이지는 3개의 논리적 페이지들에 대응할 수 있다. 2개 이상의 비트들을 저장하는 멀티 레벨 셀에 대한 보다 상세한 설명은 도 5a, 도 5b, 및 도 5c와 함께 후술될 것이다.
다시 도 1 및 도 3를 참조하면, 페이지 버퍼 유닛(125)은 복수의 페이지 버퍼(PB)들을 포함할 수 있다. 페이지 버퍼 유닛(125)은 비트라인(BL)들을 통해 메모리 셀 어레이(124)와 연결될 수 있다. 페이지 버퍼 유닛(125)은 비트라인(BL)들의 전압을 감지함으로써, 메모리 셀 어레이(124)로부터 페이지 단위로 데이터를 읽을 수 있다.
열 디코더(126)는 제어 로직(121)으로부터 열 어드레스(ADDC)를 수신할 수 있다. 열 디코더(126)는 열 어드레스(ADDC)를 디코딩하고, 디코딩 결과에 기초하여 페이지 버퍼 유닛(125)에 의해 읽어진 데이터를 I/O 회로(127)로 제공할 수 있다.
열 디코더(126)는 데이터 라인(DL)들을 통해 I/O 회로(127)로부터 데이터를 수신할 수 있다. 열 디코더(126)는 제어 로직(121)으로부터 열 어드레스(ADDC)를 수신할 수 있다. 열 디코더(126)는 열 어드레스(ADDC)를 디코딩하고, 디코딩 결과에 기초하여 I/O 회로(127)로부터 수신된 데이터를 페이지 버퍼 유닛(125)에 제공할 수 있다. 페이지 버퍼 유닛(125)은 비트라인(BL)들을 통해 I/O 회로(127)로부터 제공된 데이터를 페이지 단위로 메모리 셀 어레이(124)에 저장할 수 있다.
I/O 회로(127)는 데이터 라인(DL)들을 통해 열 디코더(126)와 연결될 수 있다. I/O 회로(127)는 스토리지 컨트롤러(110)로부터 수신된 데이터를 데이터 라인(DL)들을 통해 열 디코더(126)로 전달할 수 있다. I/O 회로(127)는 데이터 라인(DL)들을 통해 수신된 데이터를 스토리지 컨트롤러(110)로 출력할 수 있다.
도 5a는 본 개시의 일부 실시 예들에 따른 멀티 레벨 셀의 문턱 전압 산포를 설명하는 도면이다. 도 5a를 참조하면, 2개의 비트들을 저장하는 멀티 레벨 셀(MLC; Multi-Level Cell)의 문턱 전압 산포의 그래프, 및 문턱 전압 산포에 대응하는 페이지 별 비트의 표가 도시된다. 이하에서, 설명의 편의를 위해, 멀티 레벨 셀(MLC)은 2개의 비트들을 저장하는 메모리 셀을 지칭하는 것으로 의도되며, 3개의 비트들을 저장하는 메모리 셀은 트리플 레벨 셀(TLC; Triple Level Cell)로 지칭되고, 4개의 비트들을 저장하는 메모리 셀은 쿼드러플 레벨 셀(QLC; Quadruple Level Cell)로 지칭된다.
멀티 레벨 셀(MLC)의 그래프를 참조하면, 가로축은 문턱 전압(예를 들어, 문턱 전압의 레벨)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 멀티 레벨 셀(MLC)은 문턱 전압 산포가 순차적으로 높아지는 소거 상태(E) 및 제1 내지 제3 프로그래밍 상태들(P1, P2, P3) 중 하나의 상태를 가질 수 있다.
멀티 레벨 셀(MLC)에서, 제1 읽기 전압 레벨(VR1)은 소거 상태(E) 및 제1 프로그래밍 상태(P1)를 구별하기 위한 전압일 수 있다. 제2 읽기 전압 레벨(VR2)은 제1 프로그래밍 상태(P1) 및 제2 프로그래밍 상태(P2)를 구별하기 위한 전압일 수 있다. 제3 읽기 전압 레벨(VR3)은 제2 프로그래밍 상태(P2) 및 제3 프로그래밍 상태(P3)를 구별하기 위한 전압일 수 있다.
멀티 레벨 셀(MLC)의 표를 참조하면, 셀 상태에 따른 최하위 비트(LSB; Least Significant Bit) 및 최상위 비트(MSB; Most Significant Bit)가 도시된다. 2개의 비트들을 저장하는 멀티 레벨 셀(MLC)에 대응하는 물리적 페이지는 제1 및 제2 논리적 페이지들에 대응할 수 있다. 멀티 레벨 셀(MLC)에서, 제1 논리적 페이지는 최하위 비트(LSB)를 가리킬 수 있고, 제2 논리적 페이지는 최상위 비트(MSB)를 가리킬 수 있다.
일부 실시 예들에서, 멀티 레벨 셀(MLC)의 제1 내지 제3 읽기 전압 레벨들(VR1~VR3) 각각은 복수의 논리적 페이지들 중 하나에 대응할 수 있다. 예를 들어, 멀티 레벨 셀(MLC)에서, 제1 논리적 페이지에 대응하는 읽기 동작은 제2 읽기 전압 레벨(VR2)에 기초하여 수행될 수 있다. 제2 논리적 페이지에 대응하는 읽기 동작은 제1 읽기 전압 레벨(VR1) 및 제3 읽기 전압 레벨(VR3)에 기초하여 수행될 수 있다.
도 5b는 본 개시의 일부 실시 예들에 따른 트리플 레벨 셀의 문턱 전압 산포를 설명하는 도면이다. 도 5b를 참조하면, 3개의 비트들을 저장하는 트리플 레벨 셀(TLC)의 문턱 전압 산포의 그래프, 및 문턱 전압 산포에 대응하는 페이지 별 비트의 표가 도시된다.
트리플 레벨 셀(TLC)의 그래프를 참조하면, 가로축은 문턱 전압(예를 들어, 문턱 전압의 레벨)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 트리플 레벨 셀(TLC)은 문턱 전압 산포가 순차적으로 높아지는 소거 상태(E) 및 제1 내지 제7 프로그래밍 상태들(P1, P2, P3, P4, P5, P6, P7) 중 하나의 상태를 가질 수 있다.
트리플 레벨 셀(TLC)에서, 제1 읽기 전압 레벨(VR1)은 소거 상태(E) 및 제1 프로그래밍 상태(P1)를 구별하기 위한 전압일 수 있다. 이와 마찬가지로, 제2 내지 제7 읽기 전압들은 각각 제2 내지 제7 프로그래밍 상태들을 이전 상태(직전의 낮은 문턱 전압 산포를 갖는 상태)와 구별하기 위한 전압들일 수 있다.
트리플 레벨 셀(TLC)의 표를 참조하면, 셀 상태에 따른 최하위 비트(LSB), 중간 비트(CSB; center significant bit), 및 최상위 비트(MSB)가 도시된다. 3개의 비트들을 저장하는 트리플 레벨 셀(TLC)에 대응하는 물리적 페이지는 제1, 제2, 및 제3 논리적 페이지들에 대응할 수 있다. 트리플 레벨 셀(TLC)에서, 제1 논리적 페이지는 최하위 비트(LSB)를 가리킬 수 있고, 제2 논리적 페이지는 중간 비트(CSB)를 가리킬 수 있고, 그리고 제3 논리적 페이지는 최상위 비트(MSB)를 가리킬 수 있다.
일부 실시 예들에서, 트리플 레벨 셀(TLC)의 제1 내지 제7 읽기 전압 레벨들(VR1~VR7) 각각은 복수의 논리적 페이지들 중 하나에 대응할 수 있다. 예를 들어, 트리플 레벨 셀(TLC)에서, 제1 논리적 페이지에 대응하는 읽기 동작은 제1 읽기 전압 레벨(VR1) 및 제5 읽기 전압 레벨(VR5)에 기초하여 수행될 수 있다. 제2 논리적 페이지에 대응하는 읽기 동작은 제2 읽기 전압 레벨(VR2), 제4 읽기 전압 레벨(VR4), 및 제6 읽기 전압 레벨(VR6)에 기초하여 수행될 수 있다. 제3 논리적 페이지에 대응하는 읽기 동작은 제3 읽기 전압 레벨(VR3) 및 제7 읽기 전압 레벨(VR7)에 기초하여 수행될 수 있다.
도 5c는 본 개시의 일부 실시 예들에 따른 쿼드러플 레벨 셀의 문턱 전압 산포를 설명하는 도면이다. 도 5c를 참조하면, 4개의 비트들을 저장하는 쿼드러플 레벨 셀(QLC)의 문턱 전압 산포의 그래프, 및 문턱 전압 산포에 대응하는 페이지 별 비트의 표가 도시된다.
쿼드러플 레벨 셀(QLC)의 그래프를 참조하면, 가로축은 문턱 전압(예를 들어, 문턱 전압의 레벨)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 쿼드러플 레벨 셀(QLC)은 문턱 전압 산포가 순차적으로 높아지는 소거 상태(E) 및 제1 내지 제15 프로그래밍 상태들(P1, P2, P3, P4, P5, P6, P7, P8, P9, P10, P11, P12, P13, P14, P15) 중 하나의 상태를 가질 수 있다.
쿼드러플 레벨 셀(QLC)에서, 제1 읽기 전압 레벨(VR1)은 소거 상태(E) 및 제1 프로그래밍 상태(P1)를 구별하기 위한 전압일 수 있다. 이와 마찬가지로, 제2 내지 제15 읽기 전압들은 각각 제2 내지 제15 프로그래밍 상태들을 이전 상태(직전의 낮은 문턱 전압 산포를 갖는 상태)와 구별하기 위한 전압들일 수 있다.
쿼드러플 레벨 셀(QLC)의 표를 참조하면, 셀 상태에 따른 최하위 비트(LSB), 제1 중간 비트(ESB), 제2 중간 비트(USB), 및 최상위 비트(MSB)가 도시된다. 4개의 비트들을 저장하는 쿼드러플 레벨 셀(QLC)에 대응하는 물리적 페이지는 제1, 제2, 제3, 및 제4 논리적 페이지들에 대응할 수 있다. 쿼드러플 레벨 셀(QLC)에서, 제1 논리적 페이지는 최하위 비트(LSB)를 가리킬 수 있고, 제2 논리적 페이지는 제1 중간 비트(ESB)를 가리킬 수 있고, 제3 논리적 페이지는 제2 중간 비트(USB)를 가리킬 수 있고, 그리고 제4 논리적 페이지는 최상위 비트(MSB)를 가리킬 수 있다.
일부 실시 예들에서, 쿼드러플 레벨 셀(QLC)의 제1 내지 제15 읽기 전압 레벨들(VR1~VR15) 각각은 복수의 논리적 페이지들 중 하나에 대응할 수 있다. 예를 들어, 쿼드러플 레벨 셀(QLC)에서, 제1 논리적 페이지에 대응하는 읽기 동작은 제1, 제4, 제6, 및 제11 읽기 전압 레벨들(VR1, VR4, VR6, 및 VR11)에 기초하여 수행될 수 있다. 제2 논리적 페이지에 대응하는 읽기 동작은 제3, 제7, 제9, 및 제13 읽기 전압 레벨들(VR3, VR7, VR9, 및 VR13)에 기초하여 수행될 수 있다. 제3 논리적 페이지에 대응하는 읽기 동작은 제2, 제8, 및 제14 읽기 전압 레벨들(VR2, VR8, 및 VR14)에 기초하여 수행될 수 있다. 그리고, 제4 논리적 페이지에 대응하는 읽기 동작은 제5, 제10, 제12, 및 제15 읽기 전압 레벨들(VR5, VR10, VR12, 및 VR15)에 기초하여 수행될 수 있다.
상술된 바와 같이, 도 5a, 도 5b, 및 도 5c를 참조하여, 멀티 레벨 셀(MLC), 트리플 레벨 셀(TLC), 및 쿼드러플 레벨 셀(QLC)의 상태들 및 읽기 전압들이 설명되었다. 그러나, 본 개시의 범위는 이에 제한되지 않으며, 논리적 페이지들 각각에 대응하는 읽기 전압들의 조합은 다양하게 변형될 수 있고, 하나의 메모리 셀은 4개의 비트들보다 많은 비트들을 저장할 수도 있다.
도 6은 본 개시의 일부 실시 예들에 따른 문턱 전압 산포의 변화를 설명하는 도면이다. 도 6을 참조하면, 초기 상태의 문턱 전압 산포 및 리텐션 상태의 문턱 전압 산포가 도시된다. 초기 상태는 메모리 셀에 문턱 전압 산포를 프로그래밍한 시점(즉, 초기 시점)에 대응할 수 있다. 리텐션 상태는 초기 상태로부터 시간이 경과한 시점, 또는 문턱 전압 산포가 변함에 따라 신뢰성 동작을 수행하는 시점에 대응할 수 있다.
초기 상태의 그래프에서, 가로축은 문턱 전압(예를 들어, 문턱 전압의 레벨)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀들의 문턱 전압 레벨들은 소거 상태(E) 및 제1 내지 제7 프로그래밍 상태(P1~P7) 중 하나에 대응할 수 있다. 제1 초기 읽기 전압 레벨(VR1i)은 소거 상태(E)의 메모리 셀들 및 제1 프로그래밍 상태(P1)의 메모리 셀들을 구별하는데 최적화된 밸리의 전압 레벨일 수 있다.
최적화된 밸리는 에러 비트의 메모리 셀(즉, 프로그래밍된 비트와 반대 비트로 판별되는 메모리 셀)의 개수가 최소가 되는 전압 레벨을 가리킬 수 있다. 초기 상태에서 소거 상태(E) 및 제1 프로그래밍 상태(P1)에 대응하는 최적화된 밸리의 전압 레벨은 제1 초기 읽기 전압 레벨(VR1i)일 수 있다.
이와 유사하게, 초기 상태에서, 제2 내지 제7 초기 읽기 전압 레벨들(VR2i~VR7i)은 각각 제2 내지 제7 프로그래밍 상태들(P2~P7)을 이전 상태(직전의 낮은 문턱 전압 산포를 갖는 상태)와 구별하는데 최적화된 밸리들의 전압 레벨들일 수 있다.
리텐션 상태의 그래프에서, 가로축은 문턱 전압(예를 들어, 문턱 전압의 레벨)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀들의 문턱 전압 레벨들은 소거 상태(E) 및 제1 내지 제7 프로그래밍 상태(P1~P7) 중 하나에 대응할 수 있다. 제1 리텐션 읽기 전압 레벨(VR1r)은 소거 상태(E)의 메모리 셀들 및 제1 프로그래밍 상태(P1)의 메모리 셀들을 구별하는데 최적화된 밸리의 전압 레벨일 수 있다. 이와 유사하게, 리텐션 상태에서, 제2 내지 제7 리텐션 읽기 전압 레벨들(VR2r~VR7r)은 각각 제2 내지 제7 프로그래밍 상태들(P2~P7)을 이전 상태(직전의 낮은 문턱 전압 산포를 갖는 상태)와 구별하는데 최적화된 밸리들의 전압 레벨들일 수 있다.
초기 상태의 그래프 및 리텐션 상태의 그래프를 함께 참조하면, 제1 내지 제7 초기 읽기 전압 레벨들(VR1i~VR7i)은 각각 제1 내지 제7 리텐션 읽기 전압 레벨들(VR1r~VR7r)과 다를 수 있다.
도 7은 본 개시의 일부 실시 예들에 따른 메모리 블록의 워드라인들을 설명하는 도면이다. 도 7을 참조하면, 메모리 블록(BLK)의 워드라인들 중 일부가 설명된다. 메모리 블록(BLK)은 도 3의 메모리 셀 어레이(124)의 메모리 블록(BLK)들 및 도 4의 메모리 블록(BLK)에 대응할 수 있다. 메모리 블록(BLK)의 메모리 셀들의 각각은 2개의 비트들을 저장하는 멀티 레벨 셀(MLC)로 구현될 수 있다.
메모리 블록(BLK)은 반도체 기판으로부터 제3 방향(D3)으로 적층된 복수의 워드라인들을 포함할 수 있다. 복수의 워드라인들은 복수의 비트라인들을 공유할 수 있다.
예를 들어, 제46 워드라인(WL46), 제47 워드라인(WL47), 및 제48 워드라인(WL48)은 반도체 기판으로부터 제3 방향(D3)으로 순차적으로 적층될 수 있다. 제48 워드라인(WL48) 및 반도체 기판 사이의 길이는 제47 워드라인(WL47) 및 반도체 기판 사이의 길이보다 클 수 있다. 제47 워드라인(WL47) 및 반도체 기판 사이의 길이는 제46 워드라인(WL46) 및 반도체 기판 사이의 길이보다 클 수 있다. 제46 워드라인(WL46), 제47 워드라인(WL47), 및 제48 워드라인(WL48)은 제(M-1) 비트라인(BLM-1), 제M 비트라인(BLM), 및 제(M+1) 비트라인(BLM+1)을 공유할 수 있다. M은 임의의 자연수이다.
메모리 블록(BLK)은 워드라인 단위의 순차적인 프로그래밍 동작 및 순차적인 읽기 동작을 지원할 수 있다. 프로그래밍 동작의 순서는 워드라인 단위로 반도체 기판에 가까워지는 방향으로 수행될 수 있다. 읽기 동작의 순서는 워드라인 단위로 반도체 기판에 가까워지는 방향으로 수행될 수 있다.
예를 들어, 쓰기 커맨드에 따라 데이터를 저장하는 경우, 제48 워드라인(WL48)의 메모리 셀(MC)들에 문턱 전압 레벨들을 프로그래밍한 후, 제47 워드라인(WL47)의 메모리 셀(MC)들에 문턱 전압 레벨들을 프로그래밍한 후, 제46 워드라인(WL46)의 메모리 셀(MC)들에 문턱 전압 레벨들을 프로그래밍할 수 있다.
이와 유사하게, 읽기 커맨드에 따라 데이터를 읽는 경우, 제48 워드라인(WL48)의 메모리 셀(MC)들의 문턱 전압 레벨들을 읽은 후, 제47 워드라인(WL47)의 메모리 셀(MC)들의 문턱 전압 레벨들을 읽은 후, 제46 워드라인(WL46)의 메모리 셀(MC)들의 문턱 전압 레벨들을 읽을 수 있다.
그러나, 본 개시의 범위가 반드시 이에 제한되는 것은 아니며, 프로그래밍 동작의 순서 및 읽기 동작의 순서는 반도체 기판에 멀어지는 방향으로 수행될 수도 있다.
메모리 블록(BLK)의 메모리 셀(MC)들은 소거 상태(E) 및 제1 내지 제3 프로그래밍 상태들(P1~P3) 중 하나를 가질 수 있다.
예를 들어, 제48 워드라인(WL48)에서, 제(M-1) 비트라인(BLM-1), 제M 비트라인(BLM), 및 제(M+1) 비트라인(BLM+1)에 대응하는 메모리 셀(MC)들은 각각 소거 상태(E), 제1 프로그래밍 상태(P1), 및 소거 상태(E)를 가질 수 있다. 제47 워드라인(WL47)에서, 제(M-1) 비트라인(BLM-1), 제M 비트라인(BLM), 및 제(M+1) 비트라인(BLM+1)에 대응하는 메모리 셀(MC)들은 각각 제1 프로그래밍 상태(P1), 소거 상태(E), 및 제2 프로그래밍 상태(P2)를 가질 수 있다. 제46 워드라인(WL46)에서, 제(M-1) 비트라인(BLM-1), 제M 비트라인(BLM), 및 제(M+1) 비트라인(BLM+1)에 대응하는 메모리 셀(MC)들은 각각 소거 상태(E), 제3 프로그래밍 상태(P3), 및 소거 상태(E)를 가질 수 있다.
메모리 블록(BLK)의 메모리 셀(MC)들 각각은 인접한 메모리 셀들로부터 셀 커플링에 의해 영향을 받을 수 있다. 예를 들어, 최근 반도체 칩의 고집적화 및 대용량화에 의해서, 메모리 블록(BLK)은 좁은 공간에 배치된 복수의 메모리 셀(MC)들을 포함할 수 있다. 메모리 블록(BLK)은 워드라인 마다 약 10만개가 넘는 메모리 셀(MC)들을 포함할 수 있다. 메모리 셀(MC)들은 제1 방향(D1), 제2 방향(D2), 또는 제3 방향(D3)으로 서로 인접할 수 있다. 셀 커플링은 메모리 셀(MC)의 문턱 전압 레벨이 인접한 메모리 셀의 문턱 전압 레벨의 영향을 받아서 변하는 것을 가리킬 수 있다.
메모리 블록(BLK)에서, 일부 워드라인들 사이의 셀 커플링에 의해 워드라인 리텐션 갭이 발생할 수 있다. 워드라인 리텐션 갭은 인접한 워드라인 그룹들 사이에서 문턱 전압 산포의 경향이 달라지는 것을 가리킬 수 있다. 동일한 메모리 블록(BLK) 내에 포함된 메모리 셀들이라도 워드라인 단위로 문턱 전압 산포의 경향이 달라질 수 있다. 메모리 블록(BLK)에 저장된 데이터의 신뢰성 향상을 위해, 메모리 블록(BLK) 내에서 워드라인 단위로 문턱 전압 산포를 관리할 필요가 있다.
도 8a 내지 도 8d는 본 개시의 일부 실시 예들에 따른 워드라인들의 문턱 전압 산포들을 설명하는 그래프들이다. 도 8a 내지 도 8d에서, 메모리 블록(BLK)의 메모리 셀들은 쿼드러플 레벨 셀(QLC)로 구현될 수 있다. 메모리 블록(BLK)은 제45 내지 제48 워드라인들(WL45~WL48)을 포함할 수 있다. 제48 워드라인(WL48), 제47 워드라인(WL47), 제46 워드라인(WL46), 및 제45 워드라인(WL45)은 순차적으로 프로그래밍될 수 있다.
도 8a 내지 도 8d의 그래프들에서, 가로축은 문턱 전압(예를 들어, 문턱 전압의 레벨)을 나타내고, 세로축은 워드라인의 메모리 셀들의 개수를 나타낸다. 제48 워드라인(WL48)의 파형은 실선으로 도시된다. 제47 워드라인(WL47)의 파형은 파선(dashed line)으로 도시된다. 제46 워드라인(WL46)의 파형은 점선(dotted line)으로 도시된다. 제45 워드라인(WL45)의 파형은 일점쇄선(dash-single dotted line)으로 도시된다. 실시 예들에 따라, 제47 워드라인(WL47)을 프로그래밍한 시점 및 제46 워드라인(WL46)을 프로그래밍한 시점 사이에 프로그래밍 지연 시간이 있을 수 있다.
도 8a를 참조하면, 제47 및 제46 워드라인들(WL47, WL46) 사이의 프로그래밍 지연 시간은 없을 수 있다. 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이는 다른 워드라인들의 문턱 전압 산포들의 차이보다 클 수 있다.
도 8b를 참조하면, 제47 및 제46 워드라인들(WL47, WL46) 사이의 프로그래밍 지연 시간은 3분일 수 있다. 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이는 다른 워드라인들의 문턱 전압 산포들의 차이보다 클 수 있다. 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이는 도 8a의 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이보다 클 수 있다.
도 8c를 참조하면, 제47 및 제46 워드라인들(WL47, WL46) 사이의 프로그래밍 지연 시간은 30분일 수 있다. 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이는 다른 워드라인들의 문턱 전압 산포들의 차이보다 클 수 있다. 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이는 도 8a 및 도 8b의 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이보다 클 수 있다.
도 8d를 참조하면, 제47 및 제46 워드라인들(WL47, WL46) 사이의 프로그래밍 지연 시간은 1.5일일 수 있다. 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이는 다른 워드라인들의 문턱 전압 산포들의 차이보다 클 수 있다. 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이는 도 8a, 도 8b, 및 도 8c의 제47 및 제46 워드라인들(WL47, WL46) 사이의 문턱 전압 산포들의 차이보다 클 수 있다.
일부 실시 예들에서, 제47 및 제46 워드라인들(WL47, WL46) 사이의 리텐션 갭의 발생은 제48 및 제47 워드라인들(WL48, WL47) 사이의 워드라인 갭 값에 기초하여 예측될 수 있다. 예를 들어, 제47 및 제46 워드라인들(WL47, WL46) 사이에 리텐션 갭이 존재하는 경우, 제48 및 제47 워드라인들(WL48, WL47) 사이의 워드라인 갭 값은 제1 임계 값을 초과할 수 있다. 이에 대한 보다 상세한 설명은 도 9를 참조하여 후술될 것이다.
도 9는 본 개시의 일부 실시 예들에 따른 워드라인 갭 값을 설명하는 그래프이다. 도 9를 참조하면, 인접하는 워드라인들의 쌍에 대응하는 워드라인 갭 값이 설명된다. 가로축은 시간을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
제50 워드라인(WL50), 제49 워드라인(WL49), 제48 워드라인(WL48), 제47 워드라인(WL47), 제46 워드라인(WL46), 및 제45 워드라인(WL45)은 반도체 기판에 수직한 방향으로 순차적으로 적층될 수 있다. 프로그래밍 동작 및 읽기 동작은 제50 워드라인(WL50), 제49 워드라인(WL49), 제48 워드라인(WL48), 제47 워드라인(WL47), 제46 워드라인(WL46), 및 제45 워드라인(WL45)의 순서로 수행될 수 있다.
제47 워드라인(WL47) 및 제46 워드라인(WL46) 사이에서 리탠션 갭이 발생할 수 있다. 제47 및 제46 워드라인들(WL47, WL46)의 워드라인 갭 값은 상당히 클 수 있고, 제46 및 제45 워드라인들(WL46, WL45)의 워드라인 갭 값은 제48 및 제47 워드라인들(WL48, WL47)의 워드라인 갭 값과 유사할 수 있지만, 이들의 파형은 도 9에서 도시되지 않는다.
제50 및 제49 워드라인들(WL50, WL49)의 워드라인 갭 값의 파형은 실선으로 도시된다. 제49 및 제48 워드라인들(WL49, WL48)의 워드라인 갭 값의 파형은 파선으로 도시된다. 제48 및 제47 워드라인들(WL48, WL47)의 워드라인 갭 값의 파형은 점선으로 도시된다. 제45 및 제44 워드라인들(WL45, WL44)의 워드라인 갭 값의 파형은 일점쇄선으로 도시된다.
워드라인 갭 값은 서로 인접한 한 쌍의 워드라인들의 워드라인 읽기 데이터에 기초하여 결정될 수 있다. 예를 들어, 메모리 블록(BLK)은 서로 인접한 제1 워드라인 및 제2 워드라인을 포함할 수 있다. 타겟 읽기 전압 레벨에 대응하는 논리적 페이지에서, 제1 및 제2 워드라인들의 메모리 셀들은 제1 비트 값(예를 들어, '1') 또는 제2 비트 값(예를 들어, '0')을 가질 수 있다.
제1 워드라인의 읽기 동작에 의해, 제1 워드라인 읽기 데이터를 획득할 수 있다. 제1 워드라인 읽기 데이터는 제1 워드라인의 메모리 셀들 중에서 타겟 읽기 전압 레벨에 기초하여 제1 비트 값으로 결정된 제1 메모리 셀들의 개수를 가리킬 수 있다.
이와 유사하게, 제2 워드라인의 읽기 동작에 의해, 제2 워드라인 읽기 데이터를 획득할 수 있다. 제2 워드라인 읽기 데이터는 제2 워드라인의 메모리 셀들 중에서 타겟 읽기 전압 레벨에 기초하여 제1 비트 값으로 결정된 제2 메모리 셀들의 개수를 가리킬 수 있다.
제1 및 제2 워드라인들의 워드라인 갭 값은 제2 워드라인 읽기 데이터 및 제1 워드라인 읽기 데이터의 차이의 절대 값을 가리킬 수 있다.
일부 실시 예들에서, 타겟 읽기 전압 레벨은 소거 상태 및 제1 프로그래밍 상태를 구별하는데 사용될 수 있다. 예를 들어, 도 5a의 멀티 레벨 셀(MLC)에서, 타겟 읽기 전압 레벨은 최상위 비트(MSB)를 결정하는데 사용되는 제1 읽기 전압 레벨(VR1)일 수 있다. 도 5b의 트리플 레벨 셀(TLC)에서, 타겟 읽기 전압 레벨은 최하위 비트(LSB)를 결정하는데 사용되는 제1 읽기 전압 레벨(VR1)일 수 있다. 도 5c의 쿼드러플 레벨 셀(QLC)에서, 타겟 읽기 전압 레벨은 최하위 비트(LSB)를 결정하는데 사용되는 제1 읽기 전압 레벨(VR1)일 수 있다.
일부 실시 예들에서, 스토리지 장치는 인접한 2개의 워드라인들의 워드라인 읽기 데이터에 기초하여 다음 워드라인의 문턱 전압 산포를 예측할 수 있다. 예를 들어, 도 9의 그래프를 참조하면, 제47 워드라인(WL47) 및 제46 워드라인(WL46) 사이에서 리탠션 갭이 발생하는 경우, 제48 및 제47 워드라인들(WL48, WL47)의 워드라인 갭 값은 제50 및 제49 워드라인들(WL50, WL49)의 워드라인 갭 값, 제49 및 제48 워드라인들(WL49, WL48)의 워드라인 갭 값, 및 제45 및 제44 워드라인들(WL45, WL44)의 워드라인 갭 값보다 클 수 있다. 제47 워드라인(WL47) 및 제46 워드라인(WL46) 사이에서의 리탠션 갭이 발생했는지 여부는 제48 및 제47 워드라인들(WL48, WL47)의 워드라인 갭 값에 기초하여 예측될 수 있다.
도 1의 스토리지 장치(100)는 제48 및 제47 워드라인들(WL48, WL47)의 워드라인 갭 값이 제1 임계 값을 초과하면, 제47 워드라인(WL47) 및 제46 워드라인(WL46) 사이에서 리탠션 갭이 발생한 것으로 결정할 수 있다. 도 1의 스토리지 장치(100)는 제48 및 제47 워드라인들(WL48, WL47)의 워드라인 갭 값에 기초하여, 제46 워드라인(WL46)의 읽기 전압 레벨들을 조정(즉, 최적화)할 수 있다.
일부 실시 예들에서, 스토리지 장치는 워드라인 갭 값에 기초하여 타겟 메모리 블록의 리드 리클레임 동작이 요구되는지 여부를 결정할 수 있다. 예를 들어, 도 9의 그래프를 참조하면, 제48 및 제47 워드라인들(WL48, WL47)의 워드라인 갭 값은 시간이 경과할수록 증가할 수 있다. 즉, 제48 및 제47 워드라인들(WL48, WL47)의 워드라인 갭 값 및 시간이 경과한 정도 사이에서 상관 관계가 존재할 수 있다.
도 1의 스토리지 장치(100)는 제48 및 제47 워드라인들(WL48, WL47)의 워드라인 갭 값이 제2 임계 값을 초과하면, 제48 및 제47 워드라인들(WL48, WL47)을 포함하는 타겟 메모리 블록의 리드 리클레임이 요구되는 것으로 결정할 수 있다. 이 후, 도 1의 스토리지 장치(100)는 타겟 메모리 블록의 리드 리클레임 동작을 수행할 수 있다.
도 10은 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 도면이다. 도 10을 참조하면, 스토리지 장치(100)는 스토리지 컨트롤러(110) 및 비-휘발성 메모리 장치(120)를 포함할 수 있다. 스토리지 컨트롤러(110)는 커맨드 관리자(111), 워드라인 산포 계산기(112), 및 히스토리 테이블(113)을 포함할 수 있다. 비-휘발성 메모리 장치(120)는 제어 로직(121), 메모리 셀 어레이(124), 및 I/O 회로(127)를 포함할 수 있다.
커맨드 관리자(111)는 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 요청을 생성할 수 있다. 타겟 메모리 블록은 제1 내지 제N 워드라인들(WL1~WLN)을 포함할 수 있다. 워드라인 순차적인 읽기 동작은 제N 워드라인(WLN)부터 제1 워드라인(WL1)까지 하나의 워드라인씩 순차적으로 읽기 동작을 수행하는 것을 가리킬 수 있다. 워드라인 순차적인 읽기 동작에 의해, 제1 내지 제N 워드라인들(WL1~WLN)에 각각 대응하는 제1 내지 제N 워드라인 읽기 데이터가 획득될 수 있다. 제1 내지 제N 워드라인 읽기 데이터의 각각은 대응하는 워드라인에서 타겟 읽기 전압 레벨에 기초하여 제1 비트 값을 갖는 것으로 결정된 메모리 셀들의 개수를 가리킬 수 있다.
일부 실시 예들에서, 타겟 읽기 전압 레벨은 소거 상태(E) 및 제1 프로그래밍 상태(P1)를 구별하는데 사용될 수 있다. 타겟 읽기 전압 레벨은 워드라인 순차적인 읽기 동작을 가리키는 요청에 포함될 수 있다.
워드라인 산포 계산기(112)는 인접한 2개의 워드라인들에 대응하는 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 계산하고, 그리고 워드라인 갭 값에 기초하여 신뢰성 동작을 수행할 수 있다. 신뢰성 동작은 읽기 전압 레벨을 조정하는 것 그리고 리드 리클레임 동작이 요구되는지 여부를 결정하는 것을 포함할 수 있다.
예를 들어, 워드라인 산포 계산기(112)는 제(K+1) 워드라인(WLK+1)에 대응하는 제(K+1) 워드라인 읽기 데이터 및 제K 워드라인(WLK)에 대응하는 제K 워드라인 읽기 데이터에 기초하여, 제(K+1) 및 제K 워드라인들(WLK+1, WLK)에 대응하는 워드라인 갭 값을 계산할 수 있다. K는 N보다 작은 자연수이다. 워드라인 산포 계산기(112)는 워드라인 갭 값이 제1 임계 값(TH1)을 초과하면, 워드라인 갭 값에 기초하여 제(K-1) 워드라인(WLK-1)의 읽기 전압 레벨을 조정(즉, 최적화)할 수 있다. 제1 임계 값(TH1)은 읽기 전압 레벨을 조정할지 여부를 결정하는 기준이 되는 값일 수 있다.
또 다른 예로서, 워드라인 산포 계산기(112)는 워드라인 갭 값이 제2 임계 값(TH2)을 초과하면, 타겟 메모리 블록의 리드 리클레임 동작이 요구되는 것으로 결정할 수 있다. 제2 임계 값(TH2)은 리드 리클레임 동작을 수행할지 여부를 결정하는 기준이 되는 값일 수 있다. 제2 임계 값(TH2)은 제1 임계 값(TH1)보다 클 수 있다. 리드 리클레임 동작은 조정된 읽기 전압 레벨에 기초한 읽기 동작, 새로운 메모리 블록으로의 쓰기 동작, 및 타겟 메모리 블록의 소거 동작을 포함할 수 있다.
히스토리 테이블(113)은 타겟 메모리 블록의 복수의 워드라인들(WL1~WLN)의 읽기 전압 레벨들을 관리할 수 있다. 예를 들어, 워드라인 산포 계산기(112)는 제(K+1) 및 제K 워드라인들(WLK+1, WLK)에 대응하는 워드라인 갭 값이 제1 임계 값(TH1)을 초과하면, 워드라인 갭 값에 기초하여 히스토리 테이블(113)의 제(K-1) 워드라인(WLK-1)의 읽기 전압 레벨을 업데이트할 수 있다. 히스토리 테이블(113)의 업데이트된 읽기 전압 레벨은 후속적인 읽기 동작 또는 리드 리클레임 동작에 사용될 수 있다.
제어 로직(121)은 커맨드 관리자(111) 및 메모리 셀 어레이(124)와 통신할 수 있다. 제어 로직(121)은 커맨드 관리자(111)로부터 수신된 요청에 기초하여, 요청에 대응하는 동작을 수행할 수 있다. 예를 들어, 제어 로직(121)은 커맨드 관리자(111)로부터 수신된 요청에 기초하여, 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 수행함으로써, 제1 내지 제N 워드라인 읽기 데이터를 생성할 수 있다.
메모리 셀 어레이(124)는 제1 내지 제L 메모리 블록들(BLK1~BLKL)을 포함할 수 있다. L은 임의의 자연수이다. 제1 내지 제L 메모리 블록들(BLK1~BLKL)의 각각은 복수의 워드라인들(WL1~WLN)을 포함할 수 있다. 워드라인 순차적인 읽기 동작은 제N 워드라인(WLN)부터 제1 워드라인(WL1)까지 워드라인 단위로 읽기 동작을 수행하는 것을 가리킬 수 있다. 제1 내지 제L 메모리 블록들(BLK1~BLKL) 중 제1 메모리 블록(BLK1)은 타겟 메모리 블록으로 지칭될 수 있다.
I/O 회로(127)는 메모리 셀 어레이(124) 및 스토리지 컨트롤러(110)와 통신할 수 있다. I/O 회로(127)는 제어 로직(121)의 제어에 따라 메모리 셀 어레이(124)로부터 수신된 워드라인 읽기 데이터를 스토리지 컨트롤러(110)에 제공할 수 있다.
이하에서, 본 개시의 일부 실시 예들에 따라, 스토리지 장치(100)의 동작하는 방법이 보다 상세하게 설명될 것이다.
제1 동작(①)에서, 커맨드 관리자(111)는 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 요청을 비-휘발성 메모리 장치(120)에게 제공할 수 있다. 제어 로직(121)은 커맨드 관리자(111)로부터의 요청에 기초하여, 워드라인 순차적인 읽기 동작을 수행할 수 있다. 예를 들어, 제어 로직(121)은 제(K+1) 워드라인(WLK+1)의 읽기 동작을 수행함으로써, 제(K+1) 워드라인(WLK+1)에 대응하는 제(K+1) 워드라인 읽기 데이터(WDT_K+1)를 생성할 수 있다. 이 후, 제어 로직(121)은 제K 워드라인(WLK)의 읽기 동작을 수행함으로써, 제K 워드라인(WLK)에 대응하는 제K 워드라인 읽기 데이터(WDT_K)를 생성할 수 있다.
일부 실시 예들에서, 제(K+1) 워드라인(WLK+1) 및 반도체 기판 사이의 길이는 제K 워드라인(WLK) 및 반도체 기판 사이의 길이보다 클 수 있다.
제2 동작(②)에서, I/O 회로(127)는 메모리 셀 어레이(124)로부터 수신된 제(K+1) 워드라인 읽기 데이터(WDT_K+1)를 워드라인 산포 계산기(112)에게 제공할 수 있다.
제3 동작(③)에서, I/O 회로(127)는 메모리 셀 어레이(124)로부터 수신된 제K 워드라인 읽기 데이터(WDT_K)를 워드라인 산포 계산기(112)에게 제공할 수 있다.
제4 동작(④)에서, 워드라인 산포 계산기(112)는 제(K+1) 및 제K 워드라인 읽기 데이터(WDT_K+1, WDT_K)에 기초하여, 제(K+1) 및 제K 워드라인들(WLK+1, WLK)에 대응하는 워드라인 갭 값을 계산할 수 있다. 워드라인 갭 값은 제K 워드라인 읽기 데이터(WDT_K) 및 제(K+1) 워드라인 읽기 데이터(WDT_K+1)의 차이의 절대 값을 가리킬 수 있다.
제K 워드라인 읽기 데이터(WDT_K)는 제K 워드라인(WLK)의 메모리 셀들 중에서 타겟 읽기 전압 레벨에 기초하여 제1 비트 값을 갖는 것으로 결정된 메모리 셀들(즉, 소거 상태(E)로 결정된 메모리 셀들)의 개수를 가리킬 수 있다. 제(K+1) 워드라인 읽기 데이터(WDT_K+1)는 제(K+1) 워드라인(WLK+1)의 메모리 셀들 중에서 타겟 읽기 전압 레벨에 기초하여 제1 비트 값을 갖는 것으로 결정된 메모리 셀들(즉, 소거 상태(E)를 갖는 것으로 결정된 메모리 셀들)의 개수를 가리킬 수 있다.
제5 동작(⑤)에서, 워드라인 산포 계산기(112)는 워드라인 갭 값에 기초하여 읽기 전압 레벨을 조정하거나 또는 리드 리클레임 동작이 요구되는지 여부를 결정할 수 있다.
예를 들어, 워드라인 산포 계산기(112)는 워드라인 갭 값이 제1 임계 값(TH1)을 초과하면, 워드라인 갭 값에 기초하여 히스토리 테이블(113)에서 대응하는 워드라인의 읽기 전압 레벨을 조정할 수 있다. 읽기 전압 레벨을 조정하는 것은 타겟 읽기 전압 레벨뿐만 아니라, 메모리 셀이 나타낼 수 있는 모든 상태들(소거 상태, 프로그래밍 상태들)을 구별하기 위한 모든 읽기 전압 레벨들을 조정하는 것을 포함할 수 있다.
또 다른 예로서, 워드라인 산포 계산기(112)는 워드라인 갭 값이 제2 임계 값(TH2)을 초과하면, 타겟 메모리 블록의 리드 리클레임 동작이 요구되는 것으로 결정할 수 있다.
일부 실시 예들에서, 워드라인 산포 계산기(112)는 워드라인 갭 값에 기초하여 다음 워드라인의 읽기 전압 레벨을 예측할 수 있다. 예를 들어, 제(K+1) 및 제K 워드라인들(WLK+1, WLK)의 워드라인 갭 값이 제1 임계 값(TH1)을 초과하면, 워드라인 산포 계산기(112)는 제(K+1) 및 제K 워드라인들(WLK+1, WLK)의 워드라인 갭 값에 기초하여 제(K-1) 워드라인(WLK-1)의 읽기 전압 레벨을 조정할 수 있다.
도 11은 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 순서도이다. 도 11을 참조하면, 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법이 설명된다. 스토리지 장치는 스토리지 컨트롤러 및 비-휘발성 메모리 장치를 포함할 수 있다. 스토리지 장치는 도 10의 스토리지 장치(100)에 대응할 수 있다.
S110 단계에서, 스토리지 컨트롤러는 타겟 메모리 블록의 헬스 체크 동작을 시작할 수 있다. 헬스 체크 동작은 호스트의 요청과 무관하게, 주기적으로 또는 펌웨어의 내부 알고리즘에 따라 비-휘발성 메모리 장치의 열화 상태를 체크하는 것을 가리킬 수 있다. S110 단계의 헬스 체크 동작은 패트롤 읽기(patrol read) 동작 또는 스캔 읽기(scan read) 동작으로도 지칭될 수 있다.
S120 단계에서, 비-휘발성 메모리 장치는 제K 워드라인 읽기 데이터를 제공할 수 있다. 전원 공급 또는 리셋 이후에 최초로 헬스 체크 동작을 수행하는 경우, K는 N일 수 있다. K는 현재 읽기 동작을 수행하는 워드라인을 가리키는 인덱스일 수 있다. N은 타겟 메모리 블록에 포함된 워드라인들의 개수를 가리킬 수 있다.
일부 실시 예들에서, 스토리지 컨트롤러는 S120 단계에 따른 제K 워드라인 읽기 데이터를 저장(즉, 백업)할 수 있다. 제K 워드라인 읽기 데이터는 제K 및 제(K-1) 워드라인들의 워드라인 갭 값을 계산하는데 사용될 수 있다.
S130 단계에서, 비-휘발성 메모리 장치는 K를 1만큼 감소시킬 수 있다. 즉, 비-휘발성 메모리 장치는 다음 워드라인의 읽기 동작을 준비할 수 있다.
S131 단계에서, 비-휘발성 메모리 장치는 제K 워드라인 읽기 데이터를 제공할 수 있다.
일부 실시 예들에서, 스토리지 컨트롤러는 S131 단계에 따른 제K 워드라인 읽기 데이터를 저장(즉, 백업)할 수 있다. 제K 워드라인 읽기 데이터는 제K 및 제(K+1) 워드라인들의 워드라인 갭 값을 계산하는데 사용될 수 있다. 또한, 제K 워드라인 읽기 데이터는 다음 사이클에서(즉, S140 단계를 수행한 후) 제K 및 제(K-1) 워드라인들의 워드라인 갭 값을 계산하는데 더 사용될 수 있다.
S132 단계에서, 스토리지 컨트롤러는 제K 워드라인 읽기 데이터 및 제(K+1) 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 계산할 수 있다. 스토리지 장치의 스토리지 컨트롤러는 워드라인 갭 값을 저장할 수 있다.
일부 실시 예들에서, 스토리지 컨트롤러는 백업된 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 계산할 수 있다. 예를 들어, 스토리지 컨트롤러는 이전 사이클에서 저장된 워드라인 읽기 데이터 및 현재 사이클에서 비-휘발성 메모리 장치로부터 수신된 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 저장할 수 있다.
S140 단계에서, 스토리지 컨트롤러는 헬스 체크 동작이 완료되었는지 여부를 결정할 수 있다. 헬스 체크 동작은 타겟 메모리 블록 내의 모든 워드라인들의 워드라인 읽기 데이터를 수신할 때까지 수행될 수 있다. 예를 들어, 스토리지 컨트롤러는 K가 1이면 헬스 체크 동작이 완료된 것으로 결정할 수 있다. 스토리지 컨트롤러는 헬스 체크 동작이 완료되지 않은 것으로 결정하면, S130 단계를 다시 수행할 수 있다. 스토리지 컨트롤러는 헬스 체크 동작이 완료된 것으로 결정하면, S150 단계를 수행할 수 있다.
S150 단계에서, 스토리지 컨트롤러는 워드라인 갭 값에 기초하여 읽기 전압 레벨을 조정하거나 또는 타겟 메모리 블록의 리드 리클레임이 요구되는지 여부를 결정할 수 있다.
일부 실시 예들에서, S150 단계의 워드라인 갭 값은 타겟 메모리 블록의 N개의 워드라인들 중에서 모든 인접한 워드라인들의 쌍들에 대응하는 워드라인 갭 값들을 포함할 수 있다.
도 12는 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 순서도이다. 도 12를 참조하면, 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법이 설명된다. 스토리지 장치(100)는 스토리지 컨트롤러(110) 및 비-휘발성 메모리 장치(120)를 포함할 수 있다. 스토리지 장치(100)는 도 10의 스토리지 장치(100) 및 도 11의 스토리지 장치에 대응할 수 있다.
S210 단계에서, 스토리지 컨트롤러(110)는 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 요청을 비-휘발성 메모리 장치(120)에게 제공할 수 있다.
S220 단계에서, 비-휘발성 메모리 장치(120)는 제1 워드라인 읽기 데이터를 스토리지 컨트롤러(110)에게 제공할 수 있다. S230 단계에서, 비-휘발성 메모리 장치(120)는 제2 워드라인 읽기 데이터를 스토리지 컨트롤러(110)에게 제공할 수 있다. S240 단계에서, 스토리지 컨트롤러(110)는 제1 워드라인 읽기 데이터 및 제2 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 계산할 수 있다. 제1 워드라인 읽기 데이터 및 제2 워드라인 읽기 데이터는 각각 도 10의 제(K+1) 워드라인 읽기 데이터(WDT_K+1) 및 제K 워드라인 읽기 데이터(WDT_K)에 대응할 수 있다.
S250 단계에서, 스토리지 컨트롤러(110)는 워드라인 갭 값에 기초하여 타겟 메모리 블록의 신뢰성 동작을 수행할 수 있다. 신뢰성 동작은 워드라인 단위로 제3 워드라인의 읽기 전압 레벨을 조정하는 것 그리고 타겟 메모리 블록의 리드 리클레임이 요구되는지 여부를 결정하는 것을 포함할 수 있다. 제3 워드라인은 도 10의 제(K-1) 워드라인(WLK-1)에 대응할 수 있다.
도 13은 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 도면이다. 도 13을 참조하면, 스토리지 장치(200)는 스토리지 컨트롤러(210) 및 비-휘발성 메모리 장치(220)를 포함할 수 있다. 스토리지 컨트롤러(210)는 커맨드 관리자(211)를 포함할 수 있다. 비-휘발성 메모리 장치(220)는 제어 로직(221), 메모리 셀 어레이(224), 및 I/O 회로(227)를 포함할 수 있다. 제어 로직(221)은 워드라인 산포 계산기(221a), 워드라인 읽기 데이터 버퍼(221b), 및 읽기 전압 레벨 조정기(221c)를 포함할 수 있다.
워드라인 산포 계산기(221a)는 워드라인 갭 값을 계산하고 그리고 신뢰성 동작을 수행할 수 있다. 워드라인 산포 계산기(221a)는 도 10의 워드라인 산포 계산기(112)와 유사한 기능들을 수행할 수 있다.
워드라인 읽기 데이터 버퍼(221b)는 워드라인 순차적인 읽기 동작에 의해 생성된 복수의 워드라인 읽기 데이터를 저장할 수 있다.
읽기 전압 레벨 조정기(221c)는 타겟 메모리 블록의 제1 내지 제N 워드라인들(WL1~WLN)의 읽기 전압 레벨들을 관리할 수 있다. 예를 들어, 읽기 전압 레벨 조정기(221c)는 E-퓨즈 래치 회로로 구현될 수 있고, 워드라인들마다 읽기 전압 레벨을 다르게 관리할 수 있다.
메모리 셀 어레이(224)는 제1 내지 제L 메모리 블록들(BLK1~BLKL)을 포함할 수 있다. 제1 내지 제L 메모리 블록들(BLK1~BLKL)의 각각은 복수의 워드라인들(WL1~WLN)을 포함할 수 있다. 제1 메모리 블록(BLK1)은 타겟 메모리 블록으로 지칭될 수 있다.
I/O 회로(227)는 제어 로직(221) 및 메모리 셀 어레이(224)와 통신할 수 있다. I/O 회로(227)는 제어 로직(221)으로부터 리드 리클레임 결정 데이터를 수신할 수 있다. 리드 리클레임 결정 데이터는 타겟 메모리 블록의 리드 리클레임이 요구되는지 여부를 가리킬 수 있다.
이하에서, 본 개시의 일부 실시 예들에 따라, 스토리지 장치(200)의 동작하는 방법이 보다 상세하게 설명될 것이다.
제1 동작(①)에서, 커맨드 관리자(211)는 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 요청을 비-휘발성 메모리 장치(220)에게 제공할 수 있다. 순차적인 읽기 동작은 제N 워드라인(WLN)부터 제1 워드라인(WL1)까지 워드라인 단위로 읽기 동작을 수행하는 것을 가리킬 수 있다.
제2 동작(②에서, 제어 로직(221)은 제(K+1) 워드라인(WLK+1)의 읽기 동작을 수행함으로써, 제(K+1) 워드라인 읽기 데이터(WDT_K+1)를 생성할 수 있다. 제어 로직(221)은 메모리 셀 어레이(224)로부터 I/O 회로(227)를 통해서 제(K+1) 워드라인 읽기 데이터(WDT_K+1)를 수신할 수 있다. 워드라인 읽기 데이터 버퍼(221b)는 제(K+1) 워드라인 읽기 데이터(WDT_K+1)를 저장할 수 있다.
제3 동작(③에서, 제어 로직(221)은 제K 워드라인(WLK)의 읽기 동작을 수행함으로써, 제K 워드라인 읽기 데이터(WDT_K)를 생성할 수 있다. 제어 로직(221)은 메모리 셀 어레이(224)로부터 I/O 회로(227)를 통해서 제K 워드라인 읽기 데이터(WDT_K)를 수신할 수 있다. 워드라인 읽기 데이터 버퍼(221b)는 제K 워드라인 읽기 데이터(WDT_K)를 저장할 수 있다.
제4 동작(④에서, 워드라인 산포 계산기(221a)는 제(K+1) 및 제K 워드라인 읽기 데이터(WDT_K+1, WDT_K)에 기초하여, 제(K+1) 및 제K 워드라인들(WLK+1, WLK)에 대응하는 워드라인 갭 값을 계산할 수 있다.
제5 동작(⑤에서, 워드라인 산포 계산기(221a)는 워드라인 갭 값에 기초하여 읽기 전압 레벨을 조정하거나 또는 리드 리클레임 동작이 요구되는지 여부를 결정할 수 있다.
예를 들어, 워드라인 산포 계산기(221a)는 제(K+1) 및 제K 워드라인들(WLK+1, WLK)의 워드라인 갭 값이 제1 임계 값(TH1)을 초과하면, 워드라인 갭 값에 기초하여 읽기 전압 레벨 조정기(221c)를 통해서 제(K-1) 워드라인(WLK-1)의 읽기 전압 레벨을 조정할 수 있다.
또 다른 예로서, 워드라인 산포 계산기(221a)는 워드라인 갭 값이 제2 임계 값(TH2)을 초과하면, 타겟 메모리 블록의 리드 리클레임 동작이 요구된다고 결정할 수 있다. 이 경우, 워드라인 산포 계산기(221a)는 리드 리클레임 동작을 가리키는 리드 리클레임 결정 데이터(RRD)를 생성할 수 있다.
제6 동작(⑥)에서, 워드라인 산포 계산기(221a)가 리드 리클레임 결정 데이터(RRD)를 생성한 후, 워드라인 산포 계산기(221a)는 I/O 회로(227)를 통해서 커맨드 관리자(211)에게 리드 리클레임 결정 데이터(RRD)를 제공할 수 있다. 커맨드 관리자(211)는 리드 리클레임 결정 데이터(RRD)에 기초하여, 리드 리클레임 동작을 가리키는 요청을 생성할 수 있다.
도 14는 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 순서도이다. 도 14를 참조하면, 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법이 설명된다. 스토리지 장치는 스토리지 컨트롤러 및 비-휘발성 메모리 장치를 포함할 수 있다. 스토리지 장치는 도 13의 스토리지 장치(200)에 대응할 수 있다.
S310 단계에서, 스토리지 컨트롤러는 타겟 메모리 블록의 헬스 체크 동작을 시작할 수 있다.
S320 단계에서, 스토리지 컨트롤러는 워드라인 순차적인 읽기 동작을 가리키는 요청을 제공할 수 있다.
S330 단계에서, 비-휘발성 메모리 장치는 워드라인의 논리적 페이지의 읽기 동작을 수행할 수 있다. 일부 실시 예들에서, 비-휘발성 메모리 장치는 온-칩 동작을 지원할 수 있다. 예를 들어, 비-휘발성 메모리 장치는 온-칩 밸리 서치(OVS; On-chip Valley Search)를 수행할 수 있고, 그리고 워드라인 단위로 읽기 전압 레벨을 조정(즉, 최적화)하면서 순차적인 읽기 동작을 수행할 수 있다.
S340 단계에서, 비-휘발성 메모리 장치는 현재 논리적 페이지가 타겟 논리적 페이지인지 여부를 결정할 수 있다. 타겟 논리적 페이지는 타겟 읽기 전압 레벨에 대응하는 비트를 가리킬 수 있다. 예를 들어, 멀티 레벨 셀(MLC)에서, 타겟 논리적 페이지는 제1 읽기 전압 레벨(VR1)에 대응하는 최상위 비트(MSB)를 가리킬 수 있다. 트리플 레벨 셀(TLC)에서, 타겟 논리적 페이지는 제1 읽기 전압 레벨(VR1)에 대응하는 최하위 비트(LSB)를 가리킬 수 있다. 쿼드러플 레벨 셀(QLC)에서, 타겟 논리적 페이지는 제1 읽기 전압 레벨(VR1)에 대응하는 최하위 비트(LSB)를 가리킬 수 있다. (도 5a, 도 5b, 및 도 5c 참조)
비-휘발성 메모리 장치는 S340 단계에서 현재 논리적 페이지가 타겟 논리적 페이지라고 결정하면, S350 단계를 수행할 수 있다. 비-휘발성 메모리 장치는 S340 단계에서 현재 논리적 페이지가 타겟 논리적 페이지가 아니라고 결정하면, S360 단계를 수행할 수 있다.
S350 단계에서, 비-휘발성 메모리 장치는 워드라인 갭 값을 계산할 수 있다. S351 단계에서, 비-휘발성 메모리 장치는 현재 워드라인 읽기 데이터를 저장(즉, 백업)할 수 있다. S352 단계에서, 비-휘발성 메모리 장치는 워드라인 갭 값에 기초하여, 읽기 전압 레벨을 조정하거나 또는 리드 리클레임 동작이 요구되는지 여부를 결정할 수 있다.
S360 단계에서, 비-휘발성 메모리 장치는 워드라인 순차적인 읽기 동작이 완료되었는지 여부를 결정할 수 있다. 비-휘발성 메모리 장치는 워드라인 순차적인 읽기 동작이 완료되었다고 결정하면, 동작을 마칠 수 있다. 비-휘발성 메모리 장치는 워드라인 순차적인 읽기 동작이 완료되지 않았다고 결정하면, S370 단계를 수행할 수 있다.
S370 단계에서, 비-휘발성 메모리 장치는 다음 논리적 페이지 또는 다음 워드라인으로 이동할 수 있다. 비-휘발성 메모리 장치는 S370 단계를 수행한 후, 다시 S330 단계를 수행할 수 있다.
도 15는 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법을 설명하는 순서도이다. 도 15를 참조하면, 본 개시의 일부 실시 예들에 따른 스토리지 장치의 동작하는 방법이 설명된다. 스토리지 장치(200)는 스토리지 컨트롤러(210) 및 비-휘발성 메모리 장치(220)를 포함할 수 있다. 스토리지 장치(200)는 도 13의 스토리지 장치(200) 및 도 14의 스토리지 장치에 대응할 수 있다.
S410 단계에서, 스토리지 컨트롤러(210)는 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 요청을 비-휘발성 메모리 장치(220)에게 제공할 수 있다.
S420 단계에서, 비-휘발성 메모리 장치(220)는 제1 워드라인 읽기 데이터를 생성할 수 있다. S430 단계에서, 비-휘발성 메모리 장치(220)는 제2 워드라인 읽기 데이터를 생성할 수 있다. 제1 워드라인 읽기 데이터 및 제2 워드라인 읽기 데이터는 각각 도 13의 제(K+1) 워드라인 읽기 데이터(WDT_K+1) 및 제K 워드라인 읽기 데이터(WDT_K)에 대응할 수 있다. S440 단계에서, 비-휘발성 메모리 장치(220)는 제1 워드라인 읽기 데이터 및 제2 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 계산할 수 있다.
S450 단계에서, 비-휘발성 메모리 장치(220)는 워드라인 갭 값에 기초하여 타겟 메모리 블록의 신뢰성 동작을 수행할 수 있다. 신뢰성 동작은 제3 워드라인의 읽기 전압 레벨을 조정하는 것 그리고 타겟 메모리 블록의 리드 리클레임 동작을 가리키는 리드 리클레임 결정 데이터를 생성하는 것을 포함할 수 있다. 제3 워드라인은 도 13의 제(K-1) 워드라인(WLK-1)에 대응할 수 있다
S460 단계에서, 비-휘발성 메모리 장치(220)는 리드 리클레임 결정 데이터를 스토리지 컨트롤러(210)에게 제공할 수 있다. 스토리지 컨트롤러(210)는 리드 리클레임 결정 데이터에 기초하여, 리드 리클레임 동작을 가리키는 요청을 생성할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 스토리지 컨트롤러 및 비-휘발성 메모리 장치를 포함하는 스토리지 장치의 동작하는 방법에 있어서:
    상기 스토리지 컨트롤러에 의해, 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 제1 요청을 제공하는 단계;
    상기 비-휘발성 메모리 장치에 의해, 상기 제1 요청에 기초하여 상기 타겟 메모리 블록의 제1 워드라인의 메모리 셀들에 대응하는 제1 워드라인 읽기 데이터를 제공하는 단계;
    상기 비-휘발성 메모리 장치에 의해, 상기 제1 요청에 기초하여 상기 타겟 메모리 블록의 상기 제1 워드라인에 인접한 제2 워드라인의 메모리 셀들에 대응하는 제2 워드라인 읽기 데이터를 제공하는 단계;
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 읽기 데이터 및 상기 제2 워드라인 읽기 데이터에 기초하여 제1 워드라인 갭 값을 계산하는 단계; 및
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값에 기초하여 상기 타겟 메모리 블록의 제1 신뢰성 동작을 수행하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제1 요청은 타겟 읽기 전압 레벨을 포함하고,
    상기 제1 워드라인 읽기 데이터는 제1 비트 값 또는 제2 비트 값을 각각 갖는 상기 제1 워드라인의 상기 메모리 셀들 중에서 상기 타겟 읽기 전압 레벨에 기초하여 상기 제1 비트 값으로 결정된 제1 메모리 셀들의 개수를 가리키고, 그리고
    상기 제2 워드라인 읽기 데이터는 상기 제1 비트 값 또는 상기 제2 비트 값을 각각 갖는 상기 제2 워드라인의 상기 메모리 셀들 중에서 상기 타겟 읽기 전압 레벨에 기초하여 상기 제1 비트 값으로 결정된 제2 메모리 셀들의 개수를 가리키는 방법.
  3. 제 2 항에 있어서,
    상기 제1 워드라인 갭 값은 상기 제2 메모리 셀들의 상기 개수 및 상기 제1 메모리 셀들의 상기 개수의 차이의 절대 값을 가리키는 방법.
  4. 제 2 항에 있어서,
    상기 타겟 읽기 전압 레벨은 소거 상태 및 제1 프로그래밍 상태를 구별하는데 사용되는 방법.
  5. 제 1 항에 있어서,
    상기 워드라인 순차적인 읽기 동작은 상기 제1 워드라인의 제1 읽기 동작 및 상기 제2 워드라인의 제2 읽기 동작을 순차적으로 수행하는 것을 가리키고, 그리고
    상기 제1 워드라인 및 반도체 기판 사이의 제1 길이는 상기 제2 워드라인 및 상기 반도체 기판 사이의 제2 길이보다 큰 방법.
  6. 제 1 항에 있어서,
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값에 기초하여 상기 타겟 메모리 블록의 상기 제1 신뢰성 동작을 수행하는 단계는:
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값이 제1 임계 값을 초과하는지 여부를 결정하는 단계; 및
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값이 상기 제1 임계 값을 초과한다고 결정한 것에 응답하여, 상기 제1 워드라인 갭 값에 기초하여 읽기 전압 레벨들을 조정하는 단계를 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값이 상기 제1 임계 값을 초과한다고 결정한 것에 응답하여, 상기 제1 워드라인 갭 값에 기초하여 상기 읽기 전압 레벨들을 조정하는 단계는:
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값에 기초하여 상기 제2 워드라인에 인접한 제3 워드라인의 메모리 셀들을 위한 읽기 전압 레벨들을 조정하는 단계를 포함하는 방법.
  8. 제 6 항에 있어서,
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값에 기초하여 상기 타겟 메모리 블록의 상기 제1 신뢰성 동작을 수행하는 단계는:
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값이 제2 임계 값을 초과하는지 여부를 결정하는 단계; 및
    상기 스토리지 컨트롤러에 의해, 상기 제1 워드라인 갭 값이 상기 제2 임계 값을 초과한다고 결정한 것에 응답하여, 상기 타겟 메모리 블록의 리드 리클레임 동작을 가리키는 제2 요청을 제공하는 단계를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 제2 임계 값은 상기 제1 임계 값보다 큰 방법.
  10. 스토리지 컨트롤러 및 비-휘발성 메모리 장치를 포함하는 스토리지 장치의 동작하는 방법에 있어서:
    상기 스토리지 컨트롤러에 의해, 타겟 메모리 블록의 워드라인 순차적인 읽기 동작을 가리키는 제1 요청을 제공하는 단계;
    상기 비-휘발성 메모리 장치에 의해, 상기 제1 요청에 기초하여 상기 타겟 메모리 블록의 제1 워드라인의 메모리 셀들에 대응하는 제1 워드라인 읽기 데이터를 생성하는 단계;
    상기 비-휘발성 메모리 장치에 의해, 상기 제1 요청에 기초하여 상기 타겟 메모리 블록의 상기 제1 워드라인에 인접한 제2 워드라인의 메모리 셀들에 대응하는 제2 워드라인 읽기 데이터를 생성하는 단계;
    상기 비-휘발성 메모리 장치에 의해, 상기 제1 워드라인 읽기 데이터 및 상기 제2 워드라인 읽기 데이터에 기초하여 워드라인 갭 값을 계산하는 단계; 및
    상기 비-휘발성 메모리 장치에 의해, 상기 워드라인 갭 값에 기초하여 상기 타겟 메모리 블록의 신뢰성 동작을 수행하는 단계를 포함하는 방법.
KR1020220113721A 2022-09-07 2022-09-07 워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법 KR20240034552A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220113721A KR20240034552A (ko) 2022-09-07 2022-09-07 워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법
US18/127,133 US20240078018A1 (en) 2022-09-07 2023-03-28 Storage devices calculating a wordline gap value, and methods of operating the same
CN202310548292.1A CN117672311A (zh) 2022-09-07 2023-05-16 存储装置和操作其的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220113721A KR20240034552A (ko) 2022-09-07 2022-09-07 워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법

Publications (1)

Publication Number Publication Date
KR20240034552A true KR20240034552A (ko) 2024-03-14

Family

ID=90060566

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220113721A KR20240034552A (ko) 2022-09-07 2022-09-07 워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법

Country Status (3)

Country Link
US (1) US20240078018A1 (ko)
KR (1) KR20240034552A (ko)
CN (1) CN117672311A (ko)

Also Published As

Publication number Publication date
CN117672311A (zh) 2024-03-08
US20240078018A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
KR102599123B1 (ko) 인공 신경망 모델에 기초하여 읽기 레벨들을 추론하는 스토리지 장치 및 인공 신경망 모델의 학습 방법
KR102634700B1 (ko) 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 이의 동작 방법
KR101927212B1 (ko) 비휘발성 메모리 장치의 프로그래밍 방법
US20070237006A1 (en) Method for generating soft bits in flash memories
KR102451154B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR102599117B1 (ko) 블록들의 온 셀 카운트들을 모니터링하고 저장하는 스토리지 장치 및 그것의 동작 방법
US20210265004A1 (en) Storage device and operating method thereof
US20240079073A1 (en) Storage controller generating read voltages for soft decision decoding based on read information and decoding information, storage device including the same, and operating method thereof
US11817170B2 (en) Storage controller determining error count, method of operating the same, and method of operating storage device including the same
US20230187002A1 (en) Storage controller using history data, method of operating the same, and method of operating storage device including the same
US11656934B2 (en) Managing open blocks in memory systems
US10998057B2 (en) Storage device and method of operating the same
KR20240034552A (ko) 워드라인 갭 값을 계산하는 스토리지 장치, 및 이의 동작하는 방법
US11061615B2 (en) Memory system, memory controller and operating method thereof
EP4160603A1 (en) Storage controller determining error count, method of operating the same, and method of operating storage device including the same
KR102491652B1 (ko) 산포 타입을 결정하는 스토리지 컨트롤러, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법
EP4152332A1 (en) Storage controller determining distribution type, method of operating the same, and method of operating storage device including the same
US20240012569A1 (en) Storage controller receiving read data and distribution information, method of operating the same, and method of operating storage device including the same
EP4198988A1 (en) Storage controller using history data, method of operating the same, and method of operating storage device including the same
US20240046993A1 (en) Non-volatile memory device determining read reclaim, method of operating the same, and method of operating storage device including the same
EP4336507A1 (en) Storage controller generating read voltages for soft decision decoding based on read information and decoding information, storage device including the same, and operating method thereof
US20220310168A1 (en) Operating method of storage controller using count value of direct memory access, storage device including storage controller, and operating method of storage device
EP4310847A2 (en) Storage controller
US11599476B2 (en) Memory system and operating method thereof
EP4318248A1 (en) Non-volatile memory device determining read reclaim, method of operating the same, and method of operating storage device including the same