KR20240031675A - A vertical memory device - Google Patents

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KR20240031675A
KR20240031675A KR1020220110666A KR20220110666A KR20240031675A KR 20240031675 A KR20240031675 A KR 20240031675A KR 1020220110666 A KR1020220110666 A KR 1020220110666A KR 20220110666 A KR20220110666 A KR 20220110666A KR 20240031675 A KR20240031675 A KR 20240031675A
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백석천
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Abstract

수직형 메모리 소자는, 기판 상에 하부 패드 패턴이 구비된다. 상기 하부 패드 패턴 상에, 게이트 패턴 및 제1 절연막이 번갈아 반복 적층되고, 상기 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비된다. 상기 셀 적층 구조물의 계단 형상을 갖는 부위를 관통하고, 상기 수직 방향으로 연장되는 제1 관통부 및 상기 제1 관통부의 측벽으로부터 돌출되고 상기 제1 관통부가 통과하는 최상부의 게이트 패턴의 측벽의 적어도 일부와 접하는 제1 돌출부를 포함하는 관통 셀 콘택이 구비된다. 상기 관통 셀 콘택에서 상기 제1 돌출부의 아래에 위치하는 제1 관통부의 외측벽을 둘러싸는 제1 절연 패턴이 구비된다. 상기 셀 적층 구조물에서, 적어도 상기 관통 셀 콘택과 접하는 최상부의 게이트 패턴이 배치된 층의 수직 방향의 아래에는 상기 제1 절연막 및 절연 물질을 포함하는 제1 희생막이 반복 적층된 구조를 가진다. A vertical memory device is provided with a lower pad pattern on a substrate. A cell stack structure is provided in which a gate pattern and a first insulating film are alternately and repeatedly stacked on the lower pad pattern, extends in a first direction parallel to the upper surface of the substrate, and has an edge in the first direction having a step shape. do. A first penetrating portion that penetrates a step-shaped portion of the cell stack structure and extends in the vertical direction, and at least a portion of a sidewall of an uppermost gate pattern that protrudes from a sidewall of the first penetrating portion and through which the first penetrating portion passes. A through-cell contact is provided including a first protrusion in contact with. A first insulating pattern is provided surrounding an outer wall of the first through portion located below the first protrusion in the through cell contact. In the cell stack structure, the first sacrificial layer including the first insulating layer and an insulating material is repeatedly stacked at least in a vertical direction below the layer on which the uppermost gate pattern in contact with the through-cell contact is disposed.

Description

수직형 메모리 소자{A VERTICAL MEMORY DEVICE}Vertical memory device {A VERTICAL MEMORY DEVICE}

본 발명은 수직형 메모리 소자에 관한 것이다. The present invention relates to vertical memory devices.

최근, 메모리 셀들이 수직하게 적층되는 구조의 수직형 메모리 소자가 개발되고 있다. 상기 수직형 메모리 소자에는 각 층에 형성된 메모리 셀들과 각각 전기적으로 연결되는 배선들이 포함될 수 있다. Recently, vertical memory devices in which memory cells are vertically stacked have been developed. The vertical memory device may include wires electrically connected to memory cells formed in each layer.

본 발명의 일 과제는 전기적 연결 특성이 우수하고 간단한 배선 구조를 갖는 수직형 메모리 소자를 제공하는 것이다.One object of the present invention is to provide a vertical memory device with excellent electrical connection characteristics and a simple wiring structure.

상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 소자는, 기판 상에 하부 패드 패턴이 구비된다. 상기 하부 패드 패턴 상에, 게이트 패턴 및 제1 절연막이 번갈아 반복 적층되고, 상기 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비된다. 상기 셀 적층 구조물의 계단 형상을 갖는 부위를 관통하고, 상기 수직 방향으로 연장되는 제1 관통부 및 상기 제1 관통부의 측벽으로부터 돌출되고 상기 제1 관통부가 통과하는 최상부의 게이트 패턴의 측벽의 적어도 일부와 접하는 제1 돌출부를 포함하는 관통 셀 콘택이 구비된다. 상기 관통 셀 콘택에서 상기 제1 돌출부의 아래에 위치하는 제1 관통부의 외측벽을 둘러싸는 제1 절연 패턴이 구비된다. 상기 셀 적층 구조물에서, 적어도 상기 관통 셀 콘택과 접하는 최상부의 게이트 패턴이 배치된 층의 수직 방향의 아래에는 상기 제1 절연막 및 절연 물질을 포함하는 제1 희생막이 반복 적층된 구조를 가진다. In order to achieve the object of the present invention, a vertical memory device according to embodiments of the present invention is provided with a lower pad pattern on a substrate. A cell stack structure is provided in which a gate pattern and a first insulating film are alternately and repeatedly stacked on the lower pad pattern, extends in a first direction parallel to the upper surface of the substrate, and has an edge in the first direction having a step shape. do. A first penetrating portion that penetrates a step-shaped portion of the cell stack structure and extends in the vertical direction, and at least a portion of a sidewall of an uppermost gate pattern that protrudes from a sidewall of the first penetrating portion and through which the first penetrating portion passes. A through-cell contact is provided including a first protrusion in contact with. A first insulating pattern is provided surrounding an outer wall of the first through portion located below the first protrusion in the through cell contact. In the cell stack structure, the first sacrificial layer including the first insulating layer and an insulating material is repeatedly stacked at least in a vertical direction below the layer on which the uppermost gate pattern in contact with the through-cell contact is disposed.

예시적인 실시예들에 따르면, 상기 관통 셀 콘택은 셀 적층 구조물을 관통하여 최상부의 게이트 패턴과 하부 패드 패턴과 직접 전기적으로 연결할 수 있다. 또한, 셀 적층 구조물에서 상기 관통 셀 콘택과 접하는 최상부 게이트 패턴이 배치된 층의 수직 방향의 아래에는 상기 제1 절연막 및 절연 물질을 포함하는 제1 희생막이 반복 적층된 구조가 구비된다. 따라서, 상기 관통 셀 콘택이 최상부 게이트 패턴 아래에 위치하는 게이트 패턴들과 절연될 수 있다. 상기 관통 셀 콘택이 구비됨으로써, 간단한 배선을 갖는 수직형 메모리 소자를 제공할 수 있다. According to example embodiments, the through-cell contact may penetrate the cell stack structure and be directly electrically connected to the uppermost gate pattern and the lower pad pattern. In addition, in the cell stack structure, a structure in which the first insulating film and a first sacrificial film including an insulating material are repeatedly stacked is provided under the layer in the vertical direction of the layer in contact with the through-cell contact where the uppermost gate pattern is disposed. Accordingly, the through-cell contact may be insulated from gate patterns located below the uppermost gate pattern. By providing the through-cell contact, a vertical memory device with simple wiring can be provided.

도 1 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는평면도이다.
도 21은 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다.
도 22는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다.
도 23은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는단면도이다.
도 24는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다.
도 25는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다.
도 26은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는단면도이다.
도 27은 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다.
도 28는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다. 1 to 19 are cross-sectional views for explaining a method of manufacturing a vertical memory device according to example embodiments.
Figure 20 is a plan view showing a vertical memory device according to an embodiment of the present invention.
Figure 21 is an enlarged cross-sectional view showing a portion of a vertical memory device according to an embodiment of the present invention.
Figure 22 is an enlarged plan view showing a portion of a vertical memory device according to an embodiment of the present invention.
Figure 23 is a cross-sectional view showing a vertical memory device according to an embodiment of the present invention.
Figure 24 is an enlarged cross-sectional view showing a portion of a vertical memory device according to an embodiment of the present invention.
Figure 25 is an enlarged plan view showing a portion of a vertical memory device according to an embodiment of the present invention.
Figure 26 is a cross-sectional view showing a vertical memory device according to an embodiment of the present invention.
Figure 27 is an enlarged cross-sectional view showing a portion of a vertical memory device according to an embodiment of the present invention.
Figure 28 is an enlarged plan view showing a portion of a vertical memory device according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.

이하에서는, 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 직교하는 두 방향들을 각각 제1 및 제2 방향들로 정의한다. 상기 기판 상면에 실질적으로 수직한 방향을 수직 방향으로 정의한다. Hereinafter, among the horizontal directions substantially parallel to the upper surface of the substrate, two directions orthogonal to each other are defined as first and second directions, respectively. A direction substantially perpendicular to the upper surface of the substrate is defined as the vertical direction.

도 1 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.1 to 19 are cross-sectional views for explaining a method of manufacturing a vertical memory device according to example embodiments.

도 1 내지 도 4 및 도 14는 수직형 메모리 소자를 제1 방향으로 절단한 단면도들이다. 도 5 내지 도 13 및 도 15 내지 도 19는 수직형 메모리 소자의 제2 영역을 제2 방향으로 절단한 단면도들이다. 도 7 내지 도 11은 수직형 메모리 소자의 일부분을 확대한 단면도들이다.FIGS. 1 to 4 and FIG. 14 are cross-sectional views of a vertical memory device cut in a first direction. FIGS. 5 to 13 and FIGS. 15 to 19 are cross-sectional views of a second region of a vertical memory device cut in a second direction. 7 to 11 are enlarged cross-sectional views of a portion of a vertical memory device.

도 1을 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(110)을 형성한다.Referring to FIG. 1, a circuit pattern constituting a ferry circuit is formed on a substrate 100, and a lower interlayer insulating film 110 is formed to cover the circuit patterns.

상기 기판(100)은 메모리 셀 어레이가 형성되는 제1 영역(A) 및 메모리 셀 어레이로부터 연장되는 제2 영역(B)을 포함할 수 있다. 상기 제2 영역(B)은 메모리 셀에 포함되는 게이트 패턴들과 각각 전기적으로 연결되는 셀 콘택들이 형성되기 위한 영역일 수 있다. 상기 제1 및 제2 영역(A, B)은 상기 기판(100)의 상부면 및 상기 기판(100) 상부면으로부터 수직 방향으로 연장되는 부위의 영역을 포함할 수 있다. The substrate 100 may include a first area (A) where a memory cell array is formed and a second area (B) extending from the memory cell array. The second region B may be an area for forming cell contacts that are electrically connected to gate patterns included in the memory cell. The first and second areas A and B may include an upper surface of the substrate 100 and a region extending in a vertical direction from the upper surface of the substrate 100.

상기 기판(100)에 트렌치 소자 분리 공정을 수행하여 소자 분리 패턴(102)을 형성한다. 따라서, 상기 기판(100)은 소자 분리 패턴(102)이 형성된 필드 영역과, 소자 분리 패턴(102)이 형성되지 않은 액티브 영역이 구분될 수 있다. 상기 기판(100) 상에 하부 트랜지스터들(104), 하부 배선들(108) 등을 형성할 수 있다. 상기 하부 트랜지스터들(104) 및 하부 배선들(108)은 상기 페리 회로를 구성하는 회로 패턴들로 제공될 수 있다. A trench device isolation process is performed on the substrate 100 to form a device isolation pattern 102. Accordingly, the substrate 100 can be divided into a field area where the device isolation pattern 102 is formed and an active region where the device isolation pattern 102 is not formed. Lower transistors 104, lower wires 108, etc. may be formed on the substrate 100. The lower transistors 104 and lower wires 108 may be provided as circuit patterns constituting the ferry circuit.

상기 하부 배선들(108) 중의 일부는 이 후에 설명하는 콘택 플러그들과 연결되기 위한 하부 패드 패턴(108a)으로 제공될 수 있다. 상기 하부 패드 패턴(108a) 상에는 보호 패턴(109)을 더 형성할 수 있다. 상기 보호 패턴은 후속 공정들을 수행할 때 상기 하부 패드 패턴(108a)을 보호하기 위하여 제공될 수 있다. 상기 보호 패턴(109)은 예를들어, 폴리실리콘을 포함할 수 있다. Some of the lower wires 108 may be provided as a lower pad pattern 108a to be connected to contact plugs, which will be described later. A protection pattern 109 may be further formed on the lower pad pattern 108a. The protection pattern may be provided to protect the lower pad pattern 108a when performing subsequent processes. The protection pattern 109 may include, for example, polysilicon.

상기 제1 영역(A)의 하부 층간 절연막(110) 상에 베이스 패턴(116)을 형성한다. 도 5에 도시된 것과 같이, 상기 제2 영역(B)의 하부 층간 절연막(110) 상에는 서로 이격되는 베이스 패턴들(116)을 형성하고, 상기 베이스 패턴들(116) 사이에 베이스 절연막(118)을 형성한다. 이 경우, 상기 제2 영역(B)에서 상기 베이스 절연막(118)이 형성되는 부위는 이 후에 설명하는 관통 셀 콘택이 형성되기 위한 부위에 해당될 수 있다. A base pattern 116 is formed on the lower interlayer insulating film 110 in the first area (A). As shown in FIG. 5, base patterns 116 spaced apart from each other are formed on the lower interlayer insulating film 110 of the second region B, and a base insulating film 118 is formed between the base patterns 116. forms. In this case, the area where the base insulating layer 118 is formed in the second region B may correspond to the area where the through-cell contact, which will be described later, is formed.

상기 베이스 패턴(116)은 예를 들어, 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 상기 베이스 절연막(118)은 예를들어 실리콘 산화물을 포함할 수 있다. The base pattern 116 may include, for example, polysilicon or single crystal silicon. The base insulating layer 118 may include, for example, silicon oxide.

상기 베이스 패턴(116) 상에 하부 희생막 구조물(210) 및 지지막 패턴(212)을 형성한다. 상기 베이스 절연막(118) 상에는 하부 절연막 패턴(214)을 형성한다. 예시적인 실시예에서, 상기 지지막 패턴(212)의 상부면 및 상기 하부 절연막 패턴(214)의 상부면은 동일한 평면을 가질 수 있다. A lower sacrificial layer structure 210 and a support layer pattern 212 are formed on the base pattern 116. A lower insulating layer pattern 214 is formed on the base insulating layer 118. In an exemplary embodiment, the top surface of the support film pattern 212 and the top surface of the lower insulating film pattern 214 may have the same plane.

상기 하부 희생막 구조물(210)은 순차적으로 적층된 제1 내지 제3 하부 희생막들(204, 206, 208)을 포함할 수 있다. 이 때, 제1 및 제3 하부 희생막들(204, 208)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 하부 희생막(206)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 지지막 패턴(212)은 제1 내지 제3 하부 희생막들(204, 206, 208)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑되지 않은 폴리실리콘 혹은 n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도시하지는 않았으나, 상기 지지막 패턴(212)의 일부는 하부 희생막 구조물(210)을 관통하여 상기 베이스 패턴(116)의 상면에 접촉할 수 있다. The lower sacrificial film structure 210 may include first to third lower sacrificial films 204, 206, and 208 sequentially stacked. At this time, the first and third lower sacrificial layers 204 and 208 may include, for example, an oxide such as silicon oxide, and the second lower sacrificial layer 206 may include, for example, silicon nitride. May contain nitride. The support film pattern 212 is made of a material having an etch selectivity with respect to the first to third lower sacrificial films 204, 206, and 208, for example, polysilicon not doped with impurities or n-type impurities. It may contain doped polysilicon. Although not shown, a portion of the support film pattern 212 may penetrate the lower sacrificial film structure 210 and contact the upper surface of the base pattern 116.

도 2를 참조하면, 상기 지지막 패턴(212) 및 하부 절연막 패턴(214) 상에 제1 절연막(220) 및 제1 희생막(222)을 교대로 반복적으로 적층한다. 상기 제1 절연막(220)은 실리콘 산화물을 포함할 수 있다. 상기 제1 희생막(222)은 상기 제1 절연막(220)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 도면에서는 제1 희생막(222)이 6개의 층으로 적층된 것을 도시하였으나, 이에 한정되지 않으며 제1 희생막은 더 많은 층으로 적층될 수 있다. Referring to FIG. 2, a first insulating layer 220 and a first sacrificial layer 222 are alternately and repeatedly stacked on the support layer pattern 212 and the lower insulating layer pattern 214. The first insulating layer 220 may include silicon oxide. The first sacrificial layer 222 may include a material having an etch selectivity with respect to the first insulating layer 220, for example, nitride such as silicon nitride. In the drawing, the first sacrificial film 222 is shown as being stacked with six layers, but the present invention is not limited to this and the first sacrificial film 222 may be stacked with more layers.

이 후, 상기 제1 절연막들(220) 및 제1 희생막들(222)을 패터닝함으로써, 상기 지지막 패턴(212) 및 하부 절연막 패턴(214) 상에 제1 예비 몰드 구조물(226)을 형성한다. 상기 제1 예비 몰드 구조물(226)은 상기 제2 영역(B)에서 계단 형상을 가질 수 있다. Thereafter, the first preliminary mold structure 226 is formed on the support film pattern 212 and the lower insulating film pattern 214 by patterning the first insulating films 220 and the first sacrificial films 222. do. The first preliminary mold structure 226 may have a step shape in the second area (B).

이하에서는, 각 구조물에서 상기 제2 영역(B)에 형성되는 계단 형상을 갖는 부위를 계단부라고 한다. 또한, 계단은 계단부에서 상부층에 의해 덮히지 않아 외부로 노출되는 부위로 정의할 수 있고, 한 층의 계단은 계단 상부면 및 상기 계단 상부면으로부터 하부로 연결되는 수직 측벽을 포함할 수 있다. Hereinafter, in each structure, a portion having a step shape formed in the second area B is referred to as a step portion. In addition, a staircase can be defined as a part of the staircase that is not covered by the upper floor and is exposed to the outside, and a staircase on one floor may include an upper surface of the staircase and a vertical side wall connected from the upper surface of the staircase to the lower part.

예시적인 실시예에서, 상기 제1 예비 몰드 구조물(226)의 제1 방향의 가장자리 부위는 상기 제1 방향 및 제2 방향으로 각각 계단을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 제1 예비 몰드 구조물(226)의 제1 방향의 가장자리 부위는 상기 제1 방향으로만 계단을 포함할 수 있다. 이하에서는, 상기 제1 예비 몰드 구조물(226)이 상기 제1 방향으로 3개 층의 계단을 가지고, 상기 제2 방향으로 2개 층의 계단을 가지는 것을 예를들어 설명한다. In an exemplary embodiment, an edge portion of the first preliminary mold structure 226 in the first direction may include steps in the first direction and the second direction, respectively. In some exemplary embodiments, an edge portion of the first preliminary mold structure 226 in the first direction may include steps only in the first direction. Hereinafter, it will be described as an example that the first preliminary mold structure 226 has three levels of stairs in the first direction and two levels of stairs in the second direction.

각 계단의 상부면에는 상기 제1 희생막(222)이 노출될 수 있다. 각 계단의 수직 측벽에는 하나 또는 복수의 제1 절연막(220) 및 제1 희생막(222)이 노출될 수 있다. The first sacrificial layer 222 may be exposed on the upper surface of each step. One or more first insulating layers 220 and first sacrificial layers 222 may be exposed on the vertical sidewalls of each staircase.

도 3을 참조하면, 상기 제2 영역(B) 상의 상기 제1 예비 몰드 구조물(226)의 계단 상부면 상에 제2 희생막 패턴(224)을 형성하여 제2 예비 몰드 구조물(226a)을 형성한다. 상기 제2 희생막 패턴(224)은 한 층 위의 계단의 제1 희생막(222)과 접촉하지 않을 수 있다. Referring to FIG. 3, a second sacrificial film pattern 224 is formed on the upper surface of the step of the first preliminary mold structure 226 in the second area (B) to form a second preliminary mold structure 226a. do. The second sacrificial layer pattern 224 may not contact the first sacrificial layer 222 of the stairs one floor above.

상기 제2 희생막 패턴(224)은 동일한 식각 공정에서 상기 제1 희생막(222)보다 더 높은 식각율을 가질 수 있는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 희생막 패턴(224)은 상기 제1 희생막과 동일한 원소를 포함할 수 있다. 예를들어, 상기 제2 희생막 패턴(224)은 실리콘 질화물을 포함할 수 있다. The second sacrificial layer pattern 224 may include a material that can have a higher etch rate than the first sacrificial layer 222 in the same etching process. In an exemplary embodiment, the second sacrificial layer pattern 224 may include the same element as the first sacrificial layer. For example, the second sacrificial layer pattern 224 may include silicon nitride.

일부 예시적인 실시예에서, 상기 제2 희생막 패턴(224)은 상기 제1 희생막(222)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제2 희생막 패턴(224)은 폴리실리콘을 포함할 수 있다. In some example embodiments, the second sacrificial layer pattern 224 may include a material different from that of the first sacrificial layer 222 . For example, the second sacrificial layer pattern 224 may include polysilicon.

상기 제2 예비 몰드 구조물(226a)을 덮는 절연막을 형성하고, 이를 평탄화함으로써 제1 층간 절연막(230)을 형성한다. 상기 제1 층간 절연막(230)은 실리콘 산화물을 포함할 수 있다. An insulating film covering the second preliminary mold structure 226a is formed and planarized to form a first interlayer insulating film 230. The first interlayer insulating film 230 may include silicon oxide.

도 5 내지 도 13 및 도 15 내지 도 19는 제2 영역의 계단부를 제2 방향으로 절단한 단면을 나타내며, 이를 참조로 하여 설명한다. FIGS. 5 to 13 and FIGS. 15 to 19 show cross-sections of the step portion of the second area cut in the second direction, and will be described with reference to these.

도 4 및 5를 참조하면, 상기 제1 영역(A)의 제2 예비 몰드 구조물(226a)을 관통하여 상기 베이스 패턴(116)까지 연장되는 채널홀들(242)을 형성한다. Referring to FIGS. 4 and 5, channel holes 242 are formed that extend through the second preliminary mold structure 226a in the first area A and extend to the base pattern 116.

상기 채널홀들(242) 내부에 예비 채널 구조물(252)을 형성한다. 예시적인 실시예에서, 상기 예비 채널 구조물(252)은 예비 전하 저장 구조물(244), 채널(246), 매립 절연 패턴(248) 및 캡핑 패턴(250)을 포함할 수 있다. 상기 예비 전하 저장 구조물(244)은 상기 채널홀(242)의 측벽으로부터 예비 제1 블록킹막, 예비 전하 저장막 및 예비 터널 절연막이 순차적으로 적층될 수 있다. A preliminary channel structure 252 is formed inside the channel holes 242. In an exemplary embodiment, the preliminary channel structure 252 may include a preliminary charge storage structure 244, a channel 246, a buried insulating pattern 248, and a capping pattern 250. In the preliminary charge storage structure 244, a preliminary first blocking layer, a preliminary charge storage layer, and a preliminary tunnel insulating layer may be sequentially stacked from the sidewall of the channel hole 242.

상기 제1 층간 절연막(230) 및 예비 채널 구조물(252) 상에 제2 층간 절연막(254)을 형성한다.A second interlayer insulating film 254 is formed on the first interlayer insulating film 230 and the preliminary channel structure 252.

도 6을 참조하면, 상기 제1 및 제2 층간 절연막(230, 254) 및 상기 예비 제2 몰드 구조물(226a)의 계단부를 관통하는 제1 홀들(260) 및 제2 홀들(262)을 형성한다. 상기 제1 홀들(260)은 후속 공정을 통해 관통 셀 콘택으로 형성되기 위한 것이고, 상기 제2 홀들(262)은 후속 공정을 통해 지지구조물로 형성되기 위한 것이다. 상기 제1 홀(260)은 상기 제1 및 제2 층간 절연막(230, 254), 예비 제2 몰드 구조물(226a), 하부 절연막 패턴(214) 및 베이스 절연막(118)을 관통하여 보호 패턴(109)의 상부면까지 연장될 수 있다. 상기 제2 홀(262)은 상기 제1 및 제2 층간 절연막(230, 254), 예비 제2 몰드 구조물(226a) 및 하부 절연막 패턴(214)을 관통하여 상기 베이스 패턴(116)까지 연장될 수 있다. 즉, 상기 제1 홀(260)의 저면에는 보호 패턴(109)의 상부면이 노출될 수 있다. 상기 제2 홀(262)의 저면에는 베이스 패턴(116)이 노출될 수 있다. Referring to FIG. 6, first holes 260 and second holes 262 are formed through the first and second interlayer insulating films 230 and 254 and the step portion of the preliminary second mold structure 226a. . The first holes 260 are to be formed into through-cell contacts through a subsequent process, and the second holes 262 are to be formed into a support structure through a subsequent process. The first hole 260 penetrates the first and second interlayer insulating films 230 and 254, the preliminary second mold structure 226a, the lower insulating film pattern 214, and the base insulating film 118 to form a protection pattern 109. ) can extend to the upper surface of the. The second hole 262 may extend to the base pattern 116 through the first and second interlayer insulating films 230 and 254, the preliminary second mold structure 226a, and the lower insulating film pattern 214. there is. That is, the upper surface of the protection pattern 109 may be exposed on the bottom of the first hole 260. The base pattern 116 may be exposed on the bottom of the second hole 262.

도 7을 참조하면, 상기 제1 홀들(260) 및 제2 홀들(262)의 측벽 상에 노출되는 제1 희생막(222) 및 제2 희생막 패턴(224)을 부분적으로 제거하여, 각각의 상기 제1 홀들(260)의 측벽과 연통하는 제1 리세스(271) 및 제2 리세스들(272)과 상기 제2 홀들(262)의 측벽과 연통하는 제3 리세스(273) 및 제4 리세스들(274)을 형성할 수 있다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. Referring to FIG. 7, the first sacrificial film 222 and the second sacrificial film pattern 224 exposed on the sidewalls of the first holes 260 and the second holes 262 are partially removed to form each A first recess 271 and second recesses 272 communicating with the side walls of the first holes 260 and a third recess 273 communicating with the side walls of the second holes 262. Four recesses 274 may be formed. The removal process may include a wet etching process.

상기 제1 리세스(271)는 상기 제1 홀들(260)의 측벽과 접하는 예비 제2 몰드 구조물(226a)의 최상부의 제1 희생막(222) 및 제2 희생막 패턴(224) 부위가 식각됨에 따라 형성될 수 있다. 상기 제2 리세스들(272)은 상기 제1 리세스(271) 아래에 위치하는 제1 희생막(222) 부위가 식각됨에 따라 형성될 수 있다. 상기 제3 리세스(273)는 상기 제2 홀들(262)의 측벽과 접하는 예비 제2 몰드 구조물(226a)의 최상부의 제1 희생막(222) 및 제2 희생막 패턴(224) 부위가 식각됨에 따라 형성될 수 있다. 상기 제4 리세스들(274)은 상기 제3 리세스(273) 아래에 위치하는 제1 희생막(222) 부위가 식각됨에 따라 형성될 수 있다. The first recess 271 is formed by etching the first sacrificial film 222 and the second sacrificial film pattern 224 at the uppermost part of the second preliminary mold structure 226a, which is in contact with the sidewall of the first holes 260. It can be formed as it becomes. The second recesses 272 may be formed as a portion of the first sacrificial film 222 located below the first recess 271 is etched. The third recess 273 is formed by etching the first sacrificial film 222 and the second sacrificial film pattern 224 at the uppermost part of the second preliminary mold structure 226a, which is in contact with the sidewall of the second holes 262. It can be formed as it becomes. The fourth recesses 274 may be formed by etching a portion of the first sacrificial film 222 located below the third recess 273.

상기 제1 홀들(260) 및 제2 홀들(262)의 측벽에서, 최상부에 노출되는 예비 제2 몰드 구조물(226a)은 상기 제1 희생막(222) 및 제2 희생막 패턴(224)이 적층됨으로써 상대적으로 두께가 두꺼울 수 있다. 이 때, 상기 제2 희생막 패턴(224)이 상기 제1 희생막(222)보다 더 빠르게 식각되므로, 상기 제1 희생막(222) 및 제2 희생막 패턴(224)이 적층된 부위는 그 아래의 제1 희생막(222)만 형성된 부위보다 더 빠르게 식각될 수 있다. 그러므로, 상기 제1 리세스(271) 및 제3 리세스(173)는 상기 제2 리세스(272) 및 제4 리세스(274)에 비해 측방으로 더 넓은 내부 폭을 가질 수 있다. 상기 제1 리세스(271)는 후속 공정에 의해 형성되는 관통 셀 콘택의 제1 돌출부에 대응될 수 있다.On the sidewalls of the first holes 260 and the second holes 262, the second preliminary mold structure 226a exposed at the top has the first sacrificial film 222 and the second sacrificial film pattern 224 stacked. As a result, it can be relatively thick. At this time, since the second sacrificial layer pattern 224 is etched faster than the first sacrificial layer 222, the area where the first sacrificial layer 222 and the second sacrificial layer pattern 224 are laminated is It can be etched faster than the area where only the first sacrificial film 222 below was formed. Therefore, the first recess 271 and the third recess 173 may have a laterally wider internal width than the second recess 272 and the fourth recess 274. The first recess 271 may correspond to the first protrusion of the through-cell contact formed through a subsequent process.

도 8 내지 도 11은 도 7의 C 부위의 확대도이며, 이를 참조로 설명한다. Figures 8 to 11 are enlarged views of portion C of Figure 7, and will be described with reference to these.

도 8을 참조하면, 상기 제2 층간 절연막(254)의 상부면, 제1 홀들(260) 및 제2 홀들(262)의 표면, 상기 제1 내지 제4 리세스(271, 272, 273, 274)의 표면을 따라 제3 희생막(280)을 형성한다. 상기 제3 희생막(280)은 상기 제2 및 제4 리세스(272, 274) 내부를 완전하게 채우도록 형성될 수 있다. 상기 제2 및 제4 리세스(272, 274)의 수직 높이(즉, 수직 두께)는 상기 제1 및 제3 리세스(271, 273)의 수직 높이보다 작아서, 상기 제2 및 제4 리세스(272, 274)의 상, 하면에 형성된 제3 희생막(280)이 서로 접촉하게 되어, 상기 제3 희생막(280)은 상기 제2 및 제4 리세스(272, 274) 내부를 완전하게 채울 수 있다. Referring to FIG. 8, the upper surface of the second interlayer insulating film 254, the surfaces of the first holes 260 and the second holes 262, and the first to fourth recesses 271, 272, 273, and 274. ) A third sacrificial film 280 is formed along the surface. The third sacrificial layer 280 may be formed to completely fill the second and fourth recesses 272 and 274. The vertical height (i.e., vertical thickness) of the second and fourth recesses 272 and 274 is smaller than the vertical height of the first and third recesses 271 and 273, so that the second and fourth recesses The third sacrificial film 280 formed on the upper and lower surfaces of (272, 274) comes into contact with each other, so that the third sacrificial film 280 completely fills the inside of the second and fourth recesses (272, 274). It can be filled.

그러나, 상기 제3 희생막(280)은 상기 제1 홀(260), 제2 홀(262) 및 제1 및 제3 리세스(271, 273)의 표면 프로파일을 따라 형성되어 상기 제1 홀(260), 제2 홀(262) 및 제1 및 제3 리세스(271, 273) 내부를 완전하게 채우지 않을 수 있다. However, the third sacrificial layer 280 is formed along the surface profiles of the first hole 260, the second hole 262, and the first and third recesses 271 and 273 to form the first hole ( 260), the interior of the second hole 262, and the first and third recesses 271 and 273 may not be completely filled.

상기 제3 희생막(280)은 상기 제1 희생막(222) 및 제2 희생막 패턴(224)과 높은 식각 선택비를 가지는 절연 물질을 포함할 수 있다. 상기 제3 희생막(280)은 예를들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있다. The third sacrificial layer 280 may include an insulating material having a high etch selectivity with respect to the first sacrificial layer 222 and the second sacrificial layer pattern 224. The third sacrificial layer 280 may include, for example, silicon oxide, silicon nitride, silicon oxynitride, etc.

도 9를 참조하면, 상기 제3 희생막(280) 상에, 상기 제1 홀(260), 제2 홀(262) 및 제1 및 제3 리세스(271, 273)를 완전하게 채우도록 제4 희생막을 형성한다. 상기 제4 희생막은 상기 제3 희생막(280)과 식각 선택비를 가지는 물질을 포함할 수 있다. 상기 제4 희생막은 실리콘 산화물과 식각 선택비를 가지는 물질을 포함하며, 예를들어, 실리콘 질화물 또는 폴리실리콘을 포함할 수 있다. Referring to FIG. 9, on the third sacrificial layer 280, a third layer is formed to completely fill the first hole 260, the second hole 262, and the first and third recesses 271 and 273. 4 Form a sacrificial film. The fourth sacrificial layer may include a material having an etch selectivity with that of the third sacrificial layer 280. The fourth sacrificial layer includes a material having an etch selectivity to silicon oxide, and may include, for example, silicon nitride or polysilicon.

상기 제4 희생막을 형성하고 난 후, 상기 제3 희생막(280)이 노출되도록 상기 제4 희생막을 평탄화함으로써, 상기 제1 홀(260), 제2 홀(262) 및 제1 및 제3 리세스(271, 273)를 완전하게 채우는 제4 희생막 패턴(282)을 형성한다. After forming the fourth sacrificial film, the fourth sacrificial film is planarized to expose the third sacrificial film 280, thereby forming the first hole 260, the second hole 262, and the first and third ribs. A fourth sacrificial layer pattern 282 is formed that completely fills the channels 271 and 273.

도 10을 참조하면, 상기 제3 희생막(280) 및 제4 희생막 패턴(282) 상에 제1 마스크막(290)을 형성한다. 상기 제1 마스크막(290)은 예를들어, 실리콘 산화물을 포함할 수 있다. Referring to FIG. 10, a first mask layer 290 is formed on the third sacrificial layer 280 and the fourth sacrificial layer pattern 282. The first mask layer 290 may include, for example, silicon oxide.

상기 제2 홀(262)이 형성된 부위만을 노출하도록 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 상기 제1 마스크막(290)을 이방성 식각한다. 이 후, 상기 제2 홀(262) 및 제3 리세스(273) 내의 제4 희생막 패턴(282)을 선택적으로 제거한다. 상기 선택적 제거 공정은 습식 식각을 포함할 수 있다. A photoresist pattern is formed to expose only the area where the second hole 262 is formed, and the first mask layer 290 is anisotropically etched using the photoresist pattern as an etch mask. Afterwards, the fourth sacrificial layer pattern 282 in the second hole 262 and the third recess 273 is selectively removed. The selective removal process may include wet etching.

도 11 및 도 12를 참조하면, 상기 제1 마스크막(290) 및 상기 제3 희생막(280) 상에 상기 제2 홀(262) 및 제3 리세스(273)를 채우도록 제5 희생막을 형성한다. 상기 제5 희생막은 상기 제3 희생막(280)과 동일한 물질을 포함할 수 있다. 예를들어, 상기 제5 희생막은 실리콘 산화물을 포함할 수 있다. 이 후, 상기 제1 마스크막(290)이 노출되도록 상기 제5 희생막을 평탄화하여 제5 희생막 패턴(292)을 형성한다. 따라서, 상기 제2 홀(262), 제3 및 제4 리세스(273, 274) 내에 서로 동일한 물질을 포함하는 제3 희생막(280) 및 제5 희생막 패턴(292)을 형성할 수 있다. 상기 제2 홀(262), 제3 및 제4 리세스(273, 274) 내에 형성된 제3 희생막(280) 및 제5 희생막 패턴(292)은 하나로 병합되어 하나의 지지 구조물(294)으로 제공될 수 있다. 상기 지지 구조물(294)은 후속 공정을 수행할 때 상기 제2 예비 몰드 구조물(226a)이 무너지지 않도록 지지하기 위하여 제공될 수 있다. 11 and 12, a fifth sacrificial layer is formed on the first mask layer 290 and the third sacrificial layer 280 to fill the second hole 262 and the third recess 273. form The fifth sacrificial layer may include the same material as the third sacrificial layer 280. For example, the fifth sacrificial layer may include silicon oxide. Afterwards, the fifth sacrificial layer is planarized to expose the first mask layer 290 to form a fifth sacrificial layer pattern 292. Accordingly, the third sacrificial film 280 and the fifth sacrificial film pattern 292 including the same material can be formed in the second hole 262 and the third and fourth recesses 273 and 274. . The third sacrificial film 280 and the fifth sacrificial film pattern 292 formed in the second hole 262 and the third and fourth recesses 273 and 274 are merged into one support structure 294. can be provided. The support structure 294 may be provided to prevent the second preliminary mold structure 226a from collapsing when performing a subsequent process.

상기 지지 구조물(294)은 상기 제1 마스크막(290)으로부터 상기 베이스 패턴(116)까지 수직 방향으로 연장되는 제2 관통부(294a), 상기 제2 관통부(294a)의 측벽으로부터 인접하는 최상부의 상기 제1 희생막(222) 및 제2 희생막 패턴(224)과 접촉하도록 돌출되는 제2 돌출부(294b) 및 상기 제2 관통부(294a)의 측벽으로부터 상기 제2 돌출부(294b) 아래에 위치하는 제1 희생막들(222)과 접촉하도록 돌출되는 제3 돌출부(294c)를 포함할 수 있다. 각각의 상기 제2 및 제3 돌출부들(294b, 294c)은 상기 제2 관통부(294a)를 둘러싸는 링 형상을 가질 수 있다. The support structure 294 includes a second penetration part 294a extending vertically from the first mask layer 290 to the base pattern 116, and an uppermost part adjacent to the sidewall of the second penetration part 294a. A second protrusion 294b protrudes to contact the first sacrificial film 222 and the second sacrificial film pattern 224, and below the second protrusion 294b from the side wall of the second penetration part 294a. It may include a third protrusion 294c that protrudes to contact the first sacrificial layers 222 that are positioned. Each of the second and third protrusions 294b and 294c may have a ring shape surrounding the second penetrating portion 294a.

도 13을 참조하면, 상기 제1 마스크막(290) 및 제5 희생막 패턴(292) 상에 제3 층간 절연막(296)을 형성한다. 상기 제3 층간 절연막(296) 상에 식각 마스크를 형성하고, 이를 사용하여 상기 제3 층간 절연막(296), 제1 마스크막(290), 제1 및 제2 층간 절연막(230, 254), 제2 예비 몰드 구조물(226a), 지지막 패턴(212), 하부 희생막 구조물(210) 및 하부 절연막 패턴(214)을 식각하여 상기 제1 방향으로 연장되는 제1 개구(298)를 형성한다. 상기 공정을 수행함으로써, 상기 제2 예비 몰드 구조물(226a)은 절단되어 라인 형상을 가지는 몰드 구조물(226b)이 형성될 수 있다. Referring to FIG. 13, a third interlayer insulating layer 296 is formed on the first mask layer 290 and the fifth sacrificial layer pattern 292. An etch mask is formed on the third interlayer insulating film 296, and the third interlayer insulating film 296, the first mask film 290, the first and second interlayer insulating films 230 and 254, and the third interlayer insulating film 296 are formed using the etch mask. 2 The preliminary mold structure 226a, the support film pattern 212, the lower sacrificial film structure 210, and the lower insulating film pattern 214 are etched to form a first opening 298 extending in the first direction. By performing the above process, the second preliminary mold structure 226a may be cut to form a mold structure 226b having a line shape.

상기 제1 개구(298)는 상기 제1 영역(B) 및 제2 영역(B)을 따라 제1 방향으로 연장될 수 있다. 상기 제1 개구(298)는 워드 라인 컷팅 영역으로 제공될 수 있다. The first opening 298 may extend in a first direction along the first area B and the second area B. The first opening 298 may serve as a word line cutting area.

도 14를 참조하면, 상기 지지막 패턴(212)보다 높게 위치하는 상기 제1 개구(298)의 측벽 상에 스페이서(도시안됨)를 형성하고, 상기 하부 희생막 구조물(210)을 선택적으로 제거하여, 제1 갭(도시안됨)을 형성할 수 있다. 다음에, 상기 제1 갭에 의해 노출되는 예비 전하 저장 구조물(244)을 식각함으로써 전하 저장 구조물(244a)을 형성한다. 상기 식각에 의해 채널(246)의 하부의 일부분이 노출될 수 있다. 따라서, 상기 채널홀(242) 내에는 채널 구조물(252a)이 형성될 수 있다. Referring to FIG. 14, a spacer (not shown) is formed on the sidewall of the first opening 298 located higher than the support film pattern 212, and the lower sacrificial film structure 210 is selectively removed. , may form a first gap (not shown). Next, the charge storage structure 244a is formed by etching the preliminary charge storage structure 244 exposed by the first gap. A portion of the lower portion of the channel 246 may be exposed by the etching. Accordingly, a channel structure 252a may be formed within the channel hole 242.

상기 제1 갭 내부를 채우는 채널 연결 패턴(276)을 형성한다. 상기 채널 연결 패턴(276)에 의해 상기 각 채널홀(242)에 형성되는 채널들(246)은 서로 전기적으로 연결될 수 있다. 상기 채널 연결 패턴(276)은 폴리실리콘을 포함할 수 있다. 이 후, 상기 스페이서를 제거한다. A channel connection pattern 276 is formed to fill the inside of the first gap. Channels 246 formed in each channel hole 242 by the channel connection pattern 276 may be electrically connected to each other. The channel connection pattern 276 may include polysilicon. After this, the spacer is removed.

도 15를 참조하면, 상기 제1 개구(298)의 측벽에 노출되는 상기 몰드 구조물(226b)에 포함되는 상기 제1 희생막(222) 및 제2 희생막 패턴(236a)의 적어도 일부분을 제거하여 제2 갭들(278)을 형성한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.Referring to FIG. 15, at least a portion of the first sacrificial layer 222 and the second sacrificial layer pattern 236a included in the mold structure 226b exposed on the sidewall of the first opening 298 is removed. Form second gaps 278. The removal process may include a wet etching process.

예시적인 실시예에서, 상기 제1 영역(A)에 형성되는 상기 제1 희생막(222)은 모두 제거될 수 있다. In an exemplary embodiment, all of the first sacrificial layer 222 formed in the first area A may be removed.

상기 제2 영역(B)에서, 상기 제1 희생막(222) 상에 상기 제2 희생막 패턴(224)이 적층된 부위(이하, 계단층)의 제1 희생막(222) 및 제2 희생막 패턴(224)의 일부가 제거될 수 있다. 따라서, 상기 제2 갭(278) 내에는 상기 제1 리세스(271) 내의 제3 희생막(280)의 일부분이 노출될 수 있다. 그러나, 상기 제1 리세스(271) 내의 제3 희생막(280)의 나머지 일부분은 상기 제2 갭(278) 내에서 노출되지 않고, 상기 제1 희생막(222) 및 제2 희생막 패턴(224)과 접할 수 있다. In the second area (B), the first sacrificial layer 222 and the second sacrificial layer are formed in a region where the second sacrificial layer pattern 224 is stacked on the first sacrificial layer 222 (hereinafter referred to as a step layer). A portion of the film pattern 224 may be removed. Accordingly, a portion of the third sacrificial layer 280 in the first recess 271 may be exposed within the second gap 278. However, the remaining portion of the third sacrificial layer 280 in the first recess 271 is not exposed within the second gap 278, and the first sacrificial layer 222 and the second sacrificial layer pattern ( 224).

또한, 상기 제2 영역(B)에서, 수직 방향으로 상기 계단층의 아래에 위치하는 제1 희생막(222)은 제거되지 않고 남아있을 수 있다. 이와같이, 상기 계단층의 수직 방향의 아래에는 절연 물질만으로 이루어진 제1 절연막(220) 및 제1 희생막(222)이 반복 적층된 구조가 남아있을 수 있다. Additionally, in the second area B, the first sacrificial layer 222 located below the step layer in the vertical direction may remain without being removed. In this way, a structure in which the first insulating film 220 and the first sacrificial film 222 made of only an insulating material are repeatedly stacked may remain below the vertical direction of the step layer.

도 16을 참조하면, 상기 제2 갭(278)의 표면을 따라 제1 베리어 금속막(도시안됨)을 형성하고, 상기 제1 베리어 금속막 상에 상기 제2 갭(278)을 채우도록 게이트 도전막을 형성한다. 예시적인 실시예에서, 상기 제1 베리어 금속막을 형성하기 이 전에 제2 블록킹막을 더 형성할 수 있다. 상기 제2 블록킹막은 알루미늄 산화물을 포함할 수 있다. 상기 제1 베리어 금속막은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 게이트 도전막은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다. Referring to FIG. 16, a first barrier metal film (not shown) is formed along the surface of the second gap 278, and gate conduction is formed on the first barrier metal film to fill the second gap 278. forms a membrane. In an exemplary embodiment, a second blocking layer may be further formed before forming the first barrier metal layer. The second blocking film may include aluminum oxide. The first barrier metal film may include, for example, titanium, titanium nitride, tantalum, or tantalum nitride. The gate conductive layer may include a metal material such as tungsten, copper, aluminum, etc.

이 후, 상기 제2 갭들(278) 내부에만 상기 제1 베리어 금속막 및 게이트 도전막이 남아있도록 상기 제1 베리어 금속막 및 게이트 도전막의 일부를 제거하여 상기 제2 갭들(278) 내부에 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 게이트 패턴(300)을 형성한다. 도 16에서는 도면의 복잡을 피하기 위하여 제1 베리어 금속 패턴 및 제1 금속 패턴을 하나의 패턴으로 간단히 도시하였으며, 도 21에서 상기 제2 블록킹막(297), 제1 베리어 금속 패턴(300a) 및 제1 금속 패턴(300b)을 도시하였다. Afterwards, a portion of the first barrier metal film and the gate conductive film are removed so that the first barrier metal film and the gate conductive film remain only inside the second gaps 278, thereby forming the first barrier inside the second gaps 278. A gate pattern 300 including a metal pattern and a first metal pattern is formed. In FIG. 16, the first barrier metal pattern and the first metal pattern are simply shown as one pattern in order to avoid complexity of the drawing, and in FIG. 21, the second blocking film 297, the first barrier metal pattern 300a, and the first barrier metal pattern 300a are shown in FIG. 1 A metal pattern 300b is shown.

따라서, 게이트 패턴(300) 및 제1 절연막(220)이 번갈아 반복 적층되고, 상기 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 형성될 수 있다. Accordingly, the gate pattern 300 and the first insulating layer 220 are alternately and repeatedly stacked, and a cell stack structure extending in the first direction and having an edge in the first direction having a step shape may be formed.

이 후, 상기 제1 개구(298) 내부에 절연막을 형성하고, 상기 절연막을 평탄화하여 상기 제1 개구(298) 내부에 매립 절연 패턴(302)을 형성한다. 상기 매립 절연 패턴(302)은 실리콘 산화물을 포함할 수 있다. Afterwards, an insulating film is formed inside the first opening 298, and the insulating film is planarized to form a buried insulating pattern 302 inside the first opening 298. The buried insulating pattern 302 may include silicon oxide.

도 17을 참조하면, 상기 제1 홀(260)이 형성된 부위만을 노출하도록 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 제3 층간 절면막(296) 및 제1 마스크막(290)을 이방성 식각하여 상부 개구부(304)를 형성한다. 이 후, 상기 제1 홀(260) 내의 제4 희생막 패턴(282)을 선택적으로 제거한다. 상기 선택적 제거 공정은 습식 식각을 포함할 수 있다. Referring to FIG. 17, a photoresist pattern is formed to expose only the area where the first hole 260 is formed, and this is used as an etch mask to anisotropically create the third interlayer cut film 296 and the first mask film 290. The upper opening 304 is formed by etching. Afterwards, the fourth sacrificial layer pattern 282 within the first hole 260 is selectively removed. The selective removal process may include wet etching.

도 18을 참조하면, 상기 제1 홀(260)의 측벽 및 제1 리세스(271) 표면 상에 형성된 제3 희생막(280)을 제거한다. 또한, 상기 제1 리세스(271) 측벽에 노출되는 제2 블록킹막을 제거한다. 상기 제거 공정은 습식 식각을 포함할 수 있다. 따라서, 상기 제1 리세스(271)의 측벽에는 상기 게이트 패턴(300)이 노출될 수 있다. Referring to FIG. 18, the third sacrificial film 280 formed on the sidewall of the first hole 260 and the surface of the first recess 271 is removed. Additionally, the second blocking film exposed on the sidewall of the first recess 271 is removed. The removal process may include wet etching. Accordingly, the gate pattern 300 may be exposed on the sidewall of the first recess 271.

이 때, 상기 제2 리세스(272) 내부를 채우는 제3 희생막(280) 및 상기 제1 홀(260)의 하부면에 형성된 제3 희생막(280)은 제거되지 않고 남아있을 수 있다. 따라서, 상기 제2 리세스(272) 내에는 제3 희생막 패턴(280a)이 형성될 수 있다. At this time, the third sacrificial film 280 filling the inside of the second recess 272 and the third sacrificial film 280 formed on the lower surface of the first hole 260 may remain without being removed. Accordingly, a third sacrificial layer pattern 280a may be formed within the second recess 272.

이 후, 상기 제1 홀(260)의 저면의 제3 희생막(280) 및 그 아래의 보호 패턴(109)을 제거한다. 따라서, 상기 제1 홀(260)의 저면에는 하부 패드 패턴(108a)이 노출될 수 있다.Afterwards, the third sacrificial layer 280 on the bottom of the first hole 260 and the protective pattern 109 below it are removed. Accordingly, the lower pad pattern 108a may be exposed on the bottom of the first hole 260.

도 19를 참조하면, 상기 제3 층간 절연막(296) 상에 상기 상부 개구부(304), 제1 홀(260) 및 제1 리세스(271) 내부를 채우도록 도전막을 형성한다. Referring to FIG. 19, a conductive film is formed on the third interlayer insulating film 296 to fill the interior of the upper opening 304, the first hole 260, and the first recess 271.

상기 도전막은 제2 베리어 금속막 및 금속막을 포함할 수 있다. 상기 제2 베리어 금속막은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 제2 금속막은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다. The conductive film may include a second barrier metal film and a metal film. The second barrier metal film may include, for example, titanium, titanium nitride, tantalum, or tantalum nitride. The second metal film may include a metal material such as tungsten, copper, or aluminum.

이 후, 상기 제3 층간 절연막(296)이 노출되도록 상기 도전막을 연마한다. 따라서, 상기 상부 개구부(304), 제1 홀(260) 및 제1 리세스(271) 내부에 제2 베리어 금속 패턴 및 제2 금속 패턴을 포함하는 관통 셀 콘택(310)을 형성할 수 있다. 도 19에서는 도면의 복잡을 피하기 위하여 제2 베리어 금속 패턴 및 제2 금속 패턴을 하나의 패턴으로 간단히 도시하였으며, 도 21에서 상기 제2 베리어 금속 패턴(308a) 및 제2 금속 패턴(308b)을 도시하였다.Afterwards, the conductive film is polished to expose the third interlayer insulating film 296. Accordingly, a through-cell contact 310 including a second barrier metal pattern and a second metal pattern may be formed inside the upper opening 304, the first hole 260, and the first recess 271. In FIG. 19, the second barrier metal pattern and the second metal pattern are simply shown as one pattern to avoid complexity of the drawing, and in FIG. 21, the second barrier metal pattern 308a and the second metal pattern 308b are shown. did.

상기 관통 셀 콘택(310)은 셀 적층 구조물을 관통하는 제1 관통부(310a) 및 상기 제1 관통부(310a)의 측벽으로부터 돌출하는 제1 돌출부(310b)를 포함할 수 있다. 상기 제1 돌출부(310b)는 상기 제1 관통부(310a)와 인접한 최상부의 게이트 패턴(300)의 측벽의 적어도 일부와 접할 수 있다. The through cell contact 310 may include a first through portion 310a that penetrates the cell stack structure and a first protrusion 310b that protrudes from a sidewall of the first through portion 310a. The first protrusion 310b may contact at least a portion of the sidewall of the uppermost gate pattern 300 adjacent to the first through portion 310a.

예시적인 실시예에서, 상기 제1 돌출부(310b)는 상기 최상부의 게이트 패턴(300)의 측벽과 접하는 부위 및 상기 제1 희생막(222) 및 제2 희생막 패턴(224)과 접하는 부위를 각각 포함할 수 있다. In an exemplary embodiment, the first protrusion 310b has a portion in contact with the sidewall of the uppermost gate pattern 300 and a portion in contact with the first sacrificial layer 222 and the second sacrificial layer pattern 224, respectively. It can be included.

상기 관통 셀 콘택(310)은 제1 돌출부(310b)를 통해 최상부의 게이트 패턴(300)과 접촉되어 최상부의 게이트 패턴(300)과 전기적으로 연결된다. The through cell contact 310 is in contact with the uppermost gate pattern 300 through the first protrusion 310b and is electrically connected to the uppermost gate pattern 300.

상기 제1 돌출부(310b) 아래의 제1 관통부(310a)에는 상기 제3 희생막 패턴(280a)이 둘러싸여 있을 수 있다. 상기 제3 희생막 패턴(280a)은 링 형상을 가질 수 있다. The third sacrificial layer pattern 280a may be surrounded in the first through portion 310a below the first protrusion 310b. The third sacrificial layer pattern 280a may have a ring shape.

상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300)이 배치된 층의 아래는 제1 희생막이 게이트 패턴으로 리플레이스되지 않아서, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 따라서, 상기 관통 셀 콘택(310)은 상기 최상부의 게이트 패턴(300) 아래에 위치하는 게이트 패턴들과는 전기적으로 연결되지 않을 수 있다. Since the first sacrificial layer is not replaced with the gate pattern below the layer where the uppermost gate pattern 300 is in contact with the through-cell contact 310, the first insulating layer 220 and the first sacrificial layer 222 are formed. It can have this laminated insulation structure. Accordingly, the through cell contact 310 may not be electrically connected to gate patterns located below the uppermost gate pattern 300.

이와 같이, 상기 관통 셀 콘택(310)은 하나의 게이트 패턴(300) 및 하부 패드 패턴(108a)을 직접 전기적으로 연결함으로써 배선이 단순해질 수 있다. In this way, the through-cell contact 310 directly electrically connects one gate pattern 300 and the lower pad pattern 108a, thereby simplifying wiring.

상기 공정을 통해 수직형 메모리 소자를 제조할 수 있다. A vertical memory device can be manufactured through the above process.

전술한 공정들을 통해 제조된 수직형 메모리 소자는 다음과 같은 구조적 특징을 가질 수 있다. 상기 수직형 메모리 소자의 특징은 제조 방법을 설명하면서 대부분 설명되었으므로, 주요 특징만을 설명한다. A vertical memory device manufactured through the above-described processes may have the following structural characteristics. Since most of the features of the vertical memory device have been explained while explaining the manufacturing method, only the main features will be described.

도 20은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는평면도이다. 도 21은 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다. 도 22는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다. Figure 20 is a plan view showing a vertical memory device according to an embodiment of the present invention. Figure 21 is an enlarged cross-sectional view showing a portion of a vertical memory device according to an embodiment of the present invention. Figure 22 is an enlarged plan view showing a portion of a vertical memory device according to an embodiment of the present invention.

도 21은 도 19의 D 부위의 확대된 단면도이다. 도 22는 도 19의 I-I'부위를 절단하였을 때 보여지는 평면도이다. FIG. 21 is an enlarged cross-sectional view of portion D of FIG. 19. Figure 22 is a plan view seen when section II' of Figure 19 is cut.

도 19 내지 도 22를 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴이 구비되고, 상기 회로 패턴들을 덮는 하부 층간 절연막(110)이 구비된다. 19 to 22, circuit patterns constituting a ferry circuit are provided on the substrate 100, and a lower interlayer insulating film 110 is provided to cover the circuit patterns.

상기 회로 패턴에는 하부 트랜지스터(104) 및 하부 배선들(108)을 포함할 수 있고, 하부 배선(108)에는 하부 패드 패턴(108a)을 포함할 수 있다. 상기 하부 패드 패턴(108a) 상에는 보호 패턴(109)이 구비될 수 있다. The circuit pattern may include a lower transistor 104 and lower wires 108, and the lower wire 108 may include a lower pad pattern 108a. A protection pattern 109 may be provided on the lower pad pattern 108a.

상기 하부 층간 절연막(110) 상에 베이스 패턴(116) 및 베이스 절연막(118)이 구비될 수 있다. A base pattern 116 and a base insulating layer 118 may be provided on the lower interlayer insulating layer 110.

상기 기판(100)은 메모리 셀 어레이가 형성되는 제1 영역(A) 및 상기 메모리 셀 어레이로부터 연장되는 제2 영역(B)을 포함할 수 있다. The substrate 100 may include a first area (A) where a memory cell array is formed and a second area (B) extending from the memory cell array.

상기 베이스 패턴(116) 및 베이스 절연막(118) 상에 게이트 패턴(300) 및 제1 절연막(220)이 번갈아 반복 적층되고, 상기 기판(100)의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비될 수 있다. 상기 게이트 패턴(300)은 예를들어 텅스텐을 포함할 수 있고, 상기 제1 절연막(220)은 예를들어 실리콘 산화물을 포함할 수 있다. 상기 셀 적층 구조물은 상기 제1 영역(A)으로부터 제2 영역(B)까지 연장되고, 상기 제2 영역(B) 상의 셀 적층 구조물은 계단 형상을 가질 수 있다. Gate patterns 300 and first insulating layers 220 are alternately and repeatedly stacked on the base pattern 116 and the base insulating layer 118, extend in a first direction parallel to the upper surface of the substrate 100, and extend in a first direction parallel to the upper surface of the substrate 100. A cell stack structure may be provided whose edges in the first direction have a step shape. The gate pattern 300 may include, for example, tungsten, and the first insulating layer 220 may include, for example, silicon oxide. The cell stacked structure extends from the first area (A) to the second area (B), and the cell stacked structure on the second area (B) may have a step shape.

상기 셀 적층 구조물의 계단 형상을 가지는 부위(즉, 계단부)는 상부면이 노출되는 제1 방향의 가장자리의 제1 부위(즉, 계단의 상부)와, 상기 제1 부위의 수직 방향의 아래에 배치되어 상부면이 노출되지 않는 제2 부위를 포함할 수 있다. 상기 제1 부위의 일부에는 상기 셀 적층 구조물의 게이트 패턴(300)과 전기적으로 연결되는 관통 셀 콘택(310)이 형성될 수 있다. The portion having a step shape (i.e., step portion) of the cell stack structure is located at a first portion of the edge in the first direction where the upper surface is exposed (i.e., the top of the step) and below the first portion in the vertical direction. It may include a second portion that is disposed so that the upper surface is not exposed. A through-cell contact 310 electrically connected to the gate pattern 300 of the cell stack structure may be formed in a portion of the first portion.

상기 제1 부위의 게이트 패턴(300)의 수직 높이(즉, 두께)는 상기 제2 부위의 게이트 패턴(300)의 수직 높이보다 더 두꺼울 수 있다. The vertical height (i.e., thickness) of the gate pattern 300 in the first portion may be thicker than the vertical height of the gate pattern 300 in the second portion.

상기 셀 적층 구조물의 일부 부위에는 상기 게이트 패턴(300)으로 리플레이스먼트(replacement) 되지않고, 제1 절연막 및 제1 희생막이 적층된 절연 구조를 가질 수 있다. 즉, 상기 관통 셀 콘택(310)이 형성되는 제1 부위의 아래에 위치한 상기 셀 적층 구조물 부위는 제1 절연막(220) 및 제1 희생막(222)이 번갈아 반복 적층되는 형상을 가질 수 있다. 또한, 상기 관통 셀 콘택(310)이 형성되는 제1 부위의 일부분에도 제1 희생막 및 제2 희생막 패턴이 남아있을 수 있다. Some portions of the cell stack structure may not be replaced with the gate pattern 300 and may have an insulating structure in which a first insulating film and a first sacrificial film are stacked. That is, the cell stack structure portion located below the first portion where the through-cell contact 310 is formed may have a shape in which the first insulating layer 220 and the first sacrificial layer 222 are alternately and repeatedly stacked. Additionally, the first sacrificial layer and the second sacrificial layer pattern may remain in a portion of the first portion where the through-cell contact 310 is formed.

상기 제1 희생막(222)은 예를들어 실리콘 질화물을 포함할 수 있다.The first sacrificial layer 222 may include, for example, silicon nitride.

상기 셀 적층 구조물을 덮는 제1 층간 절연막(230) 및 제2 층간 절연막(254), 제1 마스크막(290) 및 제3 층간 절연막(296)이 구비될 수 있다. A first interlayer insulating film 230, a second interlayer insulating film 254, a first mask film 290, and a third interlayer insulating film 296 may be provided to cover the cell stack structure.

상기 관통 셀 콘택(310)은 상기 제3 층간 절연막(296)으로부터 상기 제1 부위의 셀 적층 구조물을 관통하도록 수직 방향으로 연장되어, 하나의 게이트 패턴(300)의 측벽 및 하부 패드 패턴(108a)을 전기적으로 연결시킬 수 있다. 상기 관통 셀 콘택(310)은 상기 제1 내지 제3 층간 절연막(230, 254, 296), 제1 마스크막(290), 하부 절연막 패턴(214), 베이스 절연막(118) 및 보호 패턴(109)을 관통할 수 있다. The through cell contact 310 extends in the vertical direction from the third interlayer insulating film 296 to penetrate the cell stack structure in the first region, forming the sidewall and lower pad pattern 108a of one gate pattern 300. can be electrically connected. The through-cell contact 310 includes the first to third interlayer insulating layers 230, 254, and 296, a first mask layer 290, a lower insulating layer pattern 214, a base insulating layer 118, and a protection pattern 109. can penetrate.

상기 관통 셀 콘택(310)은 상기 제3 층간 절연막(296)으로부터 상기 하부 패드 패턴(108a)까지 수직 방향으로 연장되고 상기 제1 부위의 셀 적층 구조물을 관통하는 제1 관통부(310a) 및 상기 제1 관통부(310a)의 측벽으로부터 인접하는 최상부의 상기 게이트 패턴(300)의 적어도 일부분과 접촉하도록 돌출되는 제1 돌출부(310b)를 포함할 수 있다. 상기 관통 셀 콘택(310)은 예를들어, 텅스텐을 포함할 수 있다. The through cell contact 310 extends in the vertical direction from the third interlayer insulating film 296 to the lower pad pattern 108a and includes a first through portion 310a that penetrates the cell stack structure of the first portion and the It may include a first protrusion 310b that protrudes from the sidewall of the first through portion 310a to contact at least a portion of the uppermost gate pattern 300 adjacent thereto. The through-cell contact 310 may include, for example, tungsten.

상기 제1 돌출부(310b)는 상기 제1 관통부(310a)를 둘러싸는 링 형상을 가질 수 있다. The first protrusion 310b may have a ring shape surrounding the first penetration part 310a.

예시적인 실시예에서, 상기 제1 돌출부(310b)는 상기 최상부의 게이트 패턴(300)의 측벽과 접하는 제1 부위 및 상기 제1 희생막 및 제2 희생막 패턴과 접하는 제2 부위를 포함할 수 있다. In an exemplary embodiment, the first protrusion 310b may include a first portion in contact with a sidewall of the uppermost gate pattern 300 and a second portion in contact with the first sacrificial layer and the second sacrificial layer pattern. there is.

이와 같이, 상기 관통 셀 콘택(310)은 제1 돌출부(310b)를 통해 최상부의 게이트 패턴(300)의 측벽과 접촉되어 최상부의 게이트 패턴(300)과 전기적으로 연결될 수 있다. In this way, the through-cell contact 310 may be in contact with the sidewall of the uppermost gate pattern 300 through the first protrusion 310b and electrically connected to the uppermost gate pattern 300.

상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300)이 배치된 층의 수직 방향의 아래는 제1 희생막이 게이트 패턴으로 리플레이스먼트 되지 않아서, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 예시적인 실시예에서, 상기 제1 돌출부(310b)와 접하는 최상부의 게이트 패턴(300)의 저면의 수직 방향의 아래에는 상기 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조가 배치될 수 있다. 상기 관통 셀 콘택(310)은 상기 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 관통할 수 있다. Since the first sacrificial layer is not replaced with the gate pattern below the layer in the vertical direction where the uppermost gate pattern 300 in contact with the through-cell contact 310 is disposed, the first insulating layer 220 and the first sacrificial layer are The film 222 may have a stacked insulating structure. In an exemplary embodiment, an insulating structure in which the first insulating film 220 and the first sacrificial film 222 are stacked vertically below the bottom surface of the uppermost gate pattern 300 in contact with the first protrusion 310b. can be placed. The through cell contact 310 may penetrate an insulating structure in which the first insulating layer 220 and the first sacrificial layer 222 are stacked.

상기 관통 셀 콘택(310)에서 상기 제1 돌출부(310b) 아래에 위치하는 제1 관통부(310a)의 측벽을 둘러싸는 제3 희생막 패턴(280a)이 구비될 수 있다. 상기 제3 희생막 패턴(280a)은 상기 제1 희생막(222)과는 다른 절연 물질을 포함할 수 있다. 상기 제3 희생막 패턴(280a)은 예를들어, 실리콘 산화물을 포함할 수 있다. A third sacrificial layer pattern 280a may be provided surrounding the sidewall of the first through portion 310a located below the first protrusion 310b in the through cell contact 310. The third sacrificial layer pattern 280a may include an insulating material different from that of the first sacrificial layer 222. The third sacrificial layer pattern 280a may include, for example, silicon oxide.

상기 제3 희생막 패턴(280a)은 상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300) 아래의 상기 제1 희생막(222)과 상기 제1 관통부(310a)의 측벽 사이에 배치될 수 있다. 상기 제3 희생막 패턴(280a)은 상기 제1 관통부(310a)의 외측벽을 둘러싸는 링 형상을 가질 수 있다. 상기 제3 희생막 패턴(280a)는 상기 제1 희생막(222)과 접할 수 있다. The third sacrificial layer pattern 280a is between the first sacrificial layer 222 below the uppermost gate pattern 300 in contact with the through cell contact 310 and the sidewall of the first through portion 310a. can be placed. The third sacrificial layer pattern 280a may have a ring shape surrounding the outer wall of the first penetration portion 310a. The third sacrificial layer pattern 280a may contact the first sacrificial layer 222.

예시적인 실시예에서, 단면도에서 볼 때, 상기 제1 관통부(310a)의 외측벽으로부터 상기 제1 돌출부(310b)까지의 수평 거리는 상기 제1 관통부(310a)의 외측벽으로부터 상기 제3 희생막 패턴(280a)까지의 수평 거리보다 더 클 수 있다. 즉, 상기 제1 돌출부(310b)의 측방으로의 길이는 상기 제1 관통부(310a)로부터 돌출되는 상기 제3 희생막 패턴(280a)의 측방으로의 길이보다 더 길 수 있다. In an exemplary embodiment, when viewed in cross-section, the horizontal distance from the outer wall of the first through portion 310a to the first protrusion 310b is the distance from the outer wall of the first through portion 310a to the third sacrificial layer pattern. It may be larger than the horizontal distance to (280a). That is, the lateral length of the first protrusion 310b may be longer than the lateral length of the third sacrificial layer pattern 280a protruding from the first through portion 310a.

상기 제1 돌출부(310b)의 수직 높이는 상기 제1 관통부(310a)를 둘러싸는 상기 제3 희생막 패턴(280a)의 수직 높이보다 더 클 수 있다.The vertical height of the first protrusion 310b may be greater than the vertical height of the third sacrificial layer pattern 280a surrounding the first penetration portion 310a.

상기 관통 셀 콘택(310)의 저면은 하부 패드 패턴(108a)과 접할 수 있다. The bottom of the through-cell contact 310 may be in contact with the lower pad pattern 108a.

상기 관통 셀 콘택(310)은 제1 관통부(310a)와 인접하는 최상부의 게이트 패턴(300)과 전기적으로 연결되고, 그 하부에 위치하는 게이트 패턴들과는 전기적으로 절연될 수 있다. The through cell contact 310 may be electrically connected to the uppermost gate pattern 300 adjacent to the first through portion 310a and electrically insulated from gate patterns located below it.

한편, 상기 제1 마스크막(290)으로부터 상기 제1 부위의 셀 적층 구조물을 관통하여 상기 베이스 패턴(116)까지 연장되는 지지 구조물(294)이 구비될 수 있다. 상기 지지 구조물(294)은 상기 제1 마스크막(290), 제1 및 제2 층간 절연막(230, 254) 및 하부 절연막 패턴(214)을 관통할 수 있다. 상기 지지 구조물(294)은 절연 물질을 포함할 수 있고, 예를들어, 실리콘 산화물을 포함할 수 있다. Meanwhile, a support structure 294 may be provided that extends from the first mask layer 290 through the cell stack structure in the first portion to the base pattern 116. The support structure 294 may penetrate the first mask layer 290, the first and second interlayer insulating layers 230 and 254, and the lower insulating layer pattern 214. The support structure 294 may include an insulating material, for example, silicon oxide.

상기 지지 구조물(294)은 상기 제1 마스크막(290)으로부터 상기 베이스 패턴(116)까지 수직 방향으로 연장되고 상기 제1 부위의 셀 적층 구조물을 관통하는 제2 관통부(294a), 상기 제2 관통부(294a)의 측벽으로부터 인접하는 최상부의 상기 게이트 패턴(300)과 접촉하도록 돌출되는 제2 돌출부(294b) 및 상기 제2 관통부(294a)의 측벽으로부터 상기 최상부의 게이트 패턴(300) 아래에 위치하는 게이트 패턴들(300)과 접촉하도록 돌출되는 제3 돌출부(294c)를 포함할 수 있다. The support structure 294 includes a second penetration portion 294a that extends in the vertical direction from the first mask layer 290 to the base pattern 116 and penetrates the cell stack structure of the first portion, and the second penetration portion 294a A second protrusion 294b protrudes from the sidewall of the penetrating portion 294a to contact the uppermost gate pattern 300 adjacent thereto, and below the uppermost gate pattern 300 from the sidewall of the second penetrating portion 294a. It may include a third protrusion 294c that protrudes to contact the gate patterns 300 located at .

각각의 상기 제2 및 제3 돌출부들(294b, 294c)은 상기 제2 관통부(294a)를 둘러싸는 링 형상을 가질 수 있다. Each of the second and third protrusions 294b and 294c may have a ring shape surrounding the second penetrating portion 294a.

예시적인 실시예에서, 상기 지지 구조물(294)은 상기 셀 적층 구조물에서 상기 제1 절연막(220) 및 게이트 패턴(300)이 적층된 부위를 관통할 수 있다. In an exemplary embodiment, the support structure 294 may penetrate a portion of the cell stack structure where the first insulating layer 220 and the gate pattern 300 are stacked.

예시적인 실시예에서, 단면도에서 볼 때, 상기 제2 돌출부(294b)의 측방으로의 길이는 상기 제3 돌출부(294c)의 측방으로의 길이보다 클 수 있다. 상기 제2 돌출부(294b)의 수직 높이는 상기 제3 돌출부(294c)의 수직 높이보다 더 클 수 있다.In an exemplary embodiment, when viewed in cross-section, the lateral length of the second protrusion 294b may be greater than the lateral length of the third protrusion 294c. The vertical height of the second protrusion 294b may be greater than the vertical height of the third protrusion 294c.

상기 지지 구조물(294)의 저면은 상기 베이스 패턴(116)과 접할 수 있다. The bottom of the support structure 294 may be in contact with the base pattern 116.

한편, 상기 기판(100)의 제1 영역(A) 상에는 상기 셀 적층 구조물을 관통하는 채널 구조물들(252a)이 구비될 수 있다. Meanwhile, channel structures 252a penetrating the cell stack structure may be provided on the first area A of the substrate 100.

도 23은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는단면도이다. 도 24는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다. 도 25는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다. Figure 23 is a cross-sectional view showing a vertical memory device according to an embodiment of the present invention. Figure 24 is an enlarged cross-sectional view showing a portion of a vertical memory device according to an embodiment of the present invention. Figure 25 is an enlarged plan view showing a portion of a vertical memory device according to an embodiment of the present invention.

도 23은 도 22의 D 부위의 확대된 단면도이다. 도 24는 도 22의 I-I'부위를 절단하였을 때 보여지는 평면도이다. FIG. 23 is an enlarged cross-sectional view of portion D of FIG. 22. Figure 24 is a plan view seen when section II' of Figure 22 is cut.

도 23 내지 도 25에 도시된 수직형 메모리 소자는 관통 셀 콘택의 제1 돌출부가 접촉하는 부위를 제외하고는 도 19 내지 22를 참조로 설명한 수직형 메모리 소자와 실질적으로 동일하다. 그러므로, 중복되는 설명은 생략한다. The vertical memory device shown in FIGS. 23 to 25 is substantially the same as the vertical memory device described with reference to FIGS. 19 to 22 except for the portion where the first protrusion of the through-cell contact contacts. Therefore, redundant descriptions are omitted.

도 23 내지 도 25를 참조하면, 게이트 패턴(300) 및 제1 절연막(220)이 번갈아 반복 적층되고, 상기 기판(100)의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비될 수 있다.23 to 25, the gate pattern 300 and the first insulating layer 220 are alternately and repeatedly stacked, extend in a first direction parallel to the upper surface of the substrate 100, and extend at an edge in the first direction. A cell stack structure having a staircase shape may be provided.

상기 셀 적층 구조물의 일부 부위에는 상기 게이트 패턴(300)으로 리플레이스먼트 되지않고, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 즉, 상기 관통 셀 콘택(310)이 형성되는 제1 부위의 아래에 위치한 상기 셀 적층 구조물 부위는 제1 절연막(220) 및 제1 희생막(222)이 번갈아 반복 적층되는 형상을 가질 수 있다. 그러나, 상기 관통 셀 콘택(310)이 형성되는 제1 부위는 상기 게이트 패턴으로 리플레이스먼트 되어 제1 희생막(222) 및 제2 희생막 패턴(224)이 남아있지 않을 수 있다. Some portions of the cell stack structure may not be replaced with the gate pattern 300 and may have an insulating structure in which the first insulating film 220 and the first sacrificial film 222 are stacked. That is, the cell stack structure portion located below the first portion where the through-cell contact 310 is formed may have a shape in which the first insulating layer 220 and the first sacrificial layer 222 are alternately and repeatedly stacked. However, the first portion where the through-cell contact 310 is formed may be replaced with the gate pattern, so that the first sacrificial layer 222 and the second sacrificial layer pattern 224 may not remain.

상기 셀 적층 구조물을 덮는 제1 층간 절연막(230) 및 제2 층간 절연막(254), 제1 마스크막(290) 및 제3 층간 절연막(296)이 구비될 수 있다. A first interlayer insulating film 230, a second interlayer insulating film 254, a first mask film 290, and a third interlayer insulating film 296 may be provided to cover the cell stack structure.

상기 관통 셀 콘택(310)은 상기 제3 층간 절연막(296)으로부터 상기 하부 패드 패턴(108a)까지 수직 방향으로 연장되고 상기 제1 부위의 셀 적층 구조물을 관통하는 제1 관통부(310a) 및 상기 제1 관통부(310a)의 측벽으로부터 인접하는 최상부의 상기 게이트 패턴(300)와 접촉하도록 돌출되는 제1 돌출부(310b)를 포함할 수 있다. 상기 제1 돌출부의 단부의 측벽 전면이 상기 최상부의 게이트 패턴(300)과 접촉할 수 있다. 상기 제1 돌출부(310b)는 상기 제1 관통부(310a)를 둘러싸는 링 형상을 가질 수 있다. The through cell contact 310 extends in the vertical direction from the third interlayer insulating film 296 to the lower pad pattern 108a and includes a first through portion 310a that penetrates the cell stack structure of the first portion and the It may include a first protrusion 310b that protrudes from the sidewall of the first through portion 310a to contact the uppermost gate pattern 300 adjacent to it. The entire sidewall of the end of the first protrusion may contact the uppermost gate pattern 300. The first protrusion 310b may have a ring shape surrounding the first penetration part 310a.

상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300)이 배치된 층의 수직 방향의 아래는 제1 희생막이 게이트 패턴으로 리플레이스먼트 되지 않아서, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 예시적인 실시예에서, 상기 제1 돌출부(310b)와 접하는 최상부의 게이트 패턴(300)의 저면의 수직 방향의 아래에는 상기 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조가 배치될 수 있다. 즉, 상기 관통 셀 콘택(310)은 상기 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 관통할 수 있다. Since the first sacrificial layer is not replaced with the gate pattern below the layer in the vertical direction where the uppermost gate pattern 300 in contact with the through-cell contact 310 is disposed, the first insulating layer 220 and the first sacrificial layer are The film 222 may have a stacked insulating structure. In an exemplary embodiment, an insulating structure in which the first insulating film 220 and the first sacrificial film 222 are stacked vertically below the bottom surface of the uppermost gate pattern 300 in contact with the first protrusion 310b. can be placed. That is, the through-cell contact 310 may penetrate the insulating structure in which the first insulating layer 220 and the first sacrificial layer 222 are stacked.

상기 수직형 메모리 소자는 도 1 내지 도 19를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다. 다만, 도 15를 참조로 설명한 공정을 수행할 때, 상기 제2 영역(B)에서, 상기 제1 희생막(222) 상에 상기 제2 희생막 패턴(224)이 적층된 부위(이하, 계단층)의 제1 희생막(222) 및 제2 희생막 패턴(224)은 모두 제거되도록 할 수 있다. 따라서, 상기 제2 갭(278) 내에는 상기 제1 리세스(271) 내의 제3 희생막(280)이 노출될 수 있다. 한편, 상기 제2 영역(B)에서, 수직 방향으로 상기 계단층의 아래에 위치하는 제1 희생막(222)은 제거되지 않고 남아있도록 할 수 있다. The vertical memory device can be formed by performing substantially the same process as described with reference to FIGS. 1 to 19. However, when performing the process described with reference to FIG. 15, in the second region B, the area (hereinafter referred to as steps) where the second sacrificial layer pattern 224 is stacked on the first sacrificial layer 222 All of the first sacrificial layer 222 and the second sacrificial layer pattern 224 (layer) may be removed. Accordingly, the third sacrificial layer 280 in the first recess 271 may be exposed within the second gap 278. Meanwhile, in the second area B, the first sacrificial layer 222 located below the step layer in the vertical direction may be left without being removed.

도 26은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는단면도이다. 도 27은 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다. 도 28는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다. Figure 26 is a cross-sectional view showing a vertical memory device according to an embodiment of the present invention. Figure 27 is an enlarged cross-sectional view showing a portion of a vertical memory device according to an embodiment of the present invention. Figure 28 is an enlarged plan view showing a portion of a vertical memory device according to an embodiment of the present invention.

도 27은 도 26의 D 부위의 확대된 단면도이다. 도 28은 도 27의 I-I'부위를 절단하였을 때 보여지는 평면도이다. Figure 27 is an enlarged cross-sectional view of portion D in Figure 26. Figure 28 is a plan view seen when section II' of Figure 27 is cut.

도 26 내지 도 28에 도시된 수직형 메모리 소자는 관통 셀 콘택의 제1 돌출부의 형상을 제외하고는 도 19 내지 22를 참조로 설명한 수직형 메모리 소자와 실질적으로 동일하다. 그러므로, 중복되는 설명은 생략한다. The vertical memory device shown in FIGS. 26 to 28 is substantially the same as the vertical memory device described with reference to FIGS. 19 to 22 except for the shape of the first protrusion of the through-cell contact. Therefore, redundant descriptions are omitted.

도 26 내지 도 28을 참조하면, 게이트 패턴(300) 및 제1 절연막(220)이 번갈아 반복 적층되고, 상기 기판(100)의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비될 수 있다.26 to 28, the gate pattern 300 and the first insulating layer 220 are alternately and repeatedly stacked, extend in a first direction parallel to the upper surface of the substrate 100, and extend at an edge in the first direction. A cell stack structure having a staircase shape may be provided.

상기 셀 적층 구조물의 일부 부위에는 상기 게이트 패턴(300)으로 리플레이스먼트 되지않고, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 즉, 상기 관통 셀 콘택(310)이 형성되는 제1 부위의 아래에 위치한 상기 셀 적층 구조물 부위는 제1 절연막(220) 및 제1 희생막(222)이 번갈아 반복 적층되는 형상을 가질 수 있다. 또한, 상기 관통 셀 콘택이 형성되는 제1 부위의 일부분에도 제1 희생막(222) 및 제2 희생막 패턴(224)이 남아있을 수 있다. Some portions of the cell stack structure may not be replaced with the gate pattern 300 and may have an insulating structure in which the first insulating film 220 and the first sacrificial film 222 are stacked. That is, the cell stack structure portion located below the first portion where the through-cell contact 310 is formed may have a shape in which the first insulating layer 220 and the first sacrificial layer 222 are alternately and repeatedly stacked. Additionally, the first sacrificial layer 222 and the second sacrificial layer pattern 224 may remain in a portion of the first area where the through-cell contact is formed.

상기 셀 적층 구조물을 덮는 제1 층간 절연막(230) 및 제2 층간 절연막(254), 제1 마스크막(290) 및 제3 층간 절연막(296)이 구비될 수 있다. A first interlayer insulating film 230, a second interlayer insulating film 254, a first mask film 290, and a third interlayer insulating film 296 may be provided to cover the cell stack structure.

상기 관통 셀 콘택(310)은 상기 제3 층간 절연막(296)으로부터 상기 하부 패드 패턴(108a)까지 수직 방향으로 연장되고 상기 제1 부위의 셀 적층 구조물을 관통하는 제1 관통부(310a) 및 상기 제1 관통부(310a)의 측벽으로부터 인접하는 최상부의 상기 게이트 패턴(300)와 접촉하도록 돌출되는 제1 돌출부(310b)를 포함할 수 있다. 상기 제1 돌출부(310b)의 단부의 일부분이 상기 최상부의 게이트 패턴(300)과 접촉할 수 있다. 상기 제1 돌출부(310b)의 단부의 나머지 일부분은 제1 희생막(222) 및 제2 희생막 패턴(224)과 접촉할 수 있다. 상기 제1 돌출부(310b)는 상기 제1 관통부(310a)를 둘러싸는 링 형상을 가질 수 있다. The through cell contact 310 extends in the vertical direction from the third interlayer insulating film 296 to the lower pad pattern 108a and includes a first through portion 310a that penetrates the cell stack structure of the first portion and the It may include a first protrusion 310b that protrudes from the sidewall of the first through portion 310a to contact the uppermost gate pattern 300 adjacent to it. A portion of the end of the first protrusion 310b may contact the uppermost gate pattern 300. The remaining portion of the end of the first protrusion 310b may contact the first sacrificial layer 222 and the second sacrificial layer pattern 224. The first protrusion 310b may have a ring shape surrounding the first penetration part 310a.

상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300)이 배치된 층의 수직 방향의 아래는 게이트 패턴들(300)이 배치될 수 있다. 상기 관통 셀 콘택(310)의 돌출부(310b)의 끝부분의 수직 방향의 아래에는 상기 제1 희생막(222)이 게이트 패턴으로 리플레이스먼트 되지 않아서, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. Gate patterns 300 may be disposed under the layer in the vertical direction on which the uppermost gate pattern 300, which contacts the through-cell contact 310, is disposed. Since the first sacrificial layer 222 is not replaced with a gate pattern below the end of the protrusion 310b of the through-cell contact 310 in the vertical direction, the first insulating layer 220 and the first sacrificial layer are formed. (222) may have a stacked insulating structure.

상기 수직형 메모리 소자는 도 1 내지 도 19를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다. The vertical memory device can be formed by performing substantially the same process as described with reference to FIGS. 1 to 19.

다만, 도 15를 참조로 설명한 공정을 수행할 때, 상기 제2 영역(B)에서, 상기 제1 홀이 형성되는 부위와 인접하여 제1 희생막(222) 및 제2 희생막 패턴(224)이 제거되지 않고 남아있도록 할 수 있다. 이 후, 도 18을 참조로 설명한 공정에서 최상부의 제1 희생막 및 제2 희생막 패턴을 추가적으로 제거하여 상기 제2 갭 내에 최상부의 게이트 패턴의 측벽이 노출되도록 할 수 있다. However, when performing the process described with reference to FIG. 15, in the second region B, the first sacrificial film 222 and the second sacrificial film pattern 224 are formed adjacent to the area where the first hole is formed. This can be left behind without being removed. Thereafter, the uppermost first sacrificial layer and the second sacrificial layer pattern may be additionally removed in the process described with reference to FIG. 18 to expose the sidewall of the uppermost gate pattern within the second gap.

상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, the present invention has been described with reference to preferred embodiments, but those skilled in the art can make various modifications and modifications to the present invention without departing from the spirit and scope of the present invention as set forth in the patent claims. You will understand that you can change it.

100 : 기판 108a : 하부 패드 패턴
220 : 제1 절연막 222 : 제1 희생막
224 : 제2 희생막 패턴 230 : 제1 층간 절연막
254 : 제2 층간 절연막 260 : 제1 홀
262 : 제2 홀 300 : 게이트 패턴
310 : 관통 셀 콘택 310a : 제1 관통부
310b : 제1 돌출부 280a : 제3 희생막 패턴
294 : 지지 구조물 294a : 제2 관통부
294b : 제2 돌출부 294c : 제3 돌출부 100: Substrate 108a: Lower pad pattern
220: first insulating film 222: first sacrificial film
224: second sacrificial layer pattern 230: first interlayer insulating layer
254: second interlayer insulating film 260: first hole
262: second hole 300: gate pattern
310: penetrating cell contact 310a: first penetrating portion
310b: first protrusion 280a: third sacrificial layer pattern
294: Support structure 294a: Second penetration part
294b: second protrusion 294c: third protrusion

Claims (10)

기판 상에 형성된 하부 패드 패턴;
상기 하부 패드 패턴 상에 구비되고, 게이트 패턴 및 제1 절연막이 번갈아 반복 적층되고, 상기 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물;
상기 셀 적층 구조물의 계단 형상을 갖는 부위를 관통하고, 상기 수직 방향으로 연장되는 제1 관통부 및 상기 제1 관통부의 측벽으로부터 돌출되고 상기 제1 관통부가 통과하는 최상부의 게이트 패턴의 측벽의 적어도 일부와 접하는 제1 돌출부를 포함하는 관통 셀 콘택; 및
상기 관통 셀 콘택에서 상기 제1 돌출부의 아래에 위치하는 제1 관통부의 외측벽을 둘러싸는 제1 절연 패턴이 구비되고,
상기 셀 적층 구조물에서 적어도 상기 관통 셀 콘택과 접하는 최상부의 게이트 패턴이 배치된 층의 수직 방향의 아래에는 상기 제1 절연막 및 절연 물질을 포함하는 제1 희생막이 반복 적층된 구조를 가지는 수직형 메모리 소자. A lower pad pattern formed on the substrate;
A cell stack structure provided on the lower pad pattern, in which a gate pattern and a first insulating layer are alternately and repeatedly stacked, extends in a first direction parallel to the upper surface of the substrate, and has an edge in the first direction having a step shape. ;
A first penetrating portion that penetrates a step-shaped portion of the cell stack structure and extends in the vertical direction, and at least a portion of a sidewall of an uppermost gate pattern that protrudes from a sidewall of the first penetrating portion and through which the first penetrating portion passes. A through-cell contact including a first protrusion abutting; and
A first insulating pattern is provided surrounding an outer wall of the first penetration portion located below the first protrusion in the through cell contact,
A vertical memory device having a structure in which the first insulating film and a first sacrificial film including an insulating material are repeatedly stacked in the cell stack structure, at least under the layer in the vertical direction of the uppermost gate pattern contacting the through-cell contact. . 제1 항에 있어서, 상기 관통 셀 콘택의 제1 관통부는 상기 제1 절연막 및 제1 희생막이 반복 적층된 구조를 관통하여 하부 패드 패턴까지 연장되는 수직형 메모리 소자. The vertical memory device of claim 1, wherein the first through portion of the through cell contact extends through a structure in which the first insulating layer and the first sacrificial layer are repeatedly stacked and extends to the lower pad pattern. 제1 항에 있어서, 상기 최상부의 게이트 패턴의 수직 높이는 그 하부의 게이트 패턴의 수직 높이보다 더 높은 수직형 메모리 소자. The vertical memory device of claim 1, wherein the vertical height of the uppermost gate pattern is higher than the vertical height of the lower gate pattern. 제1 항에 있어서, 상기 관통 셀 콘택의 제1 돌출부의 측방으로의 길이는 상기 제1 관통부로부터 돌출되는 상기 제1 절연 패턴의 측방으로의 길이보다 더 긴 수직형 메모리 소자. The vertical memory device of claim 1, wherein a lateral length of the first protrusion of the through cell contact is longer than a lateral length of the first insulating pattern protruding from the first through cell contact. 제1 항에 있어서, 상기 관통 셀 콘택의 제1 돌출부는 상기 제1 관통부를 둘러싸는 링 형상을 가지는 수직형 메모리 소자. The vertical memory device of claim 1, wherein the first protrusion of the through cell contact has a ring shape surrounding the first through portion. 제1 항에 있어서, 상기 셀 적층 구조물에서, 상기 관통 셀 콘택과 접하는 최상부의 게이트 패턴이 배치된 층에는 제1 희생막 및 제2 희생막 패턴이 적층된 구조물이 구비되고,
상기 관통 셀 콘택의 제1 돌출부의 단부의 일부는 상기 최상부의 게이트 패턴과 접하고 상기 제1 돌출부의 단부의 나머지 일부는 상기 제1 희생막과 접하는 수직형 메모리 소자. The method of claim 1, wherein, in the cell stacked structure, a structure in which a first sacrificial layer and a second sacrificial layer pattern are stacked on a layer on which the uppermost gate pattern contacts the through-cell contact is disposed,
A vertical memory device wherein a portion of an end of the first protrusion of the through-cell contact contacts the uppermost gate pattern and a remaining portion of an end of the first protrusion contacts the first sacrificial layer. 제1 항에 있어서, 상기 관통 셀 콘택의 제1 돌출부의 단부의 측벽 전면은 상기 최상부의 게이트 패턴과 접하는 수직형 메모리 소자. The vertical memory device of claim 1, wherein a front surface of a sidewall of an end of the first protrusion of the through cell contact is in contact with the uppermost gate pattern. 제1 항에 있어서, 상기 제1 돌출부와 접하는 최상부의 게이트 패턴의 저면 아래에는 상기 제1 절연막 및 제1 희생막이 반복 적층된 구조를 가지는 수직형 메모리 소자. The vertical memory device of claim 1, wherein the first insulating layer and the first sacrificial layer are repeatedly stacked below the bottom of the uppermost gate pattern in contact with the first protrusion. 제1 항에 있어서, 상기 제1 돌출부와 접하는 최상부의 게이트 패턴의 저면 아래에는 게이트 패턴들이 배치되고, 상기 돌출부의 단부의 수직 방향의 아래에는 상기 제1 절연막 및 제1 희생막이 반복 적층된 구조를 가지는 수직형 메모리 소자. The method of claim 1, wherein gate patterns are disposed under the bottom of the uppermost gate pattern in contact with the first protrusion, and the first insulating film and the first sacrificial film are repeatedly stacked under the vertical direction of the end of the protrusion. It is a vertical memory element. 제1 항에 있어서, 상기 셀 적층 구조물의 계단 형상을 갖는 부위를 관통하고, 절연 물질을 포함하는 지지 구조물을 더 포함하고,
상기 지지 구조물은 수직 방향으로 연장되는 제2 관통부, 상기 제2 관통부의 측벽으로부터 돌출되고 상기 제2 관통부가 통과하는 최상부의 게이트 패턴의 측벽과 접하는 제2 돌출부, 및 상기 제2 돌출부 아래의 게이트 패턴의 측벽과 접하는 제3 돌출부를 포함하는 수직형 메모리 소자.
The method of claim 1, further comprising a support structure penetrating a step-shaped portion of the cell stack structure and including an insulating material,
The support structure includes a second penetrating portion extending in a vertical direction, a second protruding portion protruding from a sidewall of the second penetrating portion and contacting a sidewall of an uppermost gate pattern through which the second penetrating portion passes, and a gate below the second protruding portion. A vertical memory device including a third protrusion in contact with the sidewall of the pattern.
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