KR20240031015A - 제1 및 제2 중전압 소자를 포함하는 반도체 장치, 이를 포함하는 디스플레이 구동장치, 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 장치는, 기판에 위치하고 제1 레벨 중전압을 인가받는 제1 중전압 소자; 상기 기판에 위치하고 상기 제1 레벨 중전압보다 큰 제2 레벨 중전압을 인가받는 제2 중전압 소자; 및 상기 제1 중전압 소자 및 제2 중전압 소자를 둘러싸는 딥 웰(Deep Well);을 포함하고, 상기 제2 중전압 소자는 제1 형 도펀트에 의해 도핑된 제2-1 중전압 웰 및 상기 제1 형 도펀트와 다른 타입의 제2 형 도펀트에 의해 도핑된 제2-2 중전압 웰을 포함하는 것을 특징으로 한다.
Description
본 명세서는 제1 및 제2 중전압 소자를 포함하는 반도체 장치, 이를 포함하는 디스플레이 구동장치, 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 산업이 급격하게 성장함에 따라, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 반도체 디바이스들의 세대들을 양산해 왔다. 집적 회로(integrated circuit; IC) 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호 연결된 디바이스들의 개수)는 일반적으로 증가되어 온 반면, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 구성요소(component)(또는 라인)]는 감소되어 왔다. 이러한 스케일링 다운 프로세스는 일반적으로, 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이익들을 제공한다. 그러나 이 이점들은 또한 반도체 디바이스들 및 이의 제조 공정의 복잡성을 증가시켜 왔다.
본 발명은 서로 다른 타입의 도펀트로 도핑된 두 개의 웰 영역을 포함하여 전기적 특성을 구현한 제2 중전압 소자를 포함하여 제2 중전압 소자를 포함하는 회로의 면적을 줄일 수 있는 제1 및 제2 중전압 소자를 포함하는 반도체 장치, 이를 포함하는 디스플레이 구동장치, 및 반도체 장치의 제조 방법을 제공하는 것을 그 기술적 과제로 한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판에 위치하고 제1 레벨 중전압을 인가받는 제1 중전압 소자; 상기 기판에 위치하고 상기 제1 레벨 중전압보다 큰 제2 레벨 중전압을 인가받는 제2 중전압 소자; 및 상기 제1 중전압 소자 및 제2 중전압 소자를 둘러싸는 딥 웰(Deep Well);을 포함하고, 상기 제2 중전압 소자는 제1 형 도펀트에 의해 도핑된 제2-1 중전압 웰 및 상기 제1 형 도펀트와 다른 타입의 제2 형 도펀트에 의해 도핑된 제2-2 중전압 웰을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치, 이를 포함하는 디스플레이 구동장치, 및 반도체 장치의 제조 방법은 전기적 특성을 구현한 제2 중전압 소자를 포함하고, 이에 따라, 제2 중전압 소자를 포함하는 회로의 면적을 줄이고, 제1 중전압 소자의 제조 공정을 이용하여 제2 중전압 소자를 형성하여 제1 및 제3 중전압 소자를 포함하는 반도체 장치의 제조 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 구동장치가 적용되는 디스플레이 장치를 보여주는 도면이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 구동장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 제1 중전압 소자의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 제2 중전압 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 제1 및 제2 중전압 소자의 제조 방법의 플로우 차트이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 제1 및 제2 중전압 소자의 제조 방법을 나타내는 플로우 차트이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 구동장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 제1 중전압 소자의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 제2 중전압 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 제1 및 제2 중전압 소자의 제조 방법의 플로우 차트이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 제1 및 제2 중전압 소자의 제조 방법을 나타내는 플로우 차트이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 디스플레이 구동장치를 포함하는 디스플레이 장치에 대해 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 디스플레이 구동장치가 적용되는 디스플레이 장치를 보여주는 도면이다.
본 발명에 따른 디스플레이 장치(50)는 디스플레이 패널(60), 전원공급부(65), 외부 시스템(80)을 포함한다. 또한, 본 발명에 따른 디스플레이 장치(50)는 디스플레이 구동장치(10)를 포함한다.
디스플레이 패널(60)은 유기발광소자가 형성되어 있는 유기발광패널이 될 수도 있으며, 액정이 형성되어 있는 액정패널이 될 수도 있다. 즉, 본 발명에 적용되는 디스플레이 패널(60)은 현재 이용되고 있는 모든 종류의 패널이 적용될 수 있다. 따라서, 본 발명에 따른 디스플레이 장치도, 유기발광디스플레이 장치, 액정디스플레이 장치 및 그 이외의 다양한 종류의 디스플레이 장치가 될 수 있다. 그러나, 이하에서는 설명의 편의상, 액정디스플레이 장치가 본 발명의 일예로서 설명된다.
디스플레이 패널(60)이 액정패널인 경우, 디스플레이 패널(60)의 하부 유리기판에는, 다수의 데이터 라인들(DL1 내지 DLd), 데이터 라인들(DL1 내지 DLd)과 교차되는 다수의 게이트 라인들(GL1 내지 GLg), 데이터 라인들(DL1 내지 DLd)과 게이트 라인들(GL1 내지 GLg)의 교차부들에 형성되는 다수의 박막트랜지스터(TFT: Thin FilmTransistor)들, 픽셀에 데이터전압을 충전시키기 위한 다수의 픽셀전극(화소전극)들 및 픽셀전극과 함께 액정층에 충전된 액정을 구동하기 위한 공통전극이 형성되며, 데이터 라인들(DL1 내지 DLd)과 게이트 라인들(GL1 내지 GLg)의 교차 구조에 의해 픽셀들이 매트릭스 형태로 배치된다.
디스플레이 패널(60)의 상부 유리기판에는 블랙매트릭스(BM)와 컬러필터가 형성된다. 하부 유리기판과 상부 유리기판 사이에는 액정이 충전된다.
본 발명에 적용되는 디스플레이 패널(60)의 액정모드는 TN 모드, VA 모드, IPS 모드 FFS 모드뿐만 아니라, 어떠한 종류의 액정모드도 가능하다. 또한, 본 발명에 따른 디스플레이 장치(50)는 투과형 액정디스플레이 장치, 반투과형 액정디스플레이 장치, 반사형 액정디스플레이 장치 등 어떠한 형태로도 구현될 수 있다.
디스플레이 패널(60)은 디스플레이 구동장치(10)로부터 출력되는 게이트 신호와 소스 신호에 대응하여 영상을 디스플레이 한다.
전원공급부(65)는 메인보드(90)에 실장되어 디스플레이 패널(60), 디스플레이 구동장치(10), 및 외부시스템(80)을 구동하기 위한 전압을 공급한다. 이때, 메인보드(90)에는 전원공급부(65)외에 각종 회로소자들이 실장될 수 있다.
전원공급부(65)는 디스플레이 구동장치(10)에 포함된 각 회로들의 구동전압에 따라 전압을 생성하고, 각 회로로 전압을 공급한다. 이때, 디스플레이 구동장치(10)의 각 회로들의 구동전압은 제1 레벨 전압, 제1 레벨 중전압, 제2 레벨 중전압 및 제1 레벨 고전압을 포함할 수 있다. 제1 레벨 전압은 저전압(Low Voltage)을 의미하고, 제1 및 제2 레벨 중전압은 저전압(Low voltage)보다 큰 중전압(Middle Voltage)일 수 있으며, 제2 레벨 중전압은 제1 레벨 중전압보다 큰 중전압(Middle Voltage)일 수 있으며, 제1 레벨 고전압은 제2 레벨 중전압보다 큰 고전압(High Voltage)을 의미한다. 예를 들어, 저전압(Low Voltage)은 0.9V 내지 2.2V일 수 있고, 중전압(Middle Voltage)은 6V 내지 11V일 수 있고, 고전압(High Voltage)은 12V 이상일 수 있으며, 이에 따라, 제1 레벨 전압은 0.9V 내지 2.2V일 수 있고, 제1 레벨 중전압 및 제2 레벨 중전압은 7V 내지 11V일 수 있고 제1 레벨 고전압은 12V 이상일 수 있다.
또한, 전원공급부(65)는 디스플레이 패널(60)로 디스플레이 패널(60)의 구동을 위한 전원을 공급하여 디스플레이 패널(60)이 동작할 수 있도록 한다.
디스플레이 구동장치(10)는 디스플레이 패널(60)에 형성되어 있는 게이트 구동회로(120)와 데이터 구동회로(130)를 제어하기 위한 타이밍 제어회로(110), 게이트 라인(GL1 내지 GLg)으로 입력되는 신호들을 제어하기 위한 게이트 구동회로(120), 디스플레이 패널(60)에 형성되어 있는 데이터 라인(DL1 내지 DLd)으로 입력되는 신호들을 제어하기 위한 데이터 구동회로(130)로 구성될 수 있다.
이때, 도 1에서 디스플레이 구동장치(10)는 디스플레이 패널(60)에 실장된 것으로 도시하였으나, 이는 하나의 예일뿐, 디스플레이 패널(60)과 구분되어 별도의 보드를 통해 실장될 수도 있을 것이다.
또한, 디스플레이 구동장치(10)를 구성하는 타이밍 제어회로(110), 게이트 구동회로(120), 및 데이터 구동회로(130)는 하나의 반도체 장치로 구성될 수도 있으나, 개별적인 반도체 장치로 구성될 수도 있다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 따른 디스플레이 구동장치에 대해 상세히 설명한다. 도 2는 본 발명의 일 실시예에 따른 디스플레이 구동장치를 구성하는 각 회로들을 보여주는 도면이다.
도 2에 도시된 바와 같이 타이밍 제어회로(110)는 게이트 구동회로(120)에 게이트 제어신호(GCS)를 공급하여 게이트 구동회로(120)를 제어한다. 구체적으로, 타이밍 제어회로(110)는 외부시스템(80)로부터 제1 영상데이터 및 타이밍 신호들을 수신하여 타이밍 신호에 따라 게이트 구동회로(120)를 제어하기 위한 게이트 제어신호(GCS)를 생성하고, 데이터 구동회로(130)를 제어하기 위한 데이터 제어신호(DCS)를 생성한다.
일 실시예에 있어서, 타이밍 제어회로(110)는 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 시프트 클럭(Gate Shift Clock; GSC), 및 게이트 출력 인에블 신호(Gate Output Enable; GOE) 등을 포함하는 게이트 제어신호(GCS)를 생성한다.
일 실시예에 있어서, 타이밍 제어회로(110)는 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SSC), 및 소스 출력 인에이블 신호(Source Output Enable; SOE) 등을 포함하는 데이터 제어신호(DCS)를 생성한다.
타이밍 제어회로(110)는 게이트 제어신호(GCS)를 게이트 구동회로(120)로 전달하고, 데이터 제어신호(DCS)를 데이터 구동회로(130)로 전달한다.
타이밍 제어회로(110)는 외부시스템(80)으로부터 수신된 제1 영상데이터를 정렬한다. 구체적으로, 타이밍 제어회로(110)는 디스플레이 패널(60)의 구조 및 특성에 맞도록 제1 영상데이터를 정렬하여 제2 영상데이터(DATA)를 생성한다.
타이밍 제어회로(110)는 제2 영상데이터(DATA)를 데이터 구동회로(130)로 전달한다.
게이트 구동회로(120)는 데이터 구동회로(130)에 의해 생성된 소스 신호들과 동기되는 게이트 신호를 타이밍 제어회로(110)에 의해 생성된 타이밍 신호에 따라 게이트 라인(GL1 내지 GLg)으로 출력한다. 구체적으로, 게이트 구동회로(120)는 타이밍 제어회로(110)에 의해 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호에 따라 소스신호들과 동기되는 게이트 신호를 게이트 라인(GL1 내지 GLg)으로 출력한다.
게이트 구동회로(120)는 게이트 시프트 레지스터(Shift Register) 회로, 게이트 레벨 시프터(Level Shifter) 회로 등을 포함한다. 이때, 게이트 시프트 레지스터 회로는 GIP(Gate In Panel) 공정으로 디스플레이 패널(60)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 이러한 경우, 게이트 구동회로(120)는 게이트 스타트 펄스와 게이트 시프트 클럭신호를 TFT 어레이 기판에 GIP로 형성된 게이트 시프트 레지스터 회로로 공급한다.
데이터 구동회로(130)는 타이밍 제어회로(110)에 의해 생성된 타이밍 신호에 따라 제2 영상데이터(DATA)를 소스신호로 변환한다. 구체적으로 데이터 구동회로(130)는 소스 스타트 펄스, 소스 샘플링 클럭, 및 소스 출력 인에이블 신호에 따라 제2 영상데이터를 소스신호로 변환한다. 데이터 구동회로(130)는 게이트 라인(GL1 내지 GLg)에 게이트 신호가 공급되는 1수평기간마다 1수평라인분의 소스신호를 데이터 라인들(DL1 내지 DLd)로 출력한다.
이때, 데이터 구동회로(130)는 감마전압 발생부(미도시)로부터 감마전압을 공급받고, 감마전압을 이용하여 제2 영상데이터(DATA)를 소스신호로 변환시킬 수 있다. 이를 위해, 데이터 구동회로(130)는 도 2에 도시된 바와 같이 시프트 레지스터(Shift Register) 회로(210), 래치(Latch) 회로(220), 레벨 시프터(Level Shifter) 회로(230), 디지털 아날로그 컨버터(Digital Analog Converter) 회로(240), 및 출력버퍼(Buffer) 회로(250)를 포함한다.
시프트 레지스터 회로(210)는 타이밍 제어회로(110)로부터 소스 스타트 펄스 및 소스 샘플링 클럭을 수신하고, 소스 스타트 펄스를 소스 샘플링 클럭에 따라 순차적으로 시프트시켜 샘플링 신호를 출력한다. 시프트 레지스터 회로(210)는 샘플링 신호를 래치 회로(220)로 전달한다.
래치 회로(220)는 제2 영상 데이터를 샘플링 신호에 따라 일정단위씩 순차적으로 샘플링하여 래치한다. 래치 회로(220)는 래치한 제2 영상 데이터를 레벨 시프터 회로(230)로 전달한다.
레벨 시프터 회로(230)는 래치된 제2 영상데이터의 레벨을 증폭시킨다. 구체적으로 레벨 시프터 회로(230)는 제2 영상데이터의 레벨을 디지털 아날로그 컨버터 회로(240)가 구동할 수 있는 레벨로 증폭시킨다. 레벨 시프터 회로(230)는 레벨이 증폭된 제2 영상데이터를 디지털 아날로그 컨버터 회로(240)로 전달한다.
디지털 아날로그 컨버터 회로(240)는 제2 영상데이터를 아날로그 신호인 소스 신호로 변환한다. 디지털 아날로그 컨버터 회로(240)는 아날로그 신호로 변환된 소스 신호를 출력버퍼 회로(250)로 전달한다.
출력버퍼 회로(250)는 소스 신호를 데이터 라인(DL1 내지 DLd)으로 출력한다. 구체적으로 출력버퍼 회로(250)는 타이밍 제어회로(110)에 의해 생성된 소스 출력 인에이블 신호에 따라 소스 신호를 버퍼링하여 데이터 라인(DL1 내지 DLd)에 출력한다.
이때, 시프터 레지스터 회로(210) 및 래치 회로(220)는 예를 들어, 저전압(Low Voltage)인 제1 레벨 저전압을 인가받고, 레벨 시프터 회로(230) 및 디지털 아날로그 컨버터 회로(240)은 중전압(Middle Voltage)인 제1 레벨 중전압 또는 제2 레벨 중전압을 인가받을 수 있다. 즉, 시프터 레지스터 회로(210) 및 래치 회로(220)는 저전압(Low Voltage)인 제1 레벨 저전압을 인가받는 저전압 소자(LV)를 포함하고, 레벨 시프터 회로(230) 및 디지털 아날로그 컨버터 회로(240) 중 적어도 하나는 중전압(Middle Voltage)인 제1 레벨 중전압 또는 제2 레벨 중전압을 인가받는 제1 중전압 소자(MV1) 또는 제2 중전압 소자(MV2)를 포함할 수 있다. 또한, 레벨 시프터 회로(230), 디지털 아날로그 컨버터 회로(240) 및 출력버퍼 회로(250) 중 적어도 하나는 고전압(High Voltage)인 제1 레벨 고전압을 인가받는 고전압 소자(HV)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 레벨 시프터 회로(230) 및 디지털 아날로그 컨버터 회로(240) 중 적어도 하나에 포함되는 제2 중전압 소자(MV2)는 서로 다른 타입의 도펀트로 도핑되고 서로 다른 너비를 갖는 제2-1 중전압 웰(MV2_well1) 및 제2-2 중전압 웰(MV2_well2)을 포함하고, 제2-1 중전압 웰(MV2_well1)과 제2 중전압 소스 영역(MV2_S) 사이에 위치하는 제2-1 중전압 드리프트 영역(MV2_LDD1) 및 제2-2 중전압 웰(MV2_well2)과 제2 중전압 드레인 영역(MV2_D) 사이에 위치하는 제2-2 중전압 드리프트 영역(MV2_LDD2)을 포함하여, 제1 레벨 중전압보다 큰 제2 레벨 중전압을 인가받아 구동될 수 있다. 이에 따라, 제1 레벨 중전압보다 큰 제2 레벨 중전압을 인가받아 구동되기 위한 별도의 소자를 생략할 수 있어, 제2 중전압 소자(MV2)를 포함하는 회로의 면적을 줄일 수 있다.
이하, 도 3 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 장치에 대해 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 제1 중전압 소자의 단면도이고, 도 4는 본 발명의 일 실시예에 따른 제2 중전압 소자의 단면도이다.
본 발명의 일 실시예에 따른 반도체 장치는 전술한 바와 같이, 제1 레벨 중전압을 인가받는 제1 중전압 소자(MV1) 및 제1 레벨 중전압보다 높은 레벨의 전압인 제2 레벨 중전압을 인가받는 제2 중전압 소자(MV2)를 포함할 수 있다.
도 3 및 도 4를 참조하면, 제1 중전압 소자(MV1) 및 제2 중전압 소자(MV2)는 기판(100) 상에 위치할 수 있다.
기판(100)은 실리콘, 게르마늄, 및/또는 다른 적합한 재료들과 같은 원소(단일 원소) 반도체, 실리콘 탄화물(silicon carbide), 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 인듐 안티몬화물(indium antimonide), 및/또는 다른 적합한 재료들과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 및/또는 다른 적합한 재료들과 같은 합금 반도체를 포함할 수 있다. 기판(100)은 균일한 조성을 갖는 단일층 재료일 수 있다. 또는, 기판(100)은 IC 디바이스 제조용으로 적합한 유사하거나 상이한 조성들을 갖는 다중 재료층들을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 산화물층 상에 형성된 실리콘층을 갖는 실리콘 온 절연체(silicon-on-insulator; SOI)일 수 있다. 또는, 기판(100)은 전도성층, 반도체층, 유전체층, 다른 층들, 또는 이들의 조합들을 포함할 수 있다.
기판(100)은 n형 도펀트 또는 p형 도펀트로 도핑되어, n형 도펀트 또는 p형 도펀트를 포함하는 기판일 수도 있다.
또한, 기판(100)은 기판(100) 내에 또는 상에 위치하는 다양한 도핑된 영역들을 포함한다. 도핑된 영역들은, 설계 요건에 따라, 인 또는 비소와 같은 n형 도펀트(n-type dopant)들, 및/또는 붕소 또는 BF2와 같은 p형 도펀트(p-type dopant)들로 도핑될 수 있다. 또한, 도핑 영역들은, deep N 웰(DNW)과 같은 n웰 구조물(n-well structure)이거나, deep P 웰(DPW)과 같은 p웰 구조물(p-well structure)이거나 또는 이중웰 구조물(dual-well structure)일 수 있다. 도핑된 영역들은, 도펀트 원자들의 주입, 인시추 도핑되는 에피택셜 성장(in-situ doped epitaxial growth), 및/또는 다른 적합한 기술들에 의해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 중전압 소자(MV1)는 제1 레벨 저전압보다 큰 제1 레벨 중전압을 인가받아 구동될 수 있고, 제2 중전압 소자(MV2)는 제1 레벨 중전압 보다 큰 제2 레벨 중전압을 인가받아 구동될 수 있다.
기판(100)은 소자들을 전기적으로 분리시키기 위해 기판(100) 내에 위치하는 격리 구조물(STI)을 포함한다. 이를 위해, 격리 구조물(STI)은 각 소자들 사이에 위치하여, 각 소자들이 위치하는 영역을 정의할 수 있다. 격리 구조물(STI)은 얕은 트렌치 격리(shallow trench isolation, STI) 구조물일 수 있다.
격리 구조물(STI)은 기판(100)과는 상이한 유전체 물질을 포함할 수 있다. 예를 들어, 격리 구조물(STI)은 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 실리콘 산화질화물, 다른 적합한 유전체 물질, 또는 이들의 임의의 조합일 수 있거나 이를 포함하는 유전체로 구성될 수 있다.
본 발명의 일 실시예에 따르면, 도 3에 도시된 바와 같이, 제1 중전압 소자(MV1)에서 기판(100)은 n타입 또는 p타입으로 각각 도핑된 제1 중전압 웰(MV1_well), 제1-1 중전압 드리프트 영역(MV1_LDD1), 제1-2 중전압 드리프트 영역(MV1_LDD2), 제1 중전압 소스 영역(MV1_S) 및 제1 중전압 드레인 영역(MV1_D)을 포함한다.
제1 중전압 웰(MV1_well)은 도 3에 도시된 바와 같이, deep 웰 영역 내에 deep 웰 영역에 도핑된 도펀트와 동일한 타입의 도펀트로 도핑된 영역일 수 있다. 구체적으로, 제1 중전압 웰(MV1_well)은 제1 형 도펀트인 n형 도펀트로 도핑된 deep N 웰(DNW) 내에 제1 형 도펀트인 n형 도펀트로 deep N 웰과 다른 농도로 도핑된 영역일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 중전압 웰(MV1_well)은 기판(100)의 deep P 웰 내에 p형 도펀트로 도핑된 영역일 수도 있다. 이때, 제1 중전압 웰(MV1_well)은 deep 웰 영역과 다른 도펀트 농도로 도핑된 영역일 수 있다.
또한, 본 발명의 일 실시예에 따르면, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 하나의 마스크를 이용하여 형성되기 때문에, 동일한 도펀트에 의해 실질적으로 동일한 농도로 도핑될 수 있다. 즉, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 제1 형 도펀트에 의해 제1 웰 농도로 도핑된 영역일 수 있다. 이에 따라, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1) 각각을 형성하기 위한 별도의 마스크가 필요하지 않아 반도체 장치의 제조 비용을 절감할 수 있다.
제1-1 중전압 드리프트 영역(MV1_LDD1) 및 제1-2 중전압 드리프트 영역(MV1_LDD2)은 제1 형 도펀트로 도핑된 제1 중전압 웰(MV1_well1) 내에 제1 형 도펀트와 다른 타입의 제2 형 도펀트로 도핑된 영역일 수 있다. 예를 들어, 제1 중전압 웰(MV1_well1)이 제1 형 도펀트인 n형 도펀트로 도핑된 영역인 경우, 제1-1 중전압 드리프트 영역(MV1_LDD1) 및 제1-2 중전압 드리프트 영역(MV1_LDD2)은 제2 형 도펀트인 p형 도펀트로 도핑된 영역일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 중전압 웰(MV1_well)이 제2 형 도펀트인 p형 도펀트로 도핑된 영역인 경우, 제1-1 중전압 드리프트 영역(MV1_LDD1) 및 제1-2 중전압 드리프트 영역(MV1_LDD2)은 n형 도펀트로 도핑된 영역일 수 있다.
제1 중전압 소스 영역(MV1_S)은 제1-1 중전압 드리프트 영역(MV1_LDD1)과 동일한 타입의 도펀트로 도핑된 영역이고, 제1 중전압 드레인 영역(MV1_D)은 제1-2 중전압 드리프트 영역(MV1_LDD2)과 동일한 타입의 도펀트로 도핑된 영역일 수 있다. 제1 중전압 소스 영역(MV1_S)은 제2 형 도펀트로 도핑된 제1-1 중전압 드리프트 영역(MV1_LDD1) 내에 제2 형 도펀트로 도핑된 영역이고, 제1 중전압 드레인 영역(MV1_D)은 제2 형 도펀트로 도핑된 제1-2 중전압 드리프트 영역(MV1_LDD2) 내에 제2 형 도펀트로 도핑된 영역일 수 있다. 예를 들어, 제1-1 중전압 드리프트 영역(MV1_LDD1) 및 제1-2 중전압 드리프트 영역(MV1_LDD2)이 p형 도편트로 도핑된 영역인 경우, 제1 중전압 소스 영역(MV1_S) 및 제1 중전압 드레인 영역(MV1_D) 각각은 p형 도펀트로 도핑된 영역일 수 있다.
제1 중전압 게이트 유전체층(MV1_GOX)은 제1-1 중전압 드리프트 영역(MV1_LDD1) 및 제1-2 중전압 드리프트 영역(MV1_LDD2) 각각과 일부 중첩하도록 기판(100) 상에 적층될 수 있다.
제1 중전압 게이트 유전체층(MV1_GOX)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물) 및 하이-k(high-k) 유전체 물질 등일 수 있거나 이를 포함할 수 있다. 하이-k 게이트 공정(High k metal gate, HKMG)을 통해 제1 중전압 게이트 유전체층(MV1_GOX)이 적층되는 경우, 제1 중전압 게이트 유전체층(MV1_GOX)은 하이-k(high-k) 유전체 물질일 수 있다. 예를 들어, 하프늄 산화물, 란타늄 산화물, 다른 적합한 재료들, 또는 이들의 조합들로 구성된 유전체 재료를 포함할 수 있다. 또한, 제1 중전압 게이트 유전체층(MV1_GOX)은 복수의 층이 적층된 구조로 구성될 수 있으며, 각 층은 서로 다른 유전율을 갖는 물질로 구성될 수 있다.
제1 중전압 게이트 전극(MV1_G)은 제1 중전압 게이트 유전체층(MV1_GOX) 상에 적층된다. 제1 중전압 게이트 전극(MV1_G)은 예를 들어, 티타늄 질화물, 탄탈룸 질화물, 티타늄, 탄탈룸, 텅스텐, 알루미늄, 구리, 다른 적합한 도전형 금속 물질, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또는, 제1 중전압 게이트 전극(MV1_G)은 폴리실리콘, 진성 폴리실리콘, 도핑된 폴리실리콘 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또한, 제1 중전압 게이트 전극(MV1_G)은 복수의 층이 적층된 구조로 구성될 수 있으며, 각 층은 서로 다른 도전형 금속 물질로 구성될 수 있다.
또한, 도시되지 않았지만, 제1 중전압 소자(MV1)는 확산 배리어(diffusion barrier)층 또는 일함수(work-function)층을 더 포함할 수 있다. 확산 배리어층은, 실리콘으로 도핑될 수 있는 (또는 도핑되지 않을 수 있는) TiN(titanium nitride)로 형성될 수 있다. 일함수층은 개별적인 게이트의 일함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료들로 형성되는 복수의 층들을 포함할 수 있다.
도 4를 참조하면, 제2 중전압 소자(MV2)에서 기판(100)은 n타입 또는 p타입으로 도핑된 제2-1 중전압 웰(MV2_well1), 제2-2 중전압 웰(MV2_well2), 제2-1 중전압 드리프트 영역(MV2_LDD1), 제2-2 중전압 드리프트 영역(MV2_LDD2), 제2 중전압 소스 영역(MV2_S) 및 제1 중전압 드레인 영역(MV2_D)을 포함한다.
제2-1 중전압 웰(MV2_well1) 및 제2-2 중전압 웰(MV2_well2)은 도 4에 도시된 바와 같이, 기판(100)의 제1 형 도펀트인 n형 도펀트로 도핑된 deep N 웰(DNW) 내에 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 제2-1 중전압 웰(MV2_well1) 및 제2-2 중전압 웰(MV2_well2)은 기판(100)의 deep P 웰 내에 형성될 수 있으며, 이때, 제1 형 도펀트는 p형 도펀트일 수 있다.
본 발명의 일 실시예에 따르면, 제2-1 중전압 웰(MV2_well1) 및 제2-2 중전압 웰(MV2_well2) 각각은 서로 다른 타입의 도펀트로 도핑된 영역일 수 있다. 구체적으로, 제2-1 중전압 웰(MV2_well1)은 제1 형 도펀트로 도핑된 영역이고, 제2-2 중전압 웰(MV2_well2)은 제1 형 도펀트와 다른 타입의 제2 형 도펀트로 도핑된 영역일 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제2-1 중전압 웰(MV2_well1)은 제1 형 도펀트인 n형 도펀트로 도핑된 영역이고, 제2-2 중전압 웰(MV2_well2)은 제2 형 도펀트인 p형 도펀트로 도핑된 영역일 수 있다.
본 발명의 일 실시예에 따르면, 제2-1 중전압 웰(MV2_well1)은 제2-2 중전압 웰(MV2_well2)보다 큰 너비를 가질 수 있다. 구체적으로, 제2-1 중전압 웰(MV2_well1)의 제1 너비(WL1)를 격리 구조물(STI)과 인접하는 제2-1 중전압 웰(MV2_well1)의 경계에서 제2-1 중전압 웰(MV2_well1)과 제2-2 중전압 웰(MV2_well2) 사이의 경계까지의 거리로 정의하고, 제2-2 중전압 웰(MV2_well2)의 제2 너비(WL2)를 격리 구조물(STI)과 인접하는 제2-2 중전압 웰(MV2_well2)의 경계에서 제2-2 중전압 웰(MV2_well2)과 제2-1 중전압 웰(MV2_well1) 사이의 경계까지의 거리로 정의할 수 있으며, 도 4에 도시된 바와 같이, 제2-1 중전압 웰(MV2_well1)의 제1 너비(WL1)는 제2-2 중전압 웰(MV2_well2)의 제2 너비(WL2)보다 큰 값을 가질 수 있다(WL1>WL2).
또한, 본 발명의 일 실시예에 따르면, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-1 중전압 웰(MV2_well1)은 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-2 중전압 웰(MV2_well2)보다 큰 너비를 가질 수 있다. 구체적으로, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-1 중전압 웰(MV2_well1)의 제3 너비(WL3)를 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-1 중전압 웰(MV2_well1) 사이의 경계에서 제2-1 중전압 웰(MV1_well1)과 제2-2 중전압 웰(MV2_well2) 사이의 경계까지의 거리로 정의하고, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-2 중전압 웰(MV2_well2)의 제4 너비(WL4)를 제2-1 중전압 웰(MV1_well1)과 제2-2 중전압 웰(MV2_well2) 사이의 경계에서 제2-2 중전압 드리프트 영역(MV2_LDD2)과 제2-2 중전압 웰(MV2_well2) 사이의 경계까지의 거리로 정의할 수 있고, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-1 중전압 웰(MV2_well1)의 제3 너비(WL3)는 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-2 중전압 웰(MV2_well2)의 제4 너비(WL4)보다 큰 값을 가질 수 있다(WL3>WL4). 이때, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-1 중전압 웰(MV2_well1)의 제3 너비(WL3)는 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이의 거리의 0.6배 이상 0.8배 이하의 값을 가질 수 있고, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-2 중전압 웰(MV2_well2)의 제4 너비(WL4)는 0.3um 이하의 값을 가질 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 제2 중전압 소자(MV2)는 제1 레벨 중전압보다 큰 제2 레벨 중전압을 인가받더라도 별도의 소자없이 구동이 가능하여, 보다 작은 면적으로 소자의 특성을 구현할 수 있다.
본 발명의 일 실시예에 따르면, 제2-1 중전압 웰(MV2_well1)은 제1 중전압 웰(MV1_well)과 동시에 형성되어, 제1 중전압 웰(MV1_well)과 동일한 도펀트 및 실질적으로 동일한 농도로 도핑된 영역일 수 있다. 예를 들어, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 n형 도펀트에 의해 제1 웰 농도로 도핑될 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 p형 도펀트에 의해 제1 웰 농도로 도핑될 수 있다.
제2-1 중전압 드리프트 영역(MV2_LDD1)은 제2-1 중전압 웰(MV2_well1)과 다른 타입의 도펀트로 도핑된 영역일 수 있다. 즉, 제2-1 중전압 드리프트 영역(MV2_LDD1)은 제1 형 도펀트로 도핑된 제2-1 중전압 웰(MV2_well1) 내에 제1 형 도펀트와 다른 타입의 제2 형 도펀트로 도핑된 영역일 수 있다. 예를 들어, 제2-1 중전압 웰(MV2_well1)이 n형 도펀트로 도핑된 영역인 경우, 제2-1 중전압 드리프트 영역(MV2_LDD1)은 p형 도펀트로 도핑된 영역일 수 있다. 다만, 이에 한정되는 것은 아니며, 제2-1 중전압 웰(MV2_well1)이 p형 도펀트로 도핑된 영역인 경우, 제2-1 중전압 드리프트 영역(MV2_LDD1)은 n형 도펀트로 도핑된 영역일 수 있다.
제2-2 중전압 드리프트 영역(MV2_LDD2)은 제2-2 중전압 웰(MV2_well2)과 동일한 타입의 도펀트로 도핑된 영역일 수 있다. 즉, 제2-2 중전압 드리프트 영역(MV2_LDD2)은 제2 형 도펀트로 도핑된 제2-2 중전압 웰(MV2_well2) 내에 제2 형 도펀트로 도핑된 영역일 수 있다. 이때, 제2-2 중전압 드리프트 영역(MV2_LDD2)은 제2-2 중전압 웰(MV2_well2)과 서로 다른 농도로 도핑된 영역일 수 있다. 예를 들어, 제2-2 중전압 웰(MV2_well2)이 p형 도편트로 도핑된 영역인 경우, 제2-2 중전압 드리프트 영역(MV2_LDD2)은 p형 도펀트로 도핑된 영역일 수 있다. 다만, 이에 한정되는 것은 아니며, 제2-2 중전압 웰(MV2_well2)이 n형 도편트로 도핑된 영역인 경우, 제2-2 중전압 드리프트 영역(MV2_LDD2)은 n형 도펀트로 도핑된 영역일 수도 있다.
본 발명의 일 실시예에 따른 제2 중전압 소자(MV2)는 제2-1 중전압 웰(MV2_well1)과 제2 중전압 소스 영역(MV2_S) 사이에 위치하는 제2-1 중전압 드리프트 영역(MV2_LDD1) 및 제2-2 중전압 웰(MV2_well2)과 제2 중전압 드레인 영역(MV2_D) 사이에 위치하는 제2-2 중전압 드리프트 영역(MV2_LDD2)을 포함하기 때문에, 제2 중전압 소자(MV2)는 제1 레벨 중전압 보다 큰 제2 레벨 중전압을 인가받아 구동될 수 있다.
제2 중전압 소스 영역(MV2_S)은 제2-1 중전압 드리프트 영역(MV2_LDD1) 내에 제2-1 중전압 드리프트 영역(MV2_LDD1)과 동일한 도펀트로 도핑된 영역일 수 있다. 즉, 제2 중전압 소스 영역(MV2_S)은 제2 형 도펀트로 도핑된 제2-1 중전압 드리프트 영역(MV2_LDD1) 내에 제2 형 도펀트로 도핑된 영역일 수 있다. 예를 들어, 제2-1 중전압 드리프트 영역(MV2_LDD1)이 p형 도편트로 도핑된 영역인 경우, 제2 중전압 소스 영역(MV2_S)은 제2-1 중전압 드리프트 영역(MV2_LDD1)내에 p형 도펀트로 도핑된 영역일 수 있다. 다만, 이에 한정되는 것은 아니며, 제2-1 중전압 드리프트 영역(MV2_LDD1)이 n형 도편트로 도핑된 영역인 경우, 제2 중전압 소스 영역(MV2_S)은 제2-1 중전압 드리프트 영역(MV2_LDD1) 내에 n형 도펀트로 도핑된 영역일 수도 있다.
제2 중전압 드레인 영역(MV2_D)은 제2-2 중전압 드리프트 영역(MV2_LDD2)과 동일한 타입의 도펀트로 도핑된 영역일 수 있다. 즉, 제2 중전압 드레인 영역(MV2_D)은 제2 형 도펀트로 도핑된 제2-2 중전압 드리프트 영역(MV2_LDD2) 내에 제2 형 도펀트로 도핑된 영역일 수 있다. 예를 들어, 제2-2 중전압 드리프트 영역(MV2_LDD2)이 p형 도편트로 도핑된 영역인 경우, 제2 중전압 드레인 영역(MV2_D)은 제2-2 중전압 드리프트 영역(MV2_LDD2) 내에 p형 도펀트로 도핑된 영역일 수 있다. 다만, 이에 한정되는 것은 아니며, 제2-2 중전압 드리프트 영역(MV2_LDD2)이 n형 도편트로 도핑된 영역인 경우, 제2 중전압 드레인 영역(MV2_D)은 제2-2 중전압 드리프트 영역(MV2_LDD2)내에 n형 도펀트로 도핑된 영역일 수 있다.
제2 중전압 게이트 유전체층(MV2_GOX)은 제2-1 중전압 드리프트 영역(MV2_LDD1) 및 제2-2 중전압 드리프트 영역(MV2_LDD2) 각각과 일부 중첩하도록 기판(100) 상에 적층될 수 있다.
제2 중전압 게이트 유전체층(MV2_GOX)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물) 및 하이-k(high-k) 유전체 물질 등일 수 있거나 이를 포함할 수 있다. 하이-k 게이트 공정(High k metal gate, HKMG)을 통해 제2 중전압 게이트 유전체층(MV2_GOX)이 적층되는 경우, 제2 중전압 게이트 유전체층(MV2_GOX)은 하이-k(high-k) 유전체 물질일 수 있다. 예를 들어, 하프늄 산화물, 란타늄 산화물, 다른 적합한 재료들, 또는 이들의 조합들로 구성된 유전체 재료를 포함할 수 있다. 또한, 제2 중전압 게이트 유전체층(MV2_GOX)은 복수의 층이 적층된 구조로 구성될 수 있으며, 각 층은 서로 다른 유전율을 갖는 물질로 구성될 수 있다.
제2 중전압 게이트 전극(MV2_G)은 제2 중전압 게이트 유전체층(MV2_GOX) 상에 적층된다. 제2 중전압 게이트 전극(MV2_G)은 예를 들어, 티타늄 질화물, 탄탈룸 질화물, 티타늄, 탄탈룸, 텅스텐, 알루미늄, 구리, 다른 적합한 도전형 금속 물질, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또는, 제2 중전압 게이트 전극(MV2_G)은 폴리실리콘, 진성 폴리실리콘, 도핑된 폴리실리콘 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또한, 제2 중전압 게이트 전극(MV2_G)은 복수의 층이 적층된 구조로 구성될 수 있으며, 각 층은 서로 다른 도전형 금속 물질로 구성될 수 있다.
제2 중전압 게이트 전극(MV_G)은 제2-1 중전압 웰(MV2_well1)의 노출된 상부 및 제2-2 중전압 웰(MV2_well2)의 노출된 상부를 덮는다. 이에 따라, 제2 중전압 게이트 전극(MV2_G)과 제2-1 중전압 웰(MV2_well1)이 중첩하는 영역은 전술한 제3 너비(WL3)보다 크거나 동일한 길이를 가지고, 제2 중전압 게이트 전극(MV2_G)과 제2-2 중전압 웰(MV2_well2)이 중첩하는 영역은 전술한 제4 너비(WL4)보다 크거나 동일한 길이를 가질 수 있다. 즉, 이에 따라, 제2 중전압 게이트 전극(MV2_G)과 제2-1 중전압 웰(MV2_well1)이 중첩하는 영역의 길이는 제2 중전압 게이트 전극(MV2_G)과 제2-2 중전압 웰(MV2_well2)이 중첩하는 영역의 길이보다 길 수 있다. 또한, 도시되지 않았지만, 제2 중전압 소자(MV2)는 확산 배리어(diffusion barrier)층 또는 일함수(work-function)층을 더 포함할 수 있다. 확산 배리어층은, 실리콘으로 도핑될 수 있는 (또는 도핑되지 않을 수 있는) TiN(titanium nitride)로 형성될 수 있다. 일함수층은 개별적인 게이트의 일함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료들로 형성되는 복수의 층들을 포함할 수 있다.
도 5 내지 도 6e를 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 대해 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 플로우 차트이다. 도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 나타내는 도면이다.
도 5 및 도 6a를 참조하면, 우선, 기판(100)에 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)을 형성한다(S511). 구체적으로, 도 6a에 도시된 바와 같이, 기판(100)의 제1 중전압 소자(MV1)가 형성될 영역 및 제2 중전압 소자(MV2)가 형성될 영역의 중앙을 기준으로 일측이 n타입 또는 p타입의 제1 형 도펀트로 도핑되어, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)이 형성된다. 이때, 저전압 웰(LV_well) 및 제1-1 중전압 웰(MV1_well1)은 마스크를 이용하는 이온 주입 공정을 통해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 중전압 소자(MV1) 및 제2 중전압 소자(MV2)는 하나의 기판(100)에 형성될 수 있고, 특히, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 하나의 마스크를 이용하여 동시에 동일한 공정을 통해 형성되기 때문에, 각각을 형성하기 위한 별도의 마스크가 필요하지 않아 반도체 장치의 제조 비용을 절감할 수 있다.
본 발명의 일 실시예에 따르면, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)이 동일한 도펀트에 의해 실질적으로 동일한 농도로 도핑될 수 있다. 즉, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 제1 형 도펀트에 의해 제1 웰 농도로 도핑될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 deep 웰 영역 내에 deep 웰 영역에 도핑된 도펀트와 동일한 타입의 도펀트로 도핑된 영역일 수 있다. 예를 들어, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 n형 도펀트로 도핑된 deep N 웰 내에 n형 도펀트로 도핑된 영역일 수 있다. 즉, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 제1 형 도펀트로 도핑된 영역인 deep 웰 내에 제1 형 도펀트로 도핑된 영역일 수 있으며, 이때, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)과 deep 웰은 서로 다른 농도로 도핑된 영역일 수 있다.
이후, 기판(100)에 제2-2 중전압 웰(MV2_well2)을 형성한다(S512). 구체적으로, 도 6b에 도시된 바와 같이, 기판(100)의 제2 중전압 소자(MV2)가 형성될 영역의 중앙을 기준으로 타측이 제2 형 도펀트로 도핑되어, 제2-2 중전압 웰(MV2_well2)이 형성된다. 이때, 제2-2 중전압 웰(MV2_well2)은 마스크를 이용하는 이온 주입 공정을 통해 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 중전압 소자(MV1), 제2 중전압 소자(MV2)와 또 다른 소자는 하나의 기판(100)에 형성될 수 있고, 특히, 제2-2 중전압 웰(MV2_well2)은, 도시되지 않았지만, 다른 소자의 웰과 하나의 마스크를 이용하여 형성되기 때문에, 각각을 형성하기 위한 별도의 마스크가 필요하지 않아 반도체 장치의 제조 비용을 절감할 수 있다.
본 발명의 일 실시예에 따르면, 제2-2 중전압 웰(MV2_well2)은 deep 웰 영역 내에 deep 웰 영역에 도핑된 도펀트와 다른 타입의 도펀트로 도핑된 영역일 수 있다. 예를 들어, 제2-2 중전압 웰(MV2_well2)은 n형 도펀트로 도핑된 deep N 웰 내에 p형 도펀트로 도핑된 영역일 수 있다. 즉, 제2-2 중전압 웰(MV2_well2) 은 제1 형 도펀트로 도핑된 영역인 deep 웰 내에 제1 형 도펀트와 다른 제2 형 도펀트로 도핑된 영역일 수 있다.
본 발명의 일 실시예에 따르면, 제2-1 중전압 웰(MV2_well1)은 제2-2 중전압 웰(MV2_well2)보다 큰 너비를 갖도록 형성될 수 있다. 구체적으로, 제2-1 중전압 웰(MV2_well1)의 제1 너비(WL1)를 격리 구조물(STI)과 인접하는 제2-1 중전압 웰(MV2_well1)의 경계에서 제2-1 중전압 웰(MV2_well1)과 제2-2 중전압 웰(MV2_well2) 사이의 경계까지의 거리로 정의하고, 제2-2 중전압 웰(MV2_well2)의 너비(WL2)를 격리 구조물(STI)과 인접하는 제2-2 중전압 웰(MV2_well2)의 경계에서 제2-2 중전압 웰(MV2_well2)과 제2-1 중전압 웰(MV2_well1) 사이의 경계까지의 거리로 정의할 수 있으며, 도 6b에 도시된 바와 같이, 제2-1 중전압 웰(MV2_well1)의 제1 너비(WL1)는 제2-2 중전압 웰(MV2_well2)의 제2 너비(WL2)보다 큰 값을 가질 수 있다(WL1>WL2).
다만, 도면에서는 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)을 형성한 후, 제2-2 중전압 웰(MV2_well2)을 형성하는 것으로 도시하였으나, 공정의 순서는 이에 한정되지 않으며, 제2-2 중전압 웰(MV2_well2)을 형성한 후, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)을 형성할 수도 있다.
이후, 기판(100)에 제1 중전압 소자(MV1)의 드리프트 영역들(MV1_LDD1,MV1_LDD2) 및 제2 중전압 소자(MV2)의 드리프트 영역들(MV2_LDD1, MV2_LDD2)을 형성한다(S521). 구체적으로, 도 6c에 도시된 바와 같이, 제1-1 중전압 드리프트 영역(MV1_LDD1) 및 제1-2 중전압 드리프트 영역(MV1_LDD2)은 제1 중전압 웰(MV1_well) 내의 중앙 영역에서 상호 이격되도록 저농도의 도펀트가 주입되어 형성될 수 있고, 제2-1 중전압 드리프트 영역(MV2_LDD1)은 기판(100) 내의 제2-1 중전압 웰(MV2_well1) 내에서 제2-2 중전압 웰(MV2_well2)과 이격되도록 저농도의 도펀트가 주입되어 형성될 수 있고, 제2-2 중전압 드리프트 영역(MV2_LDD2)은 기판(100) 내의 제2-2 중전압 웰(MV2_well2) 내에서 제2-1 중전압 웰(MV2_well1)과 이격되도록 저농도 도펀트가 주입되어 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 중전압 소자(MV1) 및 제2 중전압 소자(MV2)는 하나의 기판(100)에 형성될 수 있으며, 특히, 제1-1 중전압 드리프트 영역(MV1_LDD1), 제1-2 중전압 드리프트 영역(MV1_LDD2), 제2-1 중전압 드리프트 영역(MV2_LDD1) 및 제2-2 중전압 드리프트 영역(MV2_LDD2)은 하나의 마스크를 이용하여 형성되기 때문에, 각각을 형성하기 위한 별도의 마스크가 필요하지 않아 반도체 장치의 제조 비용을 절감할 수 있다.
본 발명의 일 실시예에 따르면, 제1-1 중전압 드리프트 영역(MV1_LDD1) 및 제1-2 중전압 드리프트 영역(MV1_LDD2)은 제1 중전압 웰(MV1_well)과 다른 타입의 도펀트로 도핑된 영역일 수 있고, 제2-1 중전압 드리프트 영역(MV2_LDD1)은 제2-1 중전압 웰(MV2_well1)과 다른 타입의 도펀트로 도핑된 영역일 수 있다. 반면, 제2-2 중전압 드리프트 영역(MV2_LDD2)은 제2-2 중전압 웰(MV2_well2)과 동일한 타입의 도펀트로 도핑된 영역일 수 있다. 즉, 제1 중전압 웰(MV1_well) 및 제2-1 중전압 웰(MV2_well1)은 제1 형 도펀트로 도핑된 영역이고, 제1-1 중전압 드리프트 영역(MV1_LDD1), 제1-2 중전압 드리프트 영역(MV1_LDD2) 및 제2-1 중전압 드리프트 영역(MV2_LDD1)은 제2 형 도펀트로 도핑된 영역이고, 제2-2 중전압 웰(MV2_well2)은 제2형 도펀트로 도핑된 영역이고, 제2-2 중전압 드리프트 영역(MV2_LDD2)은 제2 형 도펀트로 도핑된 영역일 수 있다.
본 발명의 일 실시예에 따르면, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-1 중전압 웰(MV2_well1)은 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-2 중전압 웰(MV2_well2)보다 큰 너비를 갖도록 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2)이 형성될 수 있다. 구체적으로, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-1 중전압 웰(MV2_well1)의 제3 너비(WL3)를 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-1 중전압 웰(MV2_well1) 사이의 경계에서 제2-1 중전압 웰(MV1_well1)과 제2-2 중전압 웰(MV2_well2) 사이의 경계까지의 거리로 정의하고, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-2 중전압 웰(MV2_well2)의 제4 너비(WL4)를 제2-1 중전압 웰(MV1_well1)과 제2-2 중전압 웰(MV2_well2) 사이의 경계에서 제2-2 중전압 드리프트 영역(MV2_LDD2)과 제2-2 중전압 웰(MV2_well2) 사이의 경계까지의 거리로 정의할 때, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-1 중전압 웰(MV2_well1)의 제3 너비(WL3)가 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-2 중전압 웰(MV2_well2)의 제4 너비(WL4)보다 큰 값을 갖도록(WL3>WL4) 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2)이 형성될 수 있다. 이때, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-1 중전압 웰(MV2_well1)의 제3 너비(WL3)가 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이의 거리의 0.6배 이상 0.8배 이하의 값을 갖고, 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2) 사이에 위치하는 제2-2 중전압 웰(MV2_well2)의 제4 너비(WL4)는 0.3um 이하의 값을 갖도록 제2-1 중전압 드리프트 영역(MV2_LDD1)과 제2-2 중전압 드리프트 영역(MV2_LDD2)이 형성될 수 있다.
이후, 제1 중전압 소스 영역(MV1_S) 및 제1 중전압 드레인 영역(MV1_D)과 제2 중전압 소스 영역(MV1_S) 및 제2 중전압 드레인 영역(MV1_D)을 형성한다(S531). 구체적으로, 제1 중전압 소스 영역(MV1_S), 제1 중전압 드레인 영역(MV1_D), 제2 중전압 소스 영역(MV2_S), 제2 중전압 드레인 영역(MV2_D)은 제2 형 도펀트가 주입되어 형성된다. 도 6d에 도시된 바와 같이, 제1 중전압 소스 영역(MV1_S), 제1 중전압 드레인 영역(MV1_D) 각각은 제1-1 중전압 드리프트 영역(MV1_LDD1) 및 제1-2 중전압 드리프트 영역(MV1_LDD2) 각각 내에 고농도의 제2 형 도펀트가 주입되어 형성되고, 제2 중전압 소스 영역(MV2_S), 제2 중전압 드레인 영역(MV2_D) 각각은 제2-1 중전압 드리프트 영역(MV2_LDD1) 및 제2-2 중전압 드리프트 영역(MV2_LDD2) 각각 내에 고농도의 제2 형 도펀트가 주입되어 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 중전압 소자(MV1) 및 제2 중전압 소자(MV2)는 하나의 기판(100)에 형성될 수 있으며, 제1 중전압 소스 영역(MV1_S), 제1 중전압 드레인 영역(MV1_D), 제2 중전압 소스 영역(MV2_S), 제2 중전압 드레인 영역(MV2_D)은 동시에 동일한 공정을 통해 하나의 기판(100)에 형성될 수 있다.
이후, 제1 중전압 소자(MV1) 및 제2 중전압 소자(MV2)의 게이트 유전체층(MV1_GOX, MV2_GOX) 및 게이트 전극(MV1_G, MV2_G)을 순차적으로 적층한다(S541). 구체적으로, 도 6e에 도시된 바와 같이, 제1 중전압 게이트 유전체층(MV1_GOX)은 제1-1 중전압 드리프트 영역(MV1_LDD1) 및 제1-2 중전압 드리프트 영역(MV1_LDD2) 각각과 일부 중첩하도록 기판(100) 상에 적층되고, 제1 중전압 게이트 유전체층(MV1_GOX) 상에 제1 중전압 게이트 전극(MV1_G)은 적층된다. 또한, 제2 중전압 게이트 유전체층(MV2_GOX)은 제2-1 중전압 드리프트 영역(MV2_LDD1) 및 제2-2 중전압 드리프트 영역(MV2_LDD2) 각각과 일부 중첩하도록 기판(100) 상에 적층되고, 제2 중전압 게이트 유전체층(MV2_GOX) 상에 제2 중전압 게이트 전극(MV2_G)이 적층된다.
본 발명의 일 실시예에 따르면, 제1 중전압 소자(MV1) 및 제2 중전압 소자(MV2)는 하나의 기판(100)에 형성될 수 있으며, 제1 중전압 소자(MV1) 및 제2 중전압 소자(MV2)의 게이트 유전체층(MV1_GOX, MV2_GOX) 및 게이트 전극(MV1_G, MV2_G)이 각각 동시에 동일한 공정을 통해 하나의 기판(100)에 형성될 수 있다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
MV1: 제1 중전압 소자
MV2: 제2 중전압 소자
MV2: 제2 중전압 소자
Claims (20)
- 기판에 위치하고 제1 레벨 중전압을 인가받는 제1 중전압 소자;
상기 기판에 위치하고 상기 제1 레벨 중전압보다 큰 제2 레벨 중전압을 인가받는 제2 중전압 소자; 및
상기 기판에서 상기 제1 중전압 소자 및 제2 중전압 소자를 둘러싸는 딥 웰(Deep Well);을 포함하고,
상기 제2 중전압 소자는 제1 형 도펀트에 의해 도핑된 제2-1 중전압 웰 및 상기 제1 형 도펀트와 다른 타입의 제2 형 도펀트에 의해 도핑된 제2-2 중전압 웰을 포함하는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제1 중전압 소자는 제1 형 도펀트에 의해 도핑된 제1 중전압 웰을 포함하는 것을 특징으로 하는 반도체 장치. - 제2항에 있어서,
상기 제1 중전압 웰을 상기 제2-1 중전압 웰과 실질적으로 동일한 농도로 도핑된 영역인 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제2-1 중전압 웰의 제1 너비는 상기 제2-2 중전압 웰의 제2 너비보다 큰 값을 갖는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제2 중전압 소자는 상기 제2 형 도펀트에 의해 각각 도핑된 제2-1 중전압 드리프트 영역 및 제2-2 중전압 드리프트 영역을 포함하는 것을 특징으로 하는 반도체 장치. - 제5항에 있어서,
상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이에 위치하는 제2-1 중전압 웰의 제3 너비는 상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이에 위치하는 제2-2 중전압 웰의 제4 너비보다 큰 값을 갖는 것을 특징으로 하는 반도체 장치. - 제5항에 있어서,
상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이에 위치하는 제2-1 중전압 웰의 제3 너비는 상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이의 거리의 0.6배 이상 0.8배 이하의 값을 갖는 것을 특징으로 하는 반도체 장치. - 게이트 라인 및 데이터 라인과 연결되는 적어도 하나의 픽셀을 통해 영상을 표시하는 디스플레이 패널;
외부 시스템으로부터 입력되는 신호를 이용하여 게이트 제어신호 및 데이터 제어신호를 출력하는 타이밍 제어회로, 상기 게이트 제어신호를 이용하여 상기 게이트 라인에 게이트 신호를 출력하는 게이트 구동회로, 및 상기 데이터 제어신호를 이용하여 상기 데이터 라인에 소스신호를 출력하는 데이터 구동회로를 포함하는 디스플레이 구동 장치; 및
상기 디스플레이 패널 및 상기 디스플레이 구동 장치에 전원을 공급하는 전원 공급부;를 포함하고,
상기 데이터 구동회로는,
기판에 위치하고 제1 레벨 중전압을 인가받는 제1 중전압 소자;
상기 기판에 위치하고 상기 제1 레벨 중전압보다 큰 제2 레벨 중전압을 인가받는 제2 중전압 소자; 및
상기 기판에서 상기 제1 중전압 소자 및 제2 중전압 소자를 둘러싸는 딥 웰(Deep Well);을 포함하고,
상기 제2 중전압 소자는 제1 형 도펀트에 의해 도핑된 제2-1 중전압 웰 및 상기 제1 형 도펀트와 다른 타입의 제2 형 도펀트에 의해 도핑된 제2-2 중전압 웰을 포함하는 것을 특징으로 하는 디스플레이 장치. - 제8항에 있어서,
상기 제1 중전압 소자는 제1 형 도펀트에 의해 도핑된 제1 중전압 웰을 포함하는 것을 특징으로 하는 디스플레이 장치. - 제9항에 있어서,
상기 제1 중전압 웰을 상기 제2-1 중전압 웰과 실질적으로 동일한 농도로 도핑된 영역인 것을 특징으로 하는 디스플레이 장치. - 제8항에 있어서,
상기 제2-1 중전압 웰의 제1 너비는 상기 제2-2 중전압 웰의 제2 너비보다 큰 값을 갖는 것을 특징으로 하는 디스플레이 장치. - 제8항에 있어서,
상기 제2 중전압 소자는 상기 제2 형 도펀트에 의해 각각 도핑된 제2-1 중전압 드리프트 영역 및 제2-2 중전압 드리프트 영역을 포함하는 것을 특징으로 하는 디스플레이 장치. - 제12항에 있어서,
상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이에 위치하는 제2-1 중전압 웰의 제3 너비는 상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이에 위치하는 제2-2 중전압 웰의 제4 너비보다 큰 값을 갖는 것을 특징으로 하는 디스플레이 장치. - 제12항에 있어서,
상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이에 위치하는 제2-1 중전압 웰의 제3 너비는 상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이의 거리의 0.6배 이상 0.8배 이하의 값을 갖는 것을 특징으로 하는 디스플레이 장치. - 기판에 딥 웰(Deep well)을 형성하는 단계;
제1 중전압 웰 영역 및 제2-1 중전압 웰 영역을 형성하는 단계;
제2-2 중전압 웰 영역을 형성하는 단계;
제1 중전압 드리프트 영역 및 제2-1 중전압 드리프트 영역을 형성하는 단계;
제2-2 중전압 드리프트 영역을 형성하는 단계;
제1 중전압 소스 영역, 제1 중전압 드레인 영역, 제2 중전압 소스 영역 및 제2 중전압 드레인 영역을 형성하는 단계; 및
제1 중전압 게이트 유전체층, 제1 중전압 게이트 전극, 제2 중전압 게이트 유전체층 및 제2 중전압 게이트 전극을 적층하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제15항에 있어서,
상기 제1 중전압 웰 및 제2-1 중전압 웰은 하나의 마스크를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제15항에 있어서,
상기 제1 중전압 웰 및 제2-1 중전압 웰은 제1 형 도펀트에 의해 도핑되고,
상기 제2-2 중전압 웰은 상기 제1 형 도펀트와 다른 제2 형 도펀트에 의해 도핑되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제15항에 있어서,
상기 제2-1 중전압 웰의 제1 너비는 상기 제2-2 중전압 웰의 제2 너비보다 큰 값을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제15항에 있어서,
상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이에 위치하는 제2-1 중전압 웰의 제3 너비는 상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이에 위치하는 제2-2 중전압 웰의 제4 너비보다 큰 값을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제15항에 있어서,
상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이에 위치하는 제2-1 중전압 웰의 제3 너비는 상기 제2-1 중전압 드리프트 영역과 상기 제2-2 중전압 드리프트 영역 사이의 거리의 0.6배 이상 0.8배 이하의 값을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
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2023
- 2023-07-10 KR KR1020230088929A patent/KR20240031015A/ko unknown
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