KR20240016415A - 전력 증폭기의 전하 트래핑 효과들을 위해 전송 신호를 보상하는 시스템들 및 방법들 - Google Patents

전력 증폭기의 전하 트래핑 효과들을 위해 전송 신호를 보상하는 시스템들 및 방법들 Download PDF

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Abstract

전력 증폭기의 전하 트래핑 효과들을 위해 전송 신호를 보상하기 위한 시스템들 및 방법들이 제공된다. 특정 실시예들에서, 라디오 주파수 전송 신호로의 변환 이전에 디지털 전송 데이터로부터 취한 제1 세트의 관측들, 및 라디오 주파수 전송 신호를 증폭시키는 전력 증폭기의 출력으로부터 취한 제2 세트의 관측들을 시간 정렬하는 것에 기초하여 비-선형 필터가 트레이닝된다. 특정 구현예들에서, 제1 세트의 관측들 및 제2 세트의 관측들은 데시메이션 없이 획득된다. 오히려, 데시메이션은 시간 정렬 후 제공된다. 이러한 방식으로 DPD 시스템을 구현함으로써, 신호 데이터가 데시메이션에 의해 손실되지 않으며 관측들의 세트들 간에 더 정확한 시간 정렬이 달성된다.

Description

전력 증폭기의 전하 트래핑 효과들을 위해 전송 신호를 보상하는 시스템들 및 방법들
개시된 기술은 일반적으로 라디오 트랜시버들에 관한 것이며, 보다 특히 전력 증폭기들에서 전하 트래핑의 효과들이 보상받는 디지털 전치-왜곡(digital pre-distortion; DPD) 기법들에 관한 것이다.
라디오 트랜시버들은 매우 다양한 라디오 주파수(RF) 통신 시스템들에서 사용될 수 있다. 예를 들어, 트랜시버들은, 예를 들어, 셀룰러 및/또는 무선 근거리 네트워크(WLAN) 표준들을 포함하여, 매우 다양한 통신 표준들과 연관된 신호들을 전송 및 수신하기 위해 기지국들 또는 이동 디바이스들에 포함될 수 있다. 트랜시버들은 레이더 시스템들, 기기 장치, 산업용 전자장비들, 군용 전자장비들, 랩탑 컴퓨터들, 디지털 라디오들, 및/또는 다른 전자장비들에서 또한 사용될 수 있다.
RF 통신 시스템들은 또한 트랜시버들로부터의 RF 전송 신호들을 무선 전송에 적합한 전력 레벨들로 증폭시키기 위해 전력 증폭기들을 포함한다. 실리콘(Si)-기반 디바이스들, 갈륨 비소(GaAs)-기반 디바이스들, 인화 인듐(InP)-기반 디바이스들, 탄화 규소(SiC)-기반 디바이스들, 및 갈륨 질화물(GaN)-기반 디바이스들을 이용한 전력 증폭기들을 포함하여, 다양한 유형들의 전력 증폭기들이 존재한다. 다양한 유형들의 전력 증폭기들이 비용, 성능, 및/또는 동작의 주파수에 대하여 상이한 이점들을 제공할 수 있다. 예를 들어, Si-기반 전력 증폭기들은 일반적으로 더 낮은 제작 비용을 제공하지만, 몇몇 Si-기반 전력 증폭기들은 특정한 성능 메트릭들에 대해 그 화합물 반도체 상대들과 비교하여 더 낮다.
전계-효과 트랜지스터들(FET들) 및/또는 양극성 트랜지스터들과 같은, 전력 증폭기들에서 사용되는 디바이스들은 다양한 일시적인 비-이상적 디바이스 특성들을 보일 수 있다. 예를 들어, FET들은 동작 동안 전하를 트래핑할 수 있으며, 이는 유효 임계 전압 및/또는 드레인 전류와 같은, 디바이스 특성들을 일시적으로 변경할 수 있다. 전력 증폭기의 트랜지스터(들)와 연관된 전하 트래핑으로부터 기인한 것들을 포함하여 일시적인 비-이상적 거동 디바이스 특성들을 보상하기 위해 하드웨어 및/또는 소프트웨어 솔루션들에 대한 요구가 있다.
일 양상에서, 라디오 주파수(RF) 통신 시스템이 제공된다. RF 통신 시스템은 입력 전송 신호를 수신하고 RF 전송 신호를 출력하도록 구성된 전송기, 및 RF 전송 신호를 증폭시키도록 구성된 전력 증폭기를 포함한다. 전송기는 RF 전송 신호를 전치-왜곡하도록 입력 전송 신호를 프로세싱하기 위해 구성된 디지털 전치-왜곡(DPD) 시스템을 포함한다. DPD 시스템은 제1 신호 경로를 따르는 제1 비-선형 필터 및 제1 신호 경로와 평행하는 제2 신호 경로를 따르는 제2 비-선형 필터를 포함한다. DPD 시스템은 제1 신호 경로로부터 캡처된 제1 세트의 관측들 및 RF 전송 신호로부터 캡처된 제2 세트의 관측들에 기초하여 제2 비-선형 필터를 트레이닝하도록 구성된다.
또 다른 양상에서, RF 통신 시스템을 위한 전송기가 제공된다. 전송기는 입력 전송 신호를 프로세싱하도록 구성된 제1 신호 경로를 따르는 제1 비-선형 필터 및 입력 신호를 프로세싱하도록 구성된 제2 신호 경로를 따르는 제2 비-선형 필터를 포함한다. 제1 신호 경로 및 제2 신호 경로는 평행하며 디지털 전치-왜곡된 입력 전송 신호를 생성하도록 동작한다. 전송기는 RF 전송 신호를 생성하도록 디지털 전치-왜곡 입력 전송 신호를 프로세싱하기 위해 구성된 제3 신호 경로를 따르는 디지털-아날로그 변환기, 및 전력 증폭기에 의한 증폭 후 제1 신호 경로로부터 캡처된 제1 세트의 관측들 및 RF 전송 신호로부터 캡처된 제2 세트의 관측들에 기초하여 제2 비-선형 필터를 트레이닝하도록 구성된 트레이닝 시스템을 추가로 포함한다.
또 다른 양상에서, RF 통신 시스템에서 디지털 전치-왜곡의 방법이 제공된다. 방법은 디지털 전치-왜곡 시스템의 제1 비-선형 필터 및 제2 비-선형 필터를 사용하여 전송 신호를 생성하도록 입력 전송 신호를 디지털적으로 전치-왜곡하는 것을 포함하고, 제1 비-선형 필터는 제1 신호 경로를 따르며 제2 비-선형 필터는 제1 신호 경로와 평행하는 제2 신호 경로를 따른다. 방법은 전력 증폭기를 사용하여 RF 전송 신호를 증폭시키는 것, 및 전력 증폭기에 의한 증폭 후 제1 신호 경로로부터 캡처된 제1 세트의 관측들, 및 RF 전송 신호로부터 캡처된 제2 세트의 관측들에 기초하여 제2 비-선형 필터를 트레이닝하는 것을 추가로 포함한다.
도 1a는 라디오 주파수(RF) 통신 시스템의 일 실시예의 개략도이다.
도 1b는 디지털 전치-왜곡(DPD)을 사용하여 전력 증폭기 선형화의 일 예를 묘사한 그래프들의 세트이다.
도 1c는 전력 증폭기에 대한 출력 전력 대 입력 전력의 일 예의 그래프이다.
도 1d는 RF 통신 시스템의 또 다른 실시예의 개략도이다.
도 1e는 RF 통신 시스템의 또 다른 실시예의 개략도이다.
도 1f는 전하 트래핑 DPD 없이 저 주파수(LF) 이득 대 시간, 입력 진폭 변조 대 시간, 및 에러 벡터 크기(EVM) 대 시간의 그래프들의 일 예를 묘사한다.
도 1g는 도 1f의 그래프들의 확대된 부분을 묘사한다.
도 1h는 일 실시예에 따른 전하 트래핑 DPD에 대한 전하 트래핑 이득 대 시간, 전하 트래핑 보정 대 시간, 입력 진폭 변조(데시벨) 대 시간, 및 입력 진폭 변조(볼트) 대 시간의 그래프들의 일 예를 묘사한다.
도 2a는 몇몇 실시예들에 따른, 협대역 왜곡을 보정하기 위한 제1 비-선형 필터 네트워크 및 광대역 왜곡을 보정하기 위한 제2 비-선형 필터 네트워크를 포함한 RF 통신 시스템을 예시한다.
도 2b는 몇몇 실시예들에 따른, 제1 비-선형 필터 네트워크의 예시적인 아키텍처를 예시한다.
도 3은 몇몇 실시예들에 따른, 데시메이션 및 업샘플링 기능을 포함하는 제1 비-선형 필터 네트워크의 예시적인 아키텍처를 예시한다.
도 4는 몇몇 실시예들에 따른, 파고율 저감 함수 및 지연 매칭 함수를 포함한 제1 비-선형 필터 네트워크의 예시적인 아키텍처를 예시한다.
도 5는 몇몇 실시예들에 따른, 직접 학습 알고리즘을 통해 제1 및 제2 비-선형 필터 네트워크들 양쪽 모두를 트레이닝하기 위한 RF 통신 시스템의 예시적인 아키텍처를 예시한다.
도 6a는 몇몇 실시예들에 따른, 일반화 메모리 다항식(GMP) 액추에이터를 트레이닝하기 위한 예시적인 아키텍처를 예시한다.
도 6b는 몇몇 실시예들에 따른, GMP 액추에이터를 트레이닝하기 위한 또 다른 예시적인 아키텍처를 예시한다.
도 7은 몇몇 실시예들에 따른, 라게르 액추에이터를 트레이닝하기 위한 예시적인 아키텍처를 예시한다.
도 8은 몇몇 실시예들에 따른, 라게르 액추에이터 트레이닝을 위한 초기 조건들을 식별하기 위한 예시적인 아키텍처를 예시한다.
도 9는 몇몇 실시예들에 따른, GMP 및 라게르 액추에이터 양쪽 모두를 동시에 트레이닝하기 위한 RF 통신 시스템에 대한 예시적인 아키텍처를 예시한다.
도 10은 몇몇 실시예들에 따른, 협대역 왜곡을 보정하기 위해 FIR 필터들을 포함한 제1 비-선형 필터 네트워크 및 광대역 왜곡을 보정하기 위해 FIR 필터들을 포함한 제2 비-선형 필터 네트워크를 포함한 RF 통신 시스템을 예시한다.
도 11은 라게르 액추에이터를 트레이닝하기 위한 데이터 캡처의 또 다른 실시예를 예시한다.
도 12는 라게르 액추에이터를 트레이닝하기 위한 데이터 캡처의 또 다른 실시예를 예시한다.
도 13은 라게르 액추에이터를 트레이닝하기 위한 데이터 캡처의 또 다른 실시예를 예시한다.
도 14는 신호 전이들을 핸들링하도록 라게르 액추에이터를 트레이닝하는 것을 돕기 위해 전송 프레임을 별개의 캡처들로 분할하는 일 예를 묘사한 그래프를 예시한다.
실시예들의 다음의 상세한 설명은 본 발명의 특정 실시예들의 다양한 설명들을 보여준다. 그러나, 본 발명은 다수의 상이한 방식들로 구체화될 수 있다. 이 설명에서, 도면들에 대한 참조가 이루어지며 여기에서 유사한 참조 숫자들은 동일하거나 또는 기능적으로 유사한 요소들을 나타낼 수 있다. 도면들에 예시된 요소들은 반드시 일정한 비율로 그려지는 것은 아니라는 것이 이해될 것이다. 게다가, 특정한 실시예들은 도면 및/또는 도면에 예시된 요소들의 서브세트에 예시된 것보다 많은 요소들을 포함할 수 있다는 것이 이해될 것이다. 뿐만 아니라, 몇몇 실시예들은 둘 이상의 도면들로부터 특징들의 임의의 적절한 조합을 통합할 수 있다.
상기 설명된 바와 같이, 전력 증폭기들을 위한 디바이스들은 다양한 상이한 반도체 재료 시스템들에 기초할 수 있다. 예를 들어, 몇몇 전력 반도체 디바이스들은 실리콘 기술, 예를 들어, Si-기반 측면 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 디바이스들에 기초하며, 이는 다른 유형들의 전력 반도체 디바이스들에 대해 비용 이점을 제공할 수 있다. 비교적 높은 주파수(예를 들어, 4GHz를 초과한), 비교적 높은 전력(예를 들어, 100W를 초과한) 및/ 비교적 높은 전력 효율이 요구되는 것들과 같은, 몇몇 애플리케이션들에 대해, 화합물 반도체-기반 전력 반도체 디바이스들(예를 들어, GaN-기반 전력 증폭기들)이 고 성능 대안들로서 이용될 수 있다. GaN-기반 전력 증폭기들은 다른 이점들 중에서 효율 및 주파수 범위에서의 향상들(예를 들어, 더 높은 단위 이득 컷오프 주파수 또는 fT)을 포함하여 다른 기술들(Si-기반 기술들과 같은)에 대해 특정한 이점들을 가질 수 있다.
GaN과 같은 화합물 반도체들에 기초한 고 성능 전력 증폭기들에 대한 요구가 꾸준히 올라가고 있지만, 그 구현들은 군대/항공우주와 같은 비교적 낮은 볼륨 애플리케이션들에 제한되어 왔다. 제한된 구현은 부분적으로 제작 비용들로 인한 것이며, 이는 현재 Si-기반 기술들보다 상당히 높다.
비용 고려사항들 외에, 화합물 반도체들에 기초한 전력 반도체 디바이스들에 대해 특정한 기술적 향상들에 대한 요구가 또한 인식되어 왔다. 하나의 이러한 향상은 전하 트래핑을 감소시키는 것 및/또는 전력 증폭기들에서 관측되어 온 전하 트래핑의 효과들을 완화시키는 것과 연관된다. 이에 제한되지 않지만, 트랜스컨덕턴스 주파수 분산, 직류 드레인 특성들의 전류 붕괴, 게이트-래그 과도현상들, 드레인-래그 과도현상들, 및/또는 제한된 마이크로파 출력 전력을 포함한, 전하 트래핑의 다양한 유해 효과들이 관측되어 왔다.
디지털 전치-왜곡(DPD) 시스템들은 통신 신호의 기저대역 표현을 조작함으로써 동작한다. 예를 들어, 디지털 보상은 기저대역에서 전치왜곡된 신호를 생성하기 위해 룩-업 테이블들(LUT들) 및/또는 곱셈기들을 사용하여 기저대역 신호의 동-위상(I) 및 직교-위상(Q) 성분들에 적용될 수 있다. 전치왜곡된 신호가 라디오 주파수(RF)로 상향 변환될 때, 부가된 전치왜곡 성분은 다운스트림 전력 증폭기가 원래 기저대역 신호의 의도된 선형 상향변환에 더 가까운 RF 파형을 출력하도록 허용한다.
본 개시는 전력 증폭기의 전하 트래핑 효과들을 감안하기 위해 비-선형 필터(예를 들어, 라게르(Laguerre) 필터)를 포함한 DPD 시스템들에 관한 것이다. 특정한 실시예들에서, 비-선형 필터는 라디오 주파수 전송 신호로의 변환 전에 디지털 전송 데이터로부터 취한 제1 세트의 관측들, 및 라디오 주파수 전송 신호를 증폭시키는 전력 증폭기의 출력으로부터 취한 제2 세트의 관측들을 시간 정렬하는 것에 기초하여 트레이닝된다. 특정한 구현예들에서, 제1 세트의 관측들 및 제2 세트의 관측들은 데시메이션(decimation) 없이 획득된다. 오히려, 데시메이션은 시간 정렬 후 제공된다. 이러한 방식으로 DPD 시스템을 구현함으로써, 신호 데이터는 데시메이션에 의해 손실되지 않으며 관측들의 세트들 간에 더 정확한 시간 정렬이 달성된다.
DPD 회로를 사용한 예시적인 RF 통신 시스템들
도 1a는 RF 통신 시스템(10)의 일 실시예의 개략도이다. RF 통신 시스템(10)은 트랜시버(1), 프론트 엔드 시스템(2), 및 안테나(3)를 포함한다. 트랜시버(1)는 DPD 회로(4) 및 입력 전력 방향성 결합기(6)를 포함하는 한편, 프론트 엔드 시스템(2)은 전력 증폭기(5) 및 출력 전력 방향성 결합기(7)를 포함한다.
도면의 명료함을 위해, 단지 트랜시버(1) 및 프론트 엔드 시스템(2)의 특정 구성요소들만이 묘사된다. 그러나, 트랜시버(1) 및 프론트 엔드 시스템(2)은 부가적인 구성요소들을 포함할 수 있다. 게다가, 이에 제한되지 않지만, 입력 전력 검출이 트랜시버(1)보다는 프론트 엔드 시스템(2) 상에서 수행되는 구성들을 포함하여, 입력 전력 검출 및/또는 출력 전력 검출의 다른 구성들이 가능하다.
도 1a에 도시된 바와 같이, 트랜시버(1)는 RF 전송 신호(TX)를 프론트 엔드 시스템(2)에 제공한다. 부가적으로, RF 전송 신호(TX)는 안테나(3)를 위한 증폭된 전송 신호를 생성하기 위해 전력 증폭기(5)에 의해 증폭된다.
이 예에서, 입력 전력 방향성 결합기(6)는 전력 증폭기의 입력 전력의 국소 관측을 제공한다. 부가적으로, 출력 전력 방향성 결합기(7)는 전력 증폭기의 출력 전력을 나타내는 관측 신호(OBS)를 생성하기 위해 사용된다. 따라서, 트랜시버(1)는 전력 증폭기의 입력 전력 및 전력 증폭기의 출력 전력을 나타내는 관측 데이터를 갖고 동작한다. 입력 전력 및 출력 전력을 위한 관측 회로부의 일 예가 묘사되지만, 관측은 다른 방식들로 수행될 수 있다.
예시된 실시예에서, 트랜시버(1)는 DPD 회로(4)에 의해 제공된 전치왜곡을 이용하여 RF 전송 신호(TX)를 생성한다. DPD 회로(4)는 본 개시의 하나 이상의 특징들에 따라 비-선형 필터를 이용하여 구현될 수 있다.
도 1b는 DPD를 사용하여 전력 증폭기 선형화의 일 예를 묘사한 그래프들의 세트이다. 그래프들은 도 1a의 DPD 회로(4)에 대한 출력 신호 대 입력 신호의 제1 그래프(15)를 포함한다. 그래프들은 도 1a의 전력 증폭기(5)에 대한 출력 신호 대 입력 신호의 제2 그래프(16)를 추가로 포함한다. 그래프들은 도 1a의 DPD 회로(4) 및 전력 증폭기(5)의 조합에 대한 출력 신호 대 신호의 제3 그래프(17)를 추가로 포함한다.
도 1b에 도시된 바와 같이, DPD는 전력 증폭기 비-선형성을 보상하는 프리-엠퍼시스(pre-emphasis)를 제공하도록 동작한다. 예를 들어, DPD는 전력 증폭기의 역 모델에 곡선 적합을 제공하기 위해 기저대역에서 복소 포락선(complex envelope) 상에서 수행될 수 있다. 예를 들어, 다항식들의 합은 전력 증폭기 비-선형성을 보상하는 원하는 포락선 형태에 맞춰질 수 있다.
도 1c는 전력 증폭기에 대한 출력 전력 대 입력 전력의 일 예의 그래프(18)이다. 그래프(18)는 DPD가 있는 및 DPD가 없는 도 1a의 전력 증폭기(5)의 예시적인 성능을 나타낸다. 도 1c에 도시된 바와 같이, 전력 증폭기(5)는 DPD를 사용할 때 이득 압축 없이 더 높은 입력 전력에서 동작할 수 있다.
도 1d는 RF 통신 시스템(60)의 또 다른 실시예의 개략도이다. RF 통신 시스템(60)은 트랜시버(51), 프론트-엔드 시스템(12), 및 안테나(13)를 포함한다.
도 1d에 도시된 바와 같이, 트랜시버(51)는 RF 전송 신호(TX)를 프론트-엔드 시스템(12)에 제공하며, 프론트-엔드 시스템(12)으로부터 관측 신호(OBS)를 수신한다. 도 1d에 도시되지 않지만, 수신 신호들, 제어 신호들, 부가적인 전송 신호들, 및/또는 부가적인 관측 신호들과 같은, 부가적인 신호들이 트랜시버(51)와 프론트-엔드 시스템(12) 사이에서 전달될 수 있다.
예시된 실시예에서, 트랜시버(51)는 디지털 전송 회로(52), I-경로 디지털-아날로그 변환기(DAC)(23a), Q-경로 DAC(23b), I-경로 믹서(24a), Q-경로 믹서(24b), 가변 이득 증폭기(VGA)(25), 방향성 결합기(26), LO(27), 및 관측 수신기(29)를 포함한다. 디지털 전송 회로(52)는 DPD 회로(53)를 포함한다.
DPD를 가진 트랜시버의 일 예가 도시되지만, 본원에서 교시들은 매우 다양한 방식들로 구현된 트랜시버들에 적용 가능하다. 따라서, 다른 구현예들이 가능하다.
예시된 실시예에서, 디지털 전송 회로(52)는 디지털 I 신호 및 디지털 Q 신호에 대응하는, 한 쌍의 직교 신호들을 생성한다. 디지털 I 신호 및 디지털 Q 신호는 DPD를 이용하여 생성된다. DPD 회로(53)는 본원에서의 실시예들 중 임의의 실시예에 따라 구현된 비-선형 필터를 포함할 수 있다.
예시된 실시예에서, I-경로 DAC(24a)는 디지털 전송 회로(22)로부터의 디지털 I 신호를 차동 아날로그 I 신호로 변환한다. I-경로 믹서(24a)는 LO(27)로부터 I 클록 신호(이 예에서, 차동)를 수신하며, I-경로 믹서(24a)는 차동 아날로그 I 신호를 상향 변환하기 위해 사용한다. Q-경로 DAC(23b)는 디지털 전송 회로(22)로부터의 디지털 Q 신호를 차동 아날로그 Q 신호로 변환한다. 직교 에러가 없다면, 아날로그 I 신호 및 아날로그 Q 신호는 90도의 상 분리를 가지며, 전송될 신호의 복소수 표현으로 작용할 수 있다. Q-경로 믹서(24b)는 LO(27)로부터 Q 클록 신호(이 예에서, 차동)를 수신하며, Q-경로 믹서(24b)는 차동 아날로그 Q 신호를 상향 변환하기 위해 사용한다. I-경로 믹서(24a)의 출력 및 Q-경로 믹서(24b)의 출력은 RF 전송 신호(TX)를 생성하기 위해 VGA(25)에 의해 증폭되는, 차동 상향 변환 신호를 생성하기 위해 조합된다(예를 들어, 전류 조합을 사용하여).
도 1d에 도시된 바와 같이, 관측 수신기(29)는 디지털 전송 회로(52)로 제공되는 관측 데이터를 생성하기 위해 방향성 결합기(26)로부터의 국소 관측 신호 및 프론트 엔드 시스템(12)으로부터의 관측 신호(OBS)를 프로세싱한다. 관측 데이터는 DPD 회로(53)를 트레이닝하기 위해 사용될 수 있다. 관측 데이터는 또한 전송 전력 제어와 같은, 다양한 다른 기능들을 위해 사용될 수 있다.
예시된 실시예에서, I-경로 믹서(24a) 및 Q-경로 믹서(24b)는 차동(도 1d에 도시된 바와 같이)이거나 또는 단일-엔드형일 수 있는, 아날로그 I 및 Q 신호들을 혼합하는 아날로그 믹서들이다.
도 1e는 RF 통신 시스템(70)의 또 다른 실시예의 개략도이다. RF 통신 시스템(70)은 트랜시버(61), 프론트-엔드 시스템(12), 및 안테나(13)를 포함한다.
예시된 실시예에서, 트랜시버(61)는 디지털 전송 회로(52)(DPD 회로(53)를 포함함), 디지털 믹서(42), RF 디지털-아날로그 변환기(DAC)(45), VGA(25), 방향성 결합기(26), LO(27), 및 관측 수신기(29)를 포함한다.
도 1d의 RF 통신 시스템(60)과 비교하여, 도 1e의 RF 통신 시스템(70)은 아날로그-디지털 변환 이전에 믹싱을 수행하도록 구현된다. 따라서, 아날로그 믹서들을 사용하는 도 1d의 RF 통신 시스템(60)과 대조적으로, 도 1e의 RF 통신 시스템(70)은 디지털 믹서(42)를 사용한다.
예시된 실시예에서, 디지털 믹서(42)는 디지털 전송 회로(52)로부터 디지털 I 신호 및 디지털 Q 신호를 수신한다. 디지털 I 신호 및 디지털 Q 신호는 DPD를 이용하여 생성된다. DPD 회로(53)는 본원에서의 실시예들 중 임의의 실시예에 따라 구현된 비-선형 필터를 포함할 수 있다.
디지털 믹서(52)는 또한 LO(27)로부터 I 클록 신호 및 Q 클록 신호를 수신한다. 더욱이, 디지털 믹서(52)는 아날로그 상향 변환된 전송 신호(이 예에서, 차동임)를 생성하기 위해 RF DAC(43)에 의해 프로세싱되는, 상향변환된 전송 신호의 디지털 표현을 출력한다. 아날로그 상향변환된 전송 신호는 RF 전송 신호(TX)를 생성하기 위해 VGA(25)에 의해 증폭된다.
특정한 구현예들에서, 디지털 믹서(42)는 ((I*LO_I) - (Q*LO_Q))를 산출하도록 동작하며, 여기에서 I는 디지털 I 신호이고, Q는 디지털 Q 신호이고, LO_I는 I 클록 신호이며, LO_Q는 Q 클록 신호이다.
본원에서 트랜시버들은 30MHz 내지 7GHz 사이의 RF 신호들뿐만 아니라, X 대역(약 7GHz 내지 12GHz), Ku 대역(약 12GHz 내지 18GHz), K 대역(약 18GHz 내지 27GHz), Ka 대역(약 27GHz 내지 40GHz), V 대역(약 40GHz 내지 75GHz), 및/또는 W 대역(약 75GHz 내지 110GHz)에서의 것들과 같은, 더 높은 주파수들의 신호들을 포함한, 다양한 주파수들의 신호들을 핸들링할 수 있다. 따라서, 본원에서의 교시들은 마이크로파 시스템들을 포함하여, 매우 다양한 RF 통신 시스템들에 적용 가능하다.
전하 트래핑 및 디지털 전치왜곡
RF 전력 디바이스들과 같은 전력 디바이스들이 많은 애플리케이션들, 예컨대 무선 기술들에서 사용된다. 다양한 애플리케이션들에 대해, 전력 디바이스들은 실리콘 기술, 예컨대, Si-기반 측면 확산 금속 산화물 반도체(LDMOS) 디바이스들에 기초한다. 몇몇 애플리케이션들에 대해, III-V 재료들과 같은, 화합물 반도체들이 고 주파수 동작에 대한 이점들을 가진다. 예를 들어, 갈륨 질화물(GaN)-기반 전력 디바이스들이 제안되어 왔다. GaN-기반 전력 디바이스들과 같은, 화합물 반도체 전력 디바이스들은 몇몇 애플리케이션들에서, 예컨대 드레인 변조가 이용되는 프로세스 아키텍처들에서 Si-기반 기술들에 대해 이점들을 갖는 것으로 예측되어 왔다. 예상된 이점들은 다른 이점들 중에서, 효율 및 주파수 범위에서의 향상들(예컨대, 더 높은 단위 이득 컷오프 주파수 또는 fT)을 포함한다.
GaN은 발광 다이오드(LED) 디바이스들을 포함한, 다양한 애플리케이션들에서 널리 사용되어 왔다. 다양한 다른 상업용 애플리케이션들을 위한 GaN RF 전력 디바이스들에서의 관심이 꾸준히 올라가고 있지만, RF 전력 디바이스들을 포함한 GaN-기반 전력 디바이스들의 구현예들은 군대/항공우주와 같은 저 볼륨 애플리케이션들에 크게 제한되어 왔다. 제한된 구현예는 부분적으로 제작 비용들에 기인하였으며, 이는 현재 Si-기반 기술들보다 상당히 높다. GaN-온-절연체 기술 및 GaN-온-Si 기술을 포함하여, 현재 두 개의 주요 유형들의 GaN RF 전력 디바이스들이 있다. 전자는 더 높은 성능을 갖지만, 웨이퍼 제작 비용이 또한 더 높다.
비용 고려사항들 외에, GaN-기반 전력 디바이스들에서 특정한 기술적 향상들이 추구된다. 하나의 이러한 향상은 GaN-기반 전력 디바이스들에서 관측되어 온 비교적 협대역 왜곡 효과들을 처리하는 것과 연관된다. 임의의 특정한 이론에 제한되지 않고, 전하-트래핑 효과들은, GaN-기반 전력 디바이스들의 이득 선형성에서의 변화들을 포함하여, 디바이스 특성들에서 상당한 변화를 야기한다고 믿어진다. 전하-트래핑은 입력 신호의 장기 이력의 함수인 것으로 믿어지며, 그 효과들은 약 수 밀리초 내지 수 초 지속될 수 있다. 이 효과를 표현하기 위해 사용되어 온 용어는 전류 붕괴이며 여기에서 드레인 전류는 고-전력 RF 펄스를 GaN 트랜지스터에 인가할 때 예상된 것보다 낮은 레벨로 붕괴한다.
전하 트래핑의 효과들은, 이에 제한되지 않지만, 트랜스컨덕턴스 주파수 분산, 적류 드레인 특성들의 전류 붕괴, 게이트-래그 과도현상들, 드레인-래그 과도현상들, 및/또는 제한된 마이크로파 출력 전력을 포함한다.
따라서, 전력이 변조됨에 따라, 전하들이 트래핑되며 그 후 낮은 주파수에서 방출되어, 왜곡을 야기하는 이득의 저 주파수 변조를 야기할 수 있다. 따라서, GaN-기반 전력 디바이스들뿐만 아니라 다른 유형들의 전력 디바이스들에서 전하-트래핑 효과들을 완화시키거나 또는 보상하기 위한 요구가 있다.
도 1f, 도 1g, 및 도 1h는 몇몇 실시예들에 따른, 이득의 저 주파수 변조를 예시하는 그래프들(102, 104, 106, 110, 112, 114, 116, 118, 120, 및 122)을 포함한다. 그래프(102)는 시간에 따른 에러 벡터 크기(error vector magnitude; EVM)를 예시한다. 그래프(104)는 시간에 따른 입력 진폭-변조(AM) 신호를 dB로 예시한다. 입력 진폭-변조 신호는 GaN 증폭기에 인가되며, 이는 저 주파수 이득 변조를 생성한다. 그래프(106)는 시간에 따른 저 주파수(LF) 이득을 dB로 예시하며 여기에서 이득은 0Hz 내지 10kHz BW에 걸쳐 측정된다. 도 1g의 그래프들(110, 112, 및 114)은 각각, 도 1f의 그래프들(102, 104, 및 106)의 클로즈-업 조각들(108)이다.
그래프(104)에 도시된 바와 같이, 펄싱은 입력 진폭 변조 신호에서 발생한다. 그래프(112)는 6.5 내지 7 밀리초 사이와 같은 로우(low) 신호들, 및 7.1 내지 7.2 밀리초 사이와 같은 하이(high) 신호를 예시한다. 그러나, 신호들은 하이 및 로우 신호 상태 둘 모두에 있을 때 펄싱한다. 그래프(106)는 그래프(112)의 입력 진폭 변조 신호에 대한 대응하는 저 주파수 이득을 예시한다. 예시된 대로, 저 주파수 이득들은 변조 효과를 보인다.
그래프들(116, 118, 120, 및 122)은 전하 트래핑 효과 및 느린 완화 효과를 더 상세하게 예시한다. 그래프(116)는 시간에 따른 입력 진폭-변조 신호를 dB로 예시하며, 그래프(120)는 시간에 따른 입력 진폭-변조 신호를 전압으로 예시한다. 그래프(114)는 시간에 따른 전하 트래핑 이득을 dB로 예시하며, 그래프(122)는 시간에 따른 전하 트래핑 보정 이득을 예시한다.
t1 내지 t2 간의 전이로부터와 같은, 낮은 전력에서 높은 전력으로 갈 때, 증가된 입력은 전하들이 전력 증폭기 안에서 하나의 층에서 또 다른 층으로 이동하는 것을 야기한다. 전력이 저에서 고로 갈 때, 전하들 중 일부는 트래핑된다. 트래핑 효과는 비교적 빠르다. 이는 전하 트래핑 효과이다. 입력이 t2 내지 t3 간의 전이와 같은, 높은 전력에서 낮은 전력으로 이행할 때, 전하들은 방출되지만, 전하들은 더 느린 시간 상수들을 갖고 뒤로 방출된다. 이들 시간 상수들은 약 수백 마이크로 초일 수 있다. 전하 트래핑 및 방출 모두는 전력 증폭기에서 왜곡 효과인, 저 주파수 이득 변조를 생성한다.
전력 증폭기들은 현재 및 과거 입력 진폭의 함수로서 팽창하고 압축할 수 있는 비선형 디바이스들이다. 측면-확산 금속-산화물-반도체(LDMOS) 디바이스들에서, 이러한 이득 변조는 ~10ns 내지 ~100nm 뒤로 연장되는 과거 진폭 값들을 포함할 수 있지만, GaN 디바이스들 비선형 메모리는 수 마이크로초(us), 수 밀리초(ms), 또는 심지어 수 초 뒤로 연장될 수 있다. 몇몇 실시예들에서, 샘플링 주파수는 10 내지 500MHz 사이에 있을 수 있다. 몇몇 실시예들에서, 이들 시스템들을 위해 DPD를 제공하는 액추에이터들은 1 나노초 내지 100 나노초, 8 나노초 내지 800 나노초, 16 나노초 내지 1600 나노초, 32 나노초 내지 3200 나노초, 64 나노초 내지 6400 나노초 등 사이의 시간 위도우에 걸쳐 트레이닝될 수 있다.
저 주파수 전하 트래핑에 적용된 바와 같이 이러한 접근법이 가진 이슈는 이들 통상적인 시스템들이 DPD에 대한 보정을 결정할 때, 시스템들이 최소 제곱 해와 같은, 해(solver)를 사용할 수 있다. 이들 최소 제곱 해들은 유한 입력 펄스(FIR) 필터들에서 선형 대수를 사용한다. 일반화 메모리 다항식 아래로 절단 볼테라(Volterra) 급수들이 FIR 필터들을 위해 사용될 수 있다.
저 주파수들에서 전하 트래핑 효과들에 대해, 시간 상수들은 100 또는 1,000배 더 길 수 있다. 예로서, 전력 증폭기 상에서, 전하 트래핑 효과가 시간이 10 밀리초 연장된다면, 이들 통상적인 시스템들은 적어도 10 밀리초를 넘어 연장되는 데이터를 저장해야 할 것이다. 고 주파수 DPD 왜곡을 위해 사용된 벡터들 및 매트릭스들은 매트릭스들에서 300 내지 400개의 컬럼들을 요구할 수 있다. 그러나, 저 주파수 전하 트래핑 효과들에 대해, FIR 필터 계산들은 이제 수천 또는 수만 개의 엔트리들을 가질 것이다. 통상적인 FIR 필터들은 가중된 입력들의 이동 평균들 및 FIR 필터들에서 많은 탭들을 증가시키기 위해 사용하며, 이는 이러한 프로세싱을 매우 복잡하게 만든다.
이러한 계산은 시뮬레이션들에서 수치 불안정, 안테나 요소로의 대기시간에서의 지연들, 및 증가된 회로 풋프린트 및 전력 소비를 야기할 수 있다. 게다가, 선형 대수는 DPD를 트레이닝하고 적응시키기 위해 사용될 수 있으며, 대규모 방정식 계는 비싸고 수치적으로 불안정할 것이다. 더욱이, 우리가 100,000초의 샘플들마다 메모리에서 뒤로 연장되는 FIR들을 가진 DPD 액추에이터를 구축한다면, DPD 액추에이터는 간단히 너무 비싸며 많은 전력을 요구할 것이다.
전하 트래핑 효과들을 보정하기 위해 통상적인 시스템들을 사용할 수 있도록, FIR 필터들은 수천 개의 샘플들에 걸쳐 시간 제약들을 통해 필터링해야 할 것이다. 이는 FIR 필터들의 각각의 반복을 저장하는 엄청난 양의 하드웨어를 수반하며, 많은 전력 소비를 수반할 것이다. 이들 통상적인 시스템들은 트랜시버들 및 안테나 프로세싱 칩들에 대해 현실적이지 않으며, 여기에서 프로세싱 전력 및 회로부 풋프린트들은 제한된다. 게다가, 컴퓨터들은 시뮬레이터에서 이러한 개념은 증명하기 위해 프로세싱 전력을 갖지 않을 수 있다. 수치 계산 관점에서, FIR 필터들에서 요구되는 계산들은 너무 복잡해지고 클 것이다.
더욱이, 이러한 접근법의 또 다른 결함은 DPD의 비-선형 특징을 모델링하기 위해 FIR 필터들의 입력에서의 비-선형 기간이다. 이들 통상적인 시스템들은 이제 수 천개의 탭들을 가질 수 있으며, 여기에서 시스템은 신호의 절대 값을 제1 탭으로, 신호의 절대 값의 제곱을 제2 탭으로, 신호의 절대 값의 세제곱을 제3 탭으로 전송하여, 증가된 회로 풋프린트 및 전력 소비와 같은, 본원에서 설명된 결합들을 다시 야기할 수 있다.
협대역 및 광대역 주파수 왜곡을 보정하기 위한 비-선형 필터 네트워크들
전력 증폭기들에서 전하-트래핑 효과들의 문제를 해결하거나 또는 완화시키는 시스템들 및 방법들이 본원에서 설명된다. 몇몇 실시예들은 다운스트림 전력 증폭기의 전하 트래핑 효과들을 보정하도록 구성된 라디오 주파수 트랜시버를 포함한다. 몇몇 실시예들에서, 트랜시버는 전력 증폭기의 전하 트래핑 효과들 및 광대역 왜곡 양쪽 모두를 보정하기 위해 DPD를 적용한다. 이러한 시스템은 또한 본원에서 전하-트래핑 효과들에 대한 보상을 가진 RF 통신 시스템으로서 불리울 수 있다.
도 2a는 몇몇 실시예들에 따른, 협대역 왜곡을 보정하기 위한 제1 비-선형 필터 네트워크 및 광대역 왜곡을 보정하기 위한 제2 비-선형 필터 네트워크를 포함한 RF 통신 시스템(200)을 예시한다. 디바이스(200)는 액추에이터(202), 전력 증폭기(204)(이 예에서, GaN FET와 같은, FET를 포함함), 최소 제곱 모듈(206), 피드백 액추에이터(208), 및 가산기(222)를 포함할 수 있다. 특정한 구현예들에서, 전력 증폭기(204)는 전력 증폭기 다이(예를 들어, GaN 다이) 상에서 구현되지만, 액추에이터(202), 최소 제곱 모듈(206), 피드백 액추에이터(208), 및 가산기(222)는 트랜시버 다이(예를 들어, Si 다이) 상에서 구현된다.
도 2a에 도시된 바와 같이, 액추에이터(202)는 10kHz 내지 0.1Hz의 주파수들과 같은, 전력 증폭기(204)의 협대역 왜곡을 보상하도록 구성된 제1 비-선형 필터 네트워크(210)를 포함할 수 있다. 제1 비-선형 필터 네트워크(210)는 무한 임펄스 응답(IIR) 필터들과 같은, 복수의 비-선형 필터들을 포함할 수 있다. IIR 필터들은 통틀어, 이 실시예에서, 라게르 필터로서 기능할 수 있다. 제1 비-선형 필터 네트워크(210)는 IIR 필터들의 캐스케이드 또는 체인을 포함할 수 있다. 몇몇 실시예들에서, 제1 필터는 저역 통과 필터이며, IIR 필터들의 체인에서 다음 필터들은 전역 통과 필터들이다. 몇몇 실시예들에서, 제1 비-선형 필터 네트워크(210)의 필터들은 서로 직교한다. IIR 필터들의 사용은 시스템이 협대역 전하 트래핑 효과를 감안하기 위해 긴 시간 상수들을 사용할 수 있게 한다. 라게르 필터들은 협대역 전하 트래핑 효과들을 보정하기 위해 사용되는 것으로 알려져 있지 않다.
몇몇 실시예들에서, 제2 비-선형 필터 네트워크(212)는 전력 증폭기(204)의 광대역 왜곡을 보상하도록 구성될 수 있다. 제2 비-선형 필터 네트워크(212)는 유한 임펄스 응답(FIR) 필터들과 같은, 복수의 비-선형 필터들을 포함할 수 있다. FIR 필터들은 통틀어 일반 메모리 다항식(GMP) 필터로서 기능할 수 있다. 몇몇 실시예들에서, 제2 비-선형 필터 네트워크(212)는 광대역 왜곡을 보상하는 디지털 전치왜곡(DPD) 시스템들 및/또는 DPD 필터 네트워크들을 포함할 수 있다.
몇몇 실시예들에서, 입력 신호(x)는 협대역 왜곡을 보상하도록 신호를 생성하기 위해 제1 비-선형 필터 네트워크(210)로 공급된다. 동일한 입력 신호(x)가 광대역 왜곡을 보상하기 위해 제2 비-선형 필터 네트워크(212)로 공급될 수 있다. 제1 비-선형 필터 네트워크(210) 및 제2 비-선형 필터 네트워크(212)의 출력의 조합이 가산기(214)에 의해 가산된다. 가산기(214)의 출력(u)은 디지털 메인에서 RF로의 변환과 같은, 적절한 프로세싱 후 전력 증폭기(204)로 공급된다. 몇몇 실시예들에서, 입력 신호(x)는 기저대역 프로세서에 의해 제공된 디지털 데이터의 스트림(동-위상(I) 및 직교-위상(Q) 데이터와 같은)에 대응한다.
전력 증폭기(204)로 직접 제공되는 것으로 도시되지만, 가산기(214)의 출력은 전력 증폭기(204)의 입력에 제공된 RF 전송 신호를 생성하기 위해 하나 이상의 디지털-아날로그 변환기들(DAC들), 하나 이상의 믹서들, 하나 이상의 가변 이득 증폭기들(VGA들), 및/또는 다른 회로부에 의해 프로세싱되는 디지털 전치-왜곡 전송 데이터에 대응할 수 있다. 도면의 명료함을 위해, 디지털 도메인에서 RF로의 변환은 도시되지 않는다.
몇몇 실시예들에서, 전력 증폭기(204)로의 출력(y) 및 입력(u)은 피드백 액추에이터(208)와 같은, 역 모델에 맞추기 위해 또한 사용된다. 전력 증폭기(204)의 출력(y)은 또 다른 제1 비-선형 필터 네트워크(218) 및 또 다른 제2 비-선형 필터 네트워크(216)로 공급될 수 있다. 몇몇 실시예들에서, 전력 증폭기(204)의 입력 전력 및/또는 출력 전력은 방향성 결합기에 의해 캡처되며, 그 후 관측된 전력의 디지털 표현을 생성하기 위해 관측 수신기에 의해 프로세싱된다.
계속해서 도 2a를 참조하면, 다른 제1 비-선형 필터 네트워크(218) 및 다른 제2 비-선형 필터 네트워크(216)의 출력이 가산기(220)에 의해 가산된다. 그 후, 전력 증폭기(204)의 입력(u)은 가산기(222)를 통해 가산기(220)의 출력()만큼 감산된다(도면에서 - 극성으로 표시된 바와 같이). 가산기(222)의 출력은 최소 제곱 모듈(206)을 통해 프로세싱된다. 최소 제곱 모듈(206)의 출력은 다른 제2 비-선형 필터 네트워크(216)에 의해 사용된다.
몇몇 실시예들에서, 피드백 액추에이터(208)는 라게르 필터 및 GMP 필터를 포함할 수 있다.
몇몇 실시예들에서, 제1 비-선형 필터 네트워크(218)는 제2 비-선형 필터 네트워크(216)와 평행하여 배열된다. 다른 실시예들에서, 제1 비-선형 필터 네트워크(218)는 제2 비-선형 필터 네트워크(216)와 직렬로 배열된다. 예를 들어, 제1 비-선형 필터 네트워크(218)는 제2 비-선형 필터 네트워크(216) 뒤에 배열될 수 있으며, 여기에서 제2 비-선형 필터 네트워크(216)는 고 주파수 왜곡을 수용하며, 제1 비-선형 필터 네트워크(218)는 저 주파수 전하 트래핑 왜곡을 수용한다.
전력 증폭기(204)는 캐리어 주파수를 가진 RF 신호를 증폭시킨다. 부가적으로, 제1 비-선형 필터 네트워크(210)(예를 들어, 라게르 필터)에 의해 보정된 협대역 왜곡은 캐리어 주파수 주위에 있는 제한된 대역폭을 둘러싸며 전하 트래핑 역학과 연관된 긴 시간스케일에 걸쳐 발생하는 왜곡에 대응할 수 있다. 예를 들어, 캐리어 주파수 주위의 대역폭(BW)은 시간 상수(τ)(BW ∝ 1/τ)에 반비례할 수 있으며, 따라서 전하 트래핑 효과들은 긴 시간 상수들 및 좁은 대역폭과 연관된다. 이러한 협대역 왜곡은 또한 본원에서 전력 증폭기의 저 주파수 잡음으로 불리운다.
제2 비-선형 필터 네트워크(212)(예를 들어, GMP 필터)에 의해 보정된 광대역 왜곡은 협대역 왜곡보다 훨씬 짧은 시간 스테일들에 걸쳐 발생하는 전력 증폭기에서의 비-선형성(비-전하 트래핑 비선형성들)을 포함할 수 있다. 따라서, 이러한 비-선형성과 연관된 시간 상수는 작으며 대응하는 대역폭은 넓다. 이러한 광대역 왜곡은 또한 본원에서 전력 증폭기의 고 주파수 잡음으로 불리운다.
도 2b는 몇몇 실시예들에 따른, 제1 비-선형 필터 네트워크(210)의 예시적인 아키텍처(250)를 예시한다. 예시적인 아키텍처(250)는 상기 논의된 도 2a의 RF 통신 시스템(200)의 맥락에서 묘사된다.
몇몇 실시예들에서, 제1 비-선형 필터 네트워크(210)는 절대 값 블록(252), 보정 요소들(254A, 254B, ... 254N), 복수의 스테이지들(1 내지 N)(256A, 256B, ... 256N), 가산기(258), 및 곱셈기(260)를 포함할 수 있다. 각각의 스테이지(256A, 256B, ... 256N)는 복수의(1 내지 M) 비-선형 필터들을 포함할 수 있다. 1 내지 M개의 필터들의 각각(또는 적어도 일부)은 제1 비-선형 저역 통과 필터(LPF)(262A, 262B, ... 262N), 및 가능하게는 하나 이상의 비-선형 전역 통과 필터들(264A, 264B, ... 264N, 266A, 266B, ... 266N)을 포함할 수 있으며, 이것은 몇몇 구현예들에서 직렬로 배열될 수 있다. 전역 통과 필터들은 이하에서 논의되는 바와 같이, 위상 조정들 또는 수정들을 제공할 수 있다.
각각의 스테이지(256A, 256B, ... 256N)에 대해, LPF 및 가능하게는 하나 이상의 전역 통과 필터들은 직렬로 배열될 수 있다. LPF 필터는 신호를 수신하고, LPF를 통해 신호를 프로세싱하고, 신호를 일련의 전역-통과 필터들로 출력하며, 전역-통과 필터들을 통해 신호를 프로세싱할 수 있다. 몇몇 실시예들에서, 제1 비-선형 필터 네트워크의 필터들은 서로 직교한다. 예를 들어, LPF는 특정한 컷오프 주파수보다 낮은 주파수들을 가진 신호들이 LPF를 통과하는 것을 허용할 수 있으며, 뒤이은 전역-통과 필터들은 신호들이 단지 위상 수정만을 가지며 크기에 대한 효과 없이 또는 최소의 효과를 갖고 통과하도록 허용할 수 있다. 도 2b 및 도 3에서 비선형 함수들(F(vkt))은 vkt의 메모리 다항식 전개를 포함할 수 있으며, 예를 들면,
.
몇몇 실시예들에서, 스테이지들(256A, 256B, ... 256N)(예컨대, 1 내지 M개의 필터들, 각각의 스테이지는 LPF 및 가능하게는 하나 이상의 전역-통과 필터들을 포함할 수 있다)은 서로 병렬로 배열된다. 몇몇 실시예들에서, 1 내지 M개의 필터들의 각각은 본원에서 추가로 상세하게 설명되는, 보정 요소를 포함한다. 스테이지들(256A, 256B, ... 256N)의 각각은, 전하 트래핑 왜곡이 다양한 시간 스케일들에 걸쳐 다수의 응답들에서 발생할 수 있으므로, 상이한 시간 상수를 감안할 수 있다.
몇몇 실시예들에서, 복소 기저대역 신호가 디지털 상향 변환기(x)로부터 수신되며, 이는 동-위상 및 직교-위상(I/Q) 신호를 포함할 수 있다. 디바이스는 절대 값 블록(252)을 통해 복소 기저대역 신호의 절대 신호를 결정함으로써 신호의 포락선을 생성한다. 예를 들어, 좌표 회전 디지털 계산(coordinate rotation digital computation; CORDIC) 회로가 디지털 포락선을 생성하기 위해 디지털 I 및 디지털 Q 데이터를 프로세싱하기 위해 사용될 수 있다. 절대 값 블록(252)은 신호의 포락선을 출력한다.
몇몇 실시예들에서, 디바이스는 절대 값 블록(252)의 출력을 복수의 보정 요소들(254A, 254B, ... 254N)로 전파한다. 복수의 보정 요소들(254A, 254B, ... 254N)은 신호에 비-선형성을 도입한다. 예를 들어, 복수의 보정 요소들(예컨대, 1 내지 N개 보정 요소들)(254A, 254B, ... 254N)은 절대 값 블록(252)의 출력들의 지수들을 취할 수 있다. 제1 보정 요소(254A)는 절대 값 블록(252)의 출력의 1 지수를 취할 수 있다. 제2 보정 요소(254B)는 절대 값 블록(252)의 출력의 2 지수를 취할 수 있다. 제N 보정 요소(254N)는 절대 값 블록(252)의 출력의 N 지수를 취할 수 있다.
예를 들어, 도 2b는 절대 값 블록(252)(예컨대, ||)의 출력이 3개의 보정 요소들(254A, 254B, ... 254N)로 송신된다는 것을 예시한다. 제1 보정 요소(254A)는 1 지수(()1)를 취하며, 이는 근본적으로 절대 값 블록(252)의 출력과 동일하다. 출력은 제1 복수의 비-선형 라게르 필터들(256A)로 송신된다. 제2 보정 요소(254B)는 2 지수(()2)를 취하며, 출력을 제2 복수의 비-선형 라게르 필터들(256B)로 송신한다. 제3 보정 요소(254N)는 n번째 지수(()n)를 취할 수 있으며, 출력을 제3 복수의 비-선형 라게르 필터들(256N)로 송신한다. 따라서, 보정 요소들(254A, 254B, ... 254N)은 포락선의 비-선형 거듭제곱을 취한다.
몇몇 실시예들에서, 1 내지 N 보정 요소들(254A, 254B, 254N)의 출력들은 1 내지 N 라게르 필터들과 같은, 대응하는 1 내지 N 복수의 비-선형 필터들(256A, 256B, 256N)로 전파된다. 제1 필터들(262A, 262B, 262N)은 저역 통과 필터들을 포함할 수 있으며, 나머지 필터들(264A, 264B, 264, 266A, 266B, 266N)은 전역-통과 필터들을 포함할 수 있다. 다음은 저역 통과 필터(LPF) 및 전역-통과 필터들(BPF)의 수치 표현들이다.
스테이지 0: LPF,
스테이지 1 내지 L: BPF, , 여기에서
a1은 필터 계수이고, Fs는 샘플링 레이트(예컨대, 100 MHz 범위에서)이며, τ는 전하 트래핑 효과의 시간 상수(예컨대, 마이크로초, 밀리초)이다. 시간 상수는 전력 증폭기의 전하 트래핑 효과를 봄으로써 결정될 수 있다. 그 후, a1 필터 계수가 결정될 수 있다.
몇몇 실시예들에서, 1 내지 N 복수의 비-선형 필터들(256A, 256B, ... 256N)의 출력들은 저 주파수 이득 항(glag)을 생성하기 위해 가산기(258)를 통해 합산된다. 저 주파수 이득 항(glag)은 협대역 주파수 보정 이득을 나타낸다.
몇몇 실시예들에서, 저 주파수 이득 항(glag)은 전하 트래핑 효과(ulag)를 보정하도록 보정 신호를 생성하기 위해 곱셈기(260)를 통해 복소 기저대역 신호 입력으로 곱한다.
몇몇 실시예들에서, 제1 비-선형 네트워크 및/또는 제2 비-선형 네트워크는 적어도 부분적으로 소프트웨어로 구현된다(예컨대, 모두 디지털 솔루션으로서 디지털 신호 프로세서에 의해 구현된다). 몇몇 실시예들에서, 제1 비-선형 네트워크 및/또는 제2 비-선형 네트워크는 적어도 부분적으로 펌웨어로 구현된다.
데시메이션 및 업샘플링을 가진 제1 비-선형 필터 네트워크의 예시적인 아키텍처
도 3은 몇몇 실시예들에 따른, 데시메이션 및 업샘플링 기능을 포함하는 제1 비-선형 필터 네트워크(314)의 아키텍처(250)를 예시한다. 데시메이션은 디바이스 회로부 내에서 수백 메가헤르츠의 데이터의 프로세싱을 가능하게 한다. 데시메이션 없이, 이러한 데이터의 프로세싱은 매우 비싼 구성요소들을 요구하며 다량의 프로세싱 전력을 요구할 수 있다. 제1 비-선형 필터 네트워크(314)는 디지털 상향변환기(302), 제2 비-선형 필터 네트워크(304), 가산기(306), 전력 증폭기(310), 및 지연 매치(312)를 또한 포함하는 RF 통신 시스템의 맥락에서 묘사된다.
몇몇 실시예들에서, 디지털 상향변환기(302)는 신호를 제1 비-선형 필터 네트워크(314)로 공급할 수 있다. 제1 비-선형 필터 네트워크(314)는 절대 값 블록(316) 및 CIC(cascade integrator comb) 필터(318)와 같은 데시메이터를 포함할 수 있다. 디지털 상향변환기(302)로부터의 신호는 절대 값 블록(316)에 의해 프로세싱될 수 있다. CIC 필터(318)는 절대 값 블록(316)의 출력을 데시메이팅하며 1 내지 N개의 라게르 필터들과 같은, 1 내지 N 비-선형 필터들(322)로 출력을 전송할 수 있다. 데시메이션은 액추에이터에서 효율적이고 현실적인 아키텍처를 생성하기 위해, 아키텍처가 이를테면 100의 차수만큼, 데이터 레이트를 감소시킬 수 있게 한다.
몇몇 실시예들에서, 1 내지 N 비-선형 필터들(322)의 출력은 저 주파수 이득 항(glag)을 생성하기 위해 가산기(258)(그래픽으로 최상위 뷰에서 가산기(322)로 표현됨)에 의해 합산될 수 있다. 저 주파수 이득 항은 신호를 다시 그 원래 샘플 주파수로 보간하기 위해, CIC 필터와 같은, 업샘플러(324)를 통해 업샘플링될 수 있다. 지연 매치(320)는 디지털 상향변환기(302)의 출력으로부터 상향변환기(324)의 출력으로 신호를 매칭시킬 수 있으며, 지연 매치(320)의 출력(제1 비-선형 필터 네트워크의 출력과 매칭된 복소 기저대역 입력 시간임)은 곱셈기(326)를 통해 상향변환기(302)의 출력에 곱하여질 수 있다. 지연 매치(320)는 CIC 필터들과 같은, 다양한 블록들을 통해 데이터가 프로세싱되므로 지연들을 보상하도록 작용한다.
몇몇 실시예들에서, 디지털 상향변환기(302)는 또한 신호를 제2 비-선형 필터 네트워크(304)로 공급할 수 있다. 제2 비-선형 필터 네트워크(314)의 출력은 제2 비-선형 필터 네트워크(304)(예를 들어, GMP)를 통해 지연들을 보상하도록 작용하는, 지연 매치(312)를 통해 제1 비-선형 필터 네트워크(304)의 출력과 매칭된 지연일 수 있다. 지연 매치(312)의 출력은 가산기(306)를 통해 제2 비-선형 필터 네트워크(304)의 출력에 더해질 수 있으며, 가산기(306)의 출력(RF로의 변환 후)은 전력 증폭기(310)로 입력될 수 있다.
파고율 저감 함수를 포함한 제1 비-선형 필터 네트워크의 예시적인 아키텍처
도 4는 몇몇 실시예들에 따른, 파고율 저감 함수, 제1 지연 블록, 및 제2 지연 블록을 포함한 제1 비-선형 필터 네트워크(400)의 예시적인 아키텍처를 예시한다. 4G/5G 전송기들은 통상적으로 파고율 저감(crest factor reduction; CFR) 함수들을 사용한다. 4G/5G 전송기들은 이동 디바이스들과 같은 사용자 디바이스들에, 또는 기지국들에 포함될 수 있다.
CFR 함수들은 전력 증폭기에서 포화를 피하거나 또는 완화시키기 위해 입력 신호의 포락선으로부터 피크들을 제거하는 것을 포함할 수 있다. 그러나, CFR 함수들은 신호가 CFR 함수들을 통해 전파되는데 많은 시간이 걸리므로 긴 대기시간을 야기한다. 게다가, 데시메이터들 및 업샘플러들(예를 들어, CIC)이 또한 지연들을 가지며, 이는 종합적으로 꽤 많은 지연들을 야기할 수 있다. 그러나, 신호가 CFR 함수 및 데시메이터들/업샘플러들에 의해 지연되었다면, 전송기의 총 대기시간은 너무 클 수 있다. 이러한 이슈를 제거하거나 또는 완화시키기 위해, 몇몇 실시예들은 디지털 상향변환기의 출력을 제1 비-선형 필터 네트워크와 연관된 구성요소들로 직접 및 CFR 함수의 출력을 갖고 제2 비-선형 필터 네트워크를 프로세싱하기 위해 전송하는 것을 포함한다.
몇몇 실시예들에서, 디지털 상향변환기(DUC)(402)의 출력은 절대 값 블록(414)에 의해 프로세싱될 수 있다. 절대 값 블록(414)은 신호의 포락선을 하향변환기(예컨대, CIC 필터(416))로 출력한다. CIC 필터(416)의 출력은 비-선형 라게르 필터들을 통해 프로세싱되며 가산기(420)에 의해 합산된다. 가산기(420)의 출력은 DUC(402)에 의해 제공된 신호의 주파수를 매칭시키기 위해 상향변환기(예컨대, CIC 필터(422))를 통해 프로세싱된다. 대안적인 실시예들에서, 디지털 상향변환기(DUC)(402)의 출력은 CFR 함수(404)에 의해 프로세싱될 수 있으며, CFR 함수(404)의 출력은 절대 값 블록(414)으로 입력될 수 있다.
몇몇 실시예들에서, DUC(402)의 출력은 CFR 함수(404)를 통해 프로세싱된다. CFR 함수(404)의 출력은 업샘플러, CIC(422)의 출력을 매칭시키기 위해 CFR 함수(404)의 출력을 지연시키는 제1 지연 매치 블록(426)으로 송신될 수 있다. 그 후, 곱셈기가 CIC 필터(422)의 출력과 CFR 함수(404)의 출력을 곱할 수 있다.
몇몇 실시예들에서, CFR 함수(303)의 출력은 또한 GMP 필터와 같은, 제2 비-선형 필터 네트워크(406)로 송신될 수 있다. 몇몇 실시예들에서, 제2 지연 블록(430)은 GMP 필터와 같은, 제2 비-선형 필터 네트워크(406)의 출력을 매칭시키기 위해 곱셈기(428)의 출력을 지연시킨다. 그 후, 제2 지연 블록(430)의 출력은 가산기(408)에 의해 제2 비-선형 필터 네트워크(406)의 출력에 더해질 수 있다. 그 후, 가산기(408)의 출력은 전력 증폭기(412)로 송신될 수 있다.
몇몇 실시예들에서 제1 및/또는 제2 지연 블록들(426, 430)과 같은, 지연 블록들은 하나 이상의 시프트 레지스터들을 포함한다. 시프트 레지스터들은 몇몇 실시예들에서, 직렬로 연결될 수 있다.
직접 학습 알고리즘을 통해 제1 및 제2 비-선형 필터 네트워크들을 트레이닝하기 위한 예시적인 아키텍처
도 5는 몇몇 실시예들에 따른, 직접 학습 알고리즘을 통해 제1 및 제2 비-선형 필터 네트워크들 양쪽 모두를 트레이닝하기 위한 RF 통신 시스템(500)의 예시적인 아키텍처를 예시한다. RF 통신 시스템(500)은 에러 신호를 생성하기 위해 실제 입력 신호(x)와 전력 증폭기(510)의 관측된 출력(y)을 비교한다. 이와 같이, 직접 학습 알고리즘은 GMP 액추에이터(504)를 트레이닝하며, 그 다음에 입력, x, 및 전력 증폭기(510)의 출력, y를 사용하여 라게르 액추에이터(506)를 트레이닝할 수 있다. 대안적인 실시예들에서, 간접 학습 알고리즘은 이를테면, 전력 증폭기(510)의 입력, u(가산기(508)를 통해 GMP 액추에이터(504) 및 비선형 라게르 액추에이터(506)의 조합 신호임), 및 전력 증폭기(510)의 출력, y에 적용된 동일한 DPD(GMP 및 라게르) 함수 간의 차를 사용함으로써, GMP 및 라게르 액추에이터들을 트레이닝하기 위해 사용될 수 있다.
몇몇 실시예들에서, 가산기(514)는 시스템으로의 입력(x) 및 전력 증폭기의 출력(y) 간의 차이를 출력한다. 차이는 차이 값으로부터 에러 신호를 결정하는 직접 학습 알고리즘(512)으로 송신된다. 그 후, 시스템은 GMP 액추에이터(504) 및 라게르 액추에이터(506)를 개별적으로 트레이닝할 수 있다. 시스템은 GMP 액추에이터를 트레이닝하기 위해, 입력 신호(x)를 프로세싱하며 CFR 블록(502)의 출력 및 전력 증폭기의 출력(y)과 같은, 데이터를 수집할 수 있다. 그 후, 시스템은 라게르 액추에이터(506)를 트레이닝하기 위한 방정식계를 셋업하기 위해 상태 기계들을 스위칭할 수 있다.
도 6a는 몇몇 실시예들에 따른, GMP 액추에이터를 트레이닝하기 위한 예시적인 아키텍처(600)를 예시한다. 도 6b는 몇몇 실시예들에 따른, GMP 액추에이터를 트레이닝하기 위한 또 다른 예시적인 아키텍처(600')를 예시한다. 도 7은 몇몇 실시예들에 따른, 라게르 액추에이터를 트레이닝하기 위한 예시적인 아키텍처(700)를 예시한다.
도 6a 내지 도 7에 예시된 바와 같이, RF 통신 시스템은 GMP 액추에이터 및 라게르 액추에이터 둘 모두를 트레이닝할 수 있다. RF 통신 시스템은 GMP 액추에이터 상에서 부분 업데이트를 수행하고(이를테면, 도 6a 및 도 6b의 아키텍처들을 사용함으로써) 그 다음에 라게르 액추에이터 상에서 부분 업데이트를 수행하며(이를테면, 도 7의 아키텍처를 사용함으로써), 그 후 GMP 및 라게르 액추에이터들의 부분 업데이트들을 반복할 수 있다. 게다가, 라게르 액추에이터를 트레이닝하는 경우에, RF 통신 시스템은 트레이닝 벡터들을 다운 샘플링할 수 있으며, 이는 트레이닝 벡터들을 캡처할 뿐만 아니라 연장된 수평선에 걸쳐 데이터를 캡처하기 위해 얕은 트레이닝 버퍼의 사용을 허용한다. 예를 들어, 4k의 얕은 트레이닝 버퍼가 500MHz 샘플링 주파수로 샘플링될 수 있으며, 이는 그 후 8us의 유효 버퍼 깊이를 제공한다.
디지털 상향변환기(402)로부터의 신호는 CFR 함수(404)에 의해 프로세싱될 수 있고, CFR 함수(404)의 출력은 제2 비-선형 필터 네트워크(406)에 의해 프로세싱될 수 있으며, 가산기(408)의 출력은 전력 증폭기(412)로 입력될 수 있다.
도 6a 및 도 6b에서, CFR 함수(404)의 출력 및 전력 증폭기(412)의 출력이 GMP 액추에이터(406)를 트레이닝하기 위해 취해진다. CFR 함수(404)의 출력은 CFR 함수(404)의 출력과 전력 증폭기(412)의 출력 간의 지연을 매칭시키기 위해 지연 매치 블록(614)을 통해 프로세싱된다. 지연 매치 블록(614)의 출력 및 전력 증폭기(412)의 출력 양쪽 모두는 각각, 대응하는 캡처 버퍼(612, 604)를 채운다.
시간 정렬 블록(606)은 캡처 버퍼들(612, 604)의 출력을 정렬시킨다. 이러한 시간 정렬은 전력 증폭기(412)의 출력에서(RF 주파수에서) 캡처된 샘플들 및 CFR(404)의 출력에서(기저대역 주파수에서) 캡처된 샘플들 간의 레이트 차이들을 보상하도록 도울 수 있다. 몇몇 실시예들에서, 지연 매치 블록(614)은 정확도의 특정 윈도우 내에서 출력을 정렬시킬 수 있다. 지연 매치 블록(614)은 사전 구성된 지연일 수 있다. 시간 정렬 블록(606)은 프로세스들, 공급, 온도, 및/또는 노화에 기초하여 달라지는 아날로그 회로부를 통해 지연과 같은, 지연에서 시간적 변화들을 추적함으로써 신호를 추가로 지연시킬 수 있다. 시간 정렬 블록(606)은 동적이어서, 시간적 변화들의 추적에 기초하여 조정할 수 있다.
도 6a의 실시예와 비교하여, 도 6b의 실시예는 캡처 버퍼(602)에 의해 캡처되기 전에 조정 가능한 양의 지연을 RF 샘플들에 제공하기 위한 정수 및 분수 지연 블록(620)을 추가로 포함한다. 지연 블록(602)은 정수 및 분수 지연 정렬 능력 모두를 가지며, 전송 (기준) 세트와 관측 샘플들을 정렬시키기 위해 피드백 경로에서 유용하다.
도 6a 내지 도 7을 참조하면, 시스템은 GMP 특징들(610)의 행렬(Xgmp)을 구축하며, 이는 선형 및 비선형 항들을 포함할 수 있다. GMP 특징들(610)은 GMP 특징들을 프로세싱하기 위해 상관 엔진(618)으로 송신된다. 상관 엔진(618)은 최소 제곱 해와 같은, 해를 포함할 수 있는 부분 업데이트 블록(616)에 적용할 특징들(Xgmp) 및 에러 벡터(εgmp)와 자동-상관 행렬(Rgmp) 간의 교차-상관 벡터(rgε)를 결정할 수 있다. 부분 업데이트 블록(616)은 액추에이터를 업데이트할 수 있으며, 트레이닝은 다시 반복하고 및/또는 라게르 액추에이터를 트레이닝하는 것을 계속할 수 있다.
몇몇 실시예들에서, 시스템은 프로세스를 복수 회 순환할 수 있다. 시스템은 CFR 함수(404)로부터의 출력 데이터 및 전력 증폭기(412)로부터의 출력 데이터의 또 다른 버퍼를 캡처하고, GMP 특징들을 생성하고, 에러를 결정하며, 보정의 이전 합산에 더해질 수 있는 또 다른 교차-상관 벡터를 생성할 수 있다.
도 7에서, CFR 함수(404)의 출력 및 전력 증폭기(412)의 출력은 라게르 액추에이터를 트레이닝하기 위해 사용된다. CIC 다운샘플러(416)의 출력(더 낮은 샘플링 레이트 아래로 데시메이팅된 입력 신호의 포락선을 포함할 수 있음)은 라게르 액추에이터 트레이닝에서 사용될 수 있다. 이 출력은 지연 매치 블록(724)에 의해 지연될 수 있으며, 시간 정렬 블록(726)은 시간 정렬 블록(708)의 시간 정렬 세트와 매칭시키기 위해 지연 매치 블록(724)의 출력을 시간 정렬시킬 수 있다.
시간 정렬 신호는 캡처 버퍼(728)로 송신되며, 그 후 신호는 라게르 특징들을 생성하기 위해 라게르 특징 블록(730)으로 송신된다. 캡처 버퍼들은 길이가 대략 5, 10, 50, 100, 500개 샘플들일 수 있다. 신호가 CIC 다운샘플러(416)의 출력에서 다운샘플링되었기 때문에, 캡처 버퍼에서 캡처된 신호들은 충전 및/또는 방전 프로필을 통해 샘플들을 획득하기 위해 시간적으로 충분히 긴 데이터를 캡처한다. 본원에서 논의된 바와 같이, 도 1h에서와 같은, 하전 및 방전의 시간 상수 효과는 통상적인 디지털 전치왜곡보다 긴 시간 길이에 걸친 협대역 왜곡을 포함한다.
몇몇 실시예들에서, 라게르 특징들(730)은 교차-상관 벡터(rlε) 및 자동-상관 행렬(Rlag)을 결정하도록 GMP 특징들을 프로세싱하기 위해 상관 엔진(734), 및 최소 제곱 해와 같은 부분 업데이트 모듈(732)로 송신된다. 라게르 특징들(730), 상관 엔진(734), 및/또는 부분 업데이트 모듈(732)은 소프트웨어, 펌웨어, 및/또는 조합하여 구현될 수 있다.
몇몇 실시예들에서, 비-선형 라게르 필터들(418)의 초기 조건(예컨대, v0)은 라게르 액추에이터를 트레이닝하기 위해 사용된다. 초기 조건은 부정확한 결과들 및 해법들을 야기할 다른 변수들 및 방정식들에 영향을 줄 수 있는 방정식계에서의 과도 효과를 방지하는 것이다. 몇몇 실시예들에서, 초기 상태들 또는 조건들은 미리 결정될 수 있다. 이러한 접근법은 하나 또는 두 개의 스테이지들의 연쇄 라게르 필터들을 가진 시스템들을 지지할 수 있다. 그러나, 시스템이 3, 4, 5, 또는 그 이상의 연쇄 라게르 필터들을 가진다면, 방정식계는 복잡해지며 전하 트랩 보정은 가정된 초기 조건들을 갖고 점점 더 부정확해진다.
상기 주지된 결함들을 완화시키거나 또는 제거하기 위해, 몇몇 실시예들은 라게르 필터 액추에이터로부터 실제 초기 조건 판독들을 취하는 것을 개시한다. 비-선형 라게르 필터들(418)로부터의 초기 조건들은 지연 매치 블록(718)에 의해 지연되며, 시간 정렬 블록(720)은 지연 매치 블록(718)의 출력을 시간 정렬시킬 수 있다. 캡처 버퍼(722)는 초기 조건의 샘플들을 캡처할 수 있으며, 초기 조건들은 라게르 항들의 행렬들의 생성에 기초하여 라게르 특징들을 생성하기 위해 라게르 특징 블록(730)으로 송신될 수 있다. 비-선형 라게르 필터들(418)의 초기 조건들 및 초기 상태는 도 8을 참조하여 추가로 설명된다.
몇몇 실시예들에서, CFR 함수(404) 및 전력 증폭기(412)의 출력 간의 차이가 라게르 액추에이터를 트레이닝하기 위해 사용된다. 도 6a 및 도 6b의 실시예들과 유사하게, CFR 함수(404)의 출력은 지연 매칭되며(714) 캡처 버퍼(716)에 저장된다. 전력 증폭기(412)의 출력은 또한 캡처 버퍼(706)에 저장된다. 캡처 버퍼들(706, 716)의 출력은 시간 정렬되며(708), 가산기(710)를 통한 차이는 교차-상관 벡터(r1ε) 및 자동-상관 행렬(Rlag)을 결정하기 위해 상관 엔진(734)으로 송신된다.
몇몇 실시예들에서, CFR 함수(404)의 출력은 다운샘플러(712)를 통해 N으로 다운샘플링된다. 다운샘플러(712)는 포락선(예컨대, 블록(416)의 출력)의 데시메이팅된 레이트를 매칭시키기 위해 CFR 함수(404)의 출력을 다운샘플링할 수 있다. 예를 들어, 다운 샘플러는 100개의 샘플들 마다 하나의 입력을 취할 수 있다. 몇몇 실시예들에서, 전력 증폭기(412)의 출력은 다운샘플러(704)를 통해 M으로 다운샘플링된다. 다운샘플러(704)는 포락선(예컨대, 블록(416)의 출력)의 데시메이팅된 레이트를 매칭시키기 위해 전력 증폭기(412)의 출력을 다운샘플링할 수 있다. 따라서, 두 개의 캡처 버퍼들(716 및 706)로의 입력들은 매칭된 샘플링 레이트들에 있을 수 있다.
몇몇 실시예들에서, 다운샘플링된 신호가 상관 엔진(734)에서 모델에 맞추기 위해(신호를 재구성하기 위해서가 아닌) 사용되기 때문에, 다운샘플러가 데시메이션 필터 대신에 사용된다. 유리하게는, 캡처 버퍼는 훨씬 더 긴 시간 기간에 걸쳐 데이터를 볼 수 있다. 예를 들어, 캡처 버퍼들이 단지 10,000개의 샘플들만을 캡처할 수 있지만 다운 샘플링이 100의 배수이면, 이제 캡처 버퍼는 100회마다 10,000개의 샘플들을 확장할 수 있다. 따라서, 캡처 버퍼 단독으로 단지 1 마이크로초의 데이터만을 볼 수 있다면, 다운샘플링을 가진 캡처 버퍼는 이제 10 밀리초에 걸쳐 데이터를 저장할 수 있다. 이러한 다운샘플링은 시스템이 협대역의, 더 느린 과도 효과들을 캡처할 수 있게 한다.
몇몇 실시예들에서, GMP 액추에이터(예컨대, 도 6a 및 도 6b)를 위한 트레이닝 및 라게르 액추에이터(예컨대, 도 7)를 위한 트레이닝은 연속하여 발생하며 및/또는 동시에 발생하지 않는다. 따라서, 캡처 버퍼들이 재사용될 수 있다. 예를 들어, 시스템은 전력 증폭기 및 다른 하드웨어의 전원을 켜고, 데이터를 캡처하며 GMP 액추에이터를 트레이닝하고, 데이터를 캡처하며 라게르 액추에이터를 트레이닝하며, 양쪽 트레이닝 모두를 반복할 수 있다. 유리하게는, 특정한 구성요소들의 재사용 때문에, 시스템은 더 작으며 더 적은 구성요소들을 사용할 수 있다.
라게르 액추에이터 트레이닝을 위한 초기 조건들을 식별하는 것
도 8은 몇몇 실시예들에 따른, 라게르 액추에이터 트레이닝을 위한 초기 조건들을 식별하기 위한 예시적인 아키텍처(800)를 예시한다. 라게르 액추에이터(822)는 신호를 수신하고, 절대 값 블록(824)을 통해 신호의 포락선을 생성하고, 보정 요소(826)를 통해 비-선형 보정을 적용하며(예컨대, 제곱 또는 세제곱된 신호와 같은 신호에 거듭제곱을 적용함으로써), 라게르 필터들(828, 830, 832)을 통해 신호를 통과시킨다.
하나 이상의 라게르 필터들은 자동 회귀 항을 포함할 수 있으며, 여기에서 필터들의 각각의 출력은 TX-ORX 지연(820)을 통해 지연되고 피드백 루프에서 라게르 트레이닝 모델(801)로 공급된다. 공급되는 항은 라게르 트레이닝 모델(801)에 사용되는 초기 상이다. 라게르 트레이닝 모델은 그 후 신호를 수신하며 다시, 절대 값 블록(802)을 통해 신호의 포락선을 생성하고, 보정 요소(804)를 통해 비-선형 보정을 적용하며(예컨대, 제곱 또는 세제곱된 신호와 같은 신호에 거듭제곱을 적용함으로써), 라게르 필터들(806, 808, 810)을 통해 신호를 통과시킨다. 그러나, 라게르 트레이닝 모델(801)의 라게르 필터들(806, 808, 810)은 초기 조건들을 수신하며 여기에서 초기 조건들은 방정식들(812, 816) 및 가산기들(814, 818)을 통해 가중된다. vkl DPD는 액추에이터 내부 상태이다. 는 액추에이터 내부 상태이다. 는 트레이닝 모델 내부 상태이다. 은 라게르 필터의 이전 내부 상태이다. z-D는 시간 지연이다. 라게르 액추에이터의 스테이지 0은 로 초기화되며 남아있는 스테이지들은 로 초기화된다. 항()은 이를테면 도 7에 관하여 본원에서 설명된 바와 같이, 라게르 특징들을 생성하기 위해 사용된다.
GMP 및 라게르 액추에이터 둘 모두를 동시에 트레이닝하는 것
도 9는 몇몇 실시예들에 따른, GMP 및 라게르 액추에이터들 양쪽 모두를 동시에 트레이닝하기 위해 RF 통신 시스템(900)에 대한 예시적인 아키텍처를 예시한다. 몇몇 실시예들에서, RF 통신 시스템은 이 아키텍처를 사용하여 다운샘플링 없이 라게르 액추에이터를 트레이닝할 수 있다. RF 통신 시스템은 긴 시간 기간에 걸쳐 라게르 액추에이터로부터 데이터를 캡처할 수 있다. 캡처 버퍼들은 이전 도면들의 버퍼들보다 긴 시간 기간 동안 더 많은 데이터를 캡처할 것이다. 예를 들어, RF 통신 시스템은 수백 메가헤르츠에서 데이터를 캡처할 수 있으며, 이는 버퍼들을 채우며 수십 마이크로초의 데이터의 윈도우에 걸쳐 트레이닝할 수 있다. 그 후, RF 통신 시스템은 라게르 액추에이터를 반복하여 재트레이닝하여, 밀리초의 데이터의 윈도우에 걸쳐 효과적으로 스캐닝할 수 있다. 몇몇 실시예들에서, 샘플링 주파수는 10 내지 500MHz 사이에 있을 수 있다. 몇몇 실시예들에서, 라게르 액추에이터는 100 나노초 내지 1 밀리초, 1 밀리초 내지 10 밀리초 등 사이의 시간 윈도우에 걸쳐 트레이닝될 수 있다.
비-선형 라게르 필터들(418)의 출력, CFR 함수(404), 전력 증폭기(412)의 출력이 취해지며, 지연 매치 블록들(910, 902) 및 시간 정렬 블록들(912, 906)에 의해 정렬된다. 캡처 버퍼들(904, 908)은 데이터를 캡처한다. CFR 함수(404)의 출력 및 전력 증폭기(412)의 출력 간의 차이는 가산기(909)를 통해 결정된다. 가산기(909)로부터의 차이 신호는 GMP 특징 생성기(916), 라게르 특징 생성기(914), 및 CIC 지연 매치 블록(918)으로 송신된다. 라게르 특징 생성기(914)는 또한 시간 정렬 블록(912)으로부터 초기 조건들을 수신한다. GMP 특징 생성기(916) 및 라게르 특징 생성기(914)는 대응하는 다향식을 생성하며 다항식을 상관 엔진(924)으로 송신한다. 상관 엔진(618)은 GMP 액추에이터에 대한 교차-상관 벡터(rgε) 및 자동-상관 행렬(Rgmp), 및 라게르 액추에이터에 대한 교차-상관 벡터(rlε) 및 자동-상관 행렬(Rlag)을 결정할 수 있다. 라게르 내부 상태(920)는 도 8에 관하여 상기 설명된 초기화 함수이며, 여기에서 액추에이터의 내부 상태가 식별되며 라게르 적응화의 초기 상태로 변환된다.
저 및 광대역 왜곡을 보정하기 위해 두 개의 비-선형 필터 네트워크들을 사용하는 것
도 10은 몇몇 실시예들에 따른, 협대역 왜곡을 보정하기 위해 FIR 필터들을 포함한 제1 비-선형 필터 네트워크 및 광대역 왜곡을 보정하기 위해 FIR 필터들을 포함한 제2 비-선형 필터 네트워크를 포함한 RF 통신 시스템(1000)을 예시한다. 제1 비-선형 필터 네트워크(1012)는 제1 비-선형 액추에이터를 포함할 수 있으며 제2 비-선형 필터는 제2 비-선형 액추에이터(1014)를 포함할 수 있다. 제1 비-선형 필터 네트워크(1012)는 제2 비-선형 필터 네트워크(1014)와 평행할 수 있다. 제 비-선형 필터 네트워크(1012)는 GMP 액추에이터, 라게르 액추에이터 등을 포함할 수 있다. 제2 비-선형 필터 네트워크(1014)는 GMP 액추에이터, 라게르 액추에이터 등을 포함할 수 있다. 제1 비-선형 필터 네트워크(1012) 및 제2 비-선형 필터 네트워크(1014)의 출력은 가산기(1016)에 의해 더해질 수 있으며 조합 신호는 전력 증폭기(1002)로 송신될 수 있다.
몇몇 실시예들에서, 시스템(1000)은 제2 비-선형 필터 네트워크(1020)와 평행인 제1 비-선형 필터 네트워크(1018)를 또한 포함하는 피드백 액추에이터(1008)를 추가로 포함할 수 있다. 피드백 액추에이터(1008)는 역 모델에 맞추기 위해 사용된, 전력 증폭기(1002)의 입력 및 출력을 수신할 수 있다. 전력 증폭기(1002)의 출력은 또 다른 제1 비-선형 필터 네트워크(1018) 및 또 다른 제2 비-선형 필터 네트워크(1020)로 공급될 수 있다. 다른 제1 비-선형 필터 네트워크(1018) 및 다른 제2 비-선형 필터 네트워크(1020)의 출력은 가산기(1022)에 의해 더해진다. 그 후, 전력 증폭기(1002)의 입력은 또 다른 가산기(1010)를 통해 가산기(1022)의 출력만큼 감산된다. 가산기(1010)의 출력은 최소 제곱 모듈(1006)을 통해 프로세싱된다. 최소 제곱 모듈(1006)의 출력은 다른 제2 비-선형 필터 네트워크(1018)에 의해 사용된다. 시스템(1000)은 최소 제곱 모듈(1006)이 아닌 다른 해들을 사용할 수 있다.
몇몇 실시예들에서, 제1 비-선형 필터 네트워크(1012)는 더 긴 시간 제약들에 걸쳐 샘플들을 캡처함으로써 협대역 왜곡을 보정하기 위해 특정한 샘플 레이트를 가질 수 있다. 제2 비-선형 필터 네트워크(1014)는 더 높은 주파수 잡음을 보정하기 위해 더 높은 샘플링 레이트를 가져야 할 수 있다.
라게르 액추에이터를 트레이닝하기 위한 데이터 캡처의 예시적인 실시예들
도 11은 라게르 액추에이터를 트레이닝하기 위한 데이터 캡처의 또 다른 실시예를 예시한다. 시스템(1100)은 디지털 상향변환기(DUC)(402)(입력 신호(x)를 출력함), 파고율 저감(CFR) 블록(404), 일반화 메모리 다항식(GMP) 액추에이터(406), 제1 가산기(408), 절대 값 블록(414), 다운샘플링 CIC(cascade integrator comb) 필터(416), 비-선형 라게르 필터들(418)(평행함), 제2 가산기(420), 보간 CIC 필터(422), 제3 가산기(428), 제1 지연 매치 블록(426), 제2 지연 매치 블록(432), 디지털-아날로그 변환기(411), 전력 증폭기(412), 아날로그-디지털 변환기(413), 데시메이터(704)(M으로), 제1 캡처 버퍼(706), 시간 정렬 블록(708), 차분 블록(710), 데시메이터(712)(N으로), 지연 매치 블록(714), 제2 캡처 버퍼(716), 지연 매치 블록(724), 시간 정렬 블록(726), 제3 캡처 버퍼(728), 지연 매치 블록(718), 시간 정렬 블록(720), 제4 캡처 버퍼(722), 라게르 특징 블록(730), 부분 업데이트 모듈(732), 및 상관 엔진(734)을 포함한다.
예시된 실시예에서, 디지털 상향변환기(402)로부터의 디지털 전송 데이터(입력 신호(x)로 표현됨)는 CFR 함수(404)에 의해 프로세싱된다. 파고율 저감 후, 디지털 전송 데이터는 GMP 액추에이터(406)에 의해 프로세싱되며, 그 출력은 다운스트림 전력 증폭기(412)의 전하 트래핑 효과들을 보상하기 위해 라게르 프로세싱에 의해 조정된다.
도면에 도시된 바와 같이, 전력 증폭기(412)의 출력 전력 관측들의 디지털 표현들이 캡처되고(아날로그-디지털 변환기(413)를 사용하여), M으로 다운샘플링되며(블록(704)을 사용하여), 제1 캡처 버퍼(706)를 사용하여 캡처된다. 부가적으로, CFR 블록(404)의 출력은 N으로 다운샘플링되고(블록(712)을 사용하여), 전력 증폭기 관측들에 지연 매칭되며(블록(714)을 사용하여), 그 후 캡처 버퍼(716)에 의해 캡처된다.
시간 정렬 블록(708)은 제1 캡처 버퍼(706)의 출력 및 제2 캡처 버퍼(716)의 출력을 정렬시킨다. 이러한 시간 정렬은 전력 증폭기(412)의 출력에서(전송 체인을 따라 다양한 블록들의 지연 후 RF 주파수에서) 캡처된 샘플들 및 CFR(404)의 출력에서(기저대역 주파수에서 및 전송 체인을 따라 이전 포인트에서) 캡처된 샘플들 간의 타이밍 차이들을 보상하도록 도울 수 있다.
몇몇 실시예들에서, 지연 매치 블록(714)은 정확도의 특정한 윈도우 내에서 출력을 정렬시킬 수 있다. 예를 들어, 지연 매치 블록(714)은 사전 구성된 지연일 수 있다. 시간 정렬 블록(706)은 프로세스들, 공급, 온도, 및/또는 노화에 기초하여 달라지는 아날로그 회로부를 통한 지연과 같은, 지연에서의 시간적 변화들을 추적함으로써 신호를 추가로 지연시킬 수 있다. 시간 정렬 블록(706)은 동적이어서, 시간적 변화들의 추적에 기초하여 조정할 수 있다.
예시된 실시예에서, CFR 블록(404)의 출력 및 전력 증폭기(412)의 출력은 라게르 액추에이터를 트레이닝하기 위해 사용된다. CIC 데시메이터(416)의 출력(더 낮은 샘플링 레이트 아래로 데시메이팅된 입력 신호의 포락선을 포함할 수 있음)은 또한 라게르 액추에이터 트레이닝에서 사용될 수 있다. 이 출력은 지연 매치 블록(724)에 의해 지연될 수 있으며, 시간 정렬 블록(726)은 시간 정렬 블록(708)의 시간 정렬 세트와 매칭시키기 위해 지연 매치 블록(724)의 출력을 시간 정렬시킬 수 있다. 시간 정렬 신호는 제3 캡처 버퍼(728)로 송신되며, 그 후 신호는 라게르 특징들을 생성하기 위해 라게르 특징 블록(730)으로 송신된다. 캡처 버퍼들은 길이가 대략 5, 10, 50, 100, 500 샘플들일 수 있다. 신호가 CIC 데시메이터(416)의 출력에서 다운샘플링되었기 때문에, 캡처 버퍼에서 캡처된 신호들은 하전 및/또는 방전 프로필을 통해 샘플들을 획득하기 위해 시간적으로 충분히 긴 데이터를 캡처한다. 충전 및 방전의 시간 상수 효과는 통상적인 디지털 전치왜곡보다 긴 시간 기간에 걸쳐 협대역 왜곡을 포함한다.
몇몇 실시예들에서, 라게르 특징들(730)은 교차-상관 벡터(rlε) 및 자동-상관 행렬(Rlag)을 결정하도록 GMP 특징들을 프로세싱하기 위해 상관 엔진(734), 및 최소 제곱 해와 같은 부분 업데이트 모듈(732)로 송신된다. 라게르 특징들(730), 상관 엔진(734), 및/또는 부분 업데이트 모듈(732)은 소프트웨어, 펌웨어, 및/또는 조합하여 구현될 수 있다.
몇몇 실시예들에서, 비-선형 라게르 필터들(418)의 초기 조건(예컨대, v0)은 라게르 액추에이터를 트레이닝하기 위해 사용된다. 초기 조건은 부정확한 결과들 및 해법들을 야기할 다른 변수들 및 방정식들에 영향을 줄 수 있는 방정식계에서의 과도 효과를 방지하는 것이다. 몇몇 실시예들에서, 초기 상태들 또는 조건들은 미리 결정될 수 있다. 이러한 접근법은 하나 또는 두 개의 스테이지들의 연쇄 라게르 필터들을 가진 시스템들을 지지할 수 있다. 그러나, 시스템인 3, 4, 5, 또는 그 이상의 연쇄 라게르 필터들을 갖는다면, 방정식계는 복잡해지며 전하 트래핑 보정은 가정된 초기 조건들을 갖고 점점 더 부정확해진다.
상기 주지된 결함들을 완화시키거나 또는 제거하기 위해, 몇몇 실시예들은 라게르 필터 액추에이터로부터의 실제 초기 조건 판독들을 취하는 것을 개시한다. 비-선형 라게르 필터들(418)로부터의 초기 조건들은 지연 매치 블록(718)에 의해 지연되며, 시간 정렬 블록(710)은 지연 매치 블록(718)의 출력을 시간 정렬시킬 수 있다. 제4 캡처 버퍼(722)는 초기 조건들의 샘플들을 캡처할 수 있으며 초기 조건들은 라게르 항들의 행렬들의 생성에 기초하여 라게르 특징들을 생성하기 위해 라게르 특징 블록(730)으로 송신될 수 있다.
몇몇 실시예들에서, CFR 함수(404) 및 전력 증폭기(412)의 출력 간의 차이는 라게르 액추에이터를 트레이닝하기 위해 사용된다. CFR 함수(404)의 출력은 데시메이팅되고, 매칭된 지연만큼 지연되며(714) 캡처 버퍼(716)에 저장되지만, 전력 증폭기(412)의 출력은 데시메이팅되며 캡처 버퍼(706)에 저장된다. 캡처 버퍼들(706, 716)의 출력은 시간 정렬되며(708), 차분 블록(710)을 통해 차이가 교차-상관 벡터(rlε) 및 자동-상관 행렬(Rlag)을 결정하기 위해 상관 엔진(734)으로 송신된다.
데시메이터(712)는 포락선(예컨대, 블록(716)의 출력)의 데시메이팅 레이트를 매칭시키기 위해 N으로 CFR 함수(404)의 출력을 다운샘플링할 수 있다. 예를 들어, 다운 샘플러는 매 100개 샘플들로부터 하나의 입력을 취할 수 있다. 부가적으로, 데시메이터(704)는 포락선(예컨대, 블록(416)의 출력)의 데시메이팅 레이트를 매칭시키기 위해 M으로 전력 증폭기(412)의 출력을 다운샘플링할 수 있다. 따라서, 두 개의 캡처 버퍼들(706 및 716)로의 입력들은 매칭된 샘플링 레이트들에 있을 수 있다.
데시메이팅함으로써, 캡처 버퍼들은 훨씬 더 긴 시간 기간에 걸쳐 데이터를 볼 수 있다. 예를 들어, 캡처 버퍼들이 단지 10,000개 샘플들만을 캡처할 수 있지만 다운 샘플링이 100의 배수이면, 이제 캡처 버퍼는 100회에 걸쳐 10,000개 샘플들을 확장시킬 수 있다. 따라서 캡처 버퍼 단독으로 단지 1 마이크로초의 데이터만을 볼 수 있다면, 다운샘플링을 가진 캡처 버퍼는 이제 10 밀리초에 걸쳐 데이터를 저장할 수 있다. 이러한 다운샘플링은 시스템이 협대역의, 더 느린 과도 효과들을 캡처할 수 있게 한다.
도 11에서, 데이터 캡처 및 라게르 적응화의 흐름이 파선들로 표시된다.
도 12는 라게르 액추에이터를 트레이닝하기 위한 데이터 캡처의 또 다른 실시예를 예시한다. 시스템(1200)은 DUC(402), CFR 블록(404), 일반화 메모리 다항식(GMP) 액추에이터(406), 제1 가산기(408), 절대 값 블록(414), 다운샘플링 CIC 필터(416), 비-선형 라게르 필터들(418)(병렬로), 제2 가산기(420), 보간 CIC 필터(422), 제3 가산기(428), 제1 지연 매치 블록(426), 제2 지연 매치 블록(432), 디지털-아날로그 변환기(411), 전력 증폭기(412), 아날로그-디지털 변환기(413), 제1 캡처 버퍼(706), 시간 정렬 블록(708), 제1 사후 정렬 데시메이터(707), 제2 사후 정렬 데시메이터(709), 차분 블록(710), 제2 캡처 블록(716), 지연 매치 블록(718), 시간 정렬 블록(720), 제3 캡처 버퍼(722), 라게르 특징 블록(730), 부분 업데이트 모듈(732), 및 상관 엔진(734)을 포함한다.
도 11의 시스템(1100)과 비교하여, 도 12의 시스템(1200)은 데이터 캡처 버퍼들(706 및 716)에 의한 데이터 캡처 이전에 다운샘플러(704)(M으로) 및 다운샘플러(712)(N으로)를 생략한다.
따라서, 라게르 액추에이터는 라디오 주파수 전송 신호(디지털-아날로그 변환기(411)의 출력)로의 변환 이전에 디지털 전송 데이터로부터 취한 제1 세트의 관측, 및 라디오 주파수 전송 신호를 증폭시키는 전력 증폭기(412)의 출력으로부터 취한 관측들의 제2 세트를 시간 정렬하는 것에 기초하여 트레이닝된다. 게다가, 제1 세트의 관측들 및 제2 세트의 관측들은 데시메이션 없이 획득된다. 오히려, 데시메이션은 시간 정렬 후 제공된다. 이러한 방식으로 DPD 시스템을 구현함으로써, 신호 데이터가 데시메이션에 의해 손실되지 않으며 관측들의 세트들 간에 더 정확한 시간 정렬이 달성된다.
하드웨어 및 소프트웨어의 일 예시적인 분할이, 하드웨어로 구현된 실선에서의 특징들 및 소프트웨어로 구현된(마이크로프로세서, 필드 프로그램 가능한 게이트 어레이 등과 같은 프로세서 상에서 실행하는) 파선에서의 특징들을 갖고, 도시된다. 그러나, 다른 분할들이 가능하다.
도 13은 라게르 액추에이터를 트레이닝하기 위한 데이터 캡처의 또 다른 실시예를 예시한다.
도 13의 시스템(1300)은 CIC 데시메이터(416)의 출력의 추정을 제공하고, 그에 의해 제3 캡처 버퍼(722)를 제거한다. 따라서, CIC 지연 매치 블록(1302), 절대 값 블록(1304), 및 CIC 데시메이터(1306)는 신호 포락선의 CIC 데시메이션의 근사값으로 작용한다.
도 14는 신호 전이들을 핸들링하도록 라게르 액추에이터를 트레이닝하는 것을 돕기 위해 전송 프레임을 별개의 캡처들로 분할하는 일 예를 묘사한 그래프를 예시한다.
전체 프레임(예를 들어, 140개 심볼들)을 별개의 캡처들로 분할함으로써(예를 들어, 3개의 프레임들 또는 다른 적절한 수의 프레임들마다 한 번), 신호의 전이들이 검출되며 데이터 캡처 전에 데시메이션이 제공되지 않을 때에도 라게르 트레이닝에서 고려된다. 반대로, 데시메이터들을 사용할 때, 단일 캡처가 다수의 심볼들을 커버하며 따라서 이러한 신호 전이들을 고려할 수 있다.
전력 증폭기 램프-업을 보상하는 예시적인 실시예들
전력 증폭기는 전력 증폭기가 놓인 후 정상-상태 동작에 대하여 파워 업되는 시간 직후(예를 들어, 가능해진 직후) 상이한 성능 특성들을 보일 수 있다. 이러한 전력 증폭기 효과들은 전력 증폭기 자가-발열과 같은, 다양한 인자들로부터 발생할 수 있다. 예를 들어, 냉각시킬 때 전력 증폭기의 초기 동작은 그것이 정상 상태 동작 온도에 도달한 후 전력 증폭기의 동작에 대하여 달라질 수 있다.
특정한 애플리케이션들에서, 전력 증폭기는 긴 시간 기간 동안 턴 온되며, 그 후 긴 시간 기간 동안 턴 오프된다. 예를 들어, 시간-분할 이중화(TDD)를 사용하는 기지국 또는 이동 디바이스에 대해, 전력 증폭기는 전송 시간 슬롯 동안 턴 온되며, 수신 시간 슬롯 동안 턴 오프될 수 있다.
본원에서 DPD 시스템들은 턴-온 대 정상-상태 후 전력 증폭기의 성능에 대한 일시적 변화들을 보상하기 위해 구현될 수 있다. 예를 들어, 본원에서의 실시예들 중 임의의 실시예가 DPD에 대한 계수들(전하 트래핑 DPD를 위해 사용된 계수들을 포함함)의 다수의 세트들을 저장하기 위해 사용될 수 있다. 부가적으로, DPD 시스템은 전력 증폭기의 턴 온 직후 계수들의 일 세트(예를 들어, 전력 증폭기 턴-온 후 시간 기간(T) 동안), 및 정상 상태에서의 계수들의 제2 세트(예를 들어, 기간(T) 후)를 사용하도록 구성될 수 있다.
DPD에 대한 계수들의 두 개(또는 그 이상)의 세트들을 사용함으로써, 전력 증폭기는 초기 또는 시동 동작 동안 및 정상-상태 동작 동안을 포함하여 더 효과적으로 선형화될 수 있다.
본원에서의 실시예들 중 임의의 실시예는 전력 증폭기가 얼마나 오래 턴 온되었는지/가능해졌는지에 의존하여 선택적으로 사용되는(및 트레이닝되는) DPD 계수들의 다수의 세트들을 갖고 구현될 수 있다.
결론
앞서 말한 것에서, 실시예들 중 임의의 하나의 임의의 특징은 실시예들의 임의의 다른 하나의 임의의 다른 특징과 조합되거나 또는 그것으로 대체될 수 있다는 것이 이해될 것이다.
본 개시의 양상들은 다양한 전자 디바이스들에서 구현될 수 있다. 전자 디바이스들의 예들은, 이에 제한되지 않지만, 소비자 전자 제품들, 소비자 전자 제품들의 부품들, 전자 테스트 장비, 기지국과 같은 셀룰러 통신 기반시설 등을 포함할 수 있다. 전자 디바이스들의 예들은, 이에 제한되지 않지만, 스카트폰과 같은 이동 전화, 스마트 워치 또는 이어 피스와 같은 착용 가능한 컴퓨팅 디바이스, 전화, 텔레비전, 컴퓨터 모니터, 컴퓨터, 모뎀, 핸드-헬드 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, 개인용 디지털 보조기(PDA), 마이크로파, 냉장고, 자동차 전자 시스템과 같은 차량 전자 시스템, 스테레오 시스템, DVD 플레이어, CD 플레이어, MP3 플레이어와 같은 디지털 음악 플레이어, 라디오, 캠코더, 디지털 카메라와 같은 카메라, 휴대용 메모리 칩, 세탁기, 건조기, 세탁기/건조기, 주변 디바이스, 시계 등을 포함할 수 있다. 뿐만 아니라, 전자 디바이스들은 미완성 제품들을 포함할 수 있다.
문맥이 달리 명확하게 요구하지 않는다면, 설명 및 청구항들 전체에 걸쳐, 단어들 "포함하다", "포함하는", "포함시키다", "포함시키는" 등은 배타적 또는 철저한 의미와는 대조적으로 포괄적인 의미로; 즉 "~에 제한되지 않지만, 이를 포함하는"의 의미로 해석될 것이다. 본원에서 일반적으로 사용된 바와 같이, 단어 "결합된"은 직접 연결되거나, 또는 하나 이상의 중간 요소들에 의해 연결될 수 있는 둘 이상의 요소들을 나타낸다. 마찬가지로, 본원에서 일반적으로 사용된 바와 같이, 단어 "연결된"은 직접 연결되거나, 또는 하나 이상의 중간 요소들에 의해 연결될 수 있는 둘 이상의 요소들을 나타낸다. 부가적으로, 단어들 "본원에서", "상기", "이하" 및 유사한 중요도의 단어들이, 본 출원에서 사용될 때, 본 출원의 임의의 특정한 부분들이 아닌, 전체로서 본 출원을 나타낼 것이다. 맥락이 허용하는 경우, 단수형 또는 복수형 숫자를 사용하는 상기 상세한 설명에서의 단어들은 또한 각각 복수형 또는 단수형 숫자를 포함할 수 있다. 둘 이상의 아이템들의 목록에 관하여 단어 "또는", 상기 단어는 단어의 다음의 해석들 모두를 커버한다: 목록에서의 아이템들 중 임의의 아이템, 목록에서의 아이템들 모두, 및 목록에서의 아이템들의 임의의 조합.
게다가, 다른 것들 중에서, "~ 수 있다(can, could, might, may)", "예컨대", "예를 들어", "~와 같은" 등과 같은 본원에서 사용된 조건부 언어는, 달리 구체적으로 서술되지 않거나, 또는 사용된 대로 맥락 내에서 달리 이해되지 않는다면, 일반적으로 특정한 실시예들이 특정한 특징들, 요소들 및/또는 상태들을 포함하지만, 다른 실시예들은 포함하지 않는다는 것을 전달하도록 의도된다. 따라서, 이러한 조건부 언어는 일반적으로 특징들, 요소들 및/또는 상태들이 임의의 방식으로 하나 이상의 실시예들에 대해 요구되거나 또는 이들 특징들, 요소들 및/또는 상태들이 포함되든 또는 임의의 특정한 실시예에서 수행되든을 의미하도록 의도된다.
특정한 실시예들이 설명되었지만, 이들 실시예들은 단지 예로서 제공되었으며, 개시의 범위를 제한하도록 의도되지 않는다. 실제로, 본원에서 설명된 신규 장치, 방법들, 및 시스템들은 다양한 다른 형태들로 구체화될 수 있으며; 더욱이, 본원에서 설명된 방법들 및 시스템들의 형태에서의 다양한 생략들, 대체들 및 변화들이 본 개시의 사상으로부터 벗어나지 않고 이루어질 수 있다. 예를 들어, 블록들이 정해진 배열에서 제공되지만, 대안적인 실시예들은 상이한 구성요소들 및/또는 회로 토폴로지들을 갖고 유사한 기능들을 수행할 수 있으며, 몇몇 블록들은 삭제되고, 이동되고, 부가되고, 세분화되고, 조합되며, 및/또는 수정될 수 있다. 이들 블록들의 각각은 다양한 상이한 방식들로 구현될 수 있다. 상기 설명된 다양한 실시예들의 요소들 및 동작들의 임의의 적절한 조합이 추가 실시예들을 제공하기 위해 조합될 수 있다. 상기 설명된 다양한 특징들 및 프로세스들은 서로 독립적으로 구현될 수 있거나, 또는 다양한 방식들로 조합될 수 있다. 본 개시의 특징들의 모든 가능한 조합들 및 서브조합들은 본 개시의 범위 내에 있도록 의도된다.

Claims (20)

  1. 라디오 주파수(RF) 통신 시스템으로서,
    입력 전송 신호를 수신하고 RF 전송 신호를 출력하도록 구성된 전송기; 및
    상기 RF 전송 신호를 증폭시키도록 구성된 전력 증폭기를 포함하며,
    상기 전송기는 상기 RF 전송 신호를 전치-왜곡하도록 상기 입력 전송 신호를 프로세싱하기 위해 구성된 디지털 전치-왜곡(DPD) 시스템을 포함하고, 상기 DPD 시스템은 제1 신호 경로를 따르는 제1 비-선형 필터 및 상기 제1 신호 경로와 평행하는 제2 신호 경로를 따르는 제2 비-선형 필터를 포함하며, 상기 DPD 시스템은 상기 제1 신호 경로로부터 캡처된 제1 세트의 관측들 및 상기 RF 전송 신호로부터 캡처된 제2 세트의 관측들에 기초하여 상기 제2 비-선형 필터를 트레이닝하도록 구성되는, RF 통신 시스템.
  2. 제1항에 있어서,
    상기 제2 비-선형 필터는 상기 전력 증폭기의 전하 트래핑 효과들을 보상하는, RF 통신 시스템.
  3. 제1항 또는 제2항에 있어서,
    상기 비-선형 필터는 라게르(Laguerre) 액추에이터인, RF 통신 시스템.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 비-선형 필터는 일반화 메모리 다항식(generalized memory polynomial; GMP) 액추에이터인, RF 통신 시스템.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 세트의 관측들 및 상기 제2 세트의 관측들은 임의의 데시메이션 없이 캡처되는, RF 통신 시스템.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 DPD 시스템은 상기 제1 세트의 관측들을 캡처하도록 구성된 제1 캡처 버퍼, 상기 제2 세트의 관측들을 캡처하도록 구성된 제2 캡처 버퍼, 및 상기 제1 캡처 버퍼의 출력 및 상기 제2 캡처 버퍼의 출력을 시간 정렬하도록 구성된 시간 정렬 블록을 포함하는, RF 통신 시스템.
  7. 제6항에 있어서,
    상기 DPD 시스템은 시간 정렬 후 상기 제1 캡처 버퍼의 출력 및 상기 제2 캡처 버퍼의 출력 간의 차이에 기초하여 상기 제2 비-선형 필터의 복수의 특징들을 업데이트하도록 구성되는, RF 통신 시스템.
  8. 제6항 또는 제7항에 있어서,
    상기 DPD 시스템은 상기 제2 신호 경로를 따라 CIC(cascade integrator comb; CIC) 데시메이터를 더 포함하며, 상기 DPD 시스템은 또한 상기 CIC 데시메이터의 출력의 추정치에 기초하여 상기 제2 비-선형필터의 복수의 특징들을 업데이트하도록 구성되는, RF 통신 시스템.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 DPD 시스템은 상기 제2 신호 경로로부터 제3 세트의 관측들을 캡처하도록 구성된 제3 캡처 버퍼를 더 포함하는, RF 통신 시스템.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 DPD 시스템은 상기 제1 비-선형 필터와 연쇄하는 파고율 저감(crest factor reduction; CFR) 회로를 더 포함하며, 상기 제1 세트의 관측은 상기 CFR 회로의 출력으로부터 캡처되는, RF 통신 시스템.
  11. 전송기로서,
    입력 전송 신호를 프로세싱하도록 구성된 제1 신호 경로를 따르는 제1 비-선형 필터;
    상기 입력 신호를 프로세싱하도록 구성된 제2 신호 경로를 따르는 제2 비-선형 필터로서, 상기 제1 신호 경로 및 상기 제2 신호 경로는 평행하며 디지털 전치-왜곡 입력 전송 신호를 생성하도록 동작하는, 상기 제2 비-선형 필터;
    라디오 주파수(RF) 전송 신호를 생성하도록 상기 디지털 전치-왜곡 입력 전송 신호를 프로세싱하기 위해 구성된 제3 신호 경로를 따르는 디지털-아날로그 변환기; 및
    전력 증폭기에 의한 증폭 후 상기 제1 신호 경로로부터 캡처된 제1 세트의 관측들 및 상기 RF 전송 신호로부터 캡처된 제2 세트의 관측들에 기초하여 상기 제2 비-선형 필터를 트레이닝하도록 구성된 트레이닝 시스템을 포함하는, 전송기.
  12. 제11항에 있어서,
    상기 제1 비-선형 필터는 일반화 메모리 다항식(GMP) 액추에이터이며 상기 제2 비-선형 필터는 라게르 액추에이터인, 전송기.
  13. 제11항 또는 제12항에 있어서,
    상기 제1 세트의 관측들 및 상기 제2 세트의 관측들은 임의의 데시메이션 없이 캡처되는, 전송기.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 세트의 관측들을 캡처하도록 구성된 제1 캡처 버퍼, 상기 제2 세트의 관측들을 캡처하도록 구성된 제2 캡처 버퍼, 및 상기 제1 캡처 버퍼의 출력 및 상기 제2 캡처 버퍼의 출력을 시간 정렬하도록 구성된 시간 정렬 블록을 더 포함하는, 전송기.
  15. 제14항에 있어서,
    상기 DPD 시스템은 시간 정렬 후 상기 제1 캡처 버퍼의 출력 및 상기 제2 캡처 버퍼의 출력 간의 차이에 기초하여 상기 제2 비-선형 필터의 복수의 특징들을 업데이트하도록 구성되는, 전송기.
  16. 제14항 또는 제15항에 있어서,
    상기 DPD 시스템은 상기 제2 신호 경로를 따르는 CIC 데시메이터를 더 포함하며, 상기 DPD 시스템은 또한 상기 CIC 데시메이터의 출력의 추정치에 기초하여 상기 제2 비-선형 필터의 복수의 특징들을 업데이트하도록 구성되는, 전송기.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 DPD 시스템은 상기 제2 신호 경로로부터 제3 세트의 관측들을 캡처하도록 구성된 제3 캡처 버퍼를 더 포함하는, 전송기.
  18. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 DPD 시스템은 상기 제1 비-선형 필터와 연쇄하는 파고율 저감(CFR) 회로를 더 포함하며, 상기 제1 세트의 관측들은 상기 CFR 회로의 출력으로부터 캡처되는, 전송기.
  19. 디지털 전치-왜곡의 방법으로서,
    디지털 전치-왜곡 시스템의 제1 비-선형 필터 및 제2 비-선형 필터를 사용하여 라디오 주파수(RF) 전송 신호를 생성하도록 입력 전송 신호를 디지털적으로 전치-왜곡하는 단계로서, 상기 제1 비-선형 필터는 제1 신호 경로를 따르며 상기 제2 비-선형 필터는 상기 제1 신호 경로와 평행하는 제2 신호 경로를 따르는, 상기 디지털 전치-왜곡 단계;
    전력 증폭기를 사용하여 상기 RF 전송 신호를 증폭시키는 단계; 및
    전력 증폭기에 의한 증폭 후 상기 제1 신호 경로로부터 캡처된 제1 세트의 관측들, 및 상기 RF 전송 신호로부터 캡처된 제2 세트의 관측들에 기초하여 상기 제2 비-선형 필터를 트레이닝하는 단계를 포함하는, 디지털 전치-왜곡의 방법.
  20. 제19항에 있어서,
    상기 제1 세트의 관측들 및 상기 제2 세트의 관측들은 임의의 데시메이션 없이 캡처되는, 디지털 전치-왜곡의 방법.
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