KR20240008845A - mmWAVE 트랜시버 아키텍처용 디지털 전처리 칩 - Google Patents

Abstract

디지털 전처리 칩이 개시된다. 디지털 전처리 칩은 복수의 아날로그 RF(Radio Frequency) 칩과 아날로그 신호를 송수신하기 위한 아날로그 인터페이스와, 기저대역 칩과 디지털 신호를 송수신하기 위한 디지털 인터페이스를 포함한다. 디지털 전처리 칩은 아날로그 인터페이스를 통해 수신된 복수의 아날로그 신호를 복수의 RX 디지털 신호로 변환하는 복수의 ADC(Analog-to-Digital Converter)와, 아날로그 인터페이스를 통해 복수의 아날로그 RF 칩으로 전송하기 위하여 복수의 TX 디지털 신호를 복수의 아날로그 신호로 변환하는 복수의 DAC(Digital-to-Analog Converter)를 더 포함한다. 디지털 전처리 칩은 디지털 인터페이스를 통해 기저대역 칩으로 전송될 전처리된 디지털 신호를 형성하기 위해 복수의 ADC로부터 수신된 복수의 RX 디지털 신호를 전처리하도록 구성된 전처리 회로를 더 포함한다. 전처리 회로는 복수의 DAC로 전송될 복수의 TX 디지털 신호를 형성하기 위해 디지털 인터페이스를 통해 수신된 디지털 신호를 전처리하도록 더 구성된다.

Description

mmWAVE 트랜시버 아키텍처용 디지털 전처리 칩

본 개시는 일반적으로 다중 안테나 트랜시버 시스템 분야에 관한 것이며, 특히 다중 안테나 트랜시버 아키텍처를 위한 디지털 전처리 칩에 관한 것이다.

무선 통신은 더 높은 데이터 속도에 대한 요구 사항을 충족하기 위해 새로운 무선 스펙트럼 부분으로 확장되고 있다. 예를 들어, 새롭게 정의된 5세대(5G) NR (New Radio) 표준은 새로운 서비스(예: 낮은 대기 시간, 높은 신뢰성 서비스)를 도입할 뿐만 아니라 증가된 용량과 더 높은 데이터 속도를 지원한다.

용량 증가를 가능하게 하기 위해, NR은 mmW(millimeter wavelength) 무선 주파수(예: 28GHz 주파수 대역 또는 39GHz 주파수 대역과 같이 10GHz 이상의 주파수 대역)에서 무선 통신을 도입한다. mmW 무선 주파수는 일반적으로 낮은 주파수 신호보다 더 높은 경로 손실을 수반하므로 mmW 셀룰러 무선 통신 시스템의 셀은 일반적으로 낮은 주파수 통신 시스템의 셀보다 더 작은 영역을 커버한다. 따라서 mmW 주파수 범위에서 5G NR을 지원하는 통신 장치는 일반적으로 적용 범위에 더 낮은 주파수(예: 6GHz 미만)를 사용하는 무선 통신도 지원한다.

mmW 전송의 한 가지 장점은 단파장이 소형 안테나의 사용을 가능하게 하여 소형(예: 핸드헬드) 무선 통신 장치에 대규모 MIMO 트랜시버 배열을 구성할 수 있다는 것이다. 예를 들어, 약 25x16mm 크기의 모듈에 4x2 안테나와 같은 안테나 패널을 장착하는 것이 가능할 수 있다. 이러한 이점을 통해 mmW용 빔포밍을 적용할 수 있으며, 이는 셀룰러 용량 및/또는 적용 범위를 크게 늘릴 수 있다. 대규모 MIMO 및 빔포밍을 위한 트랜시버 아키텍처는 일반적으로 아날로그 및 디지털 빔포밍이라는 두 가지 방법으로 구현된다. 그러나 일부 애플리케이션에서는 하이브리드 빔포밍이 채용되는데, 이는 두 가지의 조합으로 이해될 수 있다.

그러나 기술 분야의 하나 이상의 결함을 완화, 경감 또는 제거하는 새로운 해결책에 대한 필요성이 있다.

따라서 본 개시의 목적은 디지털 전처리 칩, 다중 안테나 트랜시버 시스템, 이러한 다중 안테나 트랜시버 시스템을 포함하는 네트워크 노드, 및 이러한 다중 안테나 트랜시버 시스템을 포함하는 무선 장치를 제공하는 것이다. 이는 해당 기술 분야의 결함과 단점 중 하나 이상을 단독으로 또는 조합하여 완화, 경감 또는 제거하고자 한다.

이 목적은 첨부된 청구항들에 정의된 디지털 전처리 칩, 다중 안테나 트랜시버 시스템, 이러한 다중 안테나 트랜시버 시스템을 포함하는 네트워크 노드, 및 이러한 다중 안테나 트랜시버 시스템을 포함하는 무선 장치를 통해 달성된다. 예시적이라는 용어는 본 문맥에서 사례, 예시 또는 설명의 역할을 하는 것으로 이해되어야 한다.

본 개시의 제1 측면에 따르면, 복수의 아날로그 RF(Radio Frequency) 칩과 아날로그 신호를 송수신하기 위한 아날로그 인터페이스 및 기저대역 칩과 디지털 신호를 송수신하기 위한 디지털 인터페이스를 포함하는 디지털 전처리 칩이 제공된다. 디지털 전처리 칩은 아날로그 인터페이스를 통해 수신된 복수의 아날로그 신호를 복수의 RX 디지털 신호로 변환하는 복수의 ADC(Analog-to-Digital Converter)와, 복수의 TX 디지털 신호를 복수의 아날로그 신호로 변환하여 아날로그 인터페이스를 통해 복수의 아날로그 RF 칩으로 전송하기 위한 복수의 DAC(Digital-to-Analog Converter)를 더 포함한다. 디지털 전처리 칩은 디지털 인터페이스를 통해 기저대역 칩으로 전송될 전처리된 디지털 신호를 형성하기 위해 복수의 ADC로부터 수신된 복수의 RX 디지털 신호를 전처리하도록 구성된 전처리 회로를 더 포함한다. 전처리 회로는 복수의 DAC로 전송될 복수의 TX 디지털 신호를 형성하기 위해 디지털 인터페이스를 통해 수신된 디지털 신호를 전처리하도록 더 구성된다.

본 개시의 또 다른 측면에 따르면, 본 명세서에 개시된 실시예들 중 어느 하나에 따른 복수의 아날로그 RF 칩, 기저대역 칩, 및 적어도 하나의 디지털 전처리 칩을 포함하는 다중 안테나 트랜시버 시스템이 제공된다. 보다 구체적으로, 각 디지털 전처리 칩은 아날로그 인터페이스를 통해 복수의 아날로그 RF 칩 세트와 아날로그 신호를 송수신하고, 디지털 인터페이스를 통해 기저대역 칩과 디지털 신호를 송수신하도록 구성된다. 본 개시의 이러한 측면에서, 이전에 논의된 본 개시의 일 측면에서와 유사한 이점 및 바람직한 특징이 존재한다.

본 개시의 또 다른 측면에 따르면, 본 명세서에 개시된 실시예들 중 어느 하나에 따른 다중 안테나 트랜시버 시스템을 포함하는 네트워크 노드가 제공된다. 본 개시의 이러한 측면에서, 이전에 논의된 본 개시의 일 측면에서와 유사한 이점 및 바람직한 특징이 존재한다.

본 개시의 또 다른 측면에 따르면, 본 명세서에 개시된 실시예들 중 어느 하나에 따른 다중 안테나 트랜시버 시스템을 포함하는 무선 통신 장치가 제공된다. 본 개시의 이러한 측면에서, 이전에 논의된 본 개시의 일 측면에서와 유사한 이점 및 바람직한 특징이 존재한다.

본 개시의 추가 실시예들은 종속항에서 정의된다. 본 명세서에서 사용된 "comprises/comprising"이라는 용어는 언급된 특징, 정수, 단계 또는 구성요소의 존재를 지정하기 위해 사용된다는 점이 강조되어야 한다. 이는 하나 이상의 다른 특징, 정수, 단계, 구성 요소 또는 그룹의 존재 또는 추가를 배제하지 않는다.

본 개시의 이들 및 기타 특징 및 이점은 이하에 설명되는 실시예들을 참조하여 이하에서 더욱 명확해질 것이다.

본 개시의 실시예들의 추가적인 목적, 특징 및 이점은 첨부된 도면을 참조하여 다음의 상세한 설명으로부터 나타날 것이다.
도 1은 본 개시의 일 실시예에 따른 다중 안테나 트랜시버 시스템의 개략적인 블록도이다.
도 2는 본 개시의 일 실시예에 따른 다중 안테나 트랜시버 시스템의 개략적인 블록도이다.
도 3은 본 개시의 일 실시예에 따른 다중 안테나 트랜시버 시스템의 개략적인 블록도이다.
도 4는 본 개시의 일 실시예에 따른 다중 안테나 트랜시버 시스템의 개략적인 블록도이다.
도 5는 본 개시의 일 실시예에 따른 다중 안테나 트랜시버 시스템을 각각 포함하는 네트워크 노드 및 무선 통신 장치 세트를 도시하는 개략도이다.

본 개시의 측면들은 첨부된 도면을 참조하여 이하에서 더욱 완전하게 설명될 것이다. 그러나, 본 명세서에 개시된 제어 장치 및 방법은 다양한 형태로 구현될 수 있으며, 본 명세서에 설명된 측면들에 제한되는 것으로 해석되어서는 안 된다. 도면의 동일한 번호는 전체적으로 동일한 요소를 나타낸다.

본 명세서에서 사용된 용어는 단지 본 개시의 특정 측면을 설명하기 위해 사용된 것으로, 반드시 범위를 제한하려는 의도는 아니다. 본 명세서에 사용된 단수형 "a", "an" 및 "the"는 문맥상 명백하게 달리 나타내지 않는 한 복수형도 포함하도록 의도된다.

당업자는 여기에 설명된 단계, 서비스 및 기능이 개별 하드웨어 회로를 사용하여, 프로그래밍된 마이크로프로세서 또는 범용 컴퓨팅 장치와 함께 기능하는 소프트웨어를 사용하여, 하나 이상의 ASIC(주문형 집적 회로) 및/또는 하나 이상의 디지털 신호 프로세서(DSP)를 사용하여 구현될 수 있다는 것을 이해할 것이다.

또한 일반적으로, 본 명세서에서 안테나 요소가 언급될 때, 이는 예를 들어 다중 안테나 배열(예를 들어, 안테나 어레이, 안테나 매트릭스, 안테나 패널 등)의 구성 안테나일 수 있다.

더욱이, 본 명세서에서 트랜시버 체인의 기능 유닛(예를 들어, ADC, DAC, 주파수 변환기, 믹서, 필터 등)이 언급될 때, 그러한 언급은 동위상/직교 처리를 위한 한 쌍의 기능 유닛을 포함할 수 있다는 것을 이해해야 한다.

다중 안테나 트랜시버는 MIMO(multiple-input multiple-output, 예를 들어 대규모 MIMO 또는 기존 MIMO) 통신 및/또는 빔형성 통신(예를 들어 전송 프리코딩 및/또는 수신 결합)에 사용될 수 있다. 이러한 애플리케이션에서 기저대역 콘텐츠는 일반적으로 일부(예를 들어 모든) 트랜시버 칩에 대해 동일한 반면, 송신/수신 신호는 일반적으로 안테나 요소 간에 다르다. 따라서, 기저대역 처리는 일반적으로 동일한 캐리어 주파수에서 서로 다른 안테나 요소에 의해 동시에 수신되거나 전송되는 무선 신호의 처리를 포함할 수 있다.

여기에 제시된 다중 안테나 트랜시버 시스템 및 디지털 전처리 칩 또는 그 일부는 대규모 MIMO 및/또는 빔형성에 특히 적합할 수 있다. 더욱이, 본 명세서에 설명된 임의의 다중 안테나 트랜시버 시스템 및 디지털 전처리 칩은 임의의 적합한 통신 장치에 사용될 수 있다(예를 들어 포함되거나 포함되는 등). 적합한 통신 장치의 예에는 네트워크 노드(예: 기지국, 액세스 포인트(AP), 고정 무선 액세스(FWA) 장치, 대형 지능형 표면(예: "RadioWeaves"), 비지상 트랜시버(예: 위성 또는 무인 항공기), 차량(UAV 등) 및 무선 통신 장치(예: 사용자 장비(UE), 스테이션(STA), 사물 인터넷(IoT) 장치 등)가 포함된다.

언급된 바와 같이, 대규모 MIMO 및/또는 빔형성을 위한 일반적인 트랜시버 아키텍처는 아날로그 다중 안테나 제어, 디지털 다중 안테나 제어 또는 하이브리드 다중 안테나 제어를 사용하여 구현될 수 있다.

아날로그 빔포밍은 일반적으로 안테나 요소당 하나의 위상 시프터 뱅크, 아날로그 전력 결합기(수신기) 및 전력 분배기(송신기)를 통해 무선 주파수(RF) 칩에서 수행된다. 안테나 어레이의 결합된 무선 신호의 빔 방향은 위상 시프터를 조정하여 제어할 수 있다. 송신 및 수신에는 서로 다르거나 동일한 방향이 적용될 수 있다. 이 아키텍처는 수신기와 송신기에 각각 한 쌍의 아날로그-디지털 변환기(ADC)와 디지털-아날로그 변환기(DAC)만 필요하므로 복잡성이 줄어든다. 안테나 요소는 일반적으로 안테나 패널에 클러스터링되어 구현된다.

아날로그 빔포밍의 단점은 안테나 어레이가 동시에 단일(송신 및/또는 수신) 빔만 적용할 수 있다는 것이다. 이로 인해 동시 다중 사용자 시나리오가 불가능해진다. 또한 채널 상태의 급격한 변화(예: 안테나 차단, 트랜시버 회전 등으로 인해)는 단일 빔 제한으로 추적하기 어렵다. 따라서, 채널 상태의 급격한 변화로 인해 신호 중단이 발생할 위험이 높다.

디지털 빔포밍은 아날로그 빔포밍에 비해 향상된 유연성을 제공할 수 있다. 디지털 빔형성 구현에서 빔형성은 일반적으로 디지털 기저대역(BB) 칩에서 수행된다. 각 트랜시버 체인에는 수신기에 한 쌍의 ADC가 있고 송신기에 DAC가 있어 트랜시버가 이론적으로 주어진 시간에 무한한 수의 방향으로 동시에 빔을 보낼 수 있다. 이에 따라 여러 개의 빔을 동시에 추적할 수 있고 채널 상태의 빠른 변화를 따라갈 수 있어 수신기 및/또는 송신기 성능이 향상될 수 있다. 더욱이, 디지털 빔포밍은 특히 휴대용 장치에서 안테나 배치 관점의 유연성이라는 이점을 제공한다. 여기서 장치를 취급하는 동안 손으로 인해 발생하는 mmWave 무선 신호 차단을 방지하려면 일반적으로 안테나를 장치 전체에 분산시켜야 한다.

또한 일부 디지털 빔포밍 아키텍처는 아날로그 인터페이스를 통해 기저대역 칩에 연결되는 다중(N) 아날로그 mmW RF 칩 또는 모듈로 구성된다. 각 아날로그 mmW RF 칩은 하나 이상의 안테나, 프런트엔드 수신기(RX), 프런트엔드 송신기(TX), 아날로그 기저대역 수신기 및 송신기 필터로 구성된다. 출력 아날로그 기저대역 신호(각 mmW RF 칩의)는 기저대역 칩의 N개 입력 각각에 입력된다. 따라서 기저대역 칩에는 N개의 ADC/DAC와 적절한 전처리 및 코딩/디코딩 회로가 제공된다.

그러나 다른 디지털 빔포밍 아키텍처는 N개의 mmW RF 칩과 기저대역 칩 사이의 디지털 인터페이스를 활용한다. 아날로그 인터페이스 구현과 달리 디지털 인터페이스 구현에서는 일부 회로(예: ADC, DAC 및 디지털 필터)가 기저대역 칩 대신 mmW RF 칩에 제공된다. 따라서 각 mmW RF 칩의 출력은 디지털 인터페이스를 통한 디지털 신호이며, 이는 전처리 회로와 코딩/디코딩 회로를 포함하는 기저대역 칩의 입력에 제공된다.

디지털 빔포밍 아키텍처의 아날로그 인터페이스 구현은 전력 소비 측면에서 디지털 인터페이스 구현보다 유리하다. 그러나 인터페이스 신호 처리의 유연성 측면에서 불리하다. 더욱이, 두 가지 대안 모두 단일 장치에 상대적으로 많은 수의 안테나 요소가 있는 응용 분야에서 여전히 단점을 겪고 있다. mmW RF 칩에서 기저대역 칩으로 모든 인터페이스 연결을 라우팅하는 데 어려움이 있기 때문이다. 특히 다음과 같은 응용 분야에서는 더욱 그렇다. 안테나는 장치 전체에 분산되어 있다. 예를 들어, 이미 혼잡한 인쇄 회로 기판(PCB)에서 16개 또는 64개의 인터페이스를 라우팅하는 것은 어떤 경우에는 극복할 수 없는 작업일 수 있다.

또 다른 문제는 기저대역 칩이 광범위한 mmW 장치를 포괄하도록 개발될 수 있으므로 핀 출력/입력의 설계가 가장 많은 수의 mmW RF 칩 시나리오를 수용하도록 선택된다는 것이다. 예를 들어, 고정 무선 장치(예: 네트워크 노드)에는 64mmW RF 칩이 있을 수 있는 반면 휴대용 장치(예: 스마트폰)에는 16mmW RF 칩이 있을 수 있다. 따라서, 기저대역 칩은 핸드헬드 장치 응용 분야에서 너무 크기 때문에 불필요한 비용과 크기가 추가될 수 있다.

간단히 말해서, 본 명세서에는 디지털 전처리 칩이 제시되며, 이에 더하여 복수의 밀리미터파(mmW) RF 칩이 포함된 단일 기저대역 칩의 기존 아키텍처가 "분할된" 아키텍처로 대체되는 다중 안테나 트랜시버 시스템이 제시된다. 더 자세하게, 여기서 제안된 mmW 트랜시버 아키텍처는 위에서 언급한 디지털 빔포밍 아키텍처에 대한 아날로그 및 디지털 인터페이스 구현의 장점 중 적어도 일부를 활용하는 동시에 두 가지 단점 중 전부 또는 적어도 일부를 완화하는 것을 목표로 한다.

따라서 여기서는 다중 안테나 트랜시버 아키텍처의 기존 두 세그먼트(mmW RF 칩 및 기저대역 칩)를 세 세그먼트(mmW RF 칩, 하나 이상의 디지털 전처리 칩 및 기저대역 칩)로 "분할"하는 것이 제안된다. 여기서, 디지털 전처리 칩은 아날로그 인터페이스를 통해 mmW RF 칩에 연결되고, 디지털 인터페이스를 통해 기저대역 칩에 연결된다.

일부 실시예에 따른 디지털 전처리 칩의 이점은 크기 및 비용 측면에서 최적화된 무선 송수신기 아키텍처가 다양한 종류의 장치, 특히 2개에서 256개 사이의 아날로그 RF 칩을 포함하는 장치에 대해 달성될 수 있다.

일부 실시예에 따른 디지털 전처리 칩의 이점은 아날로그 RF 칩을 향한 많은 저전력 아날로그 인터페이스와 기저대역 칩을 향한 적은(더 높은 전력) 디지털 인터페이스를 허용함으로써 칩 인터페이스와 관련된 전력 소비가 최적화될 수 있다.

일부 실시예에 따른 디지털 전처리 칩의 장점은 디지털 전처리 칩이 기저대역 칩으로부터 아날로그 RF 칩을 분리함으로써 잠재적으로 각각의 트랜시버 칩과 기저대역 칩의 유연하고 독립적인 설계를 가능하게 한다는 점이다.

일부 실시예에 따른 디지털 전처리 칩의 장점은, 예를 들어 채널 추정, 빔 추적, RF 교정 및/또는 FFT과 같은 전처리 기능들을 디지털 전처리 칩에 포함시킴으로써 디지털 전처리 칩과 기저대역 칩 사이의 신호 전송 및 정보 전송을 감소시키고, 이에 따라 잠재적으로 칩 인터페이스와 관련된 전력 소비를 더욱 감소시킨다.

일부 실시예에 따른 디지털 전처리 칩의 장점은, 디지털 전처리 칩과 아날로그 RF 칩 사이의 RF 교정 제어 시그널링이 트랜시버 전력 소비 및/또는 트랜시버 성능을 최적화할 수 있고, 이에 따라 더 긴 사용 시간 및 향상된 사용자 경험이 달성될 수 있다.

도 1은 본 개시의 일부 실시예에 따른 다중 안테나 트랜시버 시스템(10)을 예시하는 개략적인 블록도이다. 다중 안테나 송수신 시스템(10)은 복수의 아날로그 RF(Radio Frequency) 칩(200), BBC(Baseband Chip)(300) 및 DPPC(Digital Pre-Processing Chip)(100)을 포함한다. 디지털 전처리 칩(100)은 아날로그 인터페이스(101)를 통해 복수의 아날로그 RF 칩(200)과 아날로그 신호를 송수신하도록 배치 또는 구성된다. 디지털 전처리 칩(100)은 디지털 인터페이스(102)를 통해 기저대역 칩(300)과 디지털 신호(도 2의 23 참조)를 송수신하도록 더 배치 또는 구성된다.

다중 안테나 트랜시버 시스템(10)은 일부 실시예에 따른 다중 안테나 트랜시버 시스템(10)을 나타내는 개략적인 블록도를 나타내는 도 2에 도시된 바와 같이 복수의 디지털 전처리 칩(100)을 포함할 수 있음에 유의해야 한다. 따라서 각각의 디지털 전처리 칩(100)은 복수의 아날로그 RF 칩(200) 중 아날로그 RF 칩(200)의 (서브) 세트와 연관될 수 있다. "세트"는 본 문맥에서 "하나 이상의" 또는 "적어도 하나"로 이해될 수 있다. 따라서, 복수의 DPPC 중 각각의 DPPC(100)는 서로 다른 수의 아날로그 RF 칩과 연관될 수 있다. 이는 예를 들어 안테나 또는 안테나 요소가 손 배치로 인한 mmWave 무선 신호의 차단을 방지하기 위해 휴대용 장치에 걸쳐 분산되어야 하는 휴대용 장치에 유리할 수 있다. 보다 상세하게, 이러한 "분산형" 배열에서, DPPC는 그에 따라 연관된 아날로그 RF 칩에 (가까운) 근접하게 배치되어, (전체 장치에 걸쳐 분배된) 아날로그 RF 칩(200)으로부터 복수의 아날로그 기저대역 신호를 기저대역 칩(300)으로 라우팅하는 문제를 적어도 부분적으로 완화한다.

다음으로, 각각의 아날로그 RF 칩(200)은 프론트 엔드(FE)(214), 공통 트랜시버 경로(TRX)(212) 및 아날로그 인터페이스(AIF)(211) 아래에 예시된 수신기 경로(RX) 및 송신기 경로(TX)를 포함하는 예시적인 구조를 도시한다. 아날로그 RF 칩은 바람직하게는 아날로그 mmWave RF 칩(즉, mmWave 범위의 무선 신호를 수신 및 전송하도록 구성됨)이다. 아날로그 인터페이스(211)는 디지털 전처리 칩(100)에 연결하기 위한 것이며, 당 업계에 공지된 임의의 적절한 기능적 및/또는 물리적 구성요소를 포함할 수 있다. 아날로그 인터페이스(211)를 통한 각각의 아날로그 RF 칩(200)으로부터의 출력은 바람직하게는 아날로그 기저대역 신호(예를 들어 도 2의 참조번호 22 참조)이고, 일반적으로 1GHz 미만의 기저대역 대역폭이지만 이에 제한되지는 않는다. 예를 들어, 아날로그 인터페이스(211)를 통한 각 아날로그 RF 칩(200)의 출력은 200~800MHz 범위의 아날로그 기저대역 신호일 수 있다.

아날로그 RF 칩(200)의 트랜시버(TRX) 경로(212)는 일반적으로 임의의 적절한 기능적 및/또는 물리적 구성요소를 포함할 수 있다. 보다 구체적으로, 각각의 아날로그 RF 칩(200)의 수신기(RX) 경로는 예를 들어 저잡음 증폭기(LNA), 믹서 회로(하향 변환용), 국부 발진기(LO), 하나 이상의 필터(예를 들어, 저역 통과 아날로그 필터), 가변 이득 증폭기 등을 포함할 수 있다. 송신기(TX) 경로는 예를 들어 하나 이상의 필터(예를 들어, 저역 통과 아날로그 필터), 믹서 회로(업 변환용), 국부 발진기, 전력 증폭기(PA) 등을 포함할 수 있다. 프런트 엔드(214)는 하나 이상의 안테나 요소에 연결하기 위한 것일 수 있거나, 하나 이상의 온칩 안테나 요소를 포함할 수 있다. 따라서, 다중 안테나 트랜시버 시스템(10)의 각각의 아날로그 RF 칩(200)은 하나 이상의 대응 안테나 요소와 연관된다. 프론트 엔드(214)는 임의의 적절한 기능적 및/또는 물리적 구성요소를 포함할 수 있다.

기저대역 칩(300)은 직렬 변환기/병렬 변환기(SerDes) 인터페이스(예: 8b/10b SerDes, 비트 인터리브 SerDes 및 임베디드 클럭 SerDes)의 형태일 수 있는 대응 디지털 인터페이스(102, 301)를 통해 DPPC(100)와 디지털 신호(예를 들어 도 2의 23 참조)를 전송 및 수신하도록 구성된다. 그러나 일부 실시예에서 디지털 인터페이스는 SPI-3(System Packet Interface Level 3), SPI-4.2 인터페이스 또는 CEI(Common Electrical I/O) 인터페이스의 형태일 수 있다. 디지털 인터페이스는 시스템 사용의 컨텍스트 및 그와 관련된 사양들, 예를 들어 신호 무결성, 시스템 유연성 및 전력 소비에 기초하여 구성될 수 있다.

기저대역 칩(300)은 DPPC(100)로부터 수신된 신호 및 DPPC(100)에 전송될 코드 정보를 각각 디코딩하도록 구성된 디코딩 회로(302) 및 코딩 회로(303)를 더 포함한다. 코딩 및 디코딩 회로는 예를 들어, 당업자가 쉽게 이해할 수 있는 터보 코딩/디코딩, 저밀도 패리티 검사(LDPC) 코딩/디코딩, 컨벌루션 코딩/디코딩, 또는 임의의 다른 적합한 코딩 기술을 수행하도록 구성될 수 있다.

디지털 전처리 칩(DPPC)(100)은 복수의 아날로그 RF 칩(200)과 아날로그 신호(예를 들어 도 2의 22 참조)를 송수신하기 위한 아날로그 인터페이스(AIF)(100) 및 디지털 인터페이스(102)를 포함한다. 기저대역 칩과 디지털 신호(예: 도 2의 23 참조)를 송수신하기 위한 것이다. DPPC(100)는 아날로그 인터페이스(101)를 통해 수신된 복수의 아날로그 신호를 복수의 RX 디지털 신호로 변환하는 복수의 ADC(Analog-to-Digital Converter)(103)를 더 포함한다. DPPC는 복수의 TX 디지털 신호를 복수의 아날로그 신호(예를 들어, 도 2의 22 참조)로 변환하여 복수의 아날로그 신호로 전송하기 위한 복수의 디지털-아날로그 변환기(DAC)(104)를 더 갖는다. RF 칩(200)은 아날로그 인터페이스(101)를 통해 전송된다. "RX" 디지털 신호 및 "TX" 디지털 신호라는 용어들은 단지 예를 들어 시스템 내의 상이한 경로를 강조함으로써 본 명세서의 용어의 이해를 용이하게 하기 위해 사용될 뿐이며, 용어들은 반드시 첨부된 청구범위의 범위를 제한하거나 다른 방식으로 불리한 방식으로 해석되어서는 안 된다.

또한, 도 1과 같은 수치에서는 ADC(103) 및 DAC(104)의 개수(양의 정수 N으로 표시되는 개수)가 디지털 전처리에 연결된 아날로그 RF 칩(200)의 개수와 동일함을 나타낼 수 있다. 그러나 칩(100)은 여러 가지 실시예들 중 하나의 예시적인 실시예로 이해되어야 한다. 따라서, 일부 실시예에서 디지털 전처리 칩(100)에 포함된 ADC(103) 및 DAC(104)의 수는 디지털 전처리 칩(100)에 연결된 아날로그 RF 칩(200)의 수와 동일하다.

다만, 일부 실시예들에서는 디지털 전처리 칩(100)이 구성하는 ADC(103)와 DAC(104)의 개수는 디지털 전처리 칩(100)에 연결된 아날로그 RF 칩(200)의 개수의 2배이다. 따라서, DPPC(100)가 연결되면 N개의 아날로그 RF 칩(200)에 대해, DPPC는 2N개의 ADC(103) 및 2N개의 DAC를 포함할 수 있으며, 여기서 N은 양의 정수

1이다. 다만, 일부 실시예들에서 N은 양의 정수

2이다. 이는 예를 들어, 각 아날로그 RF 칩(200)이 단일 안테나/트랜시버(TRX)와 연관되고, DPPC(100)가 아날로그 인터페이스(101)를 통해 동위상 및 직교 위상 신호를 송수신하도록 구성 경우일 수 있다. 다시 말해서, 각각의 아날로그 RF 칩(200)은 한 쌍의 ADC(103)와 동위상 및 직교 변환을 위한 한 쌍의 DAC와 연관된다.

더욱이, 일부 실시예들에서, 디지털 전처리 칩(100)을 구성하는 ADC(103) 및 DAC(104)의 개수는 디지털 전처리 칩(100)에 연결된 아날로그 RF 칩(200)의 개수의 4배이다. N개의 아날로그 RF 칩(200)에 연결된 DPPC는 4N개의 ADC(103) 및 2N개의 DAC를 포함할 수 있으며, 여기서 N은 양의 정수

1이다. 다만 일부 실시예들에서 N은 양의 정수

2이다. 이는 예를 들어 각각의 아날로그 RF 칩(200)은 두 개의 안테나 요소/트랜시버를 포함하는 경우일 수 있다. 안테나의 각 편파에 대해 하나의 트랜시버 - DPPC(100)는 아날로그 인터페이스(101)를 통해 동위상 및 직교 위상 신호를 송수신하도록 구성된다. 즉, 각각의 아날로그 RF 칩(200)은 동위상 및 직교 변환을 위한 두 쌍의 ADC(103) 및 두 쌍의 DAC과 연관되고, 각각의 쌍은 각각의 안테나 편파와 연관된다.

따라서, 본 개시의 맥락에서, 아날로그 RF 칩(200)의 "복수"와 ADC(103) 및 DAC(104)의 "복수"는 전술한 예시와 같은 동일한 수의 상이한 수를 나타낼 수 있다.

다음으로, 디지털 전처리 칩(100)은 복수의 ADC(103)로부터 수신된 복수의 RX 디지털 신호를 전처리하여 ADC(103)로 전송될 전처리된 디지털 신호를 형성하도록 구성된 전처리 회로(PPC)(105)를 더 포함한다. 전처리 회로(105)는 디지털 인터페이스(102)를 통해 수신된 디지털 신호를 전처리하여 복수의 DAC(104)로 전송될 복수의 TX 디지털 신호를 형성하도록 더 구성된다. 일부 실시예에서, PPC(105)는 복수의 RX 디지털 신호를 다운샘플링하도록 구성된 다운샘플링 회로(도시되지 않음) 및/또는 복수의 TX 디지털 신호를 업샘플링하도록 구성된 업샘플링 회로(도시되지 않음)를 포함한다.

또한, 일부 실시예에서, 디지털 전처리 칩(100)은 디지털 필터링 회로(DF)(106)를 더 포함한다. 디지털 필터링 회로는 복수의 ADC(103)로부터 수신된 복수의 RX 디지털 신호에 디지털 필터링을 적용하고, 복수의 DAC(104)로 전송될 복수의 TX 디지털 신호에 디지털 필터링을 적용한다. 즉, DPPC(100)는 전처리 회로(105)와 ADC/DAC(103) 사이에 배열된 디지털 필터(106) 세트를 포함할 수 있다. 그러나, 일부 실시예에서, 전처리 회로(105)는 디지털 필터링 회로(DF)(106)를 포함한다. 즉, DF(106)는 PPC(105)에(또는 그 일부) 포함될 수 있다.

또한, 일부 실시예에서, 디지털 전처리 칩(100)은 제어 회로(120) 및 제어 인터페이스(107)를 포함한다. 따라서 제어 회로(120)는 제어 신호(예를 들어, 도 2의 참조 21 참고)를 복수의 칩에 전송하도록 구성될 수 있다. 제어 인터페이스를 통해 아날로그 RF 칩(200)(즉, DPPC(100)과 관련된 아날로그 RF 칩(200) 세트)에 전달된다. 제어 인터페이스는 디지털 인터페이스 및/또는 SPI(Serial-to-Parallel) 인터페이스를 포함할 수 있다. 제어 신호는 예를 들어 RF 교정 정보를 아날로그 RF 칩(200)에 전송하는 데 사용될 수 있다. RF 교정 정보는 예를 들어 전처리 회로(105)에 의해 구성/결정되고 제어 회로(120)에 전송될 수 있으며, 이는 결국 교정 정보를 나타내는 제어 신호(21)를 아날로그 RF 칩(100)에 전송하도록 구성된 다.

제어 회로(120)는 제어 신호를 (미리 정의된) 시간 슬롯에서 제어 인터페이스를 통해 복수의 아날로그 RF 칩(200)에 제어 신호를 전송하도록 더 구성될 수 있다. 예를 들어, 제어 신호는 파일럿 송수신과 관련된 시간 슬롯 동안 전송될 수 있다. 일부 실시예에서, 전송된 제어 신호는 반송파 주파수, 대역 선택, 송수신 기능, 개별 트랜시버 블록(212)에 대한 바이어스 제어 및 주파수 제어, 트랜시버 블록(212)의 송신기(TX) 및 수신기(RX)에 대한 이득 제어, 및 송신기(TX) 및 수신기(RX) 필터링을 위한 대역폭 제어 중 적어도 하나를 나타낸다. 제어 시그널링에 관한 추가 예들 및 세부사항이 아래의 도 4를 참조하여 제공된다.

일부 실시예에 따른 다중 안테나 트랜시버 시스템(10)의 개략적인 블록도를 나타내는 도 3 및 도 4를 참조한다. 도 1을 참조하여 논의된 실시예와 유사하게, 다중 안테나 트랜시버 시스템(10)은 복수의 아날로그 무선 주파수(RF) 칩(200), 기저대역 칩(BBC)(300) 및 디지털 전처리 칩(DPPC)(100)을 포함한다. 디지털 전처리 칩(100)은 아날로그 인터페이스(101)를 통해 복수의 아날로그 RF 칩(200)과 아날로그 신호를 송수신하도록 배열 또는 구성된다. 디지털 인터페이스(102)를 통해 기저대역 칩(300)과 디지털 신호(예를 들어 도 2의 참조 23 참고)를 수신한다.

또한, 일부 실시예에 따르면, DPPC(100)는 복수의 ADC로부터 수신된 복수의 RX 디지털 신호를 결합하여 전처리된 디지털 신호를 형성하도록 구성된 결합 회로(110)를 포함하는 전처리 회로(PPC)(105)를 갖는다. 전처리 회로(105)는 디지털 인터페이스를 통해 수신된 디지털 신호를 복수의 DAC로 전송될 복수의 TX 디지털 신호로 분할하도록 구성된 분할 회로(111)를 더 포함한다.

전술한 바와 같이, RF 칩(200)은 편파 안테나 요소, 에를 들어 하나 이상의 수직 편파 안테나 요소 및 하나 이상의 수평 편파 안테나 요소를 포함할 수 있다. 따라서, 일부 실시예에 따르면, 수직 편파 안테나로 수신된 무선 신호로부터 송신된 RX 디지털 신호의 제1 서브세트의 RX 디지털 신호는 결합되고, 수평 편파 안테나로부터 수신된 무선 신호로부터 송신된 RX 디지털 신호의 제2 서브세트의 RX 디지털 신호가 결합된다. 이러한 실시예에서, DPPC(100)는 수직 편파 안테나로 수신된 RX 디지털 신호의 제1 서브세트를 결합하여 제1 전처리된 디지털 신호를 형성하도록 구성되고, 제2 전처리된 디지털 신호를 결합하도록 구성되는 결합 회로(110)를 포함하는 전처리 회로(PPC)(105)를 포함한다. 두 번째 전처리된 디지털 신호를 형성하기 위해 수평 편파 안테나로 수신된 RX 디지털 신호의 서브 집합이다. 전처리 회로(105)는 디지털 인터페이스(102)를 통해 수신된 디지털 신호를 수직 편파 안테나를 통해 전송될 제1 복수의 TX 디지털 신호, 및 제2 복수의 TX 디지털 신호로 분할하도록 구성된 분할 회로(111)를 더 포함할 수 있다.

더욱이, 일부 실시예에서, 트랜시버 시스템(10)은 DPPC(100)에 연결된 복수의 아날로그 RF 칩(200)을 형성하는 아날로그 RF 칩의 복수의 서브세트를 포함한다. 즉, 각각의 DPPC(100)는 아날로그 RF의 제1 서브세트에 연결될 수 있다. DPPC(100)에 연결된 복수의 RF 칩(200)을 다수의 서브세트로 "분할"하는 것은 예를 들어 트랜시버 시스템(10)이 캐리어 집합 또는 이중 연결을 위해 구성된 경우에 활용될 수 있다.

보다 구체적으로, 아날로그 RF 칩(200)의 제1 서브세트는 제1 캐리어 주파수에서 동작하도록 구성될 수 있고, RF 칩(200)의 제2 서브세트는 제2 캐리어 주파수에서 동작하도록 구성될 수 있다. 더욱이, RF 칩(200)의 제1 및 제2 서브세트 각각은 DPPC(100)의 대응하는 ADC(103) 및 DAC(104) 세트와 연관될 수 있다.

따라서, 결합 회로(110)는 제1 전처리된 디지털 신호를 형성하기 위해 RF 칩의 제1 서브세트와 연관된 복수의 ADC(103)로부터 수신된 복수의 RX 디지털 신호의 제1 결합을 수행하도록 구성될 수 있다. 더욱이, 결합 회로는 제2 전처리된 디지털 신호를 형성하기 위해 아날로그 RF 칩(200)의 제2 서브세트에 연관된 복수의 ADC(103)로부터 수신된 복수의 RX 디지털 신호의 제2 결합을 수행하도록 구성될 수 있다.

더욱이, 일부 실시예에서, 전처리 회로(105)는 디지털 인터페이스(102)를 통해 수신된 디지털 신호를 복수의 DAC로 전송될 제1 복수의 TX 디지털 신호로의 제1 분할을 수행하도록 구성된 분할 회로(111)를 더 포함한다. 더욱이, 분할 회로(111)는 디지털 인터페이스를 통해 수신된 디지털 신호를 아날로그 RF 칩(200)의 제2 서브세트에 연관된 DAC(104)로 전송할 제2 복수의 TX 디지털 신호로 분할하여 복수의 TX 디지털 신호로 전송되도록 구성될 수 있다. 따라서, 디지털 인터페이스(102)는 일부 실시예에서 2개의 RX 스트림 및 2개의 TX 스트림을 포함할 수 있으며, RX/TX 스트림의 각 쌍은 각각의 제1 및 제2 반송파 주파수와 연관되어 있다. 아날로그 RF 칩(200)의 제1 및 제2 서브 세트를 할당하고 DPPC(100)의 각 서브 세트에 대한 신호를 결합/분할하는 이점은 캐리어 집합 또는 이중 연결 동작을 위한 일반적인 트랜시버 설계를 단순화한다.

또한, 일부 실시예에서, 전처리 회로(105)는 다수의 ADC로부터 수신된 복수의 RX 디지털 신호의 제1(복소수 값) 스케일링(wi, 여기서 i 1, 2, ?, N)을 수행하도록 구성된 제1 스케일링 회로(113a)를 더 포함할 수 있다. 전처리 회로는 복수의 TX 디지털 신호의 제2(복소수 값) 스케일링(vi, 여기서 i = 1, 2, ?, N)을 수행하도록 구성된 제2 스케일링 회로(113b)를 더 포함할 수 있다. 더욱이, 일부 실시예에서, 제1 스케일링은 제2 스케일링과 다르다(즉, wi 그러나 일부 실시예에서, 제1 스케일링은 제2 스케일링과 동일한다(즉, wi = vi).

즉, 전처리 회로(105)는 복수의 수신된 디지털 신호를 기저대역 칩(300)으로 출력되는 결합된 디지털 신호로 결합하도록 구성된다. 결합은 각각의 동위상 및 직교 위상 성분에 대해 수행될 수 있다(도시되지 않음). 전처리 회로(105)는 또한 각각의 동위상 및 직교위상 신호에 대해 기저대역 칩(300)으로부터 수신된 디지털 신호를 DAC(104)를 통해 아날로그 RF 칩(200)에 공급될 복수의 전송된 디지털 신호로 분할하도록 구성될 수 있다. 전처리 회로(105)는 또한 각각의 ADC(103)로부터 출력된 각각의 디지털 신호의 복소값 스케일링을 수행할 수 있을 뿐만 아니라, 각각의 DAC(104)에 입력된 각각의 분할 디지털 신호에 대해 복소값 스케일링을 수행할 수도 있다. 수신기 측과 송신기 측 모두에서 동일할 수 있다. 즉, 수신기 입력 i와 송신 출력 i는 동일한 인수 wi로 스케일링된다. 그러나 다른 실시예에서는 스케일링이 다를 수 있다.

일부 실시예에서 전처리 회로(105)는 ADC(103)로부터 복수의 RX 디지털 신호의 서브세트를 추출하도록 구성된 추출기 유닛(추출기 회로(EXT)로도 지칭될 수 있음)(119)를 포함/구비한다. 추출된 서브세트는 (동기화 신호 블록 내의) 동기 신호들, 기준 심볼들, 채널 상태 정보 기준 심볼들(CSI-RS) 또는 복조 기준 신호들(DM-RS)과 같은 기준 신호들에 대응할 수 있다. 수신된 복수의 RX 디지털 신호 중 추출된 서브세트는 전처리된 디지털 신호(들)와 함께 디지털 인터페이스(102)를 통해 기저대역 칩(300)으로 전송된다.

또한, 일부 실시예에서, 전처리 회로(105)는 적어도 하나의 (복소수 값) 스케일링 인자를 획득하고, 획득된 적어도 하나의 스케일링 인자에 기초하여 제1 스케일링 및 제2 스케일링을 추정/결정하도록 구성된 추정 회로(EsC)(114)를 더 포함한다. 본 명세서에서 사용된 획득이라는 용어는 광범위하게 해석되어야 하며 수신, 검색, 수집, 획득 등을 포함한다.

전처리 회로(105)는 복수의 ADC(103)로부터 획득된 각각의 RX 디지털 신호에 대한 무선 채널을 추정하도록 구성된 무선 채널 추정 회로(RCE)(112)를 더 포함할 수 있다. 추정 회로(114)는 따라서 추정된 무선 채널에 기초하여 하나 이상의 스케일링 인자를 추정/결정하도록 구성될 수 있다. 더욱이, 추정 회로(114)는 추정/결정된 하나 이상의 스케일링 인자 및/또는 추정된 무선 채널을 디지털 인터페이스(102)를 통해 기저대역 칩(300)에 전송하도록 추가로 구성될 수 있다. 따라서 기저대역 칩(300)은 코딩 및 디코딩 프로세스에서 하나 이상의 스케일링 인자 및/또는 추정된 무선 채널을 추정/결정한다.

그러나 일부 실시예에서, 하나 이상의 스케일링 인자는 기저대역 칩(300)의 제어 회로(304)에 의해 결정되고, 전처리 회로(105)는 디지털 신호를 통해 기저대역 칩(300)으로부터 하나 이상의 스케일링 인자를 수신하도록 구성될 수 있다. 따라서, 기저대역 칩(300)은 하나 이상의 스케일링 인자를 결정하고 결정된 하나 이상의 스케일링 인자를 디지털 인터페이스를 통해 DPPC의 전처리 회로(105)에 전송하도록 구성된 제어 회로를 포함할 수 있다.

또한, 일부 실시예에서, 전처리 회로(105)는 RX 디지털 신호 및 TX 디지털 신호에 대해 빔 추적을 수행하도록 구성된 빔 추적 회로(115)를 더 포함한다. 따라서, 빔 추적 회로(115)는 엔드-포인트/타겟을 추적하기 위해(예를 들어 다중 안테나 송수신 시스템(10)이 기지국 또는 다른 네트워크 노드에 채용되는 경우 UE를 추적하기 위해) 신호가 송신되는 방향 또는 신호가 수신되는 방향을 동적으로 계산하도록 구성될 수 있다.

일부 실시예에서, 전처리 회로는 복수의 RX 디지털 신호를 시간 도메인 신호에서 주파수 도메인 신호로 변환하도록 구성된 고속 푸리에 변환 처리 회로(FFT/IFFT)(117)를 더 포함한다. 고속 푸리에 변환 처리 회로(114)는 복수의 TX 디지털 신호를 주파수 도메인 신호에서 시간 도메인 신호로 변환하도록 추가로 구성된다. 즉, 일반적으로 고속 푸리에 변환 처리 회로(117)는 시퀀스의 이산 푸리에 변환(DFT) 또는 역(IDFT) 값을 계산하도록 구성된 기능 구성요소이다.

다르게 말하면, 전처리 회로(105)는 시간 도메인 디지털 신호를 수신기(RX) 측의 주파수 도메인 디지털 신호로 변환하도록 구성되거나, 송신기(TX) 측의 주파수 도메인 디지털 신호로 변환하도록 구성된 이산 푸리에 변환 회로(DFT/FFT, 역 DFT/FFT)를 포함할 수 있다. 이에 따라, 주파수 도메인 신호는 디지털 인터페이스(102)를 통해 기저대역 칩(300)으로 전송될 수 있다. 일부 실시예에서, 고속 푸리에 변환 처리 회로(117)는 제1 및 제2 스케일링 회로(113a, 113b) 이전에 각각의 신호 경로를 참조하여 배치될 수 있다. 다만, 일부 실시예들에서, 고속 푸리에 변환 처리 회로(117)는 제1 및 제2 스케일링 회로(113a, 113b) 뒤에, 즉 각각의 신호 경로를 기준으로 "뒤"에 배치될 수 있다. 그러나 고속 푸리에 변환 처리 회로(117)가 "스케일링" 이전에 배치되는 실시예에서, 스케일링은 서로 다른 주파수 서브캐리어에 대해 다를 수 있다.

또한, 일부 실시예에서, 전처리 회로(105)는 디지털 인터페이스를 통한 전송을 위해 총 리소스 블록 수의 서브세트를 추출하도록 구성된 리소스 블록 선택 회로(116)를 더 포함한다. 즉, 리소스 블록 선택 회로는 디지털 인터페이스(102)를 통해 기저대역 칩(300)으로 전송될 주파수 도메인 신호의 서브세트를 추출/선택하도록 구성된다. 서브세트는 예를 들어 총 100개 이상의 리소스 블록 중 단일 또는 몇 개의 리소스 블록일 수 있다.

자원 블록은 서브캐리어 세트에 대응하며, 여기서 세트는 언급된 바와 같이 하나 이상으로 이해되어야 한다는 점에 유의해야 한다. 따라서, 리소스 블랙은 단일 서브캐리어(즉, 일대일 매핑) 또는 복수의 서브캐리어(예를 들어, 5G-NR의 경우 주파수 영역에서 12개의 연속 서브캐리어)에 해당할 수 있다. 따라서, 일부 실시예들에서, "디지털 인터페이스를 통해 전송하기 위한 총 개수의 자원 블록의 서브세트를 추출하도록 구성된"이라는 용어는 "디지털 인터페이스를 통해 전송하기 위한 총 개수의 서브캐리어의 서브세트를 추출하도록 구성된" 것으로 이해될 수 있다.

더욱이, 자원 블록 선택 회로(116)는 기저대역 칩(300)으로부터 신호를 수신하도록 구성될 수 있으며, 여기서 신호는 자원 블록 선택 또는 서브-캐리어 선택(즉, 디지털 인터페이스를 통한 전송을 위한 자원 블록 또는 서브캐리어의 서브 세트)을 나타낸다. 더 자세하게, 기저대역 칩(300)은 수신된 제어 채널의 디코딩에 기초하여 자원 블록 선택 또는 서브캐리어 선택을 결정하도록 구성된 제어 회로(300)를 포함할 수 있다.

전술한 바와 같이, 디지털 전처리 칩(100)은 제어 회로(120) 및 제어 인터페이스(107)를 더 포함할 수 있다. 이에 따라 제어 회로(120)는 제어 인터페이스(107)를 통해 복수의 아날로그 RF 칩(200)에 제어 신호를 전송하도록 구성될 수 있다. 이에 따라 각 아날로그 RF 칩(200)에는 디지털 전처리 칩(100)에 의해 전송된 제어 신호를 수신하기 위한 대응 제어 인터페이스(CIF)가 제공된다. 제어 인터페이스(CIF)는 디지털 인터페이스 및/또는 직렬-병렬 인터페이스(SPI)의 형태일 수 있다. 일부 실시예에서, 제어 회로(120)는 디지털 인터페이스(102)를 통해 기저대역 칩(300)으로부터 제어 신호를 수신하고, 제어 인터페이스(107)를 통해 수신된 제어 신호를 복수의 아날로그 RF 칩(200)에 전송하도록 구성된다.

다음으로, 일부 실시예에서, 전처리 회로(105)는 복수의 아날로그 RF 칩(200)에 대한 교정 데이터를 제어 회로(120)에 전송하도록 구성된 RF 교정 회로(RFCC)(118)를 더 포함하고, 이는 결국 제어 신호를 전송하도록 구성된다. 즉, RFCC(118)는 교정 데이터를 생성하고 교정 데이터를 DPPC(100)의 제어 회로(120)로 전송하도록 구성되며, 이는 차례로 생성된 교정 데이터를 나타내는 제어 신호를 제어 인터페이스(107)를 통해 아날로그 RF 칩(200)으로 전송한다.

또한, 일부 실시예에서, 교정 데이터는 아날로그 RF 칩(200)의 송신기 블록 및/또는 수신기 블록에 대한 믹서 및/또는 기저대역 직교 오류 정정 매개변수, 수신기 선형성 향상 매개변수 및 송신기 선형성 효율성 향상 매개변수 중 적어도 하나를 나타낸다. 믹서 및/또는 기저대역 직교 오류 정정 매개변수는 데카르트 도메인 또는 극성 도메인을 참조할 수 있다. 또한, 수신기 선형성 향상 매개변수는 상호 변조 제거, 차단기 억제/필터링 및 압축점 부스팅을 위한 하나 이상의 매개변수를 포함할 수 있다. 송신기 선형성 및 효율 향상 매개변수는 전력 증폭기(PA) 효율 향상, 피크 대 평균 전력비(PAPR) 감소, 진폭 대 진폭(AM-AM) 및 진폭 대 위상(AM-PM) 감소를 위한 하나 이상의 매개변수를 포함할 수 있다.

더욱이, 일부 실시예에서, DPPC의 제어 회로(120)는 제어 인터페이스(107)를 통해 각각의 아날로그 RF 칩(200)으로부터 모니터링 제어 신호를 수신하도록 구성된다. PVT(Process-Voltage-Temperature) 모니터링을 위해 모니터링 제어 신호는 아날로그 RF 칩(200)에서 디지털 전처리 칩(100)으로 전송될 수 있다. 모니터링 제어 신호와 함께 전달되는 데이터는 아날로그 RF 칩(200)(미도시) 상에 제공된 온칩 교정 다중화기(MUX)를 통해 아날로그 RF 칩 상에 수집될 수 있다.

또한, 일부 실시예에서, 수신된 모니터링 제어 신호는 아날로그 RF 칩의 트랜시버 블록(212)(즉, 송신기 및 수신기 블록 모두)의 신호 강도 및/또는 선형성을 나타낸다. 따라서, 모니터링 제어 신호는 RSSI(Received Signal Strength Indicator), TSSI(Transmit Signal Strength Indicator), BBSI(Baseband Signal Indicator) 중 하나 이상을 나타낼 수 있다.

또한, 일부 실시예에서, 아날로그 RF 칩(200)으로부터의 제어 시그널링(즉, 모니터링 제어 신호)은 디지털 전처리 칩(100)을 통해 기저대역 칩(300)으로 전달된다. 구체적으로, 아날로그 RF 칩(200)으로부터의 제어 신호(즉, 모니터링 제어 신호)은 DPPC(100) 내에서 다른 디지털 신호와 함께 다중화되어 동일한 디지털 인터페이스(102)를 통해 기저대역 칩(300)으로 전송될 수 있다.

다양한 기능 블록(예를 들어, 빔 추적 회로(115), 추정 회로(114), RF 교정 회로(118) 등과 같은)은 독립적인 기능 블록으로 예시된다는 점에 유의해야 한다. 그러나, 당업자가 쉽게 이해하는 바와 같이, 이들 기능 블록은 특정 구현 및 구현에 따라 하나 이상의 블록으로 결합될 수 있으며, 첨부된 도면에서의 이들의 독립성은 예시된 특정 실시예에 제한되는 것으로 해석되어서는 안 되며, 여기에 있는 가르침의 이해. 예를 들어, 언급된 바와 같이, 전처리 회로(105)는 각각의 RX 디지털 신호에 대한 무선 채널을 추정하도록 구성된 무선 채널 추정기 회로(112)를 포함할 수 있다. 그 다음, 추정된 무선 채널에 기초하여, 예를 들어 (전용 추정 회로와 반대되는) 빔 추적 회로에서 스케일링 인자가 결정될 수 있다. 대안적으로, 스케일링 인자는 결합된 빔 추적 회로와 RF 교정 회로에 의해 결정될 수 있다.

또한, 본 발명의 일 측면에 따르면, 복수의 아날로그 RF 칩과 아날로그 신호를 송수신하는 아날로그 인터페이스와, 기저대역 칩과 디지털 신호를 송수신하는 디지털 인터페이스를 포함하는 디지털 전처리 칩이 제공된다. 디지털 전처리 칩은 복수의 RF 칩과 (디지털) 제어 신호를 송수신하기 위한 제어 인터페이스를 더 포함한다. 디지털 전처리 칩은 여기에 설명된 특징/구성요소 중 하나 이상을 더 포함할 수 있다.

또한, 기저대역 칩은 확장된 기저대역 칩을 구성하는 디지털 전처리 칩에 포함될 수 있다. 따라서, 본 발명의 다른 측면에 따르면, 복수의 아날로그 RF 칩과 아날로그 신호를 송수신하기 위한 아날로그 인터페이스와, 송수신을 위한 (별도의) 제어 인터페이스를 포함하는 확장 기저대역 칩이 제공된다. (디지털) 제어 신호는 복수의 RF 칩과 송수신된다. 따라서 확장된 기저대역 칩은 여기에 설명된 디지털 전처리 칩의 특징/구성요소 중 하나 이상을 더 포함한다. 따라서, 일부 실시예에서는 외부 기저대역 칩과 신호를 송수신하기 위한 디지털 인터페이스를 제외하고, 본 명세서에 개시된 실시예 중 어느 하나에 따른 DPPC를 포함하는 확장된 기저대역 칩이 제공된다.

도 4는 본 명세서에 개시된 실시예 중 어느 하나에 따른 다중 안테나 트랜시버 시스템(10)을 포함하는 네트워크 노드(51)(여기서는 기지국(51)의 형태) 및 무선 통신 장치(52)(여기서는 이동 통신 장치(52)의 형태) 세트의 개략적인 예시이다. 즉, 여기에 개시된 실시예는 여기에 설명된 임의의 실시예에 따른 배열, 회로, 및/또는 논리를 포함하는 전자 장치(무선 통신 장치(52) 또는 네트워크 노드(51)와 같은) 내에 나타날 수 있다.

본 명세서는 무선 통신 장치(사용자 장비, 무선 장치 또는 단말로도 지칭될 수 있음)에 대해 제공될 수 있지만, 매우 일반적인 형태로, "무선 통신 장치"는 DL에서 수신하고 UL(예: PDA, 랩탑, 모바일, 센서, 고정 릴레이, 모바일 릴레이 또는 심지어 무선 기지국, 예를 들어, 펨토 기지국)에서 송신할 수 있는 모든 무선 장치, 단말 또는 노드를 의미하는 비제한적인 용어임을 당업자가 이해해야 한다. 본 명세서에서 사용되는 무선 통신 장치라는 용어는 스마트 센서, 스마트 기기 등과 같은 사물 인터넷(IoT) 장치도 포함한다.

"comprising"이라는 단어는 나열된 것 이외의 다른 요소 또는 단계의 존재를 배제하지 않으며 요소 앞의 단어 "a" 또는 "an"은 그러한 요소의 복수의 존재를 배제하지 않는다는 점에 유의해야 한다. 임의의 참조 부호는 청구항의 범위를 제한하지 않으며, 본 개시는 적어도 부분적으로 하드웨어와 소프트웨어 모두에 의해 구현될 수 있으며, 여러 "means" 또는 "units"은 동일한 하드웨어 항목에 의해 표현될 수 있다는 점에 추가로 유의해야 한다.

실시예의 설명에서, 기능 블록을 특정 유닛으로 분할하는 것은 결코 제한되지 않는다는 점에 유의해야 한다. 반대로, 이러한 파티션은 단지 예일 뿐이다. 본 명세서에서 하나의 유닛으로 설명된 기능 블록은 둘 이상의 유닛으로 분할될 수 있다. 마찬가지로, 본 명세서에서 2개 이상의 유닛으로 구현되는 것으로 설명된 기능 블록들은 청구범위의 범위를 벗어나지 않으면서 단일 유닛으로 구현될 수 있다. 이는 그러나 전술한 내용에서 이미 예시되었다.

도면과 명세서에서, 예시적인 실시예들이 개시되었다. 그러나 이러한 실시예들에는 많은 변형과 수정이 이루어질 수 있다. 따라서, 특정 용어가 사용되더라도 이는 일반적이고 설명적인 의미로만 사용되며 제한의 목적으로 사용되지 않으며, 실시예의 범위는 다음 청구범위에 의해 정의된다.

Claims (15)

1. 복수의 아날로그 RF(Radio Frequency) 칩(200)과 아날로그 신호를 송수신하기 위한 아날로그 인터페이스(101);
   기저대역 칩(300)과 디지털 신호를 송수신하기 위한 디지털 인터페이스(102);
   상기 아날로그 인터페이스를 통해 수신된 복수의 아날로그 신호를 복수의 RX 디지털 신호로 변환하는 복수의 ADC(Analog-to-Digital Converters)(103);
   복수의 TX 디지털 신호를 복수의 아날로그 신호로 변환하여 상기 아날로그 인터페이스(101)를 통해 상기 복수의 아날로그 RF 칩(200)으로 전송하기 위한 복수의 DAC(Digital-to-Analog Converters)(104);
   상기 디지털 인터페이스(102)를 통해 상기 기저대역 칩(300)으로 전송될 전처리된 디지털 신호를 형성하기 위해 상기 복수의 ADC(103)로부터 수신된 상기 복수의 RX 디지털 신호를 전처리하고;
   상기 복수의 DAC(104)로 전송될 상기 복수의 TX 디지털 신호를 형성하기 위해 상기 디지털 인터페이스(102)를 통해 수신된 디지털 신호를 전처리하도록 구성된 전처리 회로(105)를 포함하는, 디지털 전처리 칩(100).
   
2. 제1항에 있어서, 상기 전처리 회로(105)는,
   상기 복수의 ADC로부터 수신된 상기 복수의 RX 디지털 신호를 결합하여 상기 전처리된 디지털 신호를 형성하도록 구성된 결합 회로(110);
   상기 디지털 인터페이스를 통해 수신된 상기 디지털 신호를 상기 복수의 TX 디지털 신호로 분할하여 상기 복수의 DAC로 전송하도록 구성된 분할 회로(111)를 더 포함하는, 디지털 전처리 칩(100).
   
3. 제1항 또는 제2항에 있어서, 상기 전처리 회로(105)는,
   상기 복수의 ADC로부터 수신된 상기 복수의 RX 디지털 신호에 대한 제1 스케일링을 수행하도록 구성된 제1 스케일링 회로(113a);
   상기 복수의 TX 디지털 신호의 제2 스케일링을 수행하도록 구성된 제2 스케일링 회로(113b)를 더 포함하는, 디지털 전처리 칩(100).
   
4. 제3항에 있어서, 상기 제1 스케일링은 상기 제2 스케일링과 다른 디지털 전처리 칩(100).
   
5. 제3항에 있어서, 상기 제1 스케일링은 상기 제2 스케일링과 동일한 디지털 전처리 칩(100).
   
6. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 전처리 회로(105)는,
   적어도 하나의 스케일링 인자를 획득하고;
   상기 획득된 적어도 하나의 스케일링 인자에 기초하여 상기 제1 스케일링 및 상기 제2 스케일링을 추정하도록 구성된 추정 회로(114)를 더 포함하는, 디지털 전처리 칩(100).
   
7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 전처리 회로(105)는:
   상기 복수의 RX 디지털 신호를 시간 도메인 신호에서 주파수 도메인 신호로 변환하고,
   상기 복수의 TX 디지털 신호를 주파수 도메인 신호에서 시간 도메인 신호로 변환하도록
   구성된 FFT(Fast Fourier Transform) 처리 회로(117);
   각각의 RX 디지털 신호에 대한 무선 채널을 추정하도록 구성된 무선 채널 추정기 회로(112);
   상기 RX 디지털 신호 및 TX 디지털 신호에 대해 빔 추적을 수행하도록 구성된 빔 추적 회로(115);
   상기 디지털 인터페이스를 통한 전송을 위해 총 리소스 블록 수의 서브세트를 추출하도록 구성된 리소스 블록 선택 회로(116) 중 적어도 하나를 더 포함하는, 디지털 전처리 칩(100).
   
8. 제1항 내지 제7항 중 어느 한 항에 있어서, 제어 회로(120) 및 제어 인터페이스(107)를 더 포함하고, 상기 제어 회로는:
   상기 제어 인터페이스를 통해 상기 복수의 아날로그 RF 칩(200)에 제어 신호를 전송하도록 구성된, 디지털 전처리 칩(100).
   
9. 제8항에 있어서, 상기 제어 인터페이스(107)는 디지털 인터페이스 및 직렬-병렬 인터페이스(SPI) 중 적어도 하나를 포함하는, 디지털 전처리 칩(100).
   
10. 제8항 내지 제9항 중 어느 한 항에 있어서, 상기 전처리 회로(105)는:
    상기 복수의 아날로그 RF 칩(200)에 대한 교정 데이터를 상기 제어 회로(120)에 전송하도록 구성된 RF 교정 회로(118)를 더 포함하고:
    상기 제어 회로는 상기 제어 인터페이스(107)를 통해 상기 복수의 아날로그 RF 칩(200)에 상기 교정 데이터를 나타내는 제어 신호를 전송하도록 구성되는, 디지털 전처리 칩(100).
    
11. 제10항에 있어서, 상기 교정 데이터는:
    상기 아날로그 RF 칩(200)의 상기 송신기 및/또는 수신기에 대한 믹서 및/또는 기저대역 직교 오류 정정 매개변수; 및
    수신기 선형성 향상 매개변수;
    송신기 선형성 및 효율성 향상 매개변수 중 적어도 하나를 나타내는, 디지털 전처리 칩(100).
    
12. 복수의 아날로그 RF 칩(200);
    기저대역 칩(300);
    내지 제11항 중 어느 한 항에 따른 적어도 하나의 디지털 전처리 칩(100)을 포함하고, 각각의 디지털 전처리 칩은,
    상기 아날로그 인터페이스를 통해 상기 복수의 아날로그 RF 칩 세트와 아날로그 신호를 송수신하고;
    상기 디지털 인터페이스를 통해 상기 기저대역 칩과 디지털 신호를 송수신하도록 구성된, 다중 안테나 트랜시버 시스템(10).
    
13. 제12항에 따른 상기 다중 안테나 트랜시버 시스템(10)을 포함하는 네트워크 노드(51).
    
14. 제12항에 따른 상기 다중 안테나 트랜시버 시스템(10)을 포함하는 무선 통신 장치(52).
    
15. 제14항에 있어서, 상기 무선 통신 장치는 모바일 통신 장치인, 무선 통신 장치(52).
    

Images