JP2024517375A - ミリ波トランシーバアーキテクチャのためのデジタル前処理チップ - Google Patents

Abstract

提供されるデジタル前処理チップは、複数のアナログ無線周波数チップとの間でアナログ信号を送受信するアナログインターフェースと、ベースバンドチップとの間でデジタル信号を送受信するデジタルインターフェースと、アナログインターフェースを介して受信した複数のアナログ信号を複数のＲＸデジタル信号に変換する複数のアナログデジタルコンバータと、アナログインターフェースを介して複数のアナログＲＦチップに送信される複数のアナログ信号に複数のＴＸデジタル信号を変換する複数のデジタルアナログコンバータと、デジタルインターフェースを介してベースバンドチップに送信され前処理デジタル信号形成用に複数のＡＤＣから受信した複数のＲＸデジタル信号を前処理する前処理回路要素と、を備え、前処理回路要素は、複数のＤＡＣに送信される複数のＴＸデジタル信号形成用にデジタルインターフェースを介して受信したデジタル信号を前処理する。【選択図】図１

Description

本開示は、一般にマルチアンテナトランシーバシステムの分野に関し、具体的には、マルチアンテナトランシーバアーキテクチャのためのデジタル前処理チップに関する。

ワイヤレス通信は、より高いデータレートについての要件を満たすために、新規無線スペクトル部分まで拡大している。例えば、新しく定義された第５世代（５Ｇ）の新規無線（ＮＲ）規格は、新規サービス（例えば低遅延高信頼性サービス）を導入するだけでなく、増加した容量及びより高いデータレートもサポートする。

容量の増加を容易にするために、ＮＲは、ミリメートル波長（ｍｍＷ）無線周波数（例えば、２８ＧＨｚ周波数帯又は３９ＧＨｚ周波数帯などの、１０ＧＨｚより上の周波数帯）上のワイヤレス通信を導入する。ミリ波無線周波数は、典型的には、より低い周波数シグナリングより高い経路損失を伴うという事実に起因して、ミリ波セルラワイヤレス通信システムのセルは、典型的には、より低い周波数通信システムのエリアより小さいエリアをカバーすることになる。したがって、ミリ波周波数レンジ内の５Ｇ ＮＲをサポートしている通信デバイスは、典型的には、カバレッジのためにより低い（例えば６ＧＨｚより下の）周波数を使用するワイヤレス通信もサポートすることになる。

ミリ波伝送に伴う１つの利点は、短波長は小型アンテナの使用を可能にし、次に、小型の（例えばハンドヘルド型の）ワイヤレス通信デバイスに含まれる大規模ＭＩＭＯトランシーバ配置構成を有することを可能にすることである。例えば、およそ２５×１６ｍｍのサイズを有するモジュール内に、例えば４×２アンテナを伴うアンテナパネルをフィットさせることが可能であり得る。この利点は、セルラ容量及び／又はカバレッジを著しく増加させ得る、ミリ波のためのビームフォーミングの適用例を可能にする。大規模ＭＩＭＯ及びビームフォーミングのためのトランシーバアーキテクチャは、一般に、２つの異なる方式、即ちアナログ及びデジタルのビームフォーミングで実現される。しかしながら、いくつかの適用例では、この２つの組み合わせとして理解され得るハイブリッドビームフォーミングが採用される。

しかしながら、当分野における欠陥のうちの１つ以上を緩和、軽減、又は除去する、新しい解決策が求められる。

したがって、当分野における欠陥及び欠点のうちの１つ以上を単独で、又は任意の組み合わせで、緩和、軽減、又は除去することを求める、デジタル前処理チップ、マルチアンテナトランシーバシステム、こうしたマルチアンテナトランシーバシステムを備えるネットワークノード、及び、こうしたマルチアンテナトランシーバシステムを備えるワイヤレスデバイスを提供することが、本開示の目的である。

本目的は、添付の特許請求の範囲内に定義されるような、デジタル前処理チップ、マルチアンテナトランシーバシステム、こうしたマルチアンテナトランシーバシステムを備えるネットワークノード、及び、こうしたマルチアンテナトランシーバシステムを備えるワイヤレスデバイスを用いることによって、達成される。例示的な、という用語は、本文脈では、インスタンス、例、又は例示として働くものとして理解されるべきである。

本開示の第１の態様によれば、デジタル前処理チップが提供され、デジタル前処理チップは、複数のアナログ無線周波数（ＲＦ）チップとの間でアナログ信号を送信及び受信するためのアナログインターフェースと、ベースバンドチップとの間でデジタル信号を送信及び受信するためのデジタルインターフェースと、を備える。デジタル前処理チップは、アナログインターフェースを介して受信した複数のアナログ信号を、複数のＲＸデジタル信号に変換するための、複数のアナログデジタルコンバータ（ＡＤＣ）と、複数のＴＸデジタル信号を、アナログインターフェースを介して複数のアナログＲＦチップに送信されるべき複数のアナログ信号に変換するための、複数のデジタルアナログコンバータ（ＤＡＣ）と、を更に備える。デジタル前処理チップは、デジタルインターフェースを介してベースバンドチップに送信されるべき前処理デジタル信号を形成するために、複数のＡＤＣから受信した複数のＲＸデジタル信号を前処理するように構成された前処理回路要素を更に備える。前処理回路要素は、複数のＤＡＣに送信されるべき複数のＴＸデジタル信号を形成するために、デジタルインターフェースを介して受信したデジタル信号を前処理するように更に構成される。

本開示の別の態様によれば、本明細書で開示される実施形態のうちのいずれか１つに従った、複数のアナログＲＦチップ、ベースバンドチップ、及び、少なくとも１つのデジタル前処理チップを備える、マルチアンテナトランシーバシステムが提供される。より具体的に言えば、各デジタル前処理チップは、アナログインターフェースを介して複数のアナログＲＦチップとの間でアナログ信号を送信及び受信するように構成され、また、デジタルインターフェースを介してベースバンドチップとの間でデジタル信号を送信及び受信するように、構成される。本開示の本態様を用いる場合、前に考察した本開示の第１の態様と同様の利点及び好ましい特徴が存在する。

本開示の更に別の態様によれば、本明細書で開示される実施形態のうちのいずれか１つに従った、マルチアンテナトランシーバシステムを備えるネットワークノードが提供される。本開示の本態様を用いる場合、前に考察した本開示の第１の態様と同様の利点及び好ましい特徴が存在する。

本開示の更に別の態様によれば、本明細書で開示される実施形態のうちのいずれか１つに従った、マルチアンテナトランシーバシステムを備えるワイヤレス通信デバイスが提供される。本開示の本態様を用いる場合、前に考察した本開示の第１の態様と同様の利点及び好ましい特徴が存在する。

本開示の更なる実施形態は、従属請求項において定義される。本明細書で使用されるとき、「備える／備えている」という用語は、示される特徴、整数、ステップ、又は構成要素の存在を指定するために用いられることが強調されるべきである。これは、他の特徴、整数、ステップ、構成要素、又はそれらのグループのうちの１つ以上の存在又は追加を除外するものではない。

本開示のこれら及び他の特徴及び利点は、以下に記載される実施形態を参照しながら下記で更に明らかにされよう。

本開示の実施形態の更なる目的、特徴、及び利点は、添付の図面を参照しながら行われる下記の詳細な説明から明らかとなろう。

本開示の一実施形態に従った、マルチアンテナトランシーバシステムの概略ブロック図を示す。 本開示の一実施形態に従った、マルチアンテナトランシーバシステムの概略ブロック図を示す。 本開示の一実施形態に従った、マルチアンテナトランシーバシステムの概略ブロック図を示す。 本開示の一実施形態に従った、マルチアンテナトランシーバシステムの概略ブロック図を示す。 ネットワークノード及びワイヤレス通信デバイスのセットを示す概略図であり、その各々が、本開示の一実施形態に従った、マルチアンテナトランシーバシステムを備える。

本開示の態様を、添付の図面を参照しながら下記でより十分に説明する。しかしながら、本明細書で開示される制御デバイス及び方法は、多くの異なる形で実現可能であり、本明細書に示される態様に限定されるものと解釈されるべきではない。図面内の同様の番号は全体を通じて同様の要素を指す。

本明細書で使用される用語は、本開示の特定の態様を説明するためのみのものであり、必ずしも範囲を限定することは意図されていない。本明細書で使用される際、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が明白に示していない限り、複数形も含むことが意図される。

当業者であれば、本明細書で説明されるステップ、サービス、及び機能は、個々のハードウェア回路要素を使用して、プログラミングされたマイクロプロセッサ又は汎用コンピューティングデバイスと共に機能するソフトウェアを使用して、１つ以上の特定用途向け集積回路（ＡＳＩＣ）を使用して、及び／又は、１つ以上のデジタル信号プロセッサ（ＤＳＰ）を使用して、実装され得ることを理解されよう。

また一般に、本明細書においてアンテナ要素に言及される場合、例えば、マルチアンテナ配置構成（例えば、アンテナアレイ、及びアンテナマトリクス、アンテナパネルなど）の構成成分アンテナであり得る。

更に、本明細書においてトランシーバチェーンの機能単位に言及される場合（例えば、ＡＤＣ、ＤＡＣ、周波数コンバータ、ミキサ、フィルタ、など）、こうした言及は、同相／直角位相処理のための機能単位のペアを含み得ることを理解されたい。

マルチアンテナトランシーバは、多入力多出力（ＭＩＭＯ；例えば、大規模ＭＩＭＯ又は従来型ＭＩＭＯ）通信のため、及び／又は、ビームフォーミングされた通信（例えば、送信プリコーディング及び／又は受信組み合わせ）のため、に使用され得る。こうした適用例では、ベースバンドコンテンツは、典型的には、いくつかの（例えばすべての）トランシーバチップについて同じであるが、送信／受信される信号は、典型的にはアンテナ要素間で異なる。したがって、ベースバンド処理は、典型的には、同じ搬送波周波数上で異なるアンテナ要素によって同時に受信又は送信される無線信号の処理を含み得る。

本明細書で提示されるマルチアンテナトランシーバシステム及びデジタル前処理チップ、又はそれらの一部は、大規模ＭＩＭＯ及び／又はビームフォーミングに特に適切であり得る。更に、本明細書で説明されるマルチアンテナトランシーバシステム及びデジタル前処理チップのうちのいずれかは、任意の適切な通信装置内で使用され得る（例えば、含まれ得る、組み込まれ得るなど）。例示の適切な通信装置は、ネットワークノード（例えば、基地局、アクセスポイント（ＡＰ）、固定ワイヤレスアクセス（ＦＷＡ）ユニット、ラージインテリジェントサーフェス（例えば「ＲａｄｉｏＷｅａｖｅｓ」）、人工衛星又は無人航空機（ＵＡＶ）などの地球外トランシーバ、など）、及び、ワイヤレス通信デバイス（例えば、ユーザ機器（ＵＥ）、局（ＳＴＡ）、モノのインターネット（ＩｏＴ）デバイス、など）を含む。

前述のように、大規模ＭＩＭＯ及び／又はビームフォーミングのための汎用トランシーバアーキテクチャは、アナログマルチアンテナ制御、デジタルマルチアンテナ制御、又はハイブリッドマルチアンテナ制御を使用して、実装され得る。

アナログビームフォーミングは、典型的には、無線周波数（ＲＦ）チップにおいて、アンテナ要素ごとに１つのシフタのバンク、並びに、アナログ電力コンバイナ（受信器）及び電力スプリッタ（送信器）を介して実行される。アンテナアレイの組み合わされた無線信号のビーム方向は、位相シフタを調節することによって制御可能である。異なるか又は同じ方向が送信及び受信に適用され得る。本アーキテクチャは、受信器及び送信器において、１対のアナログデジタルコンバータ（ＡＤＣ）及びデジタルアナログコンバータ（ＤＡＣ）のみを必要とするため、複雑さを低減させる。アンテナ要素は、典型的には、アンテナパネルにおいてクラスタ化及び実装される。

アナログビームフォーミングに伴う欠点は、アンテナアレイが同時に単一の（送信及び／又は受信）ビームのみを印加できるという点である。これにより、同時マルチユーザのシナリオは不可能であることにつながる。更に、チャネル条件の（例えば、アンテナのブロック、トランシーバの回転などに起因する）急激な変化は、単一ビーム制限を用いて追跡することは難しい。したがって、チャネル条件の急激な変化に関連した、高リスクの信号停止が存在する。

デジタルビームフォーミングは、アナログビームフォーミングに比べて柔軟性が増加し得る。デジタルビームフォーミングの実装において、ビームフォーミングは典型的には、デジタルベースバンド（ＢＢ）チップにおいて実行される。各トランシーバチェーンは、１対の受信器におけるＡＤＣ及び送信器におけるＤＡＣを有し、トランシーバが所与の時点で理論的には同時にビームを無数の方向に誘導できるようにする。それにより、いくつかのビームを同時に追跡可能であり、チャネル条件の高速の変化に追従することが可能であり得、それによって、受信器及び／又は送信器の性能を向上させる。更に、デジタルビームフォーミングは、特にハンドヘルドデバイスにおいて、アンテナ配置の柔軟性の観点から利点を提供し、アンテナは一般的に、例えば、デバイスを取り扱う間に、手作業での配置によって生じるミリ波無線信号のブロックに対抗するために、デバイス全体に分散させる必要がある。

更に、いくつかのデジタルビームフォーミングアーキテクチャは、アナログインターフェースを介してベースバンドチップに接続された複数（Ｎ）のアナログミリ波ＲＦチップ又はモジュールを備える。各アナログミリ波ＲＦチップは、１つ以上のアンテナ、フロントエンド受信器（ＲＸ）、及びフロントエンド送信器（ＴＸ）、並びに、アナログベースバンド受信器及び送信器フィルタを備える。（各ミリ波ＲＦチップからの）出力アナログベースバンド信号は、ベースバンドチップのＮ個の入力の各々に入力される。ベースバンドチップには、これに応じてＮ個のＡＤＣ／ＤＡＣ及び適切な前処理及びコーディング／デコーディング回路要素が提供される。

しかしながら、他のデジタルビームフォーミングアーキテクチャは、Ｎ個のミリ波ＲＦチップとベースバンドチップとの間のデジタルインターフェースを利用する。アナログインターフェース実現とは対照的に、デジタルインターフェース実現では、回路要素（例えば、ＡＤＣ、ＤＡＣ、及びデジタルフィルタ）のうちのいくつかが、ベースバンドチップの代わりにミリ波ＲＦ内に提供される。各ミリ波ＲＦチップからの出力は、これに応じて前処理回路要素及びコーディング／デコーディング回路要素を備える、ベースバンドチップの入力に提供される、デジタルインターフェースを介したデジタル信号である。

デジタルビームフォーミングアーキテクチャのためのアナログインターフェース実現は、電力消費に関してデジタルインターフェース実現よりも有利であるが、インターフェース信号処理における柔軟性に関して不利である。更に、どちらの選択肢も、ミリ波ＲＦチップからベースバンドチップへのインターフェース接続のすべてをルーティングする際に課題が存在するため、単一デバイス内に相対的に多数のアンテナ要素が存在する適用例において、特に、アンテナがデバイス全体にわたって分散される適用例において、依然として難点を被る。例えば、すでに混み合ったプリント回路板（ＰＣＢ）上で１６又は６４のインターフェースをルーティングすることは、場合によっては克服できないタスクであり得る。

したがって、別の問題は、広範なミリ波デバイスをカバーするようにベースバンドチップが展開され得ることであり、そのため、最多数のミリ波ＲＦチップシナリオに順応するために、ピン出力／入力の設計が選択される。例えば、ハンドヘルドデバイス（例えばスマートフォン）は１６のミリ波ＲＦチップを有し得る一方で、固定ワイヤレスデバイス（例えばネットワークノード）は６４のミリ波ＲＦチップを有し得る。したがって、ベースバンドチップはハンドヘルドデバイスの適用例において大き過ぎる可能性があり、したがって、不必要なコスト及びサイズが加えられる。

手短に言えば、本明細書では、デジタル前処理チップ、転じて、マルチアンテナトランシーバシステムが提示され、複数のミリメートル波（ｍｍＷ）ＲＦチップを伴う単一ベースバンドチップの従来のアーキテクチャが、「区分化」アーキテクチャに置き換えられる。より詳細には、本明細書で提案されるミリ波トランシーバアーキテクチャは、前述のデジタルビームフォーミングアーキテクチャについてアナログ及びデジタルのインターフェース実現の利点のうちの少なくともいくつかを活用することを目指しながら、２つの欠点のうちのすべて又は少なくともいくつかを緩和することを試行している。

したがって、本明細書では、マルチアンテナトランシーバアーキテクチャの従来の２つのセグメント（ミリ波ＲＦチップ及びベースバンドチップ）を３つのセグメント（ミリ波ＲＦチップ、１つ以上のデジタル前処理チップ、及びベースバンドチップ）に「区分化」することが提案される。ここでデジタル前処理チップは、アナログインターフェースを介してミリ波ＲＦチップに、及びデジタルインターフェースを介してベースバンドチップに、接続される。

いくつかの実施形態に従ったデジタル前処理チップに伴う利点は、サイズ及びコストに関して最適化された無線トランシーバアーキテクチャが、様々な種類のデバイス、特に、２から２５６の間のアナログＲＦチップを含むデバイスに対して達成され得るという点である。

いくつかの実施形態に従ったデジタル前処理チップに伴う利点は、チップインターフェースに関連付けられた電力消費が、アナログＲＦチップに向けた多くの低電力アナログインターフェース、及び、ベースバンドチップに向けたいくつかの（高電力）デジタルインターフェースを可能にすることによって、最適化され得る。

いくつかの実施形態に従ったデジタル前処理チップに伴う利点は、デジタル前処理チップが、ベースバンドチップからアナログＲＦチップを分離し、それによって潜在的に、それぞれのトランシーバチップ及びベースバンドチップの柔軟かつ独立した設計を可能にするという点である。

いくつかの実施形態に従ったデジタル前処理チップに伴う利点は、例えば、チャネル推定、ビーム追跡、ＲＦ較正、及び／又はＦＦＴを、デジタル前処理チップに含めることによって、デジタル前処理チップとベースバンドチップとの間のシグナリング及び情報転送を減少させ、それによって潜在的に、チップインターフェースに関連付けられた電力消費を更に減少させるという点である。

いくつかの実施形態に従ったデジタル前処理チップに伴う利点は、デジタル前処理チップとアナログＲＦチップとの間のＲＦ較正制御シグナリングが、トランシーバ電力消費及び／又はトランシーバ性能を最適化し得、それによって、より長い使用時間及び向上したユーザ体験が達成され得るという点である。

図１は、本開示のいくつかの実施形態に従った、マルチアンテナトランシーバシステム１０を示す概略ブロック図である。マルチアンテナトランシーバシステム１０は、複数のアナログ無線周波数（ＲＦ）チップ２００、ベースバンドチップ（ＢＢＣ）３００、及びデジタル前処理チップ（ＤＰＰＣ）１００を備える。デジタル前処理チップ１００は、アナログインターフェース１０１を介して、複数のアナログＲＦチップ２００との間でアナログ信号を送信及び受信するように配置又は構成される。デジタル前処理チップ１００は、デジタルインターフェース１０２を介して、ベースバンドチップ３００との間でデジタル信号を送信及び受信するように（例えば図２の参照番号２３を参照）、更に配置又は構成される。

マルチアンテナトランシーバシステム１０は、例えば、いくつかの実施形態に従った、マルチアンテナトランシーバシステム１０を示す概略ブロック図を示す図２に示されるように、複数のデジタル前処理チップ１００を備え得ることに留意されたい。各デジタル前処理チップ１００は、複数のアナログＲＦチップ２００からのアナログＲＦチップ２００の（サブ）セットに関連付けられ得る。「セット」とは、本文脈では、「１つ以上」又は「少なくとも１つ」として理解されるべきである。複数のＤＰＰＣからの各ＤＰＰＣ１００は、これに応じて異なる数のアナログＲＦチップに関連付けられ得る。これは例えば、ハンドヘルドデバイスにとって有利であり得、アンテナ又はアンテナ要素は、手作業での配置に起因するミリ波無線信号のブロックに対抗するために、ハンドヘルドデバイス全体にわたって分散される必要がある。より詳細には、この「分散された」配置において、ＤＰＰＣはこれに応じて、関連付けられたアナログＲＦチップに近接して（近くに）配置され、それにより、複数のアナログベースバンド信号を（デバイス全体にわたって分散された）アナログＲＦチップ２００からベースバンドチップ３００へとルーティングする問題を、少なくとも部分的に軽減する。

次に進むと、各アナログＲＦチップ２００は、フロントエンド（ＦＥ）２１４、共通トランシーバ経路（ＴＲＸ）２１２の下に示された受信器経路（ＲＸ）及び送信器経路（ＴＸ）、並びにアナログインターフェース（ＡＩＦ）２１１を備える、例示のアーキテクチャを用いて示される。アナログＲＦチップは、好ましくは、（即ち、ミリ波レンジ内の無線信号を受信及び送信するように構成された）アナログミリ波ＲＦチップである。アナログインターフェース２１１は、デジタル前処理チップ１００への接続のためのものであり、当分野で既知の任意の適切な機能及び／又は物理構成要素を備え得る。アナログＲＦチップ２００の各々からのアナログインターフェース２１１を介した出力は、好ましくは、アナログベースバンド信号であり（例えば図２の参照番号２２を参照）、典型的には、１ＧＨｚより低いベースバンド帯域幅であるが限定されない。例えば、アナログＲＦチップ２００の各々からのアナログインターフェース２１１を介した出力は、２００～８００ＭＨｚのレンジ内のアナログベースバンド信号であり得る。

アナログＲＦチップ２００のトランシーバ（ＴＲＸ）経路２１２は、一般に、任意の適切な機能及び／又は物理構成要素を備え得る。より詳細には、各アナログＲＦチップ２００の受信器（ＲＸ）経路は、例えば、低雑音増幅器（ＬＮＡ）、（ダウンコンバージョンのための）ミキサ回路要素、局所発振器（ＬＯ）、１つ以上のフィルタ（例えば低域アナログフィルタ）、可変利得増幅器などを備え得る。送信器（ＴＸ）経路は、例えば、１つ以上のフィルタ（例えば低域アナログフィルタ）、（ダウンコンバージョンのための）ミキサ回路要素、局所発振器、電力増幅器（ＰＡ）などを備え得る。フロントエンド２１４は、１つ以上のアンテナ要素への接続のためのものであり得るか、又は、１つ以上のオンチップアンテナ要素を備え得る。したがって、マルチアンテナトランシーバシステム１０の各アナログＲＦチップ２００は、１つ以上の対応するアンテナ要素に関連付けられる。フロントエンド２１４は、任意の適切な機能及び／又は物理構成要素を備え得る。

ベースバンドチップ３００は、（例えば、８ｂ／１０ｂ ＳｅｒＤｅｓ、ビットインターリーブＳｅｒＤｅｓ、及び組み込みクロックＳｅｒＤｅｓなど）のシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）インターフェースの形であり得る、対応するデジタルインターフェース１０２、３０１を介して、ＤＰＰＣ１００との間でデジタル信号を送信及び受信するように（例えば図２の参照番号２３を参照）構成される。しかしながら、いくつかの実施形態において、デジタルインターフェースは、システムパケットインターフェースレベル３（ＳＰＩ－３）、ＳＰＩ－４．２インターフェース、又は共通電気Ｉ／Ｏ（ＣＥＩ）インターフェースの形であり得る。デジタルインターフェースは、システム使用率との関連、及び、例えば、信号インテグリティ、システム柔軟性、及び電力消費などの、それに関連付けられた仕様に基づいて、構成され得る。

ベースバンドチップ３００は、ＤＰＰＣ１００から受信した信号をデコーディングし、ＤＰＰＣ１００に送信するべき情報をコーディングするようにそれぞれ構成された、デコーディング回路要素３０２及びコーディング回路要素３０３を、更に備える。コーディング及びデコーディング回路要素は、例えば、ターボコーディング／デコーディング、低密度パリティチェック（ＬＤＰＣ）コーディング／デコーディング、畳み込みコーディング／デコーディング、又は、当業者であれば容易に理解されるような任意の他の適切なコーディング技法を実行するために、構成され得る。

デジタル前処理チップ（ＤＰＰＣ）１００は、複数のアナログＲＦチップ２００との間でアナログ信号を送信及び受信する（例えば図２の参照番号２２を参照）ための、アナログインターフェース（ＡＩＦ）１００、及び、ベースバンドチップとの間でデジタル信号を送信及び受信する（例えば図２の参照番号２３を参照）ための、デジタルインターフェース１０２を備える。ＤＰＰＣ１００は、アナログインターフェース１０１を介して受信した複数のアナログ信号を、複数のＲＸデジタル信号に変換するための、複数のアナログデジタルコンバータ（ＡＤＣ）１０３を更に有する。ＤＰＰＣは、複数のＴＸデジタル信号を、アナログインターフェース１０１を介して複数のアナログＲＦチップ２００に送信されるべき、複数のアナログ信号に変換する（例えば図２の参照番号２２を参照）ための、デジタルアナログコンバータ（ＤＡＣ）１０４を更に有する。「ＲＸ」デジタル信号及び「ＴＸ」デジタル信号という用語は、本明細書において、例えば、システム内の異なる信号経路を強調することによって、単に用語を容易に理解するために使用されること、並びに、用語は、添付の特許請求の範囲を限定するものとして、又はこれに反する任意の他の手法において、解釈されるべきではないことに、留意されたい。

更に、図１などの図は、ＡＤＣ１０３及びＤＡＣ１０４の数（正の整数Ｎによって表される数）が、デジタル前処理チップ１００に接続されるアナログＲＦチップ２００の数に等しいことを示し得るにもかかわらず、いくつかの中から１つの例示の実施形態として理解されるべきである。したがって、いくつかの実施形態において、デジタル前処理チップ１００に含まれるＡＤＣ１０３及びＤＡＣ１０４の数は、デジタル前処理チップ１００に接続されたアナログＲＦチップ２００の数に等しい。

しかしながら、いくつかの実施形態において、デジタル前処理チップ１００に含まれるＡＤＣ１０３及びＤＡＣ１０４の数は、デジタル前処理チップ１００に接続されたアナログＲＦチップ２００の数の２倍である。したがって、ＤＰＰＣ１００がＮ個のアナログＲＦチップ２００に接続される場合、ＤＰＰＣは、２ＮのＡＤＣ１０３及び２ＮのＤＡＣを備え得、ここでＮは、１に等しいか又は１より大きい正の整数である。しかしながら、いくつかの実施形態において、Ｎは２に等しいか又は２より大きい正の整数である。これは例えば、各アナログＲＦチップ２００が単一のアンテナ／トランシーバ（ＴＲＸ）に関連付けられる場合、及び、ＤＰＰＣ１００が、アナログインターフェース１０１を介して同相及び直角位相信号を送信及び受信するように構成される場合であり得る。言い換えれば、各アナログＲＦチップ２００は、同相及び直角位相変換のために１対のＡＤＣ１０３及び１対のＤＡＣに関連付けられる。

更に、いくつかの実施形態において、デジタル前処理チップ１００に含まれるＡＤＣ１０３及びＤＡＣ１０４の数は、デジタル前処理チップ１００に接続されたアナログＲＦチップ２００の数の４倍である。したがって、ＤＰＰＣ１００がＮ個のアナログＲＦチップ２００に接続される場合、ＤＰＰＣは、４ＮのＡＤＣ１０３及び２ＮのＤＡＣを備え得、ここでＮは、１に等しいか又は１より大きい正の整数である。しかしながら、いくつかの実施形態において、Ｎは２に等しいか又は２より大きい正の整数である。これは例えば、各アナログＲＦチップ２００が２つのアンテナ要素／トランシーバ、例えば、アンテナの各分極について１つのトランシーバを備える場合、及び、ＤＰＰＣ１００が、アナログインターフェース１０１を介して同相及び直角位相信号を送信及び受信するように構成される場合であり得る。言い換えれば、各アナログＲＦチップ２００は、同相及び直角位相変換のために２対のＡＤＣ１０３及び２対のＤＡＣに関連付けられ、各対は、それぞれのアンテナ分極に関連付けられる。

したがって、本開示との関連において、「複数」のアナログＲＦチップ２００並びに「複数」のＡＤＣ１０３及びＤＡＣ１０４は、上記で例示したように異なる数のうちの同じ数を表し得る。

次に進むと、デジタル前処理チップ１００は、デジタルインターフェース１０２を介してベースバンドチップ３００に送信されるべき前処理デジタル信号を形成するために、複数のＡＤＣ１０３から受信された複数のＲＸデジタル信号を前処理するように構成された前処理回路要素（ＰＰＣ）１０５を更に備える。前処理回路要素１０５は、複数のＤＡＣ１０４に送信されるべき複数のＴＸデジタル信号を形成するように、デジタルインターフェース１０２を介して受信されたデジタル信号を前処理するように、更に構成される。いくつかの実施形態において、ＰＰＣ１０５は、複数のＲＸデジタル信号をダウンサンプリングするように構成された、ダウンサンプリング回路要素（図示せず）と、複数のＴＸデジタル信号をアップサンプリングするように構成された、アップサンプリング回路要素（図示せず）と、を備える。

更に、いくつかの実施形態において、デジタル前処理チップ１００は、デジタルフィルタリング回路要素（ＤＦ）１０６を更に備える。デジタルフィルタリング回路要素は、複数のＡＤＣ１０３から受信された複数のＲＸデジタル信号上にデジタルフィルタリングを適用するように、及び、複数のＤＡＣ１０４に送信されるべき複数のＴＸデジタル信号上にデジタルフィルタリングを適用するように、構成される。言い換えれば、ＤＰＰＣ１００は、前処理回路要素１０５とＡＤＣ／ＤＡＣ１０３、１０４との間に配置されたデジタルフィルタ１０６のセットを備え得る。しかしながら、いくつかの実施形態において、前処理回路要素１０５は、デジタルフィルタリング回路要素（ＤＦ）１０６を備える。言い換えれば、ＤＦ１０６は、ＰＰＣ１０５（又はその一部）に含まれ得る。

更に、いくつかの実施形態において、デジタル前処理チップ１００は、制御回路要素１２０及び制御インターフェース１０７を備える。したがって制御回路要素１２０は、制御信号（例えば図２の参照番号２１を参照）を、制御インターフェースを介して複数のアナログＲＦチップ２００（即ち、ＤＰＰＣ１００に関連付けられたアナログＲＦチップ２００のセット）に送信するように構成され得る。制御インターフェースは、デジタルインターフェース及び／又は直列並列（ＳＰＩ）インターフェースを備え得る。制御信号は、例えば、ＲＦ較正情報をアナログＲＦチップ２００に送信するために使用され得る。ＲＦ較正情報は、例えば、前処理回路要素１０５によって構成／決定され得、制御回路要素１２０に送信され得、制御回路要素１２０は、較正情報を示す制御信号２１をアナログＲＦチップ１００に送信するように構成される。

制御回路要素１２０は、制御信号を、（事前）定義されたタイムスロットにおいて、制御インターフェースを介して複数のアナログＲＦチップ２００に送信するように、更に構成され得る。例えば、制御信号は、パイロット送信／受信に関するタイムスロット中に送信され得る。いくつかの実施形態において、送信される制御信号は、搬送波周波数、帯域選択、送信又は受信機能、個々のトランシーバブロック２１２に対するバイアス制御及び周波数制御、トランシーバブロック２１２の送信器（ＴＸ）及び受信器（ＲＸ）に対する利得制御、並びに、送信器（ＴＸ）及び受信器（ＲＸ）フィルタリングのための帯域幅制御のうちの、少なくとも１つを示す。制御シグナリングに関する更なる例及び詳細は、下記で、図４を参照しながら提供される。

次に、図３及び図４に進むと、いくつかの実施形態に従った、マルチアンテナトランシーバシステム１０の概略ブロック図を示す。図１を参照しながら考察した実施形態と同様に、マルチアンテナトランシーバシステム１０は、複数のアナログ無線周波数（ＲＦ）チップ２００、ベースバンドチップ（ＢＢＣ）３００、及び、デジタル前処理チップ（ＤＰＰＣ）１００を備える。デジタル前処理チップ１００は、アナログインターフェース１０１を介して、複数のアナログＲＦチップ２００との間でアナログ信号を送信及び受信するように配置又は構成される。デジタル前処理チップ１００は更に、デジタルインターフェース１０２を介してベースバンドチップ３００との間でデジタル信号を送信及び受信する（例えば図２の参照番号２３を参照）ように配置又は構成される。

更に、いくつかの実施形態によれば、ＤＰＰＣ１００は、前処理されたデジタル信号を形成するために、複数のＡＤＣから受信された複数のＲＸデジタル信号を組み合わせるように構成された、組み合わせ回路要素１１０を備える、前処理回路要素（ＰＰＣ）１０５を有する。前処理回路要素１０５は、デジタルインターフェースを介して受信されたデジタル信号を、複数のＤＡＣに送信されるべき複数のＴＸデジタル信号に分割するように構成された、分割回路要素１１１を更に備える。

前述のように、ＲＦチップ２００は、分極化されたアンテナ要素、例えば、１つ以上の垂直に分極されたアンテナ要素及び１つ以上の水平に分極されたアンテナ要素を備え得る。したがって、いくつかの実施形態によれば、垂直に分極されたアンテナを用いて受信された無線信号から発信されたＲＸデジタル信号の第１のサブセットのＲＸデジタル信号が組み合わされ、水平に分極されたアンテナを用いて受信された無線信号から発信されたＲＸデジタル信号の第２のサブセットのＲＸデジタル信号が組み合わされる。こうした実施形態において、ＤＰＰＣ１００は、第１の前処理されたデジタル信号を形成するために、垂直に分極されたアンテナを用いて受信されたＲＸデジタル信号の第１のサブセットを組み合わせるように構成され、第２の前処理されたデジタル信号を形成するために、水平に分極されたアンテナを用いて受信されたＲＸデジタル信号の第２のサブセットを組み合わせるように構成された、組み合わせ回路要素１１０を備える、前処理回路要素（ＰＰＣ）１０５を備える。前処理回路要素１０５は、デジタルインターフェース１０２を介して受信されたデジタル信号を、垂直に分極されたアンテナを介して送信されるべき第１の複数のＴＸデジタル信号に、及び、水平に分極されたアンテナを介して送信されるべき第２の複数のＴＸデジタル信号に、分割するように構成された分割回路要素１１１を更に備え得る。

更に、いくつかの実施形態において、トランシーバシステム１０は、ＤＰＰＣ１００に接続された複数のアナログＲＦチップ２００を形成する、複数のアナログＲＦチップのサブセットを備える。言い換えれば、各ＤＰＰＣ１００は、アナログＲＦチップ２００の第１のサブセット及びアナログＲＦチップ２００の第２のサブセットに接続され得、各サブセットは、１つ以上のアナログＲＦチップ２００を備える。ＤＰＰＣ１００に接続された複数のＲＦチップ２００の複数のサブセットへの「区分化」は、例えば、トランシーバシステム１０が搬送波アグリゲーション又は二重接続性のために構成される場合に利用され得る。

より詳細には、アナログＲＦチップ２００の第１のサブセットは、第１の搬送波周波数上で動作するように構成され得、ＲＦチップ２００の第２のサブセットは第２の搬送波周波数上で動作するように構成され得る。更に、ＲＦチップ２００の第１及び第２のサブセットの各々は、ＤＰＰＣ１００のＡＤＣ１０３及びＤＡＣ１０４の対応するセットに関連付けられ得る。

したがって、組み合わせ回路要素１１０は、第１の前処理されたデジタル信号を形成するために、ＲＦチップの第１のサブセットに関連付けられた複数のＡＤＣ１０３から受信された複数のＲＸデジタル信号の第１の組み合せを実行するように構成され得る。更に、組み合わせ回路要素は、第２の前処理されたデジタル信号を形成するために、アナログＲＦチップ２００の第２のサブセットに関連付けられた複数のＡＤＣ１０３から受信された複数のＲＸデジタル信号の第２の組み合せを実行するように構成され得る。

更に、いくつかの実施形態において、前処理回路要素１０５は、デジタルインターフェース１０２を介して受信されたデジタル信号の、アナログＲＦチップ２００の第１のサブセットに関連付けられた複数のＤＡＣ１０４に送信されるべき第１の複数のＴＸデジタル信号への第１の分割を実行するように構成された、分割回路要素１１１を更に備える。更に、分割回路要素１１１は、デジタルインターフェースを介して受信されたデジタル信号の、アナログＲＦチップ２００の第２のサブセットに関連付けられた複数のＤＡＣ１０４に送信されるべき第２の複数のＴＸデジタル信号への第２の分割を実行するように構成され得る。したがって、デジタルインターフェース１０２は、いくつかの実施形態において、２つのＲＸストリーム及び２つのＴＸストリームを備え、ＲＸ／ＴＸストリームの各対は、それぞれの第１及び第２の搬送波周波数に関連付けられる。アナログＲＦチップ２００の第１及び第２のサブセットを割り振ること、及び、ＤＰＰＣ１００におけるそれぞれのサブセットについての信号を組み合わせ／分割すること、の利点が、搬送波アグリゲーション又は二重接続性動作向けの汎用トランシーバの設計を簡略化する。

また更に、いくつかの実施形態において、前処理回路要素１０５は、複数のＡＤＣから受信された複数のＲＸデジタル信号の第１の（複素数値）スケーリング（ｗ_ｉ、ここでｉ＝１、２、・・・、Ｎ）を実行するように構成された、第１のスケーリング回路要素１１３ａを更に有する。前処理回路要素は、複数のＴＸデジタル信号の第２の（複素数値）スケーリング（ｖ_ｉ、ここでｉ＝１、２、・・・、Ｎ）を実行するように構成された、第２のスケーリング回路要素１１３ｂを更に備え得る。更に、いくつかの実施形態において、第１のスケーリングは第２のスケーリングとは異なる（即ちｗ_ｉ≠ｖ_ｉ）。しかしながら、いくつかの実施形態において、第１のスケーリングは第２のスケーリングと同じである（即ちｗ_ｉ＝ｖ_ｉ）。

言い換えれば、前処理回路要素１０５は、複数の受信されたデジタル信号を、ベースバンドチップ３００に出力される組み合わせられたデジタル信号に組み合わせるように構成される。組み合わせは、それぞれの同相及び直角位相構成要素（図示せず）のために行われ得る。前処理回路要素１０５は、ベースバンドチップ３００から受信されたデジタル信号を、ＤＡＣ１０４を介してアナログＲＦチップ２００に供給されるべき複数の送信されたデジタル信号に分割するようにも構成され得る。同様に、分割は、それぞれの同相及び直角位相信号について分離され得る。前処理回路要素１０５は更に、それぞれのＡＤＣ１０３から出力されたそれぞれのデジタル信号の複素数値スケーリング、及び、それぞれのＤＡＣ１０４に入力されたそれぞれの分割デジタル信号上での複素数値スケーリングも、実行し得る。スケーリングは、受信器側及び送信器側の両方で同じであり得、即ち、受信器入力ｉ及び送信出力ｉは、同じ因数ｗ_ｉでスケーリングされる。しかしながら、他の実施形態では、スケーリングは異なり得る。

いくつかの実施形態において、前処理回路要素１０５は、ＡＤＣ１０３から複数のＲＸデジタル信号のサブセットを抽出するように構成された抽出器ユニット（抽出器回路要素－ＥＸＴとも呼ばれ得る）１１９を含む／備える。抽出されたサブセットは、（同期信号ブロックＳＳＢにおける）同期信号などの参照信号、チャネル状態情報参照記号（ＣＳＩ－ＲＳ）などの参照記号、又は、復調参照信号（ＤＭ－ＲＳ）に対応し得る。受信された複数のＲＸデジタル信号の抽出されたサブセットは、前処理されたデジタル信号と共に、デジタルインターフェース１０２を介してベースバンドチップ３００に送信される。

更に、いくつかの実施形態において、前処理回路要素１０５は、少なくとも１つの（複素数値）スケーリング因数を取得するように、並びに、取得された少なくとも１つの（複素数値）スケーリング因数に基づいて第１のスケーリング及び第２のスケーリングを推定／決定するように構成された、推定回路要素（ＥｓＣ）１１４を更に備える。本明細書で使用される取得するという用語は、広義に解釈されるべきであり、受信、取り出し、収集、獲得などを包含する。

前処理回路要素１０５は、複数のＡＤＣ１０３から取得されたそれぞれのＲＸデジタル信号について無線チャネルを推定するように構成された、無線チャネル推定回路要素（ＲＣＥ）１１２を更に備え得る。これに応じて推定回路要素１１４は、推定された無線チャネルに基づいて１つ以上のスケーリング因数を推定／決定するように構成され得る。更に、推定回路要素１１４は、推定／決定された１つ以上のスケーリング因数及び／又は推定された無線チャネルを、デジタルインターフェース１０２を介してベースバンドチップ３００に送信するように、更に構成され得る。ベースバンドチップ３００は、これに応じてベースバンドチップ３００は、推定／決定された１つ以上のスケーリング因数、及び／又は、コーディング及びデコーディングプロセスにおいて推定された無線チャネルを、利用するように構成され得る。

しかしながら、いくつかの実施形態において、１つ以上のスケーリング因数は、ベースバンドチップ３００の制御回路要素３０４によって決定され、前処理回路要素１０５は、デジタルインターフェース１０２を介して１つ以上のスケーリング因数をベースバンドチップ３００から受信するように構成され得る。したがって、ベースバンドチップ３００は、１つ以上のスケーリング因数を決定するように、及び、決定された１つ以上のスケーリング因数を、デジタルインターフェースを介してＤＰＰＣの前処理回路要素１０５に送信するように、構成された制御回路要素を備え得る。

また更に、いくつかの実施形態において、前処理回路要素１０５は、ＲＸデジタル信号及びＴＸデジタル信号上でビーム追跡を実行するように構成された、ビーム追跡回路要素１１５を更に備える。したがって、ビーム追跡回路要素１１５は、エンドポイント／ターゲットを追跡するために（例えば、マルチアンテナトランシーバシステム１０が基地局又は他のネットワークノードで採用される場合、ＵＥを追跡するために）、信号が送られるか又は信号が受信される方向を、動的に計算するように構成され得る。

いくつかの実施形態において、前処理回路要素は、複数のＲＸデジタル信号を時間領域信号から周波数領域信号に変換するように構成された、高速フーリエ変換処理回路要素（ＦＦＴ／ＩＦＦＴ）１１７を更に備える。高速フーリエ変換処理回路要素１１４は、複数のＴＸデジタル信号を周波数領域信号から時間領域信号に変換するように、更に構成される。言い換えれば、一般に、高速フーリエ変換処理回路要素１１７は、値のシーケンスの離散フーリエ変換（ＤＦＴ）又は逆（ＩＤＦＴ）を計算するように構成された機能構成要素である。

異なる言い方をすれば、前処理回路要素１０５は、受信器（ＲＸ）側で時間領域デジタル信号を周波数領域デジタル信号に変換するか、又は送信器（ＴＸ）側でその逆に変換するように構成された、離散フーリエ変換回路要素（ＤＦＴ／ＦＦＴ、逆ＤＦＴ／ＦＦＴ）を備え得る。それにより、周波数領域信号は、デジタルインターフェース１０２を介してベースバンドチップ３００に送信され得る。いくつかの実施形態において、高速フーリエ変換処理回路要素１１７は、第１及び第２のスケーリング回路要素１１３ａ、１１３ｂの前に置かれ得、「前」とは、それぞれの信号経路に関するものである。しかしながら、いくつかの実施形態において、高速フーリエ変換処理回路要素１１７は、第１及び第２のスケーリング回路要素１１３ａ、１１３ｂの後に置かれ得、「後」とは、それぞれの信号経路に関するものである。しかしながら、高速フーリエ変換処理回路要素１１７が「スケーリング」の前に置かれる実施形態では、スケーリングは異なる周波数副搬送波について異なり得る。

また更に、いくつかの実施形態において、前処理回路要素１０５は、デジタルインターフェースを介して送信するためのリソースブロックの合計数のサブセットを抽出するように構成された、リソースブロック選択回路要素１１６を更に備える。言い換えれば、リソースブロック選択回路要素は、デジタルインターフェース１０２を介してベースバンドチップ３００に移送されるべき周波数領域信号のサブセットを、抽出／選択するように構成される。サブセットは、例えば、１００の合計数又はそれ以上のリソースブロックの中からの単一又は数個のリソースブロックであり得る。

リソースブロックは、副搬送波のセットに対応し、セットとは、前述のように１つ以上と理解されるべきであることに留意されたい。したがって、リソースブラックは、単一の副搬送波（即ち１対１マッピング）、又は複数の副搬送波（例えば、５Ｇ－ＮＲの周波数領域内での１２の連続副搬送波）に対応し得る。したがって、「デジタルインターフェースを介した送信のためのリソースブロックの合計数のサブセットを抽出するように構成された」という言い回しは、いくつかの実施形態において、「デジタルインターフェースを介した送信のために副搬送波の合計数のサブセットを抽出するように構成された」として理解され得る。

更に、リソースブロック選択回路要素１１６は、ベースバンドチップ３００から信号を受信するように構成され得、信号は、リソースブロック選択又は搬送波選択（即ち、デジタルインターフェースを介した送信のためのリソースブロック又は副搬送波のサブセット）を示す。より詳細には、ベースバンドチップ３００は、受信された制御チャネルのデコーディングに基づいて、リソースブロック選択又は副搬送波選択を決定するように構成された、制御回路要素３００を備え得る。

前述のように、デジタル前処理チップ１００は、制御回路要素１２０及び制御インターフェース１０７を更に備え得る。これに応じて制御回路要素１２０は、制御インターフェース１０７を介して複数のアナログＲＦチップ２００に制御信号を送信するように構成され得る。これに応じて各アナログＲＦチップ２００には、デジタル前処理チップ１００によって送信された制御信号を受信するための対応する制御インターフェース（ＣＩＦ）が提供される。制御インターフェース（ＣＩＦ）１０７は、デジタルインターフェース及び／又は直列並列インターフェース（ＳＰＩ）の形であり得る。いくつかの実施形態において、制御回路要素１２０は、デジタルインターフェース１０２を介してベースバンドチップ３００から制御信号を受信するように、及び、受信した制御信号を、制御インターフェース１０７を介して複数のアナログＲＦチップ２００に送信するように、構成される。

次に進むと、いくつかの実施形態において、前処理回路要素１０５は、複数のアナログＲＦチップ２００についての較正データを制御回路要素１２０に送信するように構成されたＲＦ較正回路要素（ＲＦＣＣ）１１８を更に備え、制御回路要素１２０は、較正データを示す制御信号を、制御インターフェース１０７を介して複数のアナログＲＦチップ２００に送信するように構成される。言い換えれば、ＲＦＣＣ１１８は、較正データを生成し、較正データをＤＰＰＣ１００の制御回路要素１２０に送るように構成され、ＤＰＰＣ１００の制御回路要素１２０は、生成された較正データを示す制御信号を、制御インターフェース１０７を介してアナログＲＦチップ２００に送信する。

更に、いくつかの実施形態において、較正データは、アナログＲＦチップ２００の送信器ブロック及び／又は受信器ブロックについてのミキサ及び／又はベースバンド直交位相誤り訂正パラメータ、受信器直線性強化パラメータ、並びに、送信器直線性及び効率性強化パラメータのうちの、少なくとも１つを示す。ミキサ及び／又はベースバンド直交位相誤り訂正パラメータは、デカルト領域又は極性領域に関するものであり得る。更に、受信器直線性強化パラメータは、相互変調の取り消し、ブロッカ抑制／フィルタリング、及び圧縮点ブースティングについての、１つ以上のパラメータを含み得る。送信器直線性及び効率性強化パラメータは、ピーク対平均電力比（ＰＡＰＲ）削減、振幅対振幅（ＡＭ－ＡＭ）及び振幅対位相（ＡＭ－ＰＭ）削減、及び電力増幅器（ＰＡ）効率性強化についての、１つ以上のパラメータを含み得る。

更に、いくつかの実施形態において、ＤＰＰＣの制御回路要素１２０は、制御インターフェース１０７を介してアナログＲＦチップ２００の各々から監視制御信号を受信するように構成される。例えば、処理電圧温度（ＰＶＴ）監視についてなどの処理監視に関して、監視制御信号は、アナログＲＦチップ２００からデジタル前処理チップ１００へと送られ得る。監視制御信号と共に搬送されるデータは、各アナログＲＦチップ２００（図示せず）上に提供されるオンチップ較正マルチプレクサ（ＭＵＸ）を用いて、アナログＲＦチップ上で収集され得る。

更に、いくつかの実施形態において、受信された監視制御信号は、アナログＲＦチップのトランシーバブロック２１２の（即ち、送信器及び受信器の両方のブロックの）信号強度及び／又は直線性を示す。したがって、監視制御信号は、受信信号強度インジケータ（ＲＳＳＩ）、送信信号強度インジケータ（ＴＳＳＩ）、及び、ベースバンド信号インジケータ（ＢＢＳＩ）のうちの１つ以上を示し得る。

また更に、いくつかの実施形態において、アナログＲＦチップ２００からの制御シグナリング（即ち監視制御信号）は、ベースバンドチップ３００へとデジタル前処理チップ１００を通過する。より詳細には、アナログＲＦチップ２００からの制御シグナリング（即ち監視制御信号）は、ＤＰＰＣ１００内で、同じデジタルインターフェース１０２を介してベースバンドチップ３００へと送信されるべき他のデジタル信号と共に多重化され得る。

様々な機能ブロック（例えば、ビーム追跡回路要素１１５、推定回路要素１１４、ＲＦ較正回路要素１１８など）は、独立機能ブロックとして示されていることに留意されたい。しかしながら、当業者であれば、これらの機能ブロックは特定の実現及び実装に応じて、１つ以上のブロックに組み合わせられ得ること、及び、添付の図面におけるそれらの独立性は、特定の図示された実施形態に限定するものと解釈されるべきではなく、本明細書の教示の理解を容易にするものであることを、容易に理解されよう。例えば、前述のように、前処理回路要素１０５は、各ＲＸデジタル信号について無線チャネルを推定するように構成された、無線チャネル推定器回路要素１１２を備え得る。次いで、推定された無線チャネルに基づき、例えば（専用推定回路要素とは対照的に）ビーム追跡回路要素においてスケーリング因数が決定され得る。代替として、スケーリング因数は、組み合わされたビーム追跡回路要素及びＲＦ較正回路要素によって決定され得る。

更に、本開示の態様によれば、複数のアナログＲＦチップとの間でアナログ信号を送信及び受信するためのアナログインターフェースを備えるデジタル前処理チップ、及び、ベースバンドチップとの間でデジタル信号を送信及び受信するためのデジタルインターフェースが提供される。デジタル前処理チップは、複数のＲＦチップとの間で（デジタル）制御信号を送信及び受信するための制御インターフェースを更に備える。デジタル前処理チップは、本明細書で説明する特徴／構成要素のうちの任意の１つ以上を更に備え得る。

更に、ベースバンドチップは、拡張ベースバンドチップを形成するデジタル前処理チップ内に／によって含まれ得る。したがって、本開示の別の態様によれば、複数のアナログＲＦチップとの間でアナログ信号を送信及び受信するためのアナログインターフェース、及び、複数のＲＦチップとの間で（デジタル）制御信号を送信及び受信するための（別々の）制御インターフェースを備える、拡張ベースバンドチップが提供される。拡張ベースバンドチップは、これに応じて、本明細書に記載されるデジタル前処理チップの特徴／構成要素のうちの１つ以上を更に備える。したがって、いくつかの実施形態において、外部ベースバンドチップとの間で信号を送信及び受信するためのデジタルインターフェースを除き、本明細書で開示される実施形態のうちのいずれか１つに従ったＤＰＰＣを備える、拡張ベースバンドチップが提供される。

図４は、ネットワークノード５１（ここでは基地局５１の形）及びワイヤレス通信デバイスのセット５２（ここではモバイル通信デバイス５２の形）の概略図であり、その各々は、本明細書で開示される実施形態の任意の１つに従ったマルチアンテナトランシーバシステム１０を備える。言い換えれば、本明細書で開示される実施形態は、本明細書に記載される実施形態のうちのいずれかに従った、配置、回路要素、及び／又は論理を備える（ワイヤレス通信デバイス５２又はネットワークノード５１などの）電子装置内に出現し得る。

本説明は、非常に一般的な形において、ワイヤレス通信デバイス（ユーザ機器、ワイヤレスデバイス、又は端末も指し得る）について与えられ得、当業者であれば、「ワイヤレス通信デバイス」は、ＤＬ内で受信すること及びＵＬにおいて送信することが可能な、任意のワイヤレスデバイス、端末、又はノード（例えば、ＰＤＡ、ラップトップ、モバイル、センサ、固定リレー、あるいは無線基地局、例えばフェムト基地局）を意味する、非限定的な用語であることを理解されたい。本明細書で使用される際、ワイヤレス通信デバイスという用語は、スマートセンサ、スマート電化製品などのモノのインターネット（ＩｏＴ）デバイスも包含する。

「備える（ｃｏｍｐｒｉｓｉｎｇ）」という語は、列挙された以外の他の要素又はステップの存在を除外するものではないこと、及び、要素に先行する「ａ」又は「ａｎ」という語は、複数のこうした要素の存在を除外するものではないことに留意されたい。任意の参照符号は特許請求の範囲を限定するものではないこと、本開示はハードウェア及びソフトウェアの両方を用いて少なくとも部分的に実装され得ること、及び、いくつかの「手段」又は「単位」はハードウェアの同じアイテムによって表され得ることに、更に留意されたい。

実施形態の説明において、機能ブロックの特定単位への区分化は、決して限定的ではないことに留意されたい。これに反して、これらの区分化は単なる例である。本明細書で説明する機能ブロックは、２つ以上の単位に分割され得る。同様に、本明細書で２つ以上の単位として実装されているものと説明される機能ブロックは、特許請求の範囲を逸脱することなく単一の単位として実装され得る。しかしながら、これはすでに上記で例示してきた。

図面及び明細書において例示の実施形態を開示してきた。しかしながら、これらの実施形態には多くの変形及び改変が可能である。したがって、特定の用語が採用されているが、それらは限定の目的ではなく包括的及び説明的な意味のみで使用され、実施形態の範囲は下記の特許請求の範囲によって定義される。

Claims (15)

1. 複数のアナログ無線周波数、ＲＦ、チップ（２００）との間でアナログ信号を送信及び受信するためのアナログインターフェース（１０１）と、
   ベースバンドチップ（３００）との間でデジタル信号を送信及び受信するためのデジタルインターフェース（１０２）と、
   前記アナログインターフェースを介して受信した複数のアナログ信号を、複数のＲＸデジタル信号に変換するための複数のアナログデジタルコンバータＡＤＣ（１０３）と、
   複数のＴＸデジタル信号を、前記アナログインターフェース（１０１）を介して前記複数のアナログＲＦチップ（２００）に送信されるべき複数のアナログ信号に変換するための複数のデジタルアナログコンバータＤＡＣ（１０４）と、
   前記デジタルインターフェース（１０２）を介して前記ベースバンドチップ（３００）に送信されるべき前処理デジタル信号を形成するために、前記複数のＡＤＣ（１０３）から受信した前記複数のＲＸデジタル信号を前処理するように構成され、かつ、前記複数のＤＡＣ（１０４）に送信されるべき前記複数のＴＸデジタル信号を形成するために、前記デジタルインターフェース（１０２）を介して受信したデジタル信号を前処理するように構成された前処理回路要素（１０５）と、
   を備える、デジタル前処理チップ（１００）。
2. 前記前処理回路要素（１０５）は、
   前記前処理されたデジタル信号を形成するために、前記複数のＡＤＣから受信された前記複数のＲＸデジタル信号を組み合わせるように構成された組み合わせ回路要素（１１０）と、
   前記デジタルインターフェースを介して受信された前記デジタル信号を、前記複数のＤＡＣに送信されるべき前記複数のＴＸデジタル信号に分割するように構成された分割回路要素（１１１）と、
   を更に備える、請求項１に記載のデジタル前処理チップ（１００）。
3. 前記前処理回路要素（１０５）は、
   前記複数のＡＤＣから受信された前記複数のＲＸデジタル信号の第１のスケーリングを実行するように構成された第１のスケーリング回路要素（１１３ａ）と、
   前記複数のＴＸデジタル信号の第２のスケーリングを実行するように構成された第２のスケーリング回路要素（１１３ｂ）と、
   を更に備える、請求項１又は２に記載のデジタル前処理チップ（１００）。
4. 前記第１のスケーリングは、前記第２のスケーリングとは異なる、請求項３に記載のデジタル前処理チップ（１００）。
5. 前記第１のスケーリングは、前記第２のスケーリングと同じである、請求項３に記載のデジタル前処理チップ（１００）。
6. 前記前処理回路要素（１０５）は、少なくとも１つのスケーリング因数を取得するように、かつ、前記取得された少なくとも１つのスケーリング因数に基づいて前記第１のスケーリング及び前記第２のスケーリングを推定するように、構成された推定回路要素（１１４）を更に備える、請求項３から５の何れか一項に記載の、デジタル前処理チップ（１００）。
7. 前記前処理回路要素（１０５）は、
   前記複数のＲＸデジタル信号を時間領域信号から周波数領域信号に変換するように構成され、かつ、前記複数のＴＸデジタル信号を周波数領域信号から時間領域信号に変換するように更に構成された高速フーリエ変換、ＦＦＴ、処理回路要素（１１７）、
   各ＲＸデジタル信号について無線チャネルを推定するように構成された無線チャネル推定器回路要素（１１２）、
   前記ＲＸデジタル信号及び前記ＴＸデジタル信号上でビーム追跡を実行するように構成されたビーム追跡回路要素（１１５）、及び、
   前記デジタルインターフェースを介して送信するためのリソースブロックの合計数のサブセットを抽出するように構成されたリソースブロック選択回路要素（１１６）、
   のうちの少なくとも１つを更に備える、請求項１から６の何れか一項に記載の、デジタル前処理チップ（１００）。
8. 制御回路要素（１２０）及び制御インターフェース（１０７）を更に備え、
   前記制御回路要素は、前記制御インターフェースを介して前記複数のアナログＲＦチップ（２００）に制御信号を送信するように構成される、請求項１から７の何れか一項に記載の、デジタル前処理チップ（１００）。
9. 前記制御インターフェース（１０７）は、デジタルインターフェース及び直列並列インターフェース、ＳＰＩのうちの少なくとも１つを備える、請求項８に記載のデジタル前処理チップ（１００）。
10. 前記前処理回路要素（１０５）は、前記複数のアナログＲＦチップ（２００）についての較正データを前記制御回路要素（１２０）に送信するように構成され、
    前記制御回路要素は、前記較正データを示す制御信号を、前記制御インターフェース（１０７）を介して前記複数のアナログＲＦチップ（２００）に送信するように構成されたＲＦ較正回路要素（１１８）を更に備える、請求項８又は９に記載のデジタル前処理チップ（１００）。
11. 前記較正データは、
    アナログＲＦチップ（２００）の前記送信器及び／又は受信器についてのミキサ及び／又はベースバンド直交位相誤り訂正パラメータ、
    受信器直線性強化パラメータ、
    送信器直線性及び効率性強化パラメータ、
    のうちの少なくとも１つを示す、請求項１０に記載のデジタル前処理チップ（１００）。
12. 複数のアナログＲＦチップ（２００）と、ベースバンドチップ（３００）と、請求項１から１１の何れか一項に記載の少なくとも１つのデジタル前処理チップ（１００）と、を備え、
    各デジタル前処理チップは、前記アナログインターフェースを介して前記複数のアナログＲＦチップとの間でアナログ信号を送信及び受信するように構成され、かつ、前記デジタルインターフェースを介して前記ベースバンドチップとの間でデジタル信号を送信及び受信するように構成されている、
    マルチアンテナトランシーバシステム（１０）。
13. 請求項１２に記載の前記マルチアンテナトランシーバシステム（１０）を備える、ネットワークノード（５１）。
14. 請求項１２に記載の前記マルチアンテナトランシーバシステム（１０）を備える、ワイヤレス通信デバイス（５２）。
15. 前記ワイヤレス通信デバイスは、モバイル通信デバイスである、請求項１４に記載の前記ワイヤレス通信デバイス（５２）。

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