KR20240001369A - 반도체 패키지 - Google Patents

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KR20240001369A
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metal
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최광철
이상현
강운병
강정훈
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삼성전자주식회사
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Abstract

본 발명은 제품의 성능 및 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는 것이다. 본 발명의 반도체 패키지는, 서로 반대되는 전면 및 후면을 포함하는 패키지 기판, 패키지 기판의 전면 상에 실장되는 반도체 칩, 패키지 기판의 후면 상에 배치되는 캐패시터, 패키지 기판의 후면 상에, 캐패시터 주위에 배치되는 복수의 연결 단자들 및 패키지 기판 내에 형성되고, 제1 방향으로 연장되는 트렌치를 채우는 메탈 라인을 포함하고, 메탈 라인은 캐패시터와 연결 단자 사이에 배치되고, 메탈 라인은 캐패시터와 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 메탈 라인과 캐패시터의 이격 거리는 100㎛ 이상 1000㎛ 이하이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 패키지 기판 내에 메탈 라인을 형성하여 언더필의 흐름을 제어하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자 제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
한편, 반도체 패키지와 외부 보드가 연결되는 연결 단자에 언더필이 접촉되는 경우 반도체 패키지의 성능 및 신뢰성이 저하될 수 있다.
본 발명이 해결하려는 과제는, 제품의 성능 및 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 서로 반대되는 전면 및 후면을 포함하는 패키지 기판, 패키지 기판의 전면 상에 실장되는 반도체 칩, 패키지 기판의 후면 상에 배치되는 캐패시터, 패키지 기판의 후면 상에, 캐패시터 주위에 배치되는 복수의 연결 단자들 및 패키지 기판 내에 형성되고, 제1 방향으로 연장되는 트렌치를 채우는 메탈 라인을 포함하고, 메탈 라인은 캐패시터와 연결 단자 사이에 배치되고, 메탈 라인은 캐패시터와 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 메탈 라인과 캐패시터의 이격 거리는 100㎛ 이상 1000㎛ 이하이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 서로 반대되는 전면 및 후면을 포함하는 패키지 기판, 패키지 기판의 전면 상에 실장되는 반도체 칩, 패키지 기판의 후면 상에 배치되고, 평면적 관점에서 사각형 형상을 갖고, 제1 면 내지 제4 면을 포함하는 캐패시터, 캐패시터와 패키지 기판 사이에 제공되는 언더필, 캐패시터를 둘러싸고, 패키지 기판의 후면 상에 배치되고, 언더필과 접촉하지 않는 복수의 연결 단자들 및 패키지 기판 내에, 캐패시터와 연결 단자 사이에 배치되는 복수의 메탈 라인을 포함하고, 복수의 메탈 라인은 평면적 관점에서, 제1 면 상에 배치되되, 제2 면, 제3 면, 및 제4 면 상에 배치되지 않고, 복수의 메탈 라인 각각은 평면적 관점에서 'I'자 형상을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 서로 반대되는 전면 및 후면을 포함하는 패키지 기판, 패키지 기판 내에 배치되어 패키지 기판의 후면을 노출하는 패드 패턴, 패키지 기판의 전면 상에 실장되는 반도체 칩, 패키지 기판의 후면 상에 배치되고, 평면적 관점에서 사각형 형상을 갖고, 제1 면 내지 제4 면을 포함하는 캐패시터, 캐패시터와 패키지 기판 사이에 제공되는 언더필, 패키지 기판의 후면 상에, 캐패시터 주위에 배치되고, 언더필과 접촉하지 않고, 패드 패턴과 접속되는 복수의 연결 단자들, 및 패키지 기판 내에 형성되고, 제1 방향으로 연장되는 트렌치를 채우고, 금속막과 금속막 상의 금속산화막을 포함하는 메탈 라인을 포함하고, 상기 트렌치는 제1 면 상에 형성되되, 제2 면, 제3 면, 및 제4 면 상에 형성되지 않고, 메탈 라인은 제1 방향으로 연장하고, 서로 제1 방향과 교차하는 제2 방향으로 이격된 제1 서브 라인 및 제2 서브 라인을 포함하고, 언더필은 제1 서브 라인의 적어도 일부와 제1 및 제2 방향과 교차하는 제3 방향으로 오버랩되고, 제2 서브 라인과 완전히 제3 방향으로 오버랩되지 않고, 메탈 라인의 바닥면과 상기 패키지 기판의 후면은 동일 평면에 놓이고, 패드 패턴의 제3 방향으로의 두께는 메탈 라인의 상기 제3 방향으로의 두께와 동일하다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도이다.
도 2는 도 1의 A-A 선을 따라 절단한 예시적인 단면도이다.
도 3은 도 1의 P 영역을 확대한 확대도이다.
도 4는 도 2의 Q 영역을 확대한 확대도이다.
도 5 내지 도 13은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도들이다.
도 14 및 도 15는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 단면도들이다.
도 16 및 도 17은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 단면도들이다.
도 18 내지 도 25는 도 2의 단면을 가지는 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.
이하에서, 도 1 내지 도 17을 참조하여, 예시적인 실시예들에 따른 반도체 패키지를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도이다. 도 2는 도 1의 A-A 선을 따라 절단한 예시적인 단면도이다. 도 3은 도 1의 P 영역을 확대한 확대도이다. 도 4는 도 2의 Q 영역을 확대한 확대도이다.
먼저, 도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 패키지(1000)는 제1 반도체 패키지(1000a) 및 제1 반도체 패키지(1000a) 상에 제공되는 제2 반도체 패키지(1000b)를 포함할 수 있다.
제1 반도체 패키지(1000a)는 패키지 기판(300), 제1 반도체 칩(100), 복수의 패드 패턴들(375), 캐패시터(CAP), 복수의 제1 접속 부재들(385), 언더필(395), 복수의 연결 단자들(390), 및 적어도 하나 이상의 메탈 라인(380)을 포함할 수 있다.
패키지 기판(300)은 하부 패키지 기판(300L)과 상부 패키지 기판(300U)을 포함할 수 있다. 하부 패키지 기판(300L)은 제1 반도체 칩(100)의 아래에 배치될 수 있다. 상부 패키지 기판(300U)은 제1 반도체 칩(100) 위에 배치될 수 있다.
예를 들어, 하부 패키지 기판(300L)은 서로 반대되는 전면(300L_a)과 후면(300L_b)을 포함할 수 있다. 전면(300L_a)과 후면(300L_b)은 서로 대향할 수 있다. 상부 패키지 기판(300U)과 제1 반도체 칩(100)은 하부 패키지 기판(300L)의 전면(300L_a) 상에 배치될 수 있다. 캐패시터(CAP)는 하부 패키지 기판(300L)의 후면(300L_b) 상에 배치될 수 있다. 복수의 연결 단자들(390)은 하부 패키지 기판(300L)의 후면(300L_b) 상에 배치될 수 있다. 전면(300L_a)은 제1 반도체 칩(100)과 마주볼 수 있다. 후면(300L_b)은 연결 단자(390)와 마주볼 수 있다. 후면(300L_b)은 캐패시터(CAP)와 마주볼 수도 있다.
도 1에서, 복수의 연결 단자(390)들은 캐패시터(CAP) 주위에 배치될 수 있다. 복수의 연결 단자(390)들은 평면적 관점에서 캐패시터(CAP)의 둘레를 감쌀 수 있다. 제1 방향(D1) 및 제2 방향(D2)이 연장하는 평면에서, 연결 단자(390)와 캐패시터(CAP) 사이에 메탈 라인(380)이 배치될 수 있다. 메탈 라인(380)은 적어도 하나 이상일 수 있다. 메탈 라인(380)은 제1 방향(D1)으로 연장할 수 있다. 본 명세서에서, 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 서로 교차할 수 있다. 제3 방향(D3)은 패키지 기판(300)의 두께 방향일 수 있다. 메탈 라인(380)에 대한 자세한 설명은 후술하도록 한다.
도 2에서, 하부 패키지 기판(300L)은 제1 내지 제3 하부 절연층(310L, 320L, 330L)을 포함할 수 있다. 제1 내지 제3 하부 절연층(310L, 320L, 330L) 내에 제1 내지 제3 하부 재배선 패턴(RDL_L1, RDL_L2, RDL_L3), 복수의 패드 패턴들(375), 및 메탈 라인(380)이 배치될 수 있다.
일례로, 제1 하부 절연층(310L)은 패드 패턴(375)을 감쌀 수 있다. 패드 패턴(375)은 제1 하부 절연층(310L)의 일면을 노출할 수 있다. 패드 패턴(375)은 하부 패키지 기판(300L)의 후면(300L_b)을 노출할 수 있다. 제1 하부 절연층(310L)은 메탈 라인(380)을 감쌀 수 있다. 메탈 라인(380)은 제1 하부 절연층(310L)의 일면을 노출할 수 있다. 메탈 라인(380)은 하부 패키지 기판(300L)의 후면(300L_b)을 노출할 수 있다. 제1 하부 절연층(310L)은 제1 하부 재배선 패턴(RDL_L1)의 비아 부분을 감쌀 수 있다. 제2 하부 절연층(320L)은 제1 하부 재배선 패턴(RDL_L1)의 배선 부분을 감쌀 수 있다. 또한, 제2 하부 절연층(320L)은 제2 하부 재배선 패턴(RDL_L2)의 비아 부분을 감쌀 수 있다. 제3 하부 절연층(330L)은 제2 하부 재배선 패턴(RDL_L2)의 배선 부분을 감쌀 수 있다. 제3 하부 절연층(330L)은 제3 하부 재배선 패턴(RDL_L3)의 비아 부분을 감쌀 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 내지 제3 하부 절연층(310L, 320L, 330L)들은 각각 감광성 절연물(Photoimageable dielectric)로 이루어질 수 있다. 예를 들어, 제1 내지 제3 하부 절연층(310L, 320L, 330L)들은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조 시클로부텐(benzocyclobutene) 계 폴리머 중에서 적어도 하나로 형성될 수 있다. 다른 예로, 제1 내지 제3 하부 절연층(310L, 320L, 330L)들은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수도 있다.
제1 내지 제3 하부 재배선 패턴(RDL_L1, RDL_L2, RDL_L3)들은 각각 도전성 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 하부 재배선 패턴(RDL_L1, RDL_L2, RDL_L3)들은 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 하부 패키지 기판(300L)은 유기물을 포함할 수도 있다. 예를 들어, 하부 패키지 기판(300L)은 프리프레그(pre-preg)를 포함할 수 있다. 프리프레그는 탄소 섬유, 유리 섬유, 아라미드 섬유 등의 강화 섬유에 미리 열경화성 폴리머 결합재(예를 들어, 에폭시 수지) 또는 열가소성 레진을 함침시킨 복합 섬유이다. 몇몇 실시예에서, 하부 패키지 기판(300L)은 동박적층판(CCL; Copper Clad Laminate)을 포함할 수 있다. 예를 들어, 하부 패키지 기판(300L)은 열경화된 프리프레그(예를 들어, C-Stage의 프리프레그)의 단면 또는 양면에 동박(copper laminate)이 적층된 구조를 가질 수 있다.
복수의 패드 패턴들(375)은 하부 패키지 기판(300L) 내에 제공될 수 있다. 복수의 패드 패턴들(375)은 제1 하부 절연층(310L) 내에 제공될 수 있다. 복수의 패드 패턴들(375)은 하부 패키지 기판(300L)의 후면(300L_b)을 노출할 수 있다. 복수의 패드 패턴들(375) 각각의 바닥면은 하부 패키지 기판(300L)의 후면(300L_b)과 동일 평면에 놓일 수 있다. 몇몇 실시예에서, 복수의 패드 패턴들(375) 중 일부는 연결 단자(390)와 접속될 수 있다. 복수의 패드 패턴들(375) 중 다른 일부는 캐패시터(CAP)와 접속될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
복수의 패드 패턴들(375) 각각은 도전성 물질을 포함할 수 있다. 예를 들어, 복수의 패드 패턴들(375)은 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
복수의 연결 단자들(390)은 패드 패턴(375) 상에 제공될 수 있다. 연결 단자(390)는 패드 패턴(375)과 접속될 수 있다. 복수의 연결 단자들(390) 각각은 볼 형상을 갖는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 복수의 연결 단자들(390) 각각은 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 복수의 연결 단자들(390)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다. 복수의 연결 단자들(390) 각각은 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다.
캐패시터(CAP)는 하부 패키지 기판(300L)의 후면(300L_b) 상에 제공될 수 있다. 캐패시터(CAP)는 패드 패턴(375)과 접속될 수 있다. 캐패시터(CAP)는 실리콘(Si)을 포함할 수 있다. 일례로, 캐패시터(CAP)는 실리콘(Si) 캐패시터일 수 있지만, 이에 한정되는 것은 아니다. 본 명세서에서, 캐패시터(CAP)는 1개인 것으로 도시하였으나, 이에 한정되는 것은 아니다. 캐패시터(CAP)의 배치 및 개수는 설계에 따라 다양할 수 있음은 물론이다.
도시되진 않았지만, 몇몇 실시예에 따른 반도체 패키지(1000)는 적층 세라믹 콘덴서(MLCC; Multi Layer Ceramic Capacitor)를 더 포함할 수 있다. 상기 적층 세라믹 콘덴서는 캐패시터(CAP)와 인접한 위치에 배치될 수도 있고, 캐패시터(CAP)와 이격된 위치에 배치될 수도 있다.
복수의 제1 접속 부재들(385)은 패드 패턴(375)과 캐패시터(CAP) 사이에 제공될 수 있다. 복수의 제1 접속 부재들(385)은 패드 패턴(375) 및 캐패시터(CAP)와 접속될 수 있다. 복수의 제1 접속 부재들(385)을 통해 제1 반도체 칩(100)과 캐패시터(CAP)가 전기적으로 연결될 수 있다. 복수의 제1 접속 부재들(385)은 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 복수의 제1 접속 부재들(385)은 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 복수의 제1 접속 부재들(385)은 단일층 또는 다중층으로 형성될 수 있다. 복수의 제1 접속 부재들(385)이 단일층으로 형성되는 경우에, 복수의 제1 접속 부재들(385)은 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 복수의 제1 접속 부재들(385)이 다중층으로 형성되는 경우에, 복수의 제1 접속 부재들(385)은 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 복수의 제1 접속 부재들(385)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
언더필(395)은 하부 패키지 기판(300L)과 캐패시터(CAP) 사이에 형성될 수 있다. 언더필(395)은 하부 패키지 기판(300L)과 캐패시터(CAP) 사이의 공간을 채울 수 있다. 언더필(395)은 복수의 제1 접속 부재들(385)을 감쌀 수 있다. 일부 실시예에서, 언더필(395)은 메탈 라인(380)을 완전히 덮지 않을 수 있다. 언더필(395)은 메탈 라인(380)과 제3 방향(D3)으로 완전히 오버랩되지 않을 수 있다.
언더필(395)은 하부 패키지 기판(300L)의 후면(300L_b)에 토출된 후, 하부 패키지 기판(300L)의 후면(300L_b)을 따라 흐를 수 있다. 언더필(395)은 하부 패키지 기판(300L)과 캐패시터(CAP) 사이로 흘러 하부 패키지 기판(300L)과 캐패시터(CAP) 사이의 공간을 채울 수 있다. 언더필(395)은 메탈 라인(380)을 넘어 흐르지 않을 수 있다. 이는 하부 패키지 기판(300L)의 후면(300L_b)과 메탈 라인(380)의 물성의 차이에 기인할 수 있다. 이에 따라, 언더필(395)은 메탈 라인(380)을 완전히 덮지 않을 수 있다. 언더필(395)이 메탈 라인(380)을 넘어 흐르지 않음에 따라 언더필(395)은 연결 단자(390)와 접촉하지 않을 수 있다. 연결 단자(390)는 언더필(395)에 의해 오염되지 않을 수 있다. 이로 인하여 신뢰성 및 성능이 향상된 반도체 패키지가 제조될 수 있다. 언더필(395)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
일 실시예에서, 연결 단자(390)가 먼저 랜딩(landing)된 후 언더필(395)이 토출될 수 있다. 언더필(395)은 메탈 라인(380)을 넘어 흐르지 않기 때문에, 연결 단자(390)는 언더필(395)에 의해 오염되지 않을 수 있다. 다른 실시예에서, 연결 단자(390)가 랜딩(landing)되기 전에 언더필(395)이 먼저 토출될 수 있다. 이 경우에는 언더필(395)이 메탈 라인(380)을 넘어 흐르지 않기 때문에, 패드 패턴(375)이 언더필(395)에 의해 오염되는 것을 방지할 수 있다. 이로 인하여 신뢰성 및 성능이 향상된 반도체 패키지가 제조될 수 있다.
메탈 라인(380)은 하부 패키지 기판(300L) 내에 제공될 수 있다. 메탈 라인(380)은 금속막(382)과 금속막(382) 상의 금속산화막(384)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 메탈 라인(380)은 단일층으로 형성될 수도 있음은 물론이다. 금속막(382)은 예를 들어 구리(Cu)를 포함할 수 있다. 금속산화막(384)은 예를 들어 산화 구리(CuO)를 포함할 수 있다.
이하에서, 도 3 및 도 4를 참조하여, 몇몇 실시예에 따른 메탈 라인(380), 캐패시터(CAP), 및 언더필(395)에 대하여 보다 자세히 설명하도록 한다.
도 3 및 도 4를 참조하면, 평면적 관점에서 캐패시터(CAP)는 사각형 형상을 가질 수 있다. 예를 들어, 평면적 관점에서 캐패시터(CAP)는 제1 면 내지 제4 면(SUR1, SUR2, SUR3, SUR4)을 포함할 수 있다.
제1 면(SUR1) 및 제2 면(SUR2)은 제1 방향(D1)으로 연장할 수 있다. 제1 면(SUR1) 및 제2 면(SUR2)은 서로 대향할 수 있다. 제3 면(SUR3)은 제1 면(SUR1) 및 제2 면(SUR2)을 연결할 수 있다. 제3 면(SUR3)은 제2 방향(D2)으로 연장할 수 있다. 제4 면(SUR4)은 제1 면(SUR1) 및 제2 면(SUR2)을 연결할 수 있다. 제4 면(SUR4)은 제2 방향(D2)으로 연장할 수 있다. 제3 면(SUR3) 및 제4 면(SUR4)은 서로 대향할 수 있다.
도 3에서 제1 면(SUR1) 및 제2 면(SUR2)의 길이가 각각 제3 면(SUR3) 및 제4 면(SUR4)의 길이보다 큰 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 면(SUR1) 및 제2 면(SUR2)의 길이가 제3 면(SUR3) 및 제4 면(SUR4)의 길이보다 작을 수도 있고, 제1 면 내지 제4 면(SUR1, SUR2, SUR3, SUR4)의 길이가 모두 동일할 수도 있다.
몇몇 실시예에서, 메탈 라인(380)은 평면적 관점에서 캐패시터(CAP)의 제1 면(SUR1) 상에 제공될 수 있다. 메탈 라인(380)은 평면적 관점에서 캐패시터(CAP)의 제2 면(SUR2), 캐패시터(CAP)의 제3 면(SUR3), 및 캐패시터(CAP)의 제4 면(SUR4) 상에 제공되지 않을 수 있다. 즉, 메탈 라인(380)은 평면적 관점에서 캐패시터(CAP)의 일면 상에 배치되되, 타면 상에는 배치되지 않을 수 있다.
몇몇 실시예에서, 메탈 라인(380)은 제1 방향(D1)으로 길게 연장할 수 있다. 평면적 관점에서 메탈 라인(380)은 'I'자 형상을 가질 수 있지만, 이에 한정되는 것은 아니다. 캐패시터(CAP)의 제1 면(SUR1)과 메탈 라인(380)은 제2 방향(D2)으로 서로 이격될 수 있다. 일례로, 캐패시터(CAP)의 제1 면(SUR1)과 메탈 라인(380) 사이의 이격 거리(d1)는 100㎛ 이상 1000㎛ 이하일 수 있다.
몇몇 실시예에서, 메탈 라인(380)과 캐패시터(CAP) 사이의 공간은 언더필(395)이 토출되는 영역일 수 있다. 메탈 라인(380)과 캐패시터(CAP) 사이의 공간으로 언더필(395)이 토출된 후, 토출된 언더필(395)은 메탈 라인(380)을 넘어 연결 단자(390)를 향해 흐르지 않을 수 있다.
몇몇 실시예에서, 메탈 라인(380)은 제1 서브 라인(380_S1)과 제2 서브 라인(380_S2)을 포함할 수 있다. 제1 서브 라인(380_S1)과 제2 서브 라인(380_S2)은 각각 제1 방향(D1)으로 길게 연장할 수 있다. 제1 서브 라인(380_S1)과 제2 서브 라인(380_S2)은 서로 제2 방향(D2)으로 이격될 수 있다. 제1 서브 라인(380_S1)과 제2 서브 라인(380_S2) 사이의 이격 거리(d2)는 적어도 10㎛ 이상일 수 있지만, 이에 한정되는 것은 아니다. 메탈 라인(380)의 제2 방향(D2)으로의 폭(380W)은 적어도 30㎛ 이상일 수 있다. 제1 서브 라인(380_S1)과 제2 서브 라인(380_S2) 각각의 제2 방향(D2)으로의 폭(380W)은 적어도 30㎛ 이상일 수 있지만, 이에 한정되는 것은 아니다.
제1 서브 라인(380_S1)이 일차적으로 언더필(395)의 흐름을 제어할 수 있다. 제2 서브 라인(380_S2)이 이차적으로 언더필(395)의 흐름을 제어할 수 있다. 메탈 라인(380)이 제1 서브 라인(380_S1)과 제2 서브 라인(380_S2)을 포함함에 따라, 언더필(395)의 흐름을 보다 효과적으로 제어할 수 있다.
몇몇 실시예에서, 메탈 라인(380)의 제1 방향(D1)으로의 길이(L1)는 캐패시터(CAP)의 제1 방향(D1)으로의 길이(L2)와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 메탈 라인(380)의 제1 방향(D1)으로의 길이(L1)는 캐패시터(CAP)의 제1 방향(D1)으로의 길이(L2)보다 클 수도 있다.
메탈 라인(380)은 제1 트렌치(TR1) 내에 배치될 수 있다. 패드 패턴(375)은 제2 트렌치(TR2) 내에 배치될 수 있다. 제1 트렌치(TR1)는 제1 방향(D1)으로 길게 연장할 수 있다. 제1 트렌치(TR1)의 제1 방향(D1)으로의 길이는 메탈 라인(380)의 제1 방향(D1)으로의 길이(L1)와 동일할 수 있다. 제1 트렌치(TR1)의 제2 방향(D2)으로의 폭은 메탈 라인(380)의 제2 방향(D2)으로의 폭(380W)과 동일할 수 있다.
몇몇 실시예에서, 메탈 라인(380)의 제3 방향(D3)으로의 두께(380th)는 패드 패턴(375)의 제3 방향(D3)으로의 두께(375th)와 동일할 수 있다. 다시 말하면, 제1 트렌치(TR1)의 제3 방향(D3)으로의 깊이와 제2 트렌치(TR2)의 제3 방향(D3)으로의 깊이는 동일할 수 있다. 제1 트렌치(TR1)와 제2 트렌치(TR2)는 동일한 공정에 의하여 형성될 수 있다. 이에 따라, 제1 트렌치(TR1)의 깊이와 제2 트렌치(TR2)의 깊이는 동일할 수 있다.
메탈 라인(380)의 바닥면(380BS)은 하부 패키지 기판(300L)의 후면(300L_b)과 동일 평면에 놓일 수 있다. 패드 패턴(375)의 바닥면은 하부 패키지 기판(300L)의 후면(300L_b)과 동일 평면에 놓일 수 있다. 메탈 라인(380)의 바닥면(380BS)은 패드 패턴(375)의 바닥면과 동일 평면에 놓일 수 있다.
메탈 라인(380)은 금속막(382)과 금속막(382) 상의 금속산화막(384)을 포함한다. 일례로, 금속막(382)은 구리(Cu)를 포함하고, 금속산화막(384)은 산화 구리(CuO)를 포함할 수 있다. 메탈 라인(380)이 형성되는 과정에서 금속막(382)의 표면이 노출될 수 있다. 노출된 금속막(382)의 표면은 산화되어 금속산화막(384)이 형성될 수 있다. 일부 실시예에서 금속산화막(384)의 제3 방향(D3)으로의 두께(384th)는 1000Å 이상일 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 언더필(395)은 메탈 라인(380)을 덮지 않을 수 있다. 언더필(395)은 메탈 라인(380)과 제3 방향(D3)으로 오버랩되지 않을 수 있다. 언더필(395)은 제1 서브 라인(380_S1)과 제3 방향(D3)으로 오버랩되지 않을 수 있다. 언더필(395)은 제2 서브 라인(380_S2)과 제3 방향(D3)으로 오버랩되지 않을 수 있다.
몇몇 실시예에서, 캐패시터(CAP)의 제1 면(SUR1)에서, 캐패시터(CAP)의 제1 면(SUR1)과 가장 가까운 연결 단자(390) 사이의 거리는 캐패시터(CAP)의 제2 면(SUR2)에서 캐패시터(CAP)의 제2 면(SUR2)과 가장 가까운 연결 단자(390) 사이의 거리보다 클 수 있다. 캐패시터(CAP)의 제1 면(SUR1)에서, 캐패시터(CAP)의 제1 면(SUR1)과 가장 가까운 연결 단자(390) 사이의 영역은 언더필(395)이 토출되는 영역일 수 있다. 캐패시터(CAP)의 제1 면(SUR1)에서, 캐패시터(CAP)의 제1 면(SUR1)과 가장 가까운 연결 단자(390) 사이의 영역에 메탈 라인(380)이 제공될 수 있다.
다시 도 2를 참조하면, 몇몇 실시예에 따른 반도체 패키지(1000)는 복수의 금속 필라들(360), 몰딩막(370), 복수의 제1 칩 패드들(111), 복수의 제2 접속 부재들(150)을 더 포함할 수 있다.
제1 반도체 칩(100)은 하부 패키지 기판(300L)의 전면(300L_a) 상에 실장될 수 있다. 제1 반도체 칩(100)은 평면적 관점에서 하부 패키지 기판(300L)의 센터 영역에 배치될 수 있다.
제1 칩 패드들(111)은 제1 반도체 칩(100)의 하면에 제공될 수 있다. 제1 반도체 칩(100)의 하면이 하부 패키지 기판(300L)의 전면(300L_a)과 마주보도록 배치될 수 있다. 제1 반도체 칩(100)의 제1 칩 패드들(111)은 제3 하부 재배선 패턴(RDL_L3)과 연결될 수 있다.
제2 접속 부재들(150)은 제1 반도체 칩(100)의 제1 칩 패드들(111)과 제3 하부 재배선 패턴(RDL_L3) 사이에 부착될 수 있다. 제2 접속 부재들(150)을 통해 제1 반도체 칩(100)과 연결 단자(390)가 전기적으로 연결될 수 있다. 제2 접속 부재들(150)은 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 부재들(150)은 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제2 접속 부재들(150)은 단일층 또는 다중층으로 형성될 수 있다. 제2 접속 부재들(150)이 단일층으로 형성되는 경우에, 제2 접속 부재들(150)은 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제2 접속 부재들(150)이 다중층으로 형성되는 경우에, 제2 접속 부재들(150)은 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 제2 접속 부재들(150)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
금속 필라들(360)은 제1 반도체 칩(100)의 둘레에 제공될 수 있다. 금속 필라들(360)은 하부 패키지 기판(300L)과 상부 패키지 기판(300U)을 전기적으로 연결할 수 있다. 금속 필라들(360)은 몰딩막(370)을 관통할 수 있다. 금속 필라들(360)의 상면은 몰딩막(370)의 상면과 공면을 이룰 수 있다. 금속 필라들(360)의 하면은 하부 패키지 기판(300L)의 제3 하부 재배선 패턴(RDL_L3)들과 접촉할 수 있다.
몰딩막(370)은 하부 패키지 기판(300L)과 상부 패키지 기판(300U) 사이에 제공될 수 있다. 몰딩막(370)은 제1 반도체 칩(100)을 덮을 수 있다. 몰딩막(370)은 하부 패키지 기판(300L)의 전면(300L_a) 상에 제공될 수 있다. 몰딩막(370)은 제1 반도체 칩(100)의 측벽과 상면을 덮을 수 있다. 몰딩막(370)은 금속 필라들(360) 사이를 채울 수 있다. 몰딩막(370)의 두께는 금속 필라들(360)의 두께와 실질적으로 동일할 수 있다. 몰딩막(370)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
상부 패키지 기판(300U)은 제1 내지 제3 상부 절연층(310U, 320U, 330U)과, 제1 내지 제3 상부 절연층(310U, 320U, 330U) 내의 상부 재배선 패턴들(RDL_U)을 포함할 수 있다. 제1 내지 제3 상부 절연층(310U, 320U, 330U)은 제1 내지 제3 하부 절연층(310L, 320L, 330L)에 포함된 물질과 동일한 물질을 포함할 수 있다.
예를 들어, 제1 내지 제3 상부 절연층(310U, 320U, 330U)은 각각 감광성 절연물(Photoimageable dielectric)로 이루어질 수 있다. 제1 내지 제3 상부 절연층(310U, 320U, 330U)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조 시클로부텐(benzocyclobutene) 계 폴리머 중에서 적어도 하나로 형성될 수 있다. 다른 예로, 제1 내지 제3 상부 절연층(310U, 320U, 330U)들은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수도 있다.
상부 재배선 패턴들(RDL_U)은 제1 내지 제3 하부 재배선 패턴들(RDL_L1, RDL_L2, RDL_L3)과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 재배선 패턴들(RDL_U)은 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
상부 패키지 기판(300U) 상에 제2 반도체 패키지(1000b)가 배치될 수 있다. 제2 반도체 패키지(1000b)는 회로 기판(410), 제2 반도체 칩(200), 및 상부 몰딩막(430)을 포함할 수 있다. 회로 기판(410)은 인쇄회로기판일 수 있지만, 이에 한정되는 것은 아니다. 하부 도전 패드(405)가 회로 기판(410)의 하면 상에 배치될 수 있다.
제2 반도체 칩(200)이 회로 기판(410) 상에 배치될 수 있다. 제2 반도체 칩(200)은 집적 회로들을 포함할 수 있다. 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 제2 반도체 칩(200)의 제2 칩 패드들(221)은 와이어 본딩에 의해 회로 기판(410)의 상면의 상부 도전 패드(403)와 전기적으로 연결될 수 있다. 회로 기판(410)의 상면의 상부 도전 패드(403)는 회로 기판(410) 내의 내부 배선(415)을 통해 하부 도전 패드(405)와 전기적으로 연결될 수 있다.
상부 몰딩막(430)은 회로 기판(410) 상에 제공될 수 있다. 상부 몰딩막(430)은 제2 반도체 칩(200)을 덮을 수 있다. 상부 몰딩막(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몇몇 실시예에 따른 반도체 패키지(1000)는 복수의 제3 접속 부재들(450)을 더 포함할 수 있다. 제3 접속 부재들(450)은 회로 기판(410)의 하부 도전 패드(405)와 상부 재배선 패턴들(RLD_U) 사이에 제공될 수 있다. 제3 접속 부재들(450)은 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제3 접속 부재들(450)은 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제3 접속 부재들(450)은 단일층 또는 다중층으로 형성될 수 있다. 제3 접속 부재들(450)이 단일층으로 형성되는 경우에, 제3 접속 부재들(450)은 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제3 접속 부재들(450)이 다중층으로 형성되는 경우에, 제3 접속 부재들(450)은 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 제3 접속 부재들(450)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
도 5 내지 도 13은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도들이다. 이하에서, 도 5 내지 도 13을 참조하여 반도체 패키지의 다양한 실시예들에 대해 설명한다.
먼저 도 5를 참조하면, 메탈 라인(380)은 제3 서브 라인(380_S3)을 더 포함할 수 있다.
제3 서브 라인(380_S3)은 제2 서브 라인(380_S2)과 제2 방향(D2)으로 이격될 수 있다. 제1 내지 제3 서브 라인(380_S1, 380_S2, 380_S3)은 캐패시터(CAP)의 제1 면(SUR1)에서부터 순차적으로 배열될 수 있다. 제1 서브 라인(380_S1)과 캐패시터(CAP) 사이의 제2 방향(D2)으로의 이격 거리는 제3 서브 라인(380_S3)과 캐패시터(CAP) 사이의 제2 방향(D2)으로의 이격 거리보다 작을 수 있다.
제2 서브 라인(380_S2)과 제3 서브 라인(380_S3)의 제2 방향(D2)으로의 이격 거리는 제1 서브 라인(380_S1)과 제2 서브 라인(380_S2)의 제2 방향(D2)으로의 이격 거리(d2)와 동일할 수 있다. 예를 들어, 제2 서브 라인(380_S2)과 제3 서브 라인(380_S3)의 제2 방향(D2)으로의 이격 거리는 적어도 10㎛ 이상일 수 있지만, 이에 한정되는 것은 아니다.
다른 실시예에서, 제2 서브 라인(380_S2)과 제3 서브 라인(380_S3)의 제2 방향(D2)으로의 이격 거리는 제1 서브 라인(380_S1)과 제2 서브 라인(380_S2)의 제2 방향(D2)으로의 이격 거리(d2)와 다를 수 있다. 제1 내지 제3 서브 라인들(380_S1, 380_S2, 380_S3) 사이의 이격 거리는 설계에 따라 다양하게 변형될 수 있다.
몇몇 실시예에 따른 메탈 라인(380)이 제3 서브 라인(380_S3)을 더 포함함에 따라, 메탈 라인(380)은 언더필(395)의 흐름을 보다 더 효과적으로 제어할 수 있다.
도 6을 참조하면, 메탈 라인(380)은 서브 라인들을 포함하지 않을 수 있다. 메탈 라인(380)은 1개만 배치될 수 있다.
이 경우에도, 메탈 라인(380)과 캐패시터(CAP)의 제1 면(SUR1) 사이의 이격 거리(d1)는 100㎛ 이상 1000㎛ 이하일 수 있다. 메탈 라인(380)의 제1 방향(380W)으로의 폭(380W)은 적어도 30㎛ 이상일 수 있지만, 이에 한정되는 것은 아니다.
도 7을 참조하면, 메탈 라인(380)은 제1 부분(380a)과 제2 부분(380b)을 포함할 수 있다.
메탈 라인(380)은 제1 부분(380a)은 캐패시터(CAP)의 제1 면(SUR1) 상에 제공될 수 있다. 메탈 라인(380)의 제2 부분(380b)은 캐패시터(CAP)의 제2 면(SUR2) 상에 제공될 수 있다. 메탈 라인(380)은 제1 부분(380a)과 메탈 라인(380)의 제2 부분(380b)은 캐패시터(CAP)를 중심으로 서로 대칭일 수 있다.
몇몇 실시예에서, 메탈 라인(380)의 제1 부분(380a) 및 제2 부분(380b)은 각각 제1 서브 라인과 제2 서브 라인을 포함할 수 있다. 메탈 라인(380)의 제1 부분(380a)의 제1 서브 라인 및 제2 서브 라인 사이의 이격 거리(d2)는 적어도 10㎛ 이상일 수 있다. 메탈 라인(380)의 제2 부분(380b)의 제1 서브 라인 및 제2 서브 라인 사이의 이격 거리(d2)는 적어도 10㎛ 이상일 수 있다. 메탈 라인(380)의 제1 부분(380a)의 제2 방향(D2)으로의 폭(380W)은 적어도 30㎛ 이상일 수 있다. 메탈 라인(380)의 제2 부분(380b)의 제2 방향(D2)으로의 폭(380W)은 적어도 30㎛ 이상일 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
캐패시터(CAP)의 제1 면(SUR1)과 메탈 라인(380)의 제1 부분(380a) 사이의 이격 거리(d1)는 100㎛ 이상 1000㎛ 이하일 수 있다. 마찬가지로, 캐패시터(CAP)의 제2 면(SUR2)과 메탈 라인(380)의 제2 부분(380b) 사이의 이격 거리(d1)는 100㎛ 이상 1000㎛ 이하일 수 있다.
몇몇 실시예에서, 제1 트렌치(TR1)는 제1 부분(TR1_a)과 제2 부분(TR1_b)을 포함할 수 있다. 제1 트렌치(TR1)의 제1 부분(TR1_a)은 캐패시터(CAP)의 제1 면(SUR1) 상에 형성될 수 있다. 제1 트렌치(TR1)의 제2 부분(TR1_b)은 캐패시터(CAP)의 제2 면(SUR2) 상에 형성될 수 있다. 제1 트렌치(TR1)의 제1 부분(TR1_a) 내에 메탈 라인(380)의 제1 부분(380a)이 배치될 수 있다. 제1 트렌치(TR1)의 제2 부분(TR1_b) 내에 메탈 라인(380)의 제2 부분(380b)이 배치될 수 있다.
몇몇 실시예에 따른 메탈 라인(380)이 제2 부분(380b)을 더 포함함에 따라, 언더필(395)이 캐패시터(CAP)의 제2 면(SUR2)에서 연결 단자(390)를 향해 흐르는 것을 보다 더 효과적으로 제어할 수 있다.
도 8을 참조하면, 메탈 라인(380)은 제1 부분(380a), 제2 부분(380b), 제3 부분(380c), 및 제4 부분(380d)을 포함할 수 있다.
메탈 라인(380)은 제1 부분(380a)은 캐패시터(CAP)의 제1 면(SUR1) 상에 제공될 수 있다. 메탈 라인(380)의 제2 부분(380b)은 캐패시터(CAP)의 제2 면(SUR2) 상에 제공될 수 있다. 메탈 라인(380)은 제1 부분(380a)과 메탈 라인(380)의 제2 부분(380b)은 캐패시터(CAP)의 센터를 중심으로 서로 대칭일 수 있다. 메탈 라인(380)은 제3 부분(380c)은 캐패시터(CAP)의 제3 면(SUR3) 상에 제공될 수 있다. 메탈 라인(380)의 제4 부분(380d)은 캐패시터(CAP)의 제4 면(SUR4) 상에 제공될 수 있다. 메탈 라인(380)은 제3 부분(380c)과 메탈 라인(380)의 제4 부분(380d)은 캐패시터(CAP)의 센터를 중심으로 서로 대칭일 수 있다.
몇몇 실시예에서, 제1 트렌치(TR1)는 제1 부분(TR1_a), 제2 부분(TR1_b), 제3 부분(TR1_c) 및 제4 부분(TR1_d)을 포함할 수 있다. 제1 트렌치(TR1)의 제1 부분(TR1_a)은 캐패시터(CAP)의 제1 면(SUR1) 상에 형성될 수 있다. 제1 트렌치(TR1)의 제2 부분(TR1_b)은 캐패시터(CAP)의 제2 면(SUR2) 상에 형성될 수 있다. 제1 트렌치(TR1)의 제3 부분(TR1_c)은 캐패시터(CAP)의 제3 면(SUR3) 상에 형성될 수 있다. 제1 트렌치(TR1)의 제4 부분(TR1_d)은 캐패시터(CAP)의 제4 면(SUR4) 상에 형성될 수 있다. 제1 트렌치(TR1)의 제1 부분(TR1_a) 내에 메탈 라인(380)의 제1 부분(380a)이 배치될 수 있다. 제1 트렌치(TR1)의 제2 부분(TR1_b) 내에 메탈 라인(380)의 제2 부분(380b)이 배치될 수 있다. 제1 트렌치(TR1)의 제3 부분(TR1_c) 내에 메탈 라인(380)의 제3 부분(380c)이 배치될 수 있다. 제1 트렌치(TR1)는 제4 부분(TR1_d) 내에 메탈 라인(380)의 제4 부분(380d)이 배치될 수 있다.
몇몇 실시예에 따른 메탈 라인(380)이 제2 부분(380b)을 포함함에 따라, 언더필(395)이 캐패시터(CAP)의 제2 면(SUR2)에서 연결 단자(390)를 향해 흐르는 것을 보다 더 효과적으로 제어할 수 있다. 메탈 라인(380)이 제3 부분(380c)을 포함함에 따라, 언더필(395)이 캐패시터(CAP)의 제3 면(SUR3)에서 연결 단자(390)를 향해 흐르는 것을 보다 더 효과적으로 제어할 수 있다. 메탈 라인(380)이 제4 부분(380d)을 포함함에 따라, 언더필(395)이 캐패시터(CAP)의 제4 면(SUR4)에서 연결 단자(390)를 향해 흐르는 것을 보다 더 효과적으로 제어할 수 있다.
도 9 내지 도 13을 참조하면, 평면적 관점에서, 메탈 라인(380)은 'I'자 형상이 아닐 수 있다.
먼저, 도 9를 참조하면, 메탈 라인(380)은 평면적 관점에서 캐패시터(CAP)를 감쌀 수 있다.
예를 들어, 메탈 라인(380)은 평면적 관점에서 폐곡선일 수 있다. 상기 폐곡선은 사각형 형상일 수 있지만, 이에 한정되는 것은 아니다. 메탈 라인(380)은 사각형 형상의 폐곡선을 갖는 제1 서브 라인과 제2 서브 라인을 포함한다. 캐패시터(CAP)에서 메탈 라인(380)까지의 이격 거리(d1)는 100㎛ 이상 1000㎛ 이하일 수 있다. 메탈 라인(380)의 제1 서브 라인과 제2 서브 라인 사이의 이격 거리(d2)는 적어도 10㎛ 이상일 수 있다. 메탈 라인(380)의 폭(380W)은 적어도 30㎛ 이상일 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
몇몇 실시예에서, 제1 트렌치(TR1)는 제1 방향(D1)으로 길게 연장되지 않는다. 제1 트렌치(TR1)도 평면적 관점에서 폐곡선일 수 있다. 상기 폐곡선은 사각형 형상일 수 있지만, 이에 한정되는 것은 아니다.
도 10을 참조하면, 평면적 관점에서 메탈 라인(380)의 형상은 'U'자 형상일 수 있다. 평면적 관점에서 메탈 라인(380)의 형상은 반시계 방향으로 90° 회전한 'U'자 형상일 수 있다. 평면적 관점에서 제1 트렌치(TR1)의 형상은 'U'자 형상일 수 있다. 평면적 관점에서 제1 트렌치(TR1)의 형상은 반시계 방향으로 90° 회전한 'U'자 형상일 수 있다.
이 경우에도, 캐패시터(CAP)의 제1 면(SUR1)에서 메탈 라인(380)까지의 이격 거리(d1)는 100㎛ 이상 1000㎛ 이하일 수 있다. 메탈 라인(380)의 제1 방향(D1)으로의 길이(L1)는 캐패시터(CAP)의 제1 방향(D1)으로의 길이(L2)와 동일할 수 있다.
도 10에서 메탈 라인(380)의 형상 및 제1 트렌치(TR1)의 형상이 반시계 방향으로 90° 회전한 'U'자 형상인 것만이 도시되었지만, 메탈 라인(380)의 형상 및 제1 트렌치(TR1)의 형상은 시계 방향으로 90° 회전한 'U'자 형상일 수도 있음은 물론이다.
도 11을 참조하면, 평면적 관점에서 메탈 라인(380)의 형상은 'E'자 형상일 수 있다. 평면적 관점에서 메탈 라인(380)의 형상은 180° 회전한 'E'자 형상일 수 있다. 평면적 관점에서 제1 트렌치(TR1)의 형상은 'E'자 형상일 수 있다. 평면적 관점에서 제1 트렌치(TR1)의 형상은 180° 회전한 'E'자 형상일 수 있다.
이 경우에도, 캐패시터(CAP)의 제1 면(SUR1)에서 메탈 라인(380)까지의 이격 거리(d1)는 100㎛ 이상 1000㎛ 이하일 수 있다. 메탈 라인(380)의 제1 방향(D1)으로의 길이(L1)는 캐패시터(CAP)의 제1 방향(D1)으로의 길이(L2)와 동일할 수 있다.
도 12를 참조하면, 평면적 관점에서 메탈 라인(380)의 형상은 'L'자 형상일 수 있다. 평면적 관점에서 메탈 라인(380)의 형상은 제1 방향(D1)으로 대칭인 'L'자 형상일 수 있다. 평면적 관점에서 제1 트렌치(TR1)의 형상은 'L'자 형상일 수 있다. 평면적 관점에서 제1 트렌치(TR1)의 형상은 제1 방향(D1)으로 대칭인 'L'자 형상일 수 있다.
이 경우에도, 캐패시터(CAP)의 제1 면(SUR1)에서 메탈 라인(380)까지의 이격 거리(d1)는 100㎛ 이상 1000㎛ 이하일 수 있다. 메탈 라인(380)의 제1 방향(D1)으로의 길이(L1)는 캐패시터(CAP)의 제1 방향(D1)으로의 길이(L2)와 동일할 수 있다.
도 12에서, 메탈 라인(380)의 형상 및 제1 트렌치(TR1)의 형상이 제1 방향(D1)으로 대칭인 'L'자 형상인 것만이 도시되었지만, 메탈 라인(380)의 형상 및 제1 트렌치(TR1)의 형상은 제2 방향(D2)으로 대칭인 'L'자 형상을 가질 수도 있다.
도 13을 참조하면, 평면적 관점에서 메탈 라인(380)의 형상은 'H'자 형상일 수 있다. 평면적 관점에서 제1 트렌치(TR1)의 형상은 'H'자 형상일 수 있다.
이 경우에도, 캐패시터(CAP)의 제1 면(SUR1)에서 메탈 라인(380)까지의 이격 거리(d1)는 100㎛ 이상 1000㎛ 이하일 수 있다. 메탈 라인(380)의 제1 방향(D1)으로의 길이(L1)는 캐패시터(CAP)의 제1 방향(D1)으로의 길이(L2)와 동일할 수 있다.
도 14 및 도 15는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 단면도들이다. 이하에서, 도 14 및 도 15를 참조하여 반도체 패키지의 다양한 실시예들에 대해 설명한다.
먼저, 도 14를 참조하면, 언더필(395)의 적어도 일부는 메탈 라인(380)의 바닥면(380BS)의 일부를 덮을 수 있다.
언더필(395)의 일부는 메탈 라인(380)의 일부와 제3 방향(D3)으로 오버랩될 수 있다. 예를 들어, 언더필(395)의 일부는 메탈 라인(380)의 제1 서브 라인(380_S1)의 일부와 제3 방향(D3)으로 오버랩될 수 있다.
메탈 라인(380)과 캐패시터(CAP)의 제1 면(SUR1) 사이의 공간에 언더필(395)이 토출되고, 언더필(395)은 메탈 라인(380)을 향해 흐를 수 있다. 언더필(395)의 흐름은 메탈 라인(380)에서 제어되지만, 언더필(395)의 흐름이 메탈 라인(380)에 의하여 완전히 제어되지 않을 수 있다. 이 경우, 언더필(395)의 일부는 메탈 라인(380)의 바닥면(380BS)의 일부를 덮을 수 있다.
도 15를 참조하면, 언더필(395)의 적어도 일부는 메탈 라인(380)의 바닥면(380BS)의 일부를 덮을 수 있다.
언더필(395)의 일부는 메탈 라인(380)의 일부와 제3 방향(D3)으로 오버랩될 수 있다. 예를 들어, 언더필(395)의 일부는 메탈 라인(380)의 제1 서브 라인(380_S1)과 제3 방향(D3)으로 완전히 오버랩될 수 있다. 이 경우에도 언더필(395)은 메탈 라인(380)의 제2 서브 라인(380_S2)과 제3 방향(D3)으로 완전히 오버랩되지 않을 수 있다.
메탈 라인(380)과 캐패시터(CAP)의 제1 면(SUR1) 사이의 공간에 언더필(395)이 토출되고, 언더필(395)은 메탈 라인(380)을 향해 흐를 수 있다. 언더필(395)의 흐름은 메탈 라인(380)에서 제어되지만, 언더필(395)의 흐름이 메탈 라인(380)에 의하여 완전히 제어되지 않을 수 있다. 이 경우, 언더필(395)은 제1 서브 라인(380_S1)을 넘어서 흐를 수 있다. 그러나, 언더필(395)은 제2 서브 라인(380_S2)을 넘어서 흐르지 않을 수 있다.
도 16 및 도 17은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 단면도들이다. 이하에서, 도 16 및 도 17을 참조하여 반도체 패키지의 다양한 실시예들에 대해 설명한다.
먼저, 도 16을 참조하면, 제2 반도체 패키지(1000b)는 2개의 제2 반도체 칩(200a, 200b)을 포함할 수 있다. 즉, 제2 반도체 칩은 제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b)을 포함할 수 있다.
제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b)은 서로 이격될 수 있다. 제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b)은 상부 몰딩막(430)에 의해 서로 분리될 수 있다. 제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b) 각각은 그 하면에 제2 칩 패드들(221)을 포함할 수 있다. 제2 반도체 패키지(1000b)는 상부 도전 패드(403)를 포함하지 않는다. 일례로, 제2 칩 패드들(221)은 회로 기판(410) 내의 내부 배선(415)을 통해 하부 도전 패드(405)와 전기적으로 연결될 수 있다.
도 16에서 제1 및 제2 서브 반도체 칩(200a, 200b)이 회로 기판(410)의 상면 상에, 동일 레벨에 제공되는 것으로 도시하였으나, 제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b)은 회로 기판(410)의 상면에 순차적으로 적층될 수도 있다.
도 17을 참조하면, 도 2에 도시된 실시예와 달리, 제1 반도체 패키지(1000a)에서 상부 패키지 기판이 생략될 수도 있다.
보다 상세하게, 몰딩막(370) 상에, 상부 절연층(372)이 제공될 수 있다. 상부 절연층(372)은 절연 물질을 포함할 수 있다. 예를 들어, 상부 절연층(372)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 접속 부재들(450)은 회로 기판(410)의 하부 도전 패드(405)와 제1 반도체 패키지(1000a)의 금속 필라들(360) 사이에 제공될 수 있다. 제3 접속 부재들(450)의 일부는 상부 절연층(372) 내에 배치될 수 있다. 제3 접속 부재들(450)의 일면은 하부 도전 패드(405)와 접속될 수 있고, 제3 접속 부재들(450)의 타면은 금속 필라들(360)과 접속될 수 있다. 이에 따라, 제1 반도체 패키지(1000a)와 제2 반도체 패키지(1000b)가 전기적으로 연결될 수 있다.
제2 반도체 칩(200)은 회로 기판(410) 상에 배치될 수 있다. 제2 반도체 칩(200)의 제2 칩 패드들(221)은 회로 기판(410)의 상면과 접할 수 있다. 제2 반도체 칩(200)의 제2 칩 패드들(221)은 회로 기판(410) 내의 내부 배선(415)을 통해 하부 도전 패드(405)와 전기적으로 연결될 수 있다.
도 18 내지 도 25는 도 2의 단면을 가지는 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다. 이하에서, 도 18 내지 도 25를 참조하여 몇몇 실시예에 따른 반도체 패키지 제조 방법을 설명한다.
도 18을 참조하면, 캐리어 기판(500)이 제공될 수 있다. 캐리어 기판(500)은 유리(glass)를 포함할 수 있다. 캐리어 기판(500) 상에 프리 제1 하부 절연층(310L_p)이 형성될 수 있다.
프리 제1 하부 절연층(310L_p)은 감광성 절연물(Photoimageable dielectric)로 이루어질 수 있다. 프리 제1 하부 절연층(310L_p)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조 시클로부텐(benzocyclobutene) 계 폴리머 중에서 적어도 하나로 형성될 수 있다.
도 19를 참조하면, 프리 제1 하부 절연층(310L_p)의 일부를 식각할 수 있다.
먼저, 도시되진 않았지만, 프리 제1 하부 절연층(310L_p) 상에 마스크막이 형성될 수 있다. 상기 마스크막은 패드 패턴(도 2의 375)과, 메탈 라인(도 2의 380)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다. 상기 마스크막은 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), 또는 SOC(Spin on Carbon)로 형성될 수 있다.
상기 마스크막을 식각 마스크로 이용하여 프리 제1 하부 절연층(310L_p)의 일부를 식각할 수 있다. 프리 제1 하부 절연층(310L_p)의 일부를 식각하여 제1 트렌치(TR1)와 제2 트렌치(TR2)를 형성할 수 있다. 제1 트렌치(TR1)의 폭은 제2 트렌치(TR2)의 폭보다 작을 수 있지만, 이에 한정되는 것은 아니다. 제1 트렌치(TR1)와 제2 트렌치(TR2)는 동일 공정에 의해 형성될 수 있다. 이에 따라, 제1 트렌치(TR1)의 깊이와 제2 트렌치(TR2)의 깊이는 서로 동일할 수 있다.
도 20를 참조하면, 패드 패턴(375) 및 프리 메탈 라인(380p)이 형성될 수 있다. 패드 패턴(375)은 제2 트렌치(TR2) 내에 형성될 수 있다. 프리 메탈 라인(380p)은 제1 트렌치(TR1) 내에 형성될 수 있다. 패드 패턴(375) 및 프리 메탈 라인(380p)은 각각 도전성 물질을 포함할 수 있다. 일례로, 패드 패턴(375) 및 프리 메탈 라인(380p)은 각각 구리(Cu)를 포함할 수 있다.
도시되진 않았지만, 제1 트렌치(TR1)와 제2 트렌치(TR2)를 채우고, 프리 제1 하부 절연층(310L_p)을 덮는 프리 금속층이 형성될 수 있다. 상기 프리 금속층은 구리를 포함한다. 이어서, 프리 금속층을 식각하여 프리 제1 하부 절연층(310L_p)의 상면을 노출할 수 있다. 프리 금속층을 식각하여 패드 패턴(375) 및 프리 메탈 라인(380p)이 형성된다.
도 21을 참조하면, 하부 패키지 기판(300L), 제1 내지 제3 하부 재배선 패턴들(RDL_L1, RDL_L2, RDL_L3), 및 금속 필라들(360)이 형성될 수 있다.
먼저, 제1 하부 절연층(310L)이 형성될 수 있다. 제1 하부 절연층(310L) 내에 제1 하부 재배선 패턴(RDL_L1)의 비아 부분이 형성될 수 있다. 이어서, 제2 하부 절연층(320L)이 형성될 수 있다. 제2 하부 절연층(320L) 내에 제1 하부 재배선 패턴(RDL_L1)의 배선 부분과, 제2 하부 재배선 패턴(RDL_L2)의 비아 부분이 형성될 수 있다. 이어서, 제3 하부 절연층(330L)이 형성될 수 있다. 제3 하부 절연층(330L) 내에 제2 하부 재배선 패턴(RDL_L2)의 배선 부분과, 제3 하부 재배선 패턴(RDL_L3)의 비아 부분이 형성될 수 있다. 제3 하부 재배선 패턴(RDL_L3)의 배선 부분은 제3 하부 절연층(330L) 상에 형성될 수 있다.
하부 패키지 기판(300L)은 제1 내지 제3 하부 절연층(310L, 320L, 330L)을 포함한다. 하부 패키지 기판(300L)은 서로 대향하는 전면(300L_a)과 후면(300L_b)을 포함한다. 하부 패키지 기판(300L)의 전면(300L_a)은 제3 하부 절연층(330L)의 상면일 수 있다. 하부 패키지 기판(300L)의 후면(300L_b)은 제1 하부 절연층(310L)의 하면일 수 있다.
하부 패키지 기판(300L)의 전면(300L_a) 상에 금속 필라들(360)이 형성될 수 있다.
도 22를 참조하면, 제1 반도체 칩(100)이 하부 패키지 기판(300L)의 전면(300L_a) 상에 실장될 수 있다. 먼저, 제2 접속 부재들(150)이 제3 하부 재배선 패턴들(RDL_L3) 상에 랜딩될 수 있다. 이어서, 제1 반도체 칩(100)이 제2 접속 부재들(150) 상에 실장될 수 있다. 제1 칩 패드들(111)은 제2 접속 부재들(150)과 접속될 수 있다.
이어서, 몰딩막(370)이 형성될 수 있다. 몰딩막(370)은 제1 반도체 칩(100)과, 금속 필라들(360)을 덮을 수 있다.
몰딩막(370) 상에 상부 패키지 기판(300U)이 형성될 수 있다. 상부 패키지 기판(300U)은 제1 내지 제3 상부 절연층(310U, 320U, 330U)과 제1 내지 제3 상부 절연층(310U, 320U, 330U) 내의 상부 재배선 패턴들(RDL_U)을 포함할 수 있다.
도 23을 참조하면, 캐리어 기판(500)이 제거될 수 있다. 캐리어 기판(500)이 제거되어 하부 패키지 기판(300L)의 후면(300L_b)이 노출된다. 하부 패키지 기판(300L)의 후면(300L_b)이 노출되면서 프리 메탈 라인(380p)의 표면이 노출된다. 이로 인하여 프리 메탈 라인(380p)의 일부가 산화될 수 있다. 프리 메탈 라인(380p)의 일부가 산화되어 메탈 라인(380)이 형성될 수 있다.
메탈 라인(380)은 금속막(382)과 금속산화막(384)을 포함한다. 일례로, 금속막(382)은 구리(Cu)를 포함하고, 금속산화막(384)은 산화 구리(CuO)를 포함한다. 금속산화막(384)의 제3 방향(D3)으로의 두께는 1000Å 이상일 수 있지만, 이에 한정되는 것은 아니다.
도 24를 참조하면, 하부 패키지 기판(300L)의 후면(300L_b) 상에 복수의 연결 단자들(390)과 복수의 제1 접속 부재들(385)이 랜딩(landing)될 수 있다. 연결 단자들(390)과 복수의 제1 접속 부재들(385)은 패드 패턴(375)과 접속될 수 있다. 제1 접속 부재들(385) 상에 캐패시터(CAP)가 실장될 수 있다.
도 25를 참조하면, 언더필(395)이 토출될 수 있다. 언더필(395)은 캐패시터(CAP)와 메탈 라인(380) 사이의 공간에 토출될 수 있다. 언더필(395)은 하부 패키지 기판(300L)의 후면(300L_b)에 토출되어 캐패시터(CAP) 하부 패키지 기판(300L) 사이의 공간으로 흐를 수 있다. 언더필(395)은 캐패시터(CAP) 하부 패키지 기판(300L) 사이의 공간을 채울 수 있다.
언더필(395)은 메탈 라인(380)을 넘어서 흐르지 않는다. 메탈 라인(380)과 하부 패키지 기판(300L)의 물성 차이에 기인하여 언더필(395)은 메탈 라인(380)을 넘어서 흐르지 않는다. 이로 인해 연결 단자(390)가 언더필(395)에 의해 오염되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 칩 200: 제2 반도체 칩
300: 패키지 기판 360: 금속 필라
370: 몰딩막 375: 패드 패턴
380: 메탈 라인 380_S1: 제1 서브 라인
380_S2: 제2 서브 라인 382: 금속막
384: 금속산화막 390: 연결 단자
395: 언더필 CAP: 캐패시터
TR1: 제1 트렌치

Claims (10)

  1. 서로 반대되는 전면 및 후면을 포함하는 패키지 기판;
    상기 패키지 기판의 전면 상에 실장되는 반도체 칩;
    상기 패키지 기판의 후면 상에 배치되는 캐패시터;
    상기 패키지 기판의 후면 상에, 상기 캐패시터 주위에 배치되는 복수의 연결 단자들; 및
    상기 패키지 기판 내에 형성되고, 제1 방향으로 연장되는 트렌치를 채우는 메탈 라인을 포함하고,
    상기 메탈 라인은 상기 캐패시터와 상기 연결 단자 사이에 배치되고,
    상기 메탈 라인은 상기 캐패시터와 상기 제1 방향과 교차하는 제2 방향으로 이격되고,
    상기 메탈 라인과 상기 캐패시터의 이격 거리는 100㎛ 이상 1000㎛ 이하인, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 메탈 라인은 상기 제1 방향으로 연장하고, 서로 상기 제2 방향으로 이격된 제1 서브 라인 및 제2 서브 라인을 포함하는, 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제1 서브 라인과 상기 제2 서브 라인의 이격 거리는 적어도 10㎛ 이상인, 반도체 패키지.
  4. 제 1항에 있어서,
    상기 메탈 라인의 상기 제2 방향으로의 폭은 적어도 30㎛ 이상인, 반도체 패키지.
  5. 제 1항에 있어서,
    상기 메탈 라인은 금속막 및 상기 금속막 상의 금속산화막을 포함하는, 반도체 패키지.
  6. 제 5항에 있어서,
    상기 금속산화막의 두께는 1000Å 이상인, 반도체 패키지.
  7. 제 1항에 있어서,
    상기 패키지 기판 내에 배치되어 상기 패키지 기판의 후면을 노출하고, 사익 연결 단자와 접속되는 패드 패턴을 더 포함하고,
    상기 패드 패턴의 제3 방향으로의 두께는 상기 트렌치의 깊이와 동일한, 반도체 패키지.
  8. 서로 반대되는 전면 및 후면을 포함하는 패키지 기판;
    상기 패키지 기판의 전면 상에 실장되는 반도체 칩;
    상기 패키지 기판의 후면 상에 배치되고, 평면적 관점에서 사각형 형상을 갖고, 제1 면 내지 제4 면을 포함하는 캐패시터;
    상기 캐패시터와 상기 패키지 기판 사이에 제공되는 언더필;
    상기 캐패시터를 둘러싸고, 상기 패키지 기판의 후면 상에 배치되고, 상기 언더필과 접촉하지 않는 복수의 연결 단자들; 및
    상기 패키지 기판 내에, 상기 캐패시터와 상기 연결 단자 사이에 배치되는 복수의 메탈 라인을 포함하고,
    상기 복수의 메탈 라인은 평면적 관점에서, 상기 제1 면 상에 배치되되, 상기 제2 면, 상기 제3 면, 및 상기 제4 면 상에 배치되지 않고,
    상기 복수의 메탈 라인 각각은 평면적 관점에서 'I'자 형상을 갖는, 반도체 패키지.
  9. 제 8항에 있어서,
    상기 복수의 메탈 라인은 상기 제1 면에서부터 순차적으로 배열되는 제1 내지 제3 서브 라인을 포함하고,
    상기 제1 내지 제3 서브 라인들은 각각 서로 10㎛ 이상 이격되고,
    상기 언더필은 상기 제1 서브 라인 및 상기 제2 서브 라인 중 적어도 일부와 상기 패키지 기판의 두께 방향으로 오버랩되고,
    상기 언더필은 상기 제3 서브 라인과 상기 패키지 기판의 두께 방향으로 완전히 오버랩되지 않는, 반도체 패키지.
  10. 서로 반대되는 전면 및 후면을 포함하는 패키지 기판;
    상기 패키지 기판 내에 배치되어 상기 패키지 기판의 후면을 노출하는 패드 패턴;
    상기 패키지 기판의 전면 상에 실장되는 반도체 칩;
    상기 패키지 기판의 후면 상에 배치되고, 평면적 관점에서 사각형 형상을 갖고, 제1 면 내지 제4 면을 포함하는 캐패시터;
    상기 캐패시터와 상기 패키지 기판 사이에 제공되는 언더필;
    상기 패키지 기판의 후면 상에, 상기 캐패시터 주위에 배치되고, 상기 언더필과 접촉하지 않고, 상기 패드 패턴과 접속되는 복수의 연결 단자들; 및
    상기 패키지 기판 내에 형성되고, 제1 방향으로 연장되는 트렌치를 채우고, 금속막과 상기 금속막 상의 금속산화막을 포함하는 메탈 라인을 포함하고,
    상기 트렌치는 상기 제1 면 상에 형성되되, 상기 제2 면, 상기 제3 면, 및 상기 제4 면 상에 형성되지 않고,
    상기 메탈 라인은 상기 제1 방향으로 연장하고, 서로 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 서브 라인 및 제2 서브 라인을 포함하고,
    상기 언더필은 상기 제1 서브 라인의 적어도 일부와 상기 제1 및 제2 방향과 교차하는 제3 방향으로 오버랩되고, 상기 제2 서브 라인과 완전히 상기 제3 방향으로 오버랩되지 않고,
    상기 메탈 라인의 바닥면과 상기 패키지 기판의 후면은 동일 평면에 놓이고,
    상기 패드 패턴의 상기 제3 방향으로의 두께는 상기 메탈 라인의 상기 제3 방향으로의 두께와 동일한, 반도체 패키지.
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