KR20230175214A - 반도체 디바이스 및 디바이스를 제조하고 동작시키기 위한 방법들 - Google Patents

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Abstract

반도체 디바이스는 결정질 기판 및 결정질 기판 상에 에피택셜 배열된 나노와이어를 포함한다. 나노와이어는 기판 위에 배열된 게이팅층, 게이팅층 위에 배열된 양자 웰, 게이팅층과 양자 웰 사이에 배열된 중간 배리어, 및 양자 웰 위에 배열된 상부 배리어를 포함한다. 게이팅층을 나노와이어에 통합함으로써, 기판이 바닥부 게이트를 통합할 것을 요하지 않고 양자 웰의 바닥부 게이팅이 가능하게 된다. 반도체 디바이스를 동작시키는 방법 및 반도체 디바이스를 제조하는 방법이 또한 제공된다.

Description

반도체 디바이스 및 디바이스를 제조하고 동작시키기 위한 방법들
위상 양자 컴퓨팅(topological quantum computing)은, 초전도체에 반도체가 커플링된 영역들에 비가환 애니온(non-abelian anyon)들이 "마요라나 제로 모드"("Majorana zero mode"; MZM)들의 형태로 형성될 수 있는 현상에 기초한다. 비가환 애니온은 일 유형의 준입자(quasiparticle)로, 입자 그 자체가 아니지만 적어도 부분적으로 입자처럼 거동하는 전자 액체(electron liquid)에서의 여기(excitation)를 의미한다. MZM은 그러한 준입자들의 특정 속박 상태(bound state)이다. 어떤 조건들 하에서, 이 상태들은, 초전도체로 코팅된 일 길이의 반도체로 형성된 나노와이어에서 반도체 초전도체 계면에 가까이 형성될 수 있다. MZM들이 나노와이어에서 유도될 때, "위상 레짐(topological regime)"에 있다고 한다. 이를 유도하는 것은 종래에 외부적으로 인가되는 자기장, 및 초전도체 재료에서 초전도 거동을 유도하는 온도까지의 나노와이어의 냉각을 요한다. 이는 또한 정전 퍼텐셜(electrostatic potential)로 나노와이어의 일부를 게이팅(gating)하는 것을 수반할 수 있다.
그러한 나노와이어들의 네트워크를 형성하고 네트워크의 부분들에 위상 레짐을 유도함으로써, 양자 컴퓨팅의 목적을 위해 조작(manipulate)될 수 있는 양자 비트를 생성하는 것이 가능하다. 큐비트로도 지칭되는 양자 비트는, 2개의 가능한 결과들을 갖는 측정이 수행될 수 있지만, 임의의 주어진 시간에(측정되고 있지 않을 때) 실제로 상이한 결과들에 대응하는 2개의 상태들의 양자 중첩에 있을 수 있는 원소(element)이다.
MZM을 유도하기 위해, 초전도체(예를 들어, 알루미늄, Al)가 초전도 거동을 보이는 온도까지 디바이스가 냉각된다. 초전도체는, 인접한 반도체에 근접 효과(proximity effect)를 야기하여, 이에 의해 초전도체와의 계면 근방의 반도체의 영역이 또한 초전도 특성들을 보인다. 즉, 초전도체 뿐만 아니라 인접한 반도체에 위상 상 거동(topological phase behaviour)이 유도된다. 이는 MZM들이 형성되는 반도체의 이 영역에서이다.
MZM들이 형성될 수 있는 위상 상을 유도하기 위한 다른 조건은 반도체에서 스핀 축퇴(spin degeneracy)를 리프트하기 위한 자기장의 인가이다. 양자 시스템의 맥락에서의 축퇴는 상이한 양자 상태들이 동일한 에너지 레벨을 갖는 경우를 지칭한다. 축퇴를 리프트하는 것은 그러한 상태들이 상이한 에너지 레벨들을 취하게 하는 것을 의미한다. 스핀 축퇴는 상이한 스핀 상태들이 동일한 에너지 레벨을 갖는 경우를 지칭한다. 스핀 축퇴는, 상이하게 스핀 분극된 전자들 간의 에너지 레벨 분할을 야기하는 자기장에 의해 리프트될 수 있다. 이는 제만 효과(Zeeman effect)로 알려져 있다. 일반적으로 자기장은 외부 전자석에 의해 인가된다. 그러나, US 16/246287은 또한, 외부 자석에 대한 필요성 없이, 스핀 축퇴를 리프팅하기 위한 자기장을 내부적으로 인가하기 위해, 초전도체와 반도체 사이에 강자성 절연체(ferromagnetic insulator)의 층이 배치된 이종구조체(heterostructure)를 개시했다. 강자성 절연체에 대해 주어진 예시들은 EuS, GdN, Y3Fe5O12, Bi3Fe5O12, YFeO3, Fe2O3, Fe3O4, GdN, Sr2CrReO6, CrBr3/Crl3, YTiO3의 형태에 있는 중원소(heavy element)들의 화합물들을 포함한다(중원소들은 유로퓸, 가돌리늄, 이트륨, 아이언, 스트론튬 및 레튬임).
MZM들을 유도하는 것은 일반적으로 또한 정전 퍼텐셜로 나노와이어를 게이팅하는 것을 요한다. 정전 퍼텐셜은 게이트 전극을 사용하여 인가된다. 정전 퍼텐셜을 인가하는 것은 반도체 컴포넌트의 전도대(conductance band) 또는 가전자대(valence band)에 있는 전하 캐리어들의 수를 조작한다.
일 양태에서, 본 발명은 반도체 디바이스를 제공한다. 반도체 디바이스는 결정질 기판(crystalline substrate) 및 결정질 기판 상에 에피택셜 배열된 나노와이어를 포함한다. 나노와이어는 기판 위에 배열된 게이팅층, 게이팅층 위에 배열된 양자 웰, 게이팅층과 양자 웰 사이에 배열된 중간 배리어, 및 양자 웰 위에 배열된 상부 배리어를 포함한다. 게이팅층을 나노와이어에 통합함으로써, 기판이 바닥부 게이트를 통합할 것을 요하지 않고 양자 웰의 바닥부 게이팅이 가능하게 된다.
관련된 양태는 반도체 디바이스를 동작시키는 방법을 제공한다. 방법은 게이팅층에 정전 포텐셜을 인가하는 단계를 포함하고, 이에 의해 게이팅층이 양자 웰을 게이팅하기 위한 게이트 전극으로서 작용한다.
다른 양태는 양자 웰을 게이팅하기 위한 반도체층의 사용을 제공하고, 반도체층은 양자 웰 아래에 있고, 반도체층과 양자 웰 사이에 중간 배리어가 존재하며, 중간 배리어는 추가 반도체의 층을 포함한다. 반도체층, 양자 웰, 및 중간 배리어는 각각 나노와이어의 컴포넌트일 수 있다. 사용은 본원에서 설명되는 디바이스의 맥락에 있을 수 있다.
더 추가의 양태에서, 본 발명은 반도체 디바이스를 제조하는 방법을 제공한다. 방법은 결정질 기판 위에 마스크를 형성하는 단계 - 마스크는 나노와이어를 성장시키기 위한 영역을 정의하는 개구부를 가짐 - , 및 후속하여 영역에서 결정질 기판 상에 나노와이어를 에피택셜 성장시키는 단계를 포함한다. 나노와이어를 성장시키는 단계는, 기판 위에 저부 배리어를 성장시키는 단계, 저부 배리어 위에 게이팅층을 성장시키는 단계, 게이팅층 위에 중간 배리어를 성장시키는 단계, 중간 배리어 위에 양자 웰을 성장시키는 단계, 및 양자 웰 위에 상부 배리어를 성장시키는 단계를 포함한다.
본 요약은 아래의 상세한 설명에서 추가로 설명되는 개념들의 선택을 단순화된 형태로 소개하기 위해 제공된다. 본 요약은 청구된 주제(subject matter)의 주요 피처들 또는 필수적인 피처들을 식별시키기 위해 의도되는 것은 아니며, 청구된 주제의 범위를 제한하는 데 사용되도록 의도되는 것도 아니다. 청구된 주제가 임의의 또는 모든 본원에서 언급되는 단점들을 해결하는 구현예들에 제한되는 것도 아니다.
본 개시의 실시예들의 이해를 돕기 위해 그리고 그러한 실시예들이 어떻게 효과로 옮겨질 수 있는지를 보이기 위해, 첨부한 도면들에 대한 참조가 예시에 의해서만 이루어지며, 여기서:
도 1은 예시적인 반도체 디바이스의 개략적인 사시도이고;
도 2는 반도체 디바이스들용 게이트 전극들의 예시적인 배열들을 도시하고;
도 3은 전기 접촉부들의 세트의 제1 예시를 포함하는 예시적인 반도체 디바이스의 측면도이고;
도 4는 전기 접촉부들의 제2의 예시적인 세트를 포함하는 예시적인 반도체 디바이스의 사시도이고;
도 5는 도 4 디바이스의 평면도이며;
도 6은 반도체 디바이스를 제조하는 방법의 개요를 서술하는 흐름도이다.
도면들은 개략적이며 축적대로이지 않다.
동사 '포함하다'는 본원에서 '포함하거나 구성하다'의 약어(shorthand)로서 사용된다. 환언하면, 동사 '포함하다'가 개방형 용어이도록 의도되지만, 폐쇄형 용어 '구성하다'로의 이 용어의 대체가 특히 화학 조성들과의 연결에서 사용되는 경우 명시적으로 고려된다.
설명의 편의를 위해 그리고 관련 도면에 도시된 배향과 관련하여 "최상부", "바닥부", "좌측", "우측", "위", "아래", "수평" 및 "수직"과 같은 방향성 용어들이 본원에서 사용된다. 임의의 의심의 회피를 위해, 이 전문용어는 외부 참조 프레임에서 디바이스의 배향을 제한하도록 의도되는 것은 아니다.
본원에서 사용되는 바와 같이, 용어 "초전도체"는, 재료의 임계 온도(Tc) 아래의 온도까지 냉각되었을 때 초전도성이 되는 재료를 지칭한다. 이 용어의 사용은 디바이스의 온도를 제한하도록 의도되는 것은 아니다.
"나노와이어"는 나노 스케일 폭, 및 적어도 10, 적어도 100, 또는 적어도 500, 또는 적어도 1000의 폭에 대한 길이 비율을 갖는 세장형 부재(elongate member)이다. 나노와이어는 일반적으로 10 nm 내지 500 nm, 선택적으로 50 nm 내지 100 nm 또는 75 nm 내지 125 nm의 범위 내의 폭을 갖는다. 길이들은 일반적으로 마이크로미터 정도, 예를 들어 적어도 1 μm, 또는 적어도 10 μm이다. 예를 들어, 나노와이어는 2 μm 내지 20 μm의 범위 내의 길이 및 40 nm 내지 200 nm 범위 내의 폭을 가질 수 있다.
"반도체 초전도체 혼성 구조체"는, 특정 동작 조건들 하에서 서로 커플링되게 될 수 있는 반도체 컴포넌트 및 초전도체 컴포넌트를 포함한다. 특히, 이 용어는 마요나라 제로 모드들, 또는 양자 컴퓨팅 응용들에 유용한 다른 여기들과 같은 위상 거동을 보일 수 있는 구조체를 지칭한다. 동작 조건들은 일반적으로 구조체를 초전도체 컴포넌트의 Tc 아래의 온도까지 냉각하고, 구조체에 자기장을 인가하며, 구조체에 정전기 게이팅을 적용하는 것을 포함한다. 일반적으로, 반도체 컴포넌트의 적어도 일부가 초전도체 컴포넌트과 밀접하게 접촉되어 있으며, 예를 들어 초전도체 컴포넌트가 반도체 컴포넌트 상에 에피택셜 성장될 수 있다. 그러나 반도체 컴포넌트와 초전도체 컴포넌트 사이의 하나 이상의 추가 컴포넌트들 갖는 특정 디바이스 구조체들이 제안되어 왔다.
다양한 접근법들이 게이팅 반도체 디바이스들에 취해져 왔다. 바닥부 게이트형 디바이스를 제공하는 것이 특히 유용할 것이다.
증기 액체 고체(vapour-liquid-solid; VLS) 성장 나노와이어에 대한 바닥부 게이팅을 구현하는 것은 비교적 간단하다. VLS 나노와이어들을 포함하는 디바이스를 제조하기 위해, 나노와이어들이 성장 기판 상에 먼저 성장된다. VLS에 의해 생성된 나노와이어들은 수직으로 배향된다: 이들의 길이 축이 성장 기판의 평면에 수직임. 나노와이어들은 이어서 성장 기판으로부터 절단(cleave)되며, 디바이스 기판 상에 수평 배향으로 배치된다. 예를 들어, 패터닝된 금속층의 형태에 있는 바닥부 게이트 전극들이 나노와이어들을 추가하기 전에 디바이스 기판 상에 미리 형성될 수 있다.
VLS 나노와이어들에 기초한 디바이스들은, 성장 기판으로부터 나노와이어들을 절단하는 요건 때문에 제한된 확장성을 갖는다. 나노와이어들을 위치시키는 것은 정교하며, 시간 소모적인 프로세스이고, 디바이스의 복잡성이 증가함에 따라 빠르게 비실용적이게 된다.
나노와이어들을 제조하는 다른 접근법은 선택적 영역 성장(selective area growth)이다. 선택적 영역 성장은, 결정질 반도체가 마스크에서의 개구부들에 의해 정의된 영역에 선택적으로 성장되는 것을 가능하게 하기 위한 마스크의 사용을 포함한다. 선택적 영역 성장은, 디바이스 기판 바로 위에 성장되는 수평 배향 나노와이어들을 형성한다. 따라서 절단 또는 이송이 수행되지 않는다. 이는 나노와이어들의 비교적 복잡한 네트워크들이 생성되는 것을 가능하게 할 수 있다.
선택적 영역 성장 나노와이어들의 바닥부 게이팅이 도전과제이다. 하나의 접근법은, 예를 들어 마스크를 형성하기 전에 기판의 표면에 걸쳐 전도성 버퍼층을 형성함으로써 기판을 바닥부 게이트로서 구성하는 것이다. 이 접근법이 바닥부 게이팅이 달성되는 것을 가능하게 하지만, 제한들을 갖는다. 전도성 버퍼층이 가능한 회로 설계들을 제한한다. 또한, 마스크가 전도성 버퍼층을 형성한 후에 형성되기 때문에, 나노와이어와 버퍼층 사이에 전하 트랩(charge trap)들이 생성될 수 있다. 이는 디바이스의 성능에 부정적으로 영향을 줄 수 있다.
절연 기판의 사용을 가능하게 하면서 바닥부 게이트를 선택적 영역 성장 나노와이어에 통합시키는 반도체 디바이스들이 본원에서 제공된다. 디바이스들이 특히 큐비트 디바이스들의 컴포넌트들로서 유용할 수 있지만, 양자 웰을 바닥부 게이팅하는 것이 희망될 수 있는 다른 맥락들에서도 적용가능하다.
이제 예시적인 반도체 디바이스(100)가 도 1을 참조하여 설명될 것이다. 디바이스는 기판(110) 상에 배열된 나노와이어를 포함한다. 도 1은 디바이스(100)의 개략적인 사시도이다.
디바이스(100)는 기판(110)을 포함한다. 기판은 웨이퍼, 즉 일 피스(piece)의 단결정질 재료를 포함한다. 하나의 예시적인 웨이퍼 재료는 인듐 인화물(indium phosphide)이다. 웨이퍼 재료들의 다른 예시들은 갈륨 비화물(gallium arsenide), 인듐 안티몬화물(indium antimonide), 인듐 비화물, 및 실리콘을 포함한다.
기판은 웨이퍼로 구성될 수 있다. 대안적으로, 기판은 집적 전기 회로들과 같은 추가 구조체들을 더 포함하는 기능화된 웨이퍼일 수 있다.
웨이퍼 상에 유전체 마스크(112)가 배열된다. 본원에서 제공되는 나노와이어들은 선택적 영역 성장을 사용하여 제조될 수 있다. 선택적 영역 성장은, 컴포넌트의 에피택셜 성장이 일어나는 위치를 제어하기 위해 마스크(112)를 사용한다. 마스크(112)는 성장 동안 선택도(selectivity)를 제공하는 임의의 재료를 포함할 수 있고, 특히 비정질 유전체 재료를 포함할 수 있다. 컴포넌트는 분자 빔 에피택시(molecular beam epitaxy; "MBE"), 금속 유기 기상 에피택시(metal-organic vapor phase epitaxy; "MOVPE") 등과 같은 기술을 사용하여 성장될 수 있다. 마스크(112)는 일반적으로 컴포넌트를 성장시킨 후 제거되지 않고, 따라서 마무리된 디바이스에 존재한 채 남아있다. 마스크들을 형성하는 데 유용한 유전체 재료들의 예시들은 실리콘 산화물들(SiOx), 실리콘 질화물들(SiNx), 알루미늄 산화물들(AIOx), 및 하프늄 산화물들(HfOx)을 포함한다.
이 예시에서 선택적 영역 성장에 의해 획득가능한 나노와이어인 나노와이어("SAG 나노와이어"로도 지칭됨)는 기판(110)의 표면으로부터 유전체 마스크(112)에서의 개구부를 관통하여 연장된다. 나노와이어는 수평으로 배향된다. 환언하면, 나노와이어의 길이 차원(length dimension)이 기판의 표면과 평행하다. 도 1에 도시된 나노와이어의 상대적 높이는 과장되었다.
나노와이어는 복수의 층들을 포함하고, 배리어층들(130, 150, 170)을 더 포함하는 샌드위치 구조체에 배열된 게이팅층(140) 및 양자 웰(160)을 포함한다. 양자 웰(160)은 디바이스의 활성 영역이며: 사용시, 관심있는 양자 여기들이 이 층에서 생성된다. 게이팅층(140)은 양자 웰(160)에 대한 하부 게이트로서 역할한다.
하부 게이트를 SAG 나노와이어 자체에 통합함으로써, 기판과 대조적으로, 하부 게이트를 기판에 통합함으로써 부과될 수 있는 설계 제약들이 해제된다. 일 예시로서, 기판이 절연 기판일 수 있고, 이에 의해 전기 회로들이 기판 상에 형성되는 것을 가능하게 한다. 이는 반도체 디바이스가 더 넓은 범위의 시스템들에 통합되는 것을 가능하게 한다.
전압원에 연결될 때, 게이팅층(140)이 양자 웰(160)을 게이팅하기 위한 정전기장을 제공할 수 있다면, 게이팅층(140)의 성질(nature)이 특별히 제한되지 않는다. 게이팅층(140)은 양자 웰일 수 있다. 대안적으로, 게이팅층(140)은 반도체, 특히 도핑된 반도체일 수 있다. 도핑된 반도체들은 도핑되지 않은 반도체들과 비교하여 상대적으로 높은 전도도를 갖는다.
예시적인 나노와이어에 존재하는 다양한 층들이 이제 각각 차례로 설명될 것이다.
예시적인 나노와이어의 하부층은 선택적 버퍼층(120)이다. 버퍼층(120)은 결정질 기판(110)의 표면 상에 에피택셜 배열된다. 나노와이어가 에피택셜 성장에 의해 형성되기 때문에, 나노와이어의 바로 인접한 층들 사이의 우수한 격자 정합(lattice matching)이 바람직하다. 환언하면, 인접한 층들이 바람직하게, 가능한 한 유사한 격자 상수들을 갖는다. 이를 위해, 버퍼층(120)은, 결정질 기판의 격자 상수와 본 예시에서 저부 배리어(130)인 다음 층의 격자 상수 사이의 격자 상수를 갖도록 선택된 재료를 포함할 수 있다. 디바이스의 임의의 2개의 컴포넌트들 사이에 적절한 버퍼층들이 제공될 수 있다.
버퍼층(120)의 최상부 상에 저부 배리어(130)가 배열된다. 저부 배리어는 게이팅층(140) 내에 전하를 국부화하는 역할을 하는 절연 컴포넌트이다. 저부 배리어는 단일 재료의 층, 또는 2개 이상의 상이한 재료들의 복수의 층들을 포함할 수 있다. 예를 들어, 저부 배리어는 2개의 상이한 재료들의 층들의 교호 스택을 포함할 수 있다. 그러한 층들의 수는 특별히 제한되지 않는다.
나노와이어의 컴포넌트들은 III-V족 반도체 재료들, 또는 II-VI족 반도체 재료들을 포함할 수 있다. III-V족 반도체 재료는 인듐, 알루미늄 및 갈륨으로부터 선택되는 적어도 하나의 III족 원소; 및 비소, 인, 및 안티몬(antimony)으로부터 선택되는 적어도 하나의 V족 원소를 포함하는 화합물 또는 합금일 수 있다.
버퍼층 및/또는 저부 배리어층은 예를 들어, 공식 1의 재료들을 각각 독립적으로 포함할 수 있다:
AlxInyGazAs
여기서 x, y 및 z의 값들은 독립적으로 선택되고, 0 내지 1의 범위이다. x, y 및 z는 합이 1일 수 있다. 재료는, 인듐 비화물, 알루미늄 인듐 비화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 및 알루미늄 인듐 갈륨 비화물로부터 선택될 수 있다.
별도의 버퍼층의 포함은 선택적이며, 저부 배리어층이 기판의 표면 바로 위에 배열될 수 있다. 저부 배리어층은 2개 이상의 상이한 재료들을 포함하는 2개 이상의 층들을 포함할 수 있다. 각각의 재료는 공식 1의 재료일 수 있다.
게이팅층(140)이 저부 배리어(130) 상에 배열되고 저부 배리어(130)와 중간 배리어(150) 사이에 끼워진다. 게이팅층(140)은 저부 배리어(130) 및 중간 배리어(150)의 밴드 갭들과 비교하여 상대적으로 작은 밴드 갭을 갖는 반도체 재료의 층을 포함한다.
게이팅층(140)은 공식 1의 재료를 포함할 수 있다. x, y 및 z의 값들을 변화시킴으로써, 재료의 전자적 특성들, 특히 밴드 갭을 제어하는 것이 가능하다. 예를 들어, 배리어층들은 알루미늄 갈륨 비화물을 포함할 수 있고, 양자 웰층들은 갈륨 비화물을 포함할 수 있다.
사용시, 게이팅층(140)은, 전하가 게이팅층(140)에 국부화되는 전도성층으로서 작용한다. 이는, 게이팅층(140)이 양자 웰(160)을 게이팅하기 위한 게이트 전극으로서 동작되는 것을 가능하게 한다.
게이팅층(140) 상에 중간 배리어(150)가 배열된다. 저부 배리어(130)와 마찬가지로, 중간 배리어(150)는 절연 컴포넌트이다. 중간 배리어(150)는, 게이팅층(140)과 양자 웰(160) 사이의 전류의 흐름을 방지하기 위한 게이트 유전체로서 역할한다.
중간 배리어(150)는 저부 배리어(130)와 유사한 구조를 가질 수 있고, 비교적 높은 밴드 갭 반도체 재료(들), 예를 들어 공식 1의 재료들의 하나 이상의 층을 포함할 수 있다.
예시된 예시에서, 중간 배리어는 제1 층(152), 제2 층(154), 및 제3 층(156)을 포함한다. 복수의 층들로 배리어를 구성하는 것은 결함 필터링을 제공할 수 있는데, 즉 사용되는 재료들의 결정질 구조에서의 전위(dislocation)들의 영향을 감소시킬 수 있다.
중간 배리어(150) 상에 양자 웰(160)이 배열된다. 양자 웰(160)은 배리어들의 밴드 갭들과 비교하여 상대적으로 작은 밴드 갭을 갖는 반도체 재료의 층을 포함할 수 있다. 양자 웰들을 형성하는 데 유용한 재료들은, 예를 들어 Odoh and Njapba, "A Review of Semiconductor Quantum Well Devices", Advances in Physics Theories and Applications, vol. 46, 2015, pp. 26-32; 및 S. Kasap, P. Capper (Eds.), "Springer Handbook of Electronic and Photonic Materials", DOI 10.1007/978-3-319-48933-9_40에서 설명된다.
양자 웰(160)은 반도체 디바이스의 활성, 작동 컴포넌트이다. 사용시, 게이팅층(140)이 양자 웰(160)에 대한 하부 게이트로서 작용하는 상태에서, 마요라나 제로 모드들과 같은 관심있는 여기들이 양자 웰(160)에 생성될 수 있다.
이 예시에서, 양자 웰(160) 위에 상부 배리어(170)가 배열된다. 상부 배리어(170)는 저부 및 중간 배리어들(130, 150)과 구성에서 유사할 수 있다. 상부 배리어(170)는 공식 1의 재료들의 하나 이상의 층을 포함할 수 있다.
상부 배리어(170) 상에 초전도체 컴포넌트(180)가 배열된다. 예시적인 디바이스는 반도체 초전도체 혼성 디바이스로서 구성된다. 환언하면, 초전도체 컴포넌트(180)는, 양자 웰(160)의 재료와 양자 웰(160)과의 에너지 레벨 혼성화를 겪도록 구성될 수 있다. 상부 배리어(170)는 양자 웰(160)과 초전도체 컴포넌트(180) 사이의 상호작용의 강도를 조정하는 역할을 한다.
존재하는 경우 초전도체의 성질은 특별히 제한되지 않으며, 적절히 선택될 수 있다. 초전도체는 일반적으로 s파 초전도체(s-wave superconductor)이다. 본 분야에 알려진 다양한 s파 초전도체들 중 임의의 것이 사용된다. 예시들은 알루미늄, 인듐, 주석, 및 납을 포함하고, 알루미늄이 일부 맥락들에서 선호된다. 알루미늄이 사용되는 구현예들에서, 초전도체 컴포넌트는 예를 들어 3 nm 내지 20 nm의 범위 내의 두께를 가질 수 있다.
예시된 구조체에 다양한 변형들이 이루어질 수 있다. 예를 들어, 상부 배리어(170)가 선택적이며 생략될 수 있다. 초전도체 컴포넌트(180)가 생략될 수 있다. 디바이스가 하나보다 많은 양자 웰을 포함할 수 있다. 디바이스가 하나보다 많은 게이팅층을 포함할 수 있다. 예를 들어, 최상부 게이트로서 작용하도록 구성되는 추가 게이팅층에 의해 초전도체 컴포넌트(180)가 대체될 수 있다.
제1 양자 웰(140)에 의해 제공되는 하부 게이팅이 게이팅의 다른 형태들과의 조합으로 사용될 수 있다. 디바이스의 거동에 대한 더 미세한 제어를 가능하게 하기 위해 디바이스의 상이한 부분들이 상이하게 게이팅될 수 있다. 본원에서 설명되는 반도체 디바이스들에 대한 추가적인 게이트 전극들에 대한 예시적인 구성들이 도 2를 참조하여 논의될 것이다. 도 2는 예시적인 디바이스의 단순화된 개략적인 단면이다.
일반적으로, 게이팅을 제공하기 위한 구조체는 게이트 전극 및 게이트 전극과 디바이스의 추가 컴포넌트들 사이의 전류의 흐름을 방지하기 위한 게이트 유전체를 포함한다. 그러한 구조체는 게이트 스택으로 지칭될 수 있다.
도 2는, 도 1을 참조하여 설명된 바와 같이 유전체 마스크(212), 반도체 디바이스(220) 및 기판(210)을 포함하는 예시적인 디바이스(200)를 도시한다. 반도체 디바이스(220)의 상세사항들은 표현의 명확성을 위해 도면에서 생략된다. 디바이스(200)는, 측부 게이트형 및 최상부 게이트형이라는 점에서 디바이스(100)와 상이하다.
측부 게이트(230)에 의해 측부 게이팅이 제공된다. 측부 게이트(230)는, 공간(S)만큼 반도체 디바이스(220)로부터 측방으로 이격된 전극이다. 공간은 측부 게이트(230)와 반도체 디바이스(220) 사이의 게이트 유전체로서 역할한다. 공간(S)은 예시된 바와 같이 빈 공간일 수 있거나, 유전체 재료의 층이 공간에 제공될 수 있다.
도 2는 또한 최상부 게이트용 게이트 스택의 예시를 예시한다. 게이트 스택은 게이트 전극(240) 및 게이트 유전체(242)를 포함한다. 게이트 전극(240)은 반도체 디바이스(220) 위에서 연장되고, 게이트 유전체(242)에 의해 반도체 디바이스(220)로부터 이격된다.
게이트 유전체들을 형성하는 데 유용한 재료들의 예시들은 알루미늄 산화물들, 하프늄 산화물들, 실리콘 산화물들 및 실리콘 질화물들을 포함한다. 게이트 유전체(242)가 단일층으로서 예시되지만, 유전체 재료의 2개 이상의 층들이 존재할 수 있다.
반도체 컴포넌트와 게이트 스택 사이에 초전도체 컴포넌트가 배열되면, 초전도체 컴포넌트가 반도체 컴포넌트를 게이트 스택에 의해 인가되는 정전기장으로부터 가릴 수 있다. 따라서, 초전도체 컴포넌트를 포함하지 않는 디바이스의 일부분에 최상부 게이팅 또는 측부 게이팅이 일반적으로 적용된다. 대안적으로, 초전도체 컴포넌트를 지지하지 않는 반도체 컴포넌트의 면과 최상부 게이트 또는 측부 게이트가 정렬된다.
예시된 예시는 최상부 게이트 및 측부 게이트를 포함한다. 실제로, 디바이스가 임의의 수의 게이트를 포함할 수 있고, 각각의 게이트의 성질이 적절히 독립적으로 선택될 수 있다.
사용시, 게이팅층 및 양자 웰이 각자의 전기 접촉부들에 각각 연결된다. 전기 접촉부들이 다양한 방식들로 배열될 수 있다. 예시적인 나노와이어의 길이를 따른 단면인 도 3에 제1의 예시적인 배열이 도시된다.
예시적인 나노와이어(300)는 게이팅층(340) 및 양자 웰(360)을 포함한다. 게이팅층(340)은 저부 배리어(330)와 중간 배리어(350) 사이에 끼워진다. 양자 웰(360)은 중간 배리어(350)와 상부 배리어(370) 사이에 끼워진다. 양자 웰(360) 위에 초전도체 컴포넌트(380)가 배열되고 상부 배리어(370)에 의해 양자 웰(360)로부터 이격된다. 게이팅층, 양자 웰, 배리어들, 및 초전도체 컴포넌트는 도 1을 참조하여 이전에 설명된 바와 같을 수 있다.
단부 영역에서, 나노와이어(300)가 게이팅층(340)용 제1 전기 접촉부(390) 및 양자 웰(360)용 제2 전기 접촉부(395)에 연결된다.
단락 회로를 형성하는 것을 회피하기 위해, 제1 전기 접촉부(390)와 제2 전기 접촉부(395)가 서로 격리된다. 예시된 예시에서, 상부 배리어층(370) 및 양자 웰(360)의 일부분이 예를 들어 에칭에 의해 제거되었다. 저부 배리어(330), 게이팅층(340), 및 중간 배리어(350)가 상부 배리어층(370) 및 양자 웰(360)보다 더 연장된다. 이는 제1 전기 접촉부(390)가 제2 전기 접촉부(395a)로부터 측방으로 이격되는 것을 가능하게 한다.
저부 배리어(330) 상에 제1 전기 접촉부(390)를 배열하고 중간 배리어(350) 상에 제2 전기 접촉부를 배열함으로써 제1 전기 접촉부(390)와 제2 전기 접촉부(395a) 사이의 수직 분리가 제공된다.
게이팅층(340)은 양자 웰(360)에 정전기장을 인가하기 위한 것이다. 게이팅층은 따라서 일반적으로 단일 전기 접촉부(390)에만 연결된다. 전류가 게이팅층(340)을 통해 흐르는 것은 필요치 않다.
대조적으로, 양자 웰(360)을 통한 전류의 흐름을 가능하게 하는 것이 바람직할 수 있다. 양자 웰(360)은 따라서 일반적으로 나노와이어(300)의 제2 단부에 배열된 추가 전기 접촉부(395b)에 연결된다.
전기 접촉부들의 제2의 예시적인 배열이 도 4 및 도 5에 도시된다. 도 4는 예시적인 디바이스(400)의 일 단부에 있는 영역의 개략적인 사시도이고, 도 5는 디바이스(400)의 개략적인 평면도이다.
도 1과 유사하게, 디바이스, 예시적인 디바이스(400)는 저부, 중간, 및 상부 배리어들(430, 450, 470)에 의해 끼워진 게이팅층(440) 및 양자 웰(460)을 포함한다. 상부 배리어(470) 상에 그리고 양자 웰(460) 위에 초전도체 컴포넌트(480)가 배열된다.
예시적인 디바이스(400)는, 나노와이어의 일 단부가 분기되고, 2개의 림(limb)들(402, 404)로 분할된다는 점에서 디바이스(300)와 상이하다. 도 5에 도시된 바와 같이, 나노와이어는 평면에서 보았을 때 T 이음부(junction)를 닮은 섹션을 포함한다. 게이팅층(440)용 제1 전기 접촉부(490)가 나노와이어의 제1 림(402)에 연결되고, 양자 웰(460)용 제2 전기 접촉부(495a)가 나노와이어의 제2 림(404)에 연결된다.
게이팅층(440)에의 더 쉬운 연결을 가능하게 하기 위해, 상부 배리어(470), 및 양자 웰(460)이 예를 들어 에칭에 의해 제1 림(402)으로부터 선택적으로 제거될 수 있다.
분기된 나노와이어의 상이한 림들 상에 전기 접촉부들을 배열하는 것은 단락 회로를 회피하기 위한 하나의 기술이다. 또한, 이 배열은, 게이팅층(440)이 게이트 전극으로서 동작하는 것을 계속하게 하는 것을 가능하게 하면서 선택적으로 양자 웰(460)을 고갈(deplete)시키도록 동작될 수 있는 커터 게이트(cutter gate)(499)의 포함을 가능하게 한다.
커터 게이트(499)는 분기된 나노와이어의 제2 림(404) 상에 배열된다. 제1 림(402) 상의 제1 전기 접촉부(490)가 커터 게이트(499)의 하류(downstream)이다. 커터 게이트(499)가 재료의 스트립(strip)으로서 예시된다. 실제로, 커터 게이트로부터의 전류의 흐름을 방지하기 위한 게이트 유전체가 커터 게이트(499)와 디바이스의 나머지 컴포넌트들 사이에 배열될 것이다. 커터 게이트(499)는 예시된 바와 같이 주위를 감싸는 게이트일 수 있거나, 임의의 다른 적절한 형태를 취할 수 있다.
사용시, 커터 게이트(499)는 전기 접촉부(495)로부터 양자 웰(460)을 격리하도록 동작될 수 있다. 이는, 나노와이어의 림 상의 커터 게이트(499)의 배치로 인해, 제1 전기 접촉부(490)로부터 게이팅층(440)을 동시에 격리하지 않고 달성될 수 있다. 이는 커터 게이트 및 게이팅층이 서로 분리적으로 그리고 독립적으로 동작되는 것을 가능하게 한다.
디바이스(300)와 유사하게, 양자 웰(460)용 추가 전기 접촉부(495b)가 나노와이어의 반대 단부에 제공될 수 있다.
예시된 구조체에 다양한 변형들이 이루어질 수 있다.
제1 전기 접촉부(490)를 지지하는 분기(402)가 나노와이어의 단부 근방에 있는 것으로 예시된다. 그러나, 분기(402)가 커터 게이트의 제2 전기 접촉부와는 반대 측부 상에 있다면, 분기(402)는 나노와이어의 길이를 따라 임의의 지점에 있을 수 있다.
예시된 예시는 단일 커터 게이트(499)를 갖는다. 추가 전기 접촉부(495b)와 분기(402) 사이에 추가 커터 게이트가 배열될 수 있다.
예시된 분기는 T 이음부의 형태를 취하지만, 분기와 나노와이어의 길이 사이의 각도가 반드시 직각은 아니며 적절히 선택될 수 있다.
반도체 디바이스를 동작시키는 방법이 본원에 또한 제공된다. 디바이스가 초전도체 컴포넌트를 포함하는 구현예들에서, 예를 들어 적절한 극저온 챔버를 사용하여 반도체 컴포넌트의 동작 온도까지 디바이스가 냉각될 수 있다. 디바이스에 자기장이 인가될 수 있다. 게이팅층에 정전 퍼텐셜이 인가된다. 이는 게이팅층이 양자 웰에서의 게이팅을 위한 게이트 전극으로서 거동하게 한다. 유용한 양자 상태들, 예를 들어 마요라나 제로 모드들이 양자 웰에서 생성될 수 있다. 양자 웰에 측정들이 수행될 수 있다. 디바이스는 예를 들어 큐비트 디바이스의 컴포넌트로서 사용될 수 있다.
본원에서 제공되는 반도체 디바이스를 제작하는 예시적인 방법이 도 6을 참조하여 이제 설명될 것이다. 도 6은 방법의 개요를 서술하는 흐름도이다.
방법은, 선택적 영역 성장을 사용하여 디바이스의 반도체 컴포넌트들을 제조하는 단계, 및 이어서 예를 들어 전기 접촉부들을 추가하고 초전도체 컴포넌트를 형성하는 것과 같은 임의의 원하는 제조 후 동작들을 수행하는 단계를 포함한다.
블록(601)에서, 결정질 기판 위에 마스크가 형성된다. 마스크는, 반도체 컴포넌트들이 성장될 영역을 정의하는 적어도 하나의 개구부를 갖는다. 마스크는 임의의 적절한 기술에 의해 형성될 수 있다. 일반적으로, 마스크들은 전자 빔 리소그래피와 같은 리소그래픽 프로세스에 의해 형성된다.
전자 빔 리소그래피를 사용하여 마스크를 형성하는 것은, 예를 들어 스핀 코팅에 의해 결정질 기판에 리지스트(resist)의 층을 도포하는 것; 리지스트의 영역들을 전자 빔에 선택적으로 노출시키는 것; 및 이어서 리지스트를 현상(develop)하여 마스크를 형성하는 것을 포함한다.
후속하여, 반도체 디바이스의 다양한 층들이 마스크에서의 개구부에 의해 정의된 영역에서 순차적으로 성장된다. 층들은 분자 빔 에피택시, 금속 유기 기상 에피택시("MOVPE"), 또는 결정질 재료들을 에피택셜 성장시키기 위한 임의의 다른 적합한 프로세스에 의해 성장될 수 있다.
성장 동작들 각각이 동일한 성장 챔버에서 수행될 수 있다. 성장 단계들 모두가 완료될 때까지 기판이 동일한 성장 챔버 내에 유지될 수 있다. 환언하면, 기판이 바람직하게 성장 단계들 사이에 대기에 노출되지 않는다. 이는 층들 사이의 계면들의 품질을 향상시킬 수 있고, 이에 의해 전하 트랩들의 생성을 회피한다. 전하 트랩들은 디바이스 성능을 저하시킬 수 있다. 예를 들어, 기판의 전체 표면을 커버하는 버퍼층으로서 마스크를 형성하기 전에 바닥부 게이트가 형성될 때, 전하 트랩들이 생성된다는 것이 발견되었다.
성장 동작들은 블록(602)에서, 마스크에서의 개구부에 의해 정의된 영역에 나노와이어의 저부 배리어 부분을 성장시키는 단계를 포함한다. 이 단계는 선택적으로, 개구부에 버퍼층을 성장시키는 동작이 선행될 수 있다. 저부 배리어가 재료들의 다수의 층들을 포함하는 구현예들에서, 각각의 층이 직렬로 퇴적된다.
블록(603)에서, 저부 배리어 위에 게이팅층이 성장된다.
이어서, 블록(604)에서, 게이팅층 위에 중간 배리어가 성장된다. 블록(602)의 동작들과 마찬가지로, 중간 배리어가 복수의 층들을 포함할 구현예들에서, 중간 배리어가 층층이(layer-by-layer) 적층된다.
블록(605)에서 이어서 중간 배리어 위에 양자 웰이 성장된다.
후속하여, 블록(606)에서, 양자 웰 위에 상부 배리어가 성장될 수 있다. 상부 배리어는 저부 및 중간 배리어들과 유사하게 재료들의 복수의 층들을 포함할 수 있거나, 단일 층일 수 있다.
반도체 컴포넌트들을 성장시킨 후, 나노와이어 위에 초전도체 컴포넌트가 제조될 수 있다. 예를 들어, 초전도체의 층이 기판의 표면 위에 전역적으로(globally) 퇴적될 수 있고, 이어서 원하는 초전도체 컴포넌트들을 초전도체의 층으로부터 패터닝하기 위해 선택적으로 에칭될 수 있다. 퇴적은 성장 단계들과 동일한 챔버에서 수행될 수 있거나, 상이한 장치를 사용하여 수행될 수 있다. 일부 구현예들에서, 챔버가 진공 챔버일 수 있다. 그러한 구현예들에서, 초전도체 재료를 퇴적한 후까지 기판이 진공 하에 유지될 수 있다.
이어서 디바이스에 전기 접촉부들 및/또는 추가적인 게이트 전극들이 추가될 수 있다. 디바이스가 초전도체 컴포넌트를 포함하는 구현예들에서, 전기 접촉부들 및/또는 게이트 전극들이 초전도체 컴포넌트와 동시에 형성될 수 있거나, 금과 같은 비초전도성 금속으로 형성될 수 있다. 전기 접촉부들을 형성하기 전에, 게이팅층 및 양자 웰에의 더 쉬운 액세스를 가능하게 하기 위해, 예를 들어 도 3 및 도 4에 도시된 배열들을 형성하기 위해 나노와이어의 부분들이 선택적으로 에칭될 수 있다. 하나보다 많은 재료가 제거될 구현예들에서, 에칭이 복수의 순차적 에칭 단계들을 포함할 수 있다.
위의 실시예들이 예시로서만 설명되어 왔다는 점이 이해될 것이다.
더 일반적으로, 본원에서 개시되는 일 양태에 따라, 결정질 기판 및 결정질 기판 상에 에피택셜 배열된 나노와이어를 포함하는 반도체 디바이스가 제공된다. 나노와이어는 게이팅층; 게이팅층 위에 배열된 양자 웰; 게이팅층과 양자 웰 사이에 배열된 중간 배리어; 및 양자 웰 위에 배열된 상부 배리어를 포함한다. 나노와이어에 게이팅층을 포함시킴으로써, 기판의 변형을 요하지 않고 양자 웰을 바닥부 게이팅하는 것을 가능하게 한다. 기판을 변형하지 않고 바닥부 게이팅을 가능하게 하는 것은, 격리 기판이 사용될 수 있기 때문에, 더 넓은 범위의 회로 설계들을 가능하게 할 수 있다.
게이팅층이 양자 웰일 수 있다.
나노와이어가 선택적 영역 성장 나노와이어일 수 있다. 나노와이어가 마스크에 의해 둘러싸인 둘레를 가질 수 있다. 마스크가 하드 마스크일 수 있다. 기판의 표면과 마스크 사이에 회로부가 배열될 수 있다.
반도체 디바이스가 상부 배리어 위에 배열된 초전도체 컴포넌트를 더 포함할 수 있다. 초전도체 컴포넌트를 디바이스에 통합하는 것은 관심있는 양자 역학적 거동이 디바이스에 유도되는 것을 가능하게 할 수 있다. 예를 들어, 일부 구현예들에서, 마요라나 제로 모드들이 양자 웰에 생성될 수 있다. 특히, 디바이스는, 디바이스가 큐비트 디바이스에 통합되는 구현예들에서 초전도체 컴포넌트를 포함할 수 있다.
반도체 디바이스는 결정질 기판과 게이팅층 사이에 배열된 저부 배리어를 더 포함할 수 있다. 이는 향상된 전자적 특성들이 획득되는 것을 가능하게 할 수 있다. 저부 배리어는 2개 이상의 상이한 재료들의 2개 이상의 층들을 포함할 수 있다. 2개 이상의 층들로 저부 배리어를 형성하는 것은 결함 필터링을 제공할 수 있다.
결정질 기판과 저부 배리어 사이에 버퍼층이 배열될 수 있다. 버퍼층은 저부 배리어가 더 쉽게 성장되는 것을 가능하게 할 수 있다.
중간 배리어는 적어도 2개의 상이한 재료들의 층들을 포함할 수 있다. 배리어를 다중층 구조체로서 구성함으로써, 배리어의 전자적 특성들이 향상될 수 있다. 예를 들어, 2개 이상의 층들의 사용이 결함 필터링을 제공할 수 있다.
양자 웰의 바닥부 게이팅을 가능하게 하는 게이팅층에 추가하여, 반도체 디바이스는 추가적인 게이트 전극들을 더 포함할 수 있다. 예를 들어, 디바이스는 나노와이어 위에 게이트 스택을 배열함으로써 최상부 게이트를 포함할 수 있다. 대안적으로 또는 추가적으로, 반도체 디바이스가 측부 게이트를 더 포함할 수 있다.
반도체 디바이스는 게이팅층에 연결된 제1 전기 접촉부; 및 양자 웰에 연결된 제2 전기 접촉부를 더 포함할 수 있다. 제2 전기 접촉부에 대한 나노와이어의 반대 단부에서 양자 웰에 제3 전기 접촉부가 또한 연결될 수 있다. 게이팅층은 양자 웰에 정전기장을 인가하기 위한 것이며, 정확히 1개의 전기 접촉부를 가질 수 있다.
나노와이어가 분기될 수 있고 제1 및 제2 림들을 가질 수 있다. 제1 전기 접촉부는 제1 림에 연결될 수 있고, 제2 전기 접촉부는 제2 림에 연결될 수 있다. 그러한 구현예들에서, 반도체 디바이스는 양자 웰을 전기적으로 고갈시키기 위한 커터 게이트를 더 포함할 수 있고, 커터 게이트는 제2 림을 게이팅하도록 구성된다. 이 구성은 양자 웰이 자신의 전기 접촉부로부터 격리되는 것을 가능하게 하는 동시에 게이팅층이 게이트 전극으로서 독립적으로 동작하는 것을 계속하는 것을 가능하게 한다.
커터 게이트는 주위를 감싸는 게이트일 수 있다. 주위를 감싸는 게이트는, 나노와이어의 하나보다 많은 면으로부터 정전기장이 인가될 수 있기 때문에 향상된 게이팅을 제공할 수 있다.
관련된 양태는 반도체 디바이스를 동작시키는 방법을 제공한다. 방법은 게이팅층에 정전 포텐셜을 인가하는 단계를 포함하고, 이에 의해 게이팅층이 양자 웰을 게이팅하기 위한 게이트 전극으로서 작용한다. 나노와이어의 구성은 게이팅층이 양자 웰을 게이팅하기 위한 바닥부 게이트로서 동작하는 것을 가능하게 한다.
다른 양태는 양자 웰을 게이팅하기 위한 반도체층의 사용을 제공하고, 반도체층은 양자 웰 아래에 있고, 반도체층과 양자 웰 사이에 중간 배리어가 존재하며, 중간 배리어는 추가 반도체의 층을 포함한다. 반도체층, 양자 웰, 및 중간 배리어는 각각 나노와이어의 컴포넌트일 수 있다. 사용은 본원에서 설명되는 디바이스의 맥락에 있을 수 있다.
더 추가의 양태는 반도체 디바이스를 제조하는 방법을 제공한다. 방법은 결정질 기판 위에 마스크를 형성하는 단계 - 마스크는 나노와이어를 성장시키기 위한 영역을 정의하는 개구부를 가짐 - , 및 후속하여 영역에서 결정질 기판 상에 나노와이어를 에피택셜 성장시키는 단계를 포함한다. 환언하면, 선택적 영역 성장에 의해 나노와이어가 성장된다. 나노와이어를 성장시키는 단계는,
기판 위에 저부 배리어를 성장시키는 단계;
저부 배리어 위에 게이팅층을 성장시키는 단계;
제1 양자 웰 위에 중간 배리어를 성장시키는 단계;
중간 배리어 위에 양자 웰을 성장시키는 단계; 및
양자 웰 위에 상부 배리어를 성장시키는 단계를 포함한다.
성장 동작들은 단일 성장 챔버에서 수행될 수 있다. 기판은, 성장 동작들이 완료될 때까지 성장 챔버에 유지될 수 있다. 예를 들어, 나노와이어가 진공 챔버에서 성장되는 구현예들에서, 나노와이어는 적어도 나노와이어의 성장이 완료될 때까지 진공 하에 유지될 수 있다. 개방된 대기에의 기판의 노출을 회피하는 것이 오염을 회피할 수 있으며, 이는 층들 사이의 더 높은 품질의 계면들이 획득되는 것을 가능하게 할 수 있다. 예를 들어, 전하 트랩들의 형성이 회피될 수 있다. 이는 마무리된 디바이스의 동작 특성들을 향상시킬 수 있다.
방법은 디바이스 양태를 참조하여 본원에서 설명된 추가 엘리먼트들 중 임의의 엘리먼트를 제조하는 단계를 더 포함할 수 있다. 예를 들어, 방법은 상부 배리어 위에 초전도체 컴포넌트를 형성하는 단계를 더 포함할 수 있다.
나노와이어가 분기되고 제1 및 제2 림을 포함할 수 있도록 마스크가 구성될 수 있다. 방법은 나노와이어를 성장시킨 후, 게이팅층의 일부분을 노출시키기 위해 나노와이어의 제1 림을 선택적으로 에칭하는 단계를 더 포함할 수 있다.
임의의 적절한 프로세스에 의해 나노와이어의 컴포넌트들이 성장될 수 있다. 예를 들어, 분자 빔 에피택시에 의해 나노와이어가 성장될 수 있다.
개시된 기술들의 다른 변형들 또는 사용 사례들이 본원의 개시가 주어지면 당업자에게 명백해질 수 있다. 본 개시의 범위는 설명된 실시예들에 의해 제한되는 것은 아니며 첨부한 청구범위에 의해서만 제한된다.

Claims (15)

  1. 반도체 디바이스에 있어서,
    결정질 기판(crystalline substrate); 및
    상기 결정질 기판 상에 에피택셜 배열된 나노와이어
    를 포함하고,
    상기 나노와이어는,
    상기 기판 위에 배열된 게이팅층(gating layer);
    상기 게이팅층 위에 배열된 양자 웰(quantum well);
    상기 게이팅층과 상기 양자 웰 사이에 배열된 중간 배리어(intermediate barrier); 및 상기 양자 웰 위에 배열된 상부 배리어
    를 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 결정질 기판과 제1 양자 웰 사이에 배열된 저부 배리어를 더 포함하는, 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 상부 배리어 위에 배열된 초전도체 컴포넌트를 더 포함하는, 반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이팅층은 양자 웰인 것인, 반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 중간 배리어는 적어도 2개의 상이한 재료들의 층들을 포함하는 것인, 반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 나노와이어 위에 배열된 게이트 스택을 더 포함하는, 반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 게이팅층에 연결된 제1 전기 접촉부; 및
    상기 양자 웰에 연결된 제2 전기 접촉부
    를 더 포함하는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 나노와이어는 분기(branch)되고 제1 림(limb) 및 제2 림을 가지며, 상기 제1 전기 접촉부가 상기 제1 림에 연결되고 상기 제2 전기 접촉부가 상기 제2 림에 연결되는 것인, 반도체 디바이스.
  9. 제8항에 있어서, 상기 양자 웰을 전기적으로 고갈(deplete)시키기 위한 커터 게이트(cutter gate)를 더 포함하고, 상기 커터 게이트는 상기 제2 림을 게이팅하도록 구성되며, 선택적으로 상기 커터 게이트는 주위를 감싸는 게이트(wrap-around gate)인 것인, 반도체 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 반도체 디바이스를 동작시키는 방법에 있어서,
    상기 게이팅층에 정전 포텐셜(electrostatic potential)을 인가하는 단계를 포함하고, 이에 의해 상기 게이팅층이 상기 양자 웰을 게이팅하기 위한 게이트 전극으로서 작용하는 것인, 제1항 내지 제9항 중 어느 한 항에 따른 반도체 디바이스를 동작시키는 방법.
  11. 양자 웰을 게이팅하기 위한 반도체층의 사용에 있어서, 상기 반도체층은 상기 양자 웰 아래에 있고, 상기 반도체층과 상기 양자 웰 사이에 중간 배리어가 존재하며, 상기 중간 배리어는 추가 반도체의 층을 포함하는 것인, 양자 웰을 게이팅하기 위한 반도체층의 사용.
  12. 반도체 디바이스를 제조하는 방법에 있어서,
    결정질 기판 위에 마스크를 형성하는 단계 - 상기 마스크는 나노와이어를 성장시키기 위한 영역을 정의하는 개구부를 가짐 - ; 및
    후속하여 상기 결정질 기판 상에 나노와이어를 에피택셜 성장시키는 단계
    를 포함하고, 상기 나노와이어를 성장시키는 단계는,
    상기 기판 위에 저부 배리어를 성장시키는 단계;
    상기 저부 배리어 위에 게이팅층을 성장시키는 단계;
    상기 게이팅층 위에 중간 배리어를 성장시키는 단계;
    상기 중간 배리어 위에 양자 웰을 성장시키는 단계; 및
    상기 양자 웰 위에 상부 배리어를 성장시키는 단계
    를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  13. 제12항에 있어서, 상기 성장시키는 단계들 모두는 단일 성장 챔버에서 수행되고/수행되거나 상기 나노와이어는 분자 빔 에피택시에 의해 성장되는 것인, 방법.
  14. 제12항 또는 제13항에 있어서, 상기 상부 배리어 위에 초전도체 컴포넌트를 형성하는 단계를 더 포함하는, 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 마스크는, 상기 나노와이어가 분기되고 제1 림 및 제2 림을 포함하도록 구성되고,
    상기 방법은, 나노와이어를 성장시킨 후, 상기 제1 양자 웰의 일부분을 노출시키기 위해 상기 나노와이어의 제1 림을 선택적으로 에칭하는 단계를 더 포함하는 것인, 방법.
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