KR20230172131A - 반도체 소자의 제조 방법 - Google Patents

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강종인
김계영
김영우
박용한
정우진
한승욱
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Abstract

반도체 소자는, 메인 칩 영역 및 스크라이브 레인 영역을 포함하는 기판이 구비된다. 메인 칩 영역의 기판 상에, 제1 방향으로 연장되는 스페이서들이 서로 이격되게 반복 배치되는 셀 패턴 구조가 구비된다. 상기 스크라이브 레인 영역의 기판 상에 형성되고, 상기 제1 방향으로 연장되는 더미 패턴들이 서로 이격되게 반복 배치되는 더미 패턴 구조가 구비된다. 상기 스크라이브 레인 영역의 기판 상에 형성되고, 상기 제1 방향으로 연장되는 얼라인 키 패턴들이 서로 이격되게 반복 배치되는 얼라인 키 패턴 구조가 구비된다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게, 라인 및 스페이스가 반복되는 패턴들을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 기판의 메인 칩 영역에 라인 및 스페이스가 반복되는 패턴들을 포함할 수 있다. 상기 패턴들의 선폭 및 스페이스가 미세해짐에 따라, 기판 전체 영역에서 균일한 선폭 및 높이를 가지는 패턴들을 형성하는 것이 용이하지 않다.
본 발명의 일 과제는 라인 및 스페이스가 반복되는 패턴들을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 메인 칩 영역 및 스크라이브 레인 영역을 포함하는 기판 상에, 마스크막, 제1 분리막, 제1 멘드럴막, 제2 분리막 및 제2 멘드럴막을 순차적으로 형성한다. 상기 제2 멘드럴막을 패터닝하여, 상기 메인 칩 영역 및 스크라이브 레인 영역 상에 제1 방향으로 연장되고 서로 이격되는 제2 멘드럴 패턴들을 형성한다. 상기 메인 칩 영역 및 스크라이브 레인 영역의 제2 멘드럴 패턴들의 측벽 상에 제1 스페이서들을 형성한다. 상기 제2 멘드럴 패턴을 제거한다. 상기 제1 스페이서들을 이용하여 상기 제2 분리막 및 제1 멘드럴막을 패터닝하여 제2 분리막 패턴 및 제1 멘드럴 패턴이 적층된 제1 구조물들을 형성한다. 상기 메인 칩 영역 및 스크라이브 레인 영역의 제1 구조물들의 표면 및 제1 분리막 상에 제2 스페이서막을 형성한다. 상기 제2 스페이서막을 이방성 식각하여, 상기 메인 칩 영역의 제1 구조물의 측벽 상에 제2 스페이서들을 형성하고, 상기 스크라이브 레인 영역의 제1 구조물들의 측벽 상에 제1 더미 패턴들 및 얼라인 키 패턴들을 형성한다. 그리고, 상기 제1 분리막 상에, 상기 제1 구조물들, 제1 더미 패턴들 및 얼라인 키 패턴들을 덮는 스핀 온 하드마스크막을 스핀 코팅한다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 메인 칩 영역 및 스크라이브 레인 영역을 포함하는 기판 상에, 마스크막, 제1 분리막, 제1 멘드럴막, 제2 분리막 및 제2 멘드럴막을 순차적으로 형성한다. 상기 제2 멘드럴막을 패터닝하여, 상기 메인 칩 영역 및 스크라이브 레인 영역 상에 제1 방향으로 연장되고 서로 이격되는 제2 멘드럴 패턴들을 형성한다. 상기 메인 칩 영역 및 스크라이브 레인 영역의 제2 멘드럴 패턴들의 측벽 상에 제1 목표 선폭을 가지는 제1 스페이서들을 형성한다. 상기 제2 멘드럴 패턴을 제거한다. 상기 제1 스페이서들을 이용하여 상기 제2 분리막 및 제1 멘드럴막을 식각하여 제2 분리막 패턴 및 제1 멘드럴 패턴이 적층되고 상기 제1 방향으로 연장되는 제1 구조물들을 형성한다. 상기 메인 칩 영역 및 스크라이브 레인 영역의 제1 구조물들의 표면 및 제1 분리막 상에 제2 스페이서막을 형성한다. 상기 제2 스페이서막을 이방성 식각하여, 상기 메인 칩 영역의 제1 구조물의 측벽 상에 상기 제1 목표 선폭을 가지는 제2 스페이서들을 형성하고, 상기 스크라이브 레인 영역의 제1 구조물들의 측벽 상에 상기 제1 목표 선폭을 가지는 제1 더미 패턴들 및 상기 제1 목표 선폭을 가지는 얼라인 키 패턴들을 형성한다. 상기 제1 분리막 상에, 상기 제1 구조물들, 제1 더미 패턴들 및 얼라인 키 패턴들을 덮는 스핀 온 하드마스크막을 스핀 코팅한다. 상기 스핀온 하드 마스크막 상에 상기 메인 칩 영역을 선택적으로 노출하는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 메인 칩 영역의 제1 구조물들 및 스핀 온 하드마스크막을 제거한다. 그리고, 상기 메인 칩 영역의 제2 스페이서를 식각 마스크로 이용하여 상기 마스크막을 식각하여 마스크 패턴들을 형성한다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 메인 칩 영역 및 스크라이브 레인 영역을 포함하는 기판이 구비된다. 메인 칩 영역의 기판 상에, 제1 방향으로 연장되는 스페이서들이 서로 이격되게 반복 배치되는 셀 패턴 구조가 구비된다. 상기 스크라이브 레인 영역의 기판 상에 형성되고, 상기 제1 방향으로 연장되는 더미 패턴들이 서로 이격되게 반복 배치되는 더미 패턴 구조가 구비된다. 상기 스크라이브 레인 영역의 기판 상에 형성되고, 상기 제1 방향으로 연장되는 얼라인 키 패턴들이 서로 이격되게 반복 배치되는 얼라인 키 패턴 구조가 구비된다.
예시적인 실시예들에 따른 반도체 소자의 제조 방법에 의하면, 상기 제1 분리막 상에, 균일한 두께를 가지는 스핀 온 하드마스크막을 스핀 코팅할 수 있다. 따라서, 상기 스핀 온 하드 마스크막의 두께 불균일에 따른 불량을 감소시킬 수 있다.
도 1은 기판의 각 영역을 나타내는 평면도이다.
도 2 내지 도 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 18은 예시적인 실시예에 따른 반도체 소자의 제조에서 사용되는 셀 패턴 구조, 더미 패턴 및 얼라인 패턴을 개략적으로 나타내는 평면도이다.
도 19는 예시적인 실시예에 따른 반도체 소자의 제조에서 사용되는 더미 패턴 및 얼라인 패턴을 나타내는 평면도이다.
도 20은 예시적인 실시예에 따른 반도체 소자의 제조에서 메인 칩 영역의 셀 패턴 구조 및 더미 패턴을 나타내는 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
이하에서는, 기판 표면에 평행한 일 방향을 제1 방향이라 하고, 상기 기판 표면에 평행하고 상기 제1 방향과 수직한 방향을 제2 방향이라 하면서 설명한다. 또한, 상기 기판 표면에 수직한 방향을 수직 방향이라 하면서 설명한다.
도 1은 기판의 각 영역을 나타내는 평면도이다.
도 2 내지 도 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 2 내지 도 17에서, 단면도들은 메인 칩 영역 및 스크라이브 레인 영역의 단면을 각각 나타내고, 평면도들은 스크라이브 레인 영역을 각각 나타낸다.
도 1을 참조하면, 메인 칩 영역(A) 및 스크라이브 레인 영역(B)을 포함하는 기판(100)이 마련된다.
상기 메인 칩 영역(A)은 반도체 소자들이 형성되기 위한 영역이고, 상기 스크라이브 레인 영역(B)은 메인 칩 영역들 사이에 배치되는 영역이다. 상기 메인 칩 영역(A)에는 후속 공정에 의해 셀(예를들어, 메모리 셀)이 형성되는 셀 블록 영역(12) 및 상기 셀 블록 영역들(12) 사이에 블록 구분 영역(14)을 포함할 수 있다. 상기 셀 블록 영역(12)에는 후속 공정에 의해 상기 셀들을 구성하는 패턴들이 형성될 수 있다. 상기 스크라이브 레인 영역(B)에는 후속 공정에 의해 더미 패턴들 및 얼라인 키 패턴들이 형성될 수 있다.
상기 기판(100)은 단결정 반도체 물질을 포함할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 기판(100)은 단결정 실리콘일 수 있다.
도 2를 참조하면, 상기 기판(100) 상에, 제1 마스크막(102), 제1 분리막(104), 제1 스핀온 하드 마스크막(106), 제2 분리막(108), 제2 스핀온 하드 마스크막(110) 및 제3 분리막(112)을 순차적으로 적층한다.
예시적인 실시예에서, 상기 기판(100) 상에 상기 제1 마스크막(102)이 접하여 형성될 수 있다. 이 경우, 상기 식각 대상막은 기판(100)이 될 수 있다. 일부 예시적인 실시예에서, 상기 기판(100)과 제1 마스크막(102) 사이에 다른 식각 대상막(도시안됨)이 더 구비될 수도 있다.
상기 제1 마스크막(102)은 식각 대상막을 식각하기 위한 마스크로 제공될 수 있다. 상기 제1 마스크막(102)은 상기 식각 대상막과 식각 선택비를 가지는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 식각 대상막은 실리콘 질화물 및/또는 기판일 수 있고, 이 경우 상기 제1 마스크막(102)은 예를들어, 실리콘 산화막을 포함할 수 있다.
상기 제1 분리막(104)은 상기 제1 마스크막(102)과 상기 제1 스핀온 하드 마스크막(106) 사이에 개재되며, 상기 제1 마스크막(102)과 상기 제1 스핀온 하드 마스크막(106)을 구분하기 위하여 제공될 수 있다. 상기 제1 분리막(104)은 실리콘 산 질화물 또는 실리콘 질화물을 포함할 수 있다. 상기 제1 분리막(104)은 상기 제1 스핀온 하드 마스크막(106)보다 얇은 두께로 형성될 수 있다.
상기 제1 스핀온 하드 마스크막(106)은 이 후 공정에서 제2 스페이서를 형성하기 위한 멘드럴막(mandrel layer)으로 제공될 수 있다. 상기 제1 스핀온 하드 마스크막(106)은 비정질 탄소를 포함할 수 있다. 상기 제1 스핀온 하드 마스크막(106)은 상기 제2 스페이서와 식각 선택비를 가지고, 스핀 코팅에 의해 형성될 수 있으며, 용이하게 제거될 수 있다.
상기 제2 분리막(108)은 상기 제1 및 제2 스핀온 하드 마스크막(106, 110)을 구분하기 위하여 제공될 수 있다. 또한, 상기 제2 및 제3 분리막(108, 112)은 반사 방지막으로도 제공될 수 있다.
각각의 상기 제2 분리막(108) 및 제3 분리막(112)은 실리콘 산 질화물 또는 실리콘 질화물을 포함할 수 있다. 각각의 상기 제2 및 제3 분리막(108, 112)은 상기 제2 스핀온 하드 마스크막(110)보다 얇은 두께로 형성될 수 있다.
상기 제2 스핀온 하드 마스크막(110)은 이 후 공정에서 제1 스페이서를 형성하기 위한 멘드럴막으로 제공될 수 있다. 상기 제2 스핀온 하드 마스크막(110)은 비정질 탄소를 포함할 수 있다. 상기 제2 스핀온 하드 마스크막(110)은 상기 제1 스페이서와 식각 선택비를 가지고, 스핀 코팅에 의해 형성될 수 있으며, 용이하게 제거될 수 있다.
도 3 및 도 4를 참조하면, 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B) 의 제3 분리막(112) 상에 제1 포토레지스트 패턴(114)을 형성한다.
예시적인 실시예에서, 상기 제1 포토레지스트 패턴(114)은 제1 방향으로 연장되는 복수의 라인들을 포함하며, 상기 라인들이 상기 제2 방향으로 일정한 간격으로 이격되면서 배치될 수 있다.
상기 제1 포토레지스트 패턴(114)은 형성하고자 하는 제2 스페이서의 목표 선폭인 제1 선폭의 약 3배의 선폭을 가질 수 있다. 또한, 상기 제1 포토레지스트 패턴들(114) 사이의 갭 부위는 상기 제1 선폭의 약 5배의 선폭을 가질 수 있다.
이와 같이, 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B)의 제3 분리막(112) 상에는 라인 및 스페이스가 반복되는 제1 포토레지스트 패턴(114)이 형성될 수 있다.
도 5를 참조하면, 상기 제1 포토레지스트 패턴(114)을 식각 마스크로 사용하여 상기 제3 분리막(112) 및 제2 스핀온 하드마스크막(110)을 순차적으로 식각한다. 따라서, 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B)의 제2 분리막(108) 상에는 제1 멘드럴 패턴(110a) 및 제3 분리막 패턴(112a)이 형성된다.
상기 제1 멘드럴 패턴(110a) 및 제3 분리막 패턴(112a)의 적층 구조는 상기 제1 포토레지스트 패턴(114)에 의해 전사되어 형성되므로, 라인 앤 스페이스가 반복되도록 배치될 수 있다.
이후, 상기 제1 포토레지스트 패턴(114)을 제거한다.
도 6을 참조하면, 상기 제1 멘드럴 패턴(110a) 및 제3 분리막 패턴(112a) 및 제2 분리막(108) 상에 제1 스페이서막(120)을 형성한다. 상기 제1 스페이서막(120)은 상기 제1 멘드럴 패턴(110a) 및 제3 분리막 패턴(112a) 및 제2 분리막(108)의 표면 프로파일을 따라 형성될 수 있다.
상기 제1 스페이서막(120)은 하부에 형성된 상기 제2 분리막(108) 및 제1 스핀온 하드마스크막(106)을 식각하기 위한 식각 마스크로 제공될 수 있다. 예시적인 실시예에서, 상기 제1 스페이서막(120)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 스페이서막(120)은 상기 제1 선폭과 실질적으로 동일한 두께로 증착될 수 있다. 상기 제1 스페이서막(120)을 얇은 두께로 형성하기 위하여, 상기 제1 스페이서막(120)은 원자층 증착법(ALD)을 통해 형성할 수 있다.
도 7 및 도 8을 참조하면, 상기 제1 스페이서막(120)을 이방성으로 식각하여, 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B)의 상기 제1 멘드럴 패턴(110a) 및 제3 분리막 패턴(112a)의 측벽 상에 제1 스페이서(120a)를 형성한다.
상기 제1 스페이서막(120)을 형성한 이 후에, 특정 부위를 오픈하기 위한 별도의 사진 공정이 수행되지 않고 바로 이방성 식각 공정이 수행될 수 있다. 따라서, 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B)에는 실질적으로 동일한 형상을 가지는 상기 제1 스페이서(120a)가 형성될 수 있다.
예시적인 실시예에서, 상기 제1 스페이서(120a)는 상기 제1 선폭을 가질 수 있다. 상기 제1 스페이서들(120a) 간의 간격은 상기 제1 선폭의 약 3배일 수 있다.
다음에, 상기 제3 분리막 패턴(112a) 및 제1 멘드럴 패턴(110a)을 선택적으로 제거한다. 따라서, 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B)의 제2 분리막(108) 상의 상기 제1 스페이서들(120a)은 서로 동일한 간격으로 이격될 수 있다. 상기 제1 스페이서(120a)는 상기 제1 방향으로 연장될 수 있다. 상기 제1 스페이서들(120a) 사이의 간격은 상기 제1 선폭의 약 3배 일 수 있다.
도 9를 참조하면, 상기 제1 스페이서들(120a)을 식각 마스크로 사용하여 상기 제1 스페이서들(120a) 사이에 노출되는 제2 분리막(108)을 이방성으로 식각하여 제2 분리막 패턴(108a)을 형성한다.
계속하여, 상기 제1 스페이서(120a) 및 제2 분리막 패턴(108a)을 식각 마스크로 사용하여 상기 제1 스핀온 하드마스크막(106)을 식각한다. 따라서, 상기 제1 분리막(104) 상에 제2 멘드럴 패턴(106a) 및 제2 분리막 패턴(108a)이 적층된 제1 구조물을 형성할 수 있다. 상기 공정을 수행하면, 상기 제1 스페이서(120a)는 제거되고, 상기 제2 분리막 패턴(108a)의 상부도 일부 제거될 수 있다.
상기 제2 멘드럴 패턴들(106a)은 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B) 상에서 동일한 형상 및 동일한 배치를 가질 수 있다.
상기 제2 멘드럴 패턴(106a) 및 제2 분리막 패턴(108a)이 적층된 제1 구조물은 상기 제1 스페이서(120a)에 의해 전사되어 형성되므로, 상기 제1 구조물들은 라인 및 스페이스(line and space)가 반복되도록 배치될 수 있다. 상기 제2 멘드럴 패턴들(106a)의 선폭은 상기 제1 선폭의 3배이고, 상기 제2 멘드럴 패턴들 간의 간격은 상기 제1 선폭의 5배일 수 있다.
도 10을 참조하면, 상기 제2 멘드럴 패턴(106a), 제2 분리막 패턴(108a) 및 제1 분리막(104)의 표면 상에 제2 스페이서막(130)을 형성한다. 상기 제2 스페이서막은 상기 제2 멘드럴 패턴(106a), 제2 분리막 패턴(108a) 및 제1 분리막(104)의 표면 프로파일을 따라 형성될 수 있다.
상기 제2 스페이서막(130)은 하부에 형성된 상기 제1 분리막(104)을 식각하기 위한 식각 마스크로 제공될 수 있다. 그러므로, 상기 제2 스페이서막(130)은 상기 제1 분리막(104)과 식각 선택비를 가지는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 스페이서막(130)은 실리콘 산화물을 포함할 수 있다.
상기 제2 스페이서막(130)은 상기 제1 선폭과 실질적으로 동일한 두께로 증착될 수 있다. 상기 제2 스페이서막(130)을 얇은 두께로 형성하기 위하여, 상기 제2 스페이서막(130)은 원자층 증착법(ALD)을 통해 형성할 수 있다.
도 11 및 도 12를 참조하면, 상기 제2 스페이서막(130)을 이방성으로 식각하여 상기 메인 칩 영역(A)의 제1 구조물의 측벽 상에 제2 스페이서들(130a)을 형성하고, 상기 스크라이브 레인 영역(B)의 제1 구조물들의 측벽 상에 제1 더미 패턴들(130b) 및 얼라인 키 패턴들(130c)을 형성한다.
이와같이, 상기 스크라이브 레인 영역(B)의 제1 더미 패턴(130b) 및 얼라인 키 패턴들(130c)은 별도의 사진 공정을 수행하여 형성되지 않을 수 있다. 이에 따라, 상기 메인 칩 영역(A)의 제2 스페이서(130a)와 상기 스크라이브 레인 영역(B)의 제1 더미 패턴들(130b) 및 얼라인 키 패턴들(130c)은 동일한 형상을 가질 수 있다. 상기 메인 칩 영역(A)의 제2 스페이서(130a)와 상기 스크라이브 레인 영역(B)의 제1 더미 패턴들(130b) 및 얼라인 키 패턴들(130c)은 동일한 배치를 가질 수 있다. 상기 스크라이브 레인 영역(B)에는 위치에 따라 제1 더미 패턴들(130b) 및 얼라인 키 패턴들(130c)이 형성되며, 이들은 동일한 단면 형상을 가지므로 각 단면도에서 제1 더미 패턴들(130b)만 도시한다.
하나의 상기 제2 스페이서(130a)의 선폭 및 상기 제2 스페이서(130a)의 간격의 합은 제1 피치(pitch)일 수 있다. 상기 제2 스페이서(130a)의 제1 피치는 상기 제1 선폭의 약 2배 일 수 있다.
예시적인 실시예에서, 하나의 상기 제1 더미 패턴(130b)의 선폭 및 상기 제1 더미 패턴(130b)의 간격의 합은 상기 제1 피치와 동일한 제2 피치일 수 있다. 하나의 상기 얼라인 키 패턴(130c)의 선폭 및 상기 얼라인 키 패턴(130c)의 간격의 합은 상기 제1 피치와 동일한 제3 피치일 수 있다. 즉, 상기 제2 스페이서(130a), 제1 더미 패턴(130b) 및 얼라인 키 패턴(130c)은 동일한 피치를 가질 수 있다.
예시적인 실시예에서, 상기 제2 스페이서(130a)는 상기 제1 선폭을 가질 수 있고, 상기 제2 스페이서(130a)의 간격은 상기 제1 선폭과 동일할 수 있다. 상기 제1 더미 패턴(130b)은 상기 제1 선폭을 가질 수 있고, 상기 제1 더미 패턴(130b)의 간격은 상기 제1 선폭과 동일할 수 있다. 상기 얼라인 키 패턴(130c)은 상기 제1 선폭을 가질 수 있고, 상기 얼라인 키 패턴(130c)의 간격은 상기 제1 선폭과 동일할 수 있다.
상기 제2 스페이서(130a), 제1 더미 패턴들(130b) 및 얼라인 키 패턴들(130c)은 상기 제1 방향으로 연장될 수 있다. 상기 제2 스페이서(130a), 제1 더미 패턴들(130b) 및 얼라인 키 패턴들(130c)은 라인 및 스페이스가 반복되는 배치를 가질 수 있다.
도시하지는 않았지만, 상기 메인 칩 영역(A) 내의 상기 셀 블록 구분 영역의 제1 구조물의 측벽 상에도 제2 스페이서가 형성될 수 있다. 상기 제2 스페이서는 제2 더미 패턴들로 제공될 수 있다. 상기 제2 더미 패턴들은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 더미 패턴들은 라인 및 스페이스가 반복되는 배치를 가질 수 있다. 예시적인 실시예에서, 상기 제2 더미 패턴들은 상기 제2 스페이서(130a)와 동일한 피치를 가질 수 있다. 예시적인 실시예에서, 상기 제2 더미 패턴들은 상기 제2 스페이서(130a)와 동일한 선폭을 가질 수 있다.
상기 제1 더미 패턴들(130b)이 메인 칩 영역(A)의 상기 제2 스페이서(130a)와 동일하게 조밀한 배치를 가질 수 있다. 이와 같이, 상기 얼라인 키 패턴 주변에 동일한 배치를 가지는 제1 더미 패턴들(130b)이 형성되므로, 상기 얼라인 키 패턴(130c)의 불량이 감소될 수 있고, 정상적으로 형성될 수 있다.
이와 같이, 상기 기판(100)의 전 영역에는 상기 제1 방향으로 연장되는 제2 스페이서(130a), 제1 더미 패턴들(130b) 및 얼라인 키 패턴들(130c)이 형성될 수 있다. 때문에, 상기 기판(100) 상에는 상기 제1 방향과 다른 방향(예를들어, 제2 방향 또는 제1 방향에 대해 비스듬한 방향)으로 연장되는 패턴들이 배치되지 않을 수 있다.
도 13을 참조하면, 상기 제1 분리막(104), 제2 분리막 패턴(108a), 제2 스페이서(130a), 제1 더미 패턴들(130b) 및 얼라인 키 패턴(130c) 상에 상기 제1 분리막(104), 제2 분리막 패턴(108a), 제2 스페이서(130a) 제1 더미 패턴들(130b) 및 얼라인 키 패턴(130c)을 덮는 제3 스핀온 하드 마스크막(140)을 형성한다. 상기 제3 스핀온 하드 마스크막(140)은 상기 제2 스페이서(130a), 제1 더미 패턴들(130b) 및 얼라인 키 패턴(130c) 사이의 갭들을 채우도록 형성될 수 있다. 상기 제3 스핀온 하드 마스크막(140)은 비정질 탄소를 포함할 수 있다.
상기 제3 스핀온 하드 마스크막(140)은 스핀 코팅 공정을 통해 형성될 수 있다. 즉, 상기 제3 스핀온 하드 마스크막(140)은 상기 기판(100)의 중심 부위로부터 가장자리로 향하도록 방사상으로 스핀온 하드 마스크 물질이 이동(flow)하면서 형성될 수 있다. 이 때, 상기 기판(100)상에 형성되어 있는 패턴들의 방향에 따라 상기 스핀온 하드 마스크 물질이 이동할 때 저항력이 다르게 작용할 수 있다. 상기 저항력이 커지는 부위에서 상기 제3 스핀온 하드 마스크막(140)이 상대적으로 더 두꺼워질 수 있다. 특히, 상기 제2 방향으로 연장되는 라인 패턴들은 상기 스핀온 하드 마스크 물질에 높은 저항력을 가할 수 있다. 그러므로, 상기 기판 상에 제2 방향으로 연장되는 라인 패턴들이 형성되는 경우, 기판(100)의 중심 부위로부터 가장자리로 향하는 방사상으로 상기 제3 스핀온 하드 마스크막(140)의 두께가 달라지게 되는 방사형 불량이 발생될 수 있다. 통상적으로, 상기 스크라이브 레인 영역(B)의 더미 패턴들 또는 얼라인 패턴들은 제2 방향으로 연장되는 패턴들을 포함할 수 있고, 이에 따라 상기 방사형 불량이 빈번히 발생될 수 있다.
그러나, 본 실시예에서는 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B)의 기판(100) 상에는 상기 제1 구조물, 제2 스페이서(130a), 제1 더미 패턴들(130b) 및 얼라인 키 패턴(130c)이 모두 상기 제1 방향으로 연장될 수 있고, 일정 간격으로 이격되면서 반복 배치될 수 있다. 상기 제2 스페이서(130a), 제1 더미 패턴들(130b) 및 얼라인 키 패턴(130c)은 라인 및 스페이스가 반복되는 배치를 가질 수 있다. 즉, 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B)의 기판(100) 상에는 상기 제2 방향으로 연장되는 라인 패턴들이 구비되지 않을 수 있다. 따라서, 상기 기판(100) 상에 상기 제3 스핀온 하드 마스크막(140)을 스핀 코팅하는 공정에서 상기 기판(100)의 전체 영역에서 저항력이 동일하게 작용될 수 있다.
또한, 상기 기판(100)에는 제2 방향으로 연장되는 라인 패턴들이 형성되지 않으므로, 상기 제3 스핀온 하드 마스크막(140)을 스핀 코팅하는 공정에서 스핀온 하드 마스크 물질의 이동 시 낮은 저항력이 가해질 수 있다. 따라서, 상기 제3 스핀온 하드 마스크막(140)은 기판(100) 전 영역에서 균일한 두께로 형성될 수 있으며, 상기 방사형 불량이 감소될 수 있다.
또한, 상기 메인 칩 영역(A) 및 스크라이브 레인 영역(B)에서, 상기 제1 방향으로 연장되고, 일정 간격으로 이격되면서 반복 배치되는 상기 제2 스페이서(130a), 제1 더미 패턴들(130b) 및 얼라인 키 패턴(130c)이 형성됨에 따라, 상기 메인 칩 영역(A) 내의 각 셀 블록 영역의 중심, 가장자리 및 코너 부위에서 각각 상기 제3 스핀온 하드 마스크막(140)이 균일한 두께를 가지도록 형성될 수 있다.
상기 제3 스핀온 하드마스크막(140) 상에 제4 분리막(142)을 형성한다. 상기 제4 분리막(142)은 실리콘 산질화물을 포함할 수 있다. 상기 제4 분리막(142)은 반사 방지막으로도 제공될 수 있다.
도 14를 참조하면, 상기 제4 분리막(142) 상에 제2 포토레지스트 패턴(144)을 형성한다. 상기 제2 포토레지스트 패턴(144)은 상기 메인 칩 영역(A)의 일부 및 스크라이브 레인 영역(B)을 덮을 수 있다.
예시적인 실시예에서, 상기 제2 포토레지스트 패턴(144)은 메인 칩 영역(A) 내의 셀 블록 영역을 선택적으로 노출할 수 있다.
도 15를 참조하면, 상기 제2 포토레지스트 패턴(144)을 식각 마스크로 사용하여 제4 분리막(142)을 식각한다. 계속하여, 상기 제3 스핀온 하드 마스크막(140)을 식각한다. 또한, 상기 제2 분리막 패턴(108a) 및 제2 멘드럴 패턴(106a)을 식각한다.
상기 공정을 수행하면, 상기 메인 칩 영역(A)에는 상기 제1 분리막(104) 상에 상기 제2 스페이서들(130a)이 남아있게 될 수 있다. 상기 제2 스페이서(130a)는 라인 앤 스페이스가 반복되는 구성을 가질 수 있다. 상기 스크라이브 레인 영역(B)에는 상기 제2 포토레지스트 패턴(144)이 대부분 제거되어, 상기 제3 스핀온 하드 마스크막(140)이 덮혀 있을 수 있다.
상기 제3 스핀온 하드 마스크막(140)이 기판(100) 전면 및 메인 칩 영역 내의 각 부위에서 균일한 두께를 가지지 않으면, 상기 식각 공정에서 식각되는 깊이가 각 영역에서 달라지게 되어 균일하게 식각되지 않을 수 있다. 그러나, 설명한 것과 같이, 상기 제3 스핀온 하드 마스크막(140)이 기판(100) 전면 및 메인 칩 영역(A) 내의 각 부위에서 균일한 두께를 가지도록 형성되므로, 상기 제3 스핀온 하드 마스크막(140)의 두께 차이에 기인하는 불량이 감소될 수 있다.
도 16을 참조하면, 상기 제2 스페이서(130a)를 식각 마스크로 이용하여 상기 메인 칩 영역(A)의 제1 분리막(104) 및 제1 마스크막(102)을 식각한다. 따라서, 상기 메인 칩 영역(A)에 상기 제1 마스크 패턴(102a) 및 제1 분리막 패턴(104a)이 적층된 마스크 구조물(105)을 형성한다.
상기 식각 공정을 수행할 때, 상기 스크라이브 레인 영역(B)은 상기 제3 스핀온 하드 마스크막(140)에 의해 덮혀 있으므로 상기 스크라이브 레인 영역(B)의 상기 제1 분리막(104) 및 제1 마스크막(102)은 제거되지 않을 수 있다. 상기 식각 공정에서, 상기 스크라이브 레인 영역(B)의 상기 제3 스핀온 하드 마스크막(140) 및 제2 스페이서(130b)는 대부분 제거될 수 있다.
예시적인 실시예에서, 상기 마스크 구조물(105)은 반도체 소자에서 상기 제1 방향으로 연장되는 라인 형상의 패턴들을 형성하기 위한 식각 마스크로 제공될 수 있다. 예를들어, 상기 마스크 구조물(105)은 디램 소자의 매립 게이트 구조물을 형성하기 위한 식각 마스크일 수 있다.
도 17을 참조하면, 상기 마스크 구조물(105)과 제1 마스크막(102) 및 제1 분리막(104)을 식각 마스크로 사용하여 상기 기판(100)을 식각하여 리세스(150)를 형성하고, 상기 리세스(150) 내부에 게이트 구조물(152)을 형성한다.
상기 게이트 구조물(152)은 게이트 절연막, 게이트 전극 및 캡핑막 패턴을 포함할 수 있다.
상기 게이트 구조물(152)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있고, 상기 게이트 구조물들(152)은 일정한 간격으로 이격될 수 있다.
상기 공정을 수행하면, 상기 메인 칩 영역에서는 라인 앤 스페이스를 포함하는 패턴들이 형성될 수 있다. 또한, 상기 스크라이브 레인 영역에서 얼라인 키 패턴이 정상적으로 형성될 수 있다. 상기 스크라이브 레인 영역에서 더미 패턴 및 얼라인 패턴들은 별도의 사진 공정을 수행하여 형성되지 않으므로 공정이 간단해질 수 있다.
도 18은 예시적인 실시예에 따른 반도체 소자의 제조에서 사용되는 셀 패턴 구조, 더미 패턴 및 얼라인 패턴을 개략적으로 나타내는 평면도이다. 도 19는 예시적인 실시예에 따른 반도체 소자의 제조에서 사용되는 더미 패턴 및 얼라인 패턴을 나타내는 평면도이다. 도 20은 예시적인 실시예에 따른 반도체 소자의 제조에서 메인 칩 영역의 셀 패턴 구조 및 더미 패턴을 나타내는 평면도이다.
도 18 내지 도 20을 참조하면, 메인 칩 영역(A) 및 스크라이브 레인 영역(B)을 포함하는 기판(100)이 구비된다. 상기 메인 칩 영역(A)의 기판(100) 상에 형성되고, 제1 방향으로 연장되는 스페이서들(130a)이 서로 이격되게 반복 배치되는 셀 패턴 구조가 구비될 수 있다.
상기 스크라이브 레인 영역(B)의 기판(100) 상에 형성되고, 상기 제1 방향으로 연장되는 제1 더미 패턴들(130b)이 서로 이격되게 반복 배치되는 더미 패턴 구조가 구비될 수 있다.
상기 스크라이브 레인 영역(B)의 기판(100) 상에 형성되고, 상기 제1 방향으로 연장되는 얼라인 키 패턴들(130c)이 서로 이격되게 반복 배치되는 얼라인 키 패턴 구조가 구비될 수 있다.
상기 얼라인 키 패턴 구조의 주변에는 상기 제1 더미 패턴들(130b)이 구비될 수 있다.
예시적인 실시예에서, 상기 스페이서(130a), 제1 더미 패턴들(130b) 및 얼라인 키 패턴들(130c)은 라인 및 스페이스가 반복되는 배치를 가질 수 있다. 예시적인 실시예에서, 상기 스페이서(130a)의 선폭, 상기 제1 더미 패턴(130b)의 선폭 및 상기 얼라인 키 패턴(130c)의 선폭은 서로 동일할 수 있다.
예시적인 실시예에서, 하나의 상기 스페이서(130a)의 선폭 및 상기 스페이서(130a)의 간격의 합인 제1 피치, 하나의 상기 제1 더미 패턴(130b)의 선폭 및 상기 제1 더미 패턴(130b)의 간격의 합인 제2 피치 및 하나의 상기 얼라인 키 패턴(130c)의 선폭 및 상기 얼라인 키 패턴(130c)의 간격의 합인 제3 피치는 서로 동일할 수 있다.
도 20에 도시된 것과 같이, 상기 메인 칩 영역에는 셀 블록 영역(12) 및 셀 블록 구분 영역(14)을 포함하고, 상기 셀 블록 구분 영역(14)에는 상기 제1 방향으로 연장되는 제2 더미 패턴들(130d)이 구비될 수 있다. 상기 제2 더미 패턴(130d)은 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 더미 패턴들(130d)은 라인 및 스페이스가 반복되는 배치를 가질 수 있다. 상기 셀 블록 영역(12)의 스페이서(130a)는 상기 셀 블록 구분 영역(14)까지 상기 제1 방향으로 연장될 수 있고, 상기 셀 블록 구분 영역(14)에 위치하는 스페이서는 상기 제2 더미 패턴(130d)의 일부로 제공될 수 있다.
예시적인 실시예에서, 상기 제2 더미 패턴(130d)은 상기 스페이서(130a)와 동일한 선폭을 가질 수 있다. 예시적인 실시예에서, 상기 제2 더미 패턴(130d)은 상기 스페이서(130a)와 동일한 피치를 가질 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 제1 마스크막
104 : 제1 분리막 106 : 제1 스핀온 하드 마스크막
108 : 제2 분리막 110 : 제2 스핀온 하드 마스크막
112 : 제3 분리막 106a : 제2 멘드럴 패턴
110a : 제1 멘드럴 패턴 114 : 제1 포토레지스트 패턴
120a : 제1 스페이서 130a : 제2 스페이서
130b : 제1 더미 패턴 130c: 얼라인 키 패턴
130d : 제2 더미 패턴 142 : 제4 분리막
144 : 제2 포토레지스트 패턴

Claims (10)

  1. 메인 칩 영역 및 스크라이브 레인 영역을 포함하는 기판 상에, 마스크막, 제1 분리막, 제1 멘드럴막, 제2 분리막 및 제2 멘드럴막을 순차적으로 형성하고;
    상기 제2 멘드럴막을 패터닝하여, 상기 메인 칩 영역 및 스크라이브 레인 영역 상에 제1 방향으로 연장되고 서로 이격되는 제2 멘드럴 패턴들을 형성하고;
    상기 메인 칩 영역 및 스크라이브 레인 영역의 제2 멘드럴 패턴들의 측벽 상에 제1 스페이서들을 형성하고;
    상기 제2 멘드럴 패턴을 제거하고;
    상기 제1 스페이서들을 이용하여 상기 제2 분리막 및 제1 멘드럴막을 패터닝하여 제2 분리막 패턴 및 제1 멘드럴 패턴이 적층된 제1 구조물들을 형성하고;
    상기 메인 칩 영역 및 스크라이브 레인 영역의 제1 구조물들의 표면 및 제1 분리막 상에 제2 스페이서막을 형성하고;
    상기 제2 스페이서막을 이방성 식각하여, 상기 메인 칩 영역의 제1 구조물의 측벽 상에 제2 스페이서들을 형성하고, 상기 스크라이브 레인 영역의 제1 구조물들의 측벽 상에 제1 더미 패턴들 및 얼라인 키 패턴들을 형성하고; 그리고,
    상기 제1 분리막 상에, 상기 제1 구조물들, 제1 더미 패턴들 및 얼라인 키 패턴들을 덮는 스핀 온 하드마스크막을 스핀 코팅하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 제2 멘드럴 패턴들은 상기 메인 칩 영역 및 스크라이브 레인 영역 상에서 동일한 형상 및 동일한 배치를 가지는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 제2 멘드럴 패턴들의 선폭은 상기 제2 스페이서의 제1 목표 선폭의 3배이고, 상기 제2 멘드럴 패턴들 간의 간격은 상기 제1 목표 선폭의 5배와 동일한 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제2 스페이서들, 더미 패턴들 및 얼라인 키 패턴들은 각각 제1 방향으로 연장되는 형상을 가지고, 라인 및 스페이스가 반복되는 배치를 가지는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제2 스페이서의 선폭, 상기 더미 패턴의 선폭 및 상기 얼라인 키 패턴의 선폭은 서로 동일한 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 하나의 상기 제2 스페이서의 선폭 및 상기 제2 스페이서의 간격의 합인 제1 피치, 하나의 상기 더미 패턴의 선폭 및 상기 더미 패턴의 간격의 합인 제2 피치 및 하나의 상기 얼라인 키 패턴의 선폭 및 상기 얼라인 키 패턴의 간격의 합인 제3 피치는 서로 동일한 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 스핀온 하드 마스크막 상에 상기 메인 칩 영역을 선택적으로 노출하는 포토레지스트 패턴을 형성하고;
    상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 메인 칩 영역의 제1 구조물들 및 스핀 온 하드마스크막을 제거하고; 그리고,
    상기 메인 칩 영역의 제2 스페이서를 식각 마스크로 이용하여 상기 마스크막을 식각하여 마스크 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 마스크 패턴을 이용하여 기판을 식각하여 리세스를 형성하고;
    상기 리세스 내부에 게이트 구조물을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 메인 칩 영역 내에는 셀 블록 영역 및 셀 블록 구분 영역을 포함하고,
    상기 셀 블록 구분 영역 내의 제1 구조물의 측벽 상에는 제2 더미 패턴들을 형성하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 제2 더미 패턴들은 상기 제1 방향으로 연장되는 형상을 가지는 반도체 소자의 제조 방법.
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