KR20230169304A - 표시 방법, 기준 신호 전송 방법, 통신 노드, 및 저장 매체 - Google Patents

표시 방법, 기준 신호 전송 방법, 통신 노드, 및 저장 매체 Download PDF

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KR20230169304A
KR20230169304A KR1020237038891A KR20237038891A KR20230169304A KR 20230169304 A KR20230169304 A KR 20230169304A KR 1020237038891 A KR1020237038891 A KR 1020237038891A KR 20237038891 A KR20237038891 A KR 20237038891A KR 20230169304 A KR20230169304 A KR 20230169304A
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Abstract

표시 방법, 기준 신호 전송 방법, 통신 노드 및 저장 매체가 제공된다. 표시 방법은 다음의 것을 포함한다: 슬롯 오프셋 표시(SOI) 필드의 비트 폭이 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정됨; 및 다운링크 제어 정보(DCI)가 전송됨, 여기서 DCI는 SOI 필드를 포함함.

Description

표시 방법, 기준 신호 전송 방법, 통신 노드, 및 저장 매체
본 출원은 무선 통신 네트워크의 기술 분야에 관한 것으로, 예를 들면, 표시 방법(indication method), 기준 신호 전송 방법, 통신 노드 및 저장 매체에 관한 것이다.
다운링크 제어 정보(downlink control information; DCI) 내의 슬롯 오프셋 표시(slot offset indication; SOI) 필드는 단말이 특정한 슬롯 상에서 사운딩 기준 신호(sounding reference signal; SRS)를 전송한다는 것을 표시하기 위해 사용된다. 하나의 캐리어 내에서 구성되는 캐리어 애그리게이션(carrier aggregation; CA) 또는 다수의 대역폭 부분(bandwidth part; BWP)의 경우, SRS는 네트워크 측에서 CC 전체에 걸쳐 또는 BWP 전체에 걸쳐 트리거되며, 상이한 CC 또는 상이한 BWP 상에서 전송되는 SRS의 슬롯 오프셋은 상이할 수도 있는데, 이것은 SRS 전송 슬롯의 표시를 복잡하게 만든다. SRS가 전송되는 슬롯이 정확하게 표시될 수 없는 경우, 그것은 실패한 SRS 송신을 초래할 수도 있다.
본 출원은 표시 방법, 기준 신호 전송 방법, 통신 노드 및 저장 매체를 제공한다.
본 출원의 실시형태는 표시 방법을 제공하는데, 그 표시 방법은 다음의 것을 포함한다: 슬롯 오프셋 표시(SOI) 필드의 비트 폭이 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정됨; 및 다운링크 제어 정보(DCI)가 전송됨, 여기서 DCI는 SOI 필드를 포함함. 본 출원의 실시형태는 기준 신호 전송 방법을 또한 제공한다. 그 방법은 다음의 것을 포함한다: 다운링크 제어 정보(DCI)가 수신됨, 여기서 DCI는 슬롯 오프셋 표시(SOI) 필드를 포함하고, SOI 필드의 비트 폭은 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정됨; 및 기준 신호가 SOI 필드에 따라 전송됨.
본 출원의 실시형태는 통신 노드를 또한 제공한다. 통신 노드는 하나 이상의 프로세서 및 스토리지 디바이스를 포함한다. 스토리지 디바이스는 하나 이상의 프로그램을 저장하도록 구성된다. 하나 이상의 프로그램은, 하나 이상의 프로세서에 의해 실행될 때, 하나 이상의 프로세서로 하여금, 상기에서 설명되는 표시 방법 또는 기준 신호 전송 방법을 구현하게 한다.
본 출원의 실시형태는 컴퓨터 판독 가능 저장 매체를 또한 제공한다. 컴퓨터 판독 가능 저장 매체는 컴퓨터 프로그램을 저장하는데, 여기서 컴퓨터 프로그램은, 프로세서에 의해 실행될 때, 상기에서 설명되는 표시 방법 또는 기준 신호 전송 방법을 구현한다.
도 1은 실시형태에서 제공되는 표시 방법의 플로우차트이다;
도 2는 실시형태에서 제공되는 기준 신호 전송 방법의 플로우차트이다;
도 3은 실시형태에 제공되는 표시 디바이스의 개략적인 구조 다이어그램이다;
도 4는 실시형태에서 제공되는 기준 신호 전송 디바이스의 개략적인 구조 다이어그램이다; 그리고
도 5는 실시형태에 제공되는 통신 노드의 하드웨어 구조의 개략적인 다이어그램이다.
이하, 본 출원은 도면 및 실시형태와 연계하여 설명될 것이다. 본원에서 설명되는 특정한 실시형태는 단지 본 출원을 설명하기 위해 사용된다. 설명의 용이성을 위해, 도면에서는 본 출원에 관련되는 부분만이 도시된다.
본 출원의 실시형태에서, 표시 방법이 제공되는데, 이 방법에서, 각각의 표시 단위의 SOI 필드의 비트 폭을 균일하게 설정하는 것에 의해 하나의 표시 단위에 대응하는 SOI 필드의 비트가 다른 표시 단위를 표시하기 위해 사용될 수도 있고, 그 결과 SRS 전송 슬롯의 표시 단위를 교차하는 표시가 달성되고, 슬롯을 전송하고 있는 기준 신호의 표시의 신뢰성 및 유연성이 개선된다.
도 1은 실시형태에서 제공되는 표시 방법의 플로우차트이다. 방법은 제1 통신 노드, 예를 들면, 기지국과 같은 네트워크 측 디바이스에 적용될 수도 있다. 도 1에서 도시되는 바와 같이, 본 실시형태에서 제공되는 방법은 단계(110) 및 단계(120)를 포함한다.
단계(110)에서, 슬롯 오프셋 표시(SOI) 필드의 비트 폭이 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정된다.
단계(120)에서, 다운링크 제어 정보(DCI)가 전송되는데, 여기서 DCI는 SOI 필드를 포함한다.
본 실시형태에서, 표시 단위는, CC 또는 BWP일 수도 있는 SRS 전송 슬롯을 표시하는 단위이다. 기준 신호는 비주기적 SRS를 주로 가리킨다. DCI의 SOI 필드는, 제2 통신 노드(예컨대, 단말)가 (t+1) 번째 이용 가능한 슬롯 상에서 기준 신호를 전송한다는 것을 표시하기 위해 사용되는데, 여기서 t는 슬롯 표시 파라미터이고 기준 신호의 전송을 결정하기 위한 핵심 파라미터이다. 자신의 카운트된 기준 포인트가 슬롯 n 또는 슬롯 n+k일 수도 있는 (t+1) 번째 이용 가능한 슬롯의 경우, 슬롯 n은 제2 통신 노드가 기준 신호를 트리거하는 DCI를 수신하는 슬롯이고, k는 상위 계층 라디오 리소스 제어(radio resource control; RRC) 파라미터(slotOffset)에서 구성되는 슬롯 오프셋 파라미터이다.
본 실시형태에서는, 각각의 표시 단위에 대한 기준 신호 리소스 세트에서 다수의 슬롯 표시 파라미터(t)가 구성될 수도 있는데, 예를 들면, 3 개의 CC가 구성되며, CC 0, CC 1, 및 CC 2로서 표기되고, CC 0 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, CC 1 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 4 개이며, 그리고 CC 2 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이다. SOI 필드의 비트 폭은 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정될 수도 있다. 예를 들면, CC 0의 경우, t 값의 개수는 2가 되도록 구성되고, 그 다음, SOI 필드의 비트 폭은 log2 2가 될 수도 있다, 즉, 어떤 t 값이 채택되는지를 표시하기 위해 1 비트가 사용될 수도 있다. 다른 예로서, CC 1의 t 값을 표시할 만큼 충분한 비트를 CC 0에 대응하는 SOI 필드에서 이용 가능하게 만들기 위해, CC 0의 SOI 필드는, CC 1에 의해 구성되는 개수(4 개)의 t 값 중 어떤 t 값이 채택되는지를 표시하도록, 2 비트로 확장될 수도 있다.
상기의 내용에 기초하여, 제1 통신 노드는 각각의 표시 단위의 SOI 필드의 비트 폭을 균일하게 구성할 수도 있고, 그 결과, SRS 전송 슬롯의 표시 단위를 교차하는 표시가 달성되고, 슬롯을 전송하고 있는 기준 신호의 표시의 신뢰성 및 유연성이 개선된다.
한 실시형태에서, SOI 필드의 비트 폭이 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정된다는 것은 다음의 것을 포함한다: 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭이 모든 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수의 최대 값에 따라 결정됨; 여기서 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 동일함.
본 실시형태에서, 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 동일하며, 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수의 최대 값에 의존한다. 예를 들면, CC 0 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, CC 1 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 4 개이고, 그리고 CC 2 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개인데, 비주기적 SRS 리소스 세트에서 구성되는 t 값의 최대 개수가 4 개인 경우, 그러면, 각각의 CC에 대응하는 SOI 필드의 비트 폭은 log2 4, 즉 2이다.
마찬가지로, 하나의 CC 내에 있는 경우, BWP 0 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, BWP 1 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 4 개이고, 그리고 BWP 2 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개인데, 비주기적 SRS 리소스 세트에서 구성되는 t 값의 최대 개수가 4 개인 경우, 그러면, 각각의 BWP에 대응하는 SOI 필드의 비트 폭은 log2 4 = 2이다.
한 실시형태에서, 다수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 제1 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값보다 더 적은 표시 단위를 포함하고, 제2 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값과 동일한 표시 단위를 포함하고; 그리고 제1 표시 단위에 대응하는 SOI 필드의 비트의 모두 또는 일부는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
본 실시형태에서, 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 동일하며, 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수의 최대 값에 의존한다. 표시 단위는 두 가지 카테고리로 분할되고, 하나의 카테고리는 제1 표시 단위이고, 제1 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 각각의 표시 단위에 대응하는 슬롯 표시 파라미터의 개수의 최대 값이 아니고, 즉, 제1 표시 단위에 대응하는 SOI 필드의 비트 폭은 다른 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 의해 결정되고; 다른 카테고리는 제2 표시 단위이고, 제2 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 각각의 표시 단위에 대응하는 슬롯 표시 파라미터의 개수의 최대 값이다, 즉, 제2 표시 단위에 대응하는 SOI 필드의 비트 폭은 그 자신의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 의해 결정된다. 예를 들면, CC 0 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, CC 1 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 4 개이고, 그리고 CC 2 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, 그러면 CC 0 및 CC 2 둘 모두는 제1 표시 단위이고 CC 1은 제2 표시 단위이다.
본 실시형태에서, 제1 표시 단위 내부의 슬롯 표시 파라미터(t)의 표시를 위해, 제1 표시 단위에 대응하는 SOI 필드의 비트의 일부를 사용하는 것에 의해, 제1 표시 단위에 대응하는 SOI 필드의 기준 신호 리소스 세트에서 슬롯 표시 파라미터의 값이 표시될 수도 있거나 또는 제1 표시 단위에 대응하는 SOI 필드의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값이 선택될 수도 있다. 예를 들면, CC 0 상의 SOI 필드(2 비트의 비트 폭을 가짐)의 경우, CC 0 상에서의 t 값은 상위 1 비트의 비트 또는 하위 1 비트의 비트를 사용하는 것에 의해 표시될 수도 있거나 또는 선택될 수도 있고; CC 2 상의 SOI 필드(2 비트의 비트 폭을 가짐)의 경우, CC 2 상에서의 t 값은 상위 1 비트의 비트 또는 하위 1 비트의 비트를 갖는 SOI를 사용하는 것에 의해 표시될 수도 있거나 또는 선택될 수도 있다.
본 실시형태에서, 표시 단위 전체에 걸친 슬롯 표시 파라미터(t)의 표시를 위해, 제1 표시 단위에 대응하는 SOI 필드의 비트의 모두 또는 일부는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용될 수도 있다. 예를 들면, CC 1 상에서의 t 값은 CC 0 상에서의 SOI 필드를 사용하는 것에 의해 표시될 수도 있거나 또는 선택될 수도 있고, 그 다음, CC 0의 SOI 필드의 모든 비트(2 비트)는 CC 1 상에서의 t 값을 표시하기 위해 또는 선택하기 위해 사용될 수도 있고, 총 네 개가 표시될 수 있거나 또는 선택될 수 있다; CC 1 상에서의 t의 값은 CC 0의 SOI 필드의 비트 중 일부(1 비트, 이것은 상위 비트 또는 하위 비트일 수도 있음)를 사용하는 것에 의해 또한 표시될 수도 있거나 또는 선택될 수도 있고, 총 두 개가 표시될 수도 있거나 또는 선택될 수도 있다. 상기의 예는 CC 내의 다수의 BWP에 동일하게 적용된다.
한 실시형태에서, 다수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 제1 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값보다 더 적은 표시 단위를 포함하고, 제2 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값과 동일한 표시 단위를 포함하고; 그리고 제2 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
본 실시형태에서, 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 동일하며, 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수의 최대 값에 의존한다. 다수의 표시 단위는 두 가지 카테고리로 분할된다. 예를 들면, CC 0 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, CC 1 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 4 개이고, 그리고 CC 2 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, 그러면 CC 0 및 CC 2 둘 모두는 제1 표시 단위이고 CC 1은 제2 표시 단위이다.
본 실시형태에서, 표시 단위 전체에 걸친 슬롯 표시 파라미터(t)의 표시를 위해, 제2 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용될 수도 있다. 예를 들면, CC 0 또는 CC 2 상에서의 t 값은 CC 1 상에서 SOI 필드를 사용하는 것에 의해 표시되거나 또는 선택되고, CC 0 또는 CC 2 상에서의 t 값은 CC 1 상에서 SOI 필드의 상위 1 비트의 비트 또는 하위 1 비트의 비트의 SOI를 사용하는 것에 의해 표시되거나 또는 선택되고, 그에 의해, 시간 필드 단위 전체에 걸친 표시가 달성될 수 있다. 상기의 예는 CC 내의 다수의 BWP에 동일하게 적용된다.
한 실시형태에서, SOI 필드의 비트 폭이 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정된다는 것은 다음의 것을 포함한다: 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭이 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정됨.
본 실시형태에서, 다수의 표시 단위에 대응하는 SOI 필드의 비트 폭은 상이할 수도 있으며, 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 의존한다. 예를 들면, CC 0 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, CC 1 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 4 개이고, 그리고 CC 2 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, 그러면 CC 0 상에서의 SOI 비트 폭은 log2 2 = 1이고, CC 1 상에서의 SOI 비트 폭은 log2 4 = 2, 그리고 CC 2 상에서의 SOI 비트 폭은 log2 2 = 1이다. 상기의 예는 CC 내의 다수의 BWP에 동일하게 적용된다.
한 실시형태에서, 다수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 그리고 제4 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
본 실시형태에서, 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 의존한다. 다수의 표시 단위는 두 개의 카테고리로 분할되고, 하나의 카테고리는 제3 표시 단위이고, 다른 카테고리는 제4 표시 단위이고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적다, 즉, 제3 표시 단위에 대응하는 SOI 필드의 비트 폭은 제4 표시 단위에 대응하는 SOI 필드의 비트 폭보다 더 작다. 예를 들면, CC 0 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, CC 1 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 4 개이고, 그리고 CC 2 상에서 비주기적 SRS 리소스 세트에서 구성되는 t 값의 개수는 2 개이고, 그러면 CC 0 및 CC 2 각각은 제3 표시 단위이고 CC 1은 제4 표시 단위이다.
본 실시형태에서, 표시 단위 전체에 걸친 슬롯 표시 파라미터(t)의 표시를 위해, 제4 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 선택하기 위해 사용될 수도 있다. 예를 들면, CC 0 또는 CC 2 상에서의 t 값은 CC 1 상에서의 2 비트 SOI 필드의 상위 1 비트의 비트 또는 하위 1 비트의 비트를 사용하여 표시되거나 또는 선택된다. 상기의 예는 CC 내의 다수의 BWP에 동일하게 적용된다.
한 실시형태에서, 다수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 여기서, 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후, 제3 표시 단위에 대응하는 SOI 필드의 비트는 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 여기서, 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후 제3 표시 단위에 대응하는 SOI 필드의 사이즈는 제4 표시 단위에 대응하는 SOI 필드의 사이즈와 동일하다.
본 실시형태에서, 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 의존한다. 다수의 표시 단위는 두 개의 카테고리로 분할되고, 하나의 카테고리는 제3 표시 단위이고, 다른 카테고리는 제4 표시 단위이고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적다.
표시 단위 전체에 걸친 슬롯 표시 파라미터(t)의 표시를 위해, 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트는 0 또는 1로 채워질 수도 있고, 그 결과, 제3 표시 단위에 대응하는 SOI 필드의 비트 폭은 제4 표시 단위에 대응하는 SOI 필드의 비트 폭과 동일하고, 그 다음, 제3 표시 단위에 대응하는 SOI 필드의 비트는 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 선택하기 위해 사용된다. 예를 들면, CC 0 또는 CC 2 상에서 1 비트를 갖는 SOI 필드가 사용되고, CC 전체에 걸친 CC 1 상에서의 t 값이 표시되고, 그 다음, CC 0 또는 CC 2 상에서의 SOI 필드의 상위 비트 또는 하위 비트는 0 또는 1로 채워지고, 그 결과, CC 0 또는 CC 2 상에서의 SOI 필드의 비트 폭은 CC 1 상에서의 SOI 필드의 비트 폭과 동일하고, 그 다음, CC 1 상에서의 t 값은 값을 채운 이후 CC 0 또는 CC 2 상의 SOI 필드를 통해 표시된다. 채워진 비트는 원래의 비트(총 2 비트)와 결합되고, 최대 22 = 4 개의 t 값이 표시된다. 상기의 예는 CC 내의 다수의 BWP에 동일하게 적용된다.
한 실시형태에서, 기준 신호 리소스 세트에 대응하는 DCI의 포맷은 비(non) DCI 2-3이다.
본 실시형태에서, DCI의 포맷은 DCI 2-3 이외의 포맷일 수도 있다. DCI의 포맷이 DCI 2-3인 경우, 즉, 기준 신호 리소스 세트가 DCI 2-3에 의해 사용되는 또는 그것과 관련되는 리소스 세트인 경우, 그러면, t의 구성은 무시된다.
한 실시형태에서, 표시 단위는 컴포넌트 캐리어(component carrier; CC) 및/또는 대역폭 부분(bandwidth part; BWP)을 포함한다.
한 실시형태에서, SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 SRS를 포함하고;
단말은 캐리어 애그리게이션-슬롯 오프셋 파라미터(carrier aggregation-slot offset parameter; ca-SlotOffset)를 가지고 구성되는 경우 수신된 DCI의 SOI 필드에 의해 표시되는 t 값에 따라 (t+1) 번째 이용 가능한 슬롯의 표시 단위의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하는데, 여기서 기준 신호는 주로 SRS를 가리키고, 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트되고:
Figure pct00001
또는
Figure pct00002
단말은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우 수신된 DCI의 SOI 필드에 의해 표시되는 t 값에 따라 (t+1) 번째 이용 가능한 슬롯의 표시 단위의 트리거된 기준 신호 리소스 세트 각각에서 기준 슬롯을 전송하는데, 여기서 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트되는데:
Figure pct00003
또는
Figure pct00004
여기서 t는 슬롯 표시 파라미터이고, n은 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 표시 단위의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(physical downlink control channel; PDCCH)의 서브캐리어 간격이고, 는 PDCCH를 수신하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 PDCCH를 수신하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이고, 는 SRS를 전송하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 SRS를 전송하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이다.
이것에 기초하여, 단말이 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되든지 간에, 기준 신호는 SOI 필드의 표시에 따라 정확하게 송신될 수도 있고, 그에 의해, 기준 신호의 송신의 유연성 및 신뢰성이 개선된다. 본 실시형태에서, 단말(유저 기기(user equipment), UE)은 슬롯 n 상에서 비주기적 SRS를 트리거하는 DCI를 수신하고, SRS가 상위 계층 파라미터(SRS-PosResource-r16)를 가지고 구성되는 경우를 배제한다. 한 실시형태에서, SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 SRS를 포함하고;
단말은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우 수신된 DCI의 SOI 필드에 의해 표시되는 t 값에 따라 다음의 슬롯의 표시 단위의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하고:
또는
단말은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우 다음의 슬롯의 표시 단위의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하는데:
Figure pct00011
또는
Figure pct00012
여기서 t는 슬롯 표시 파라미터이고, n은 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 PDCCH를 수신하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 구성되는 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 PDCCH를 수신하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이고, 는 SRS를 전송하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 SRS를 전송하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이다.
본 출원의 실시형태에서, 기준 신호 전송 방법이 또한 제공되며, SRS는 표시 단위의 SOI 필드 전체 걸쳐 표시되는 슬롯 오프셋에 따라 각각의 표시 단위에 대해 정확하게 전송될 수도 있다.
도 2는 실시형태에서 제공되는 기준 신호 전송 방법의 플로우차트이며, 도 2에서 도시되는 바와 같이, 이 실시형태에서 제공되는 방법은 단계(210) 및 단계(S220)를 포함한다.
단계(210)에서, 다운링크 제어 정보(DCI)가 수신되는데, 여기서 DCI는 슬롯 오프셋 표시(SOI) 필드를 포함하고, SOI 필드의 비트 폭은 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정된다.
단계(220)에서, 기준 신호가 슬롯 오프셋 표시 필드에 따라 전송된다.
한 실시형태에서, SOI 필드의 비트 폭이 모든 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수의 최대 값에 따라 결정되며; 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 동일하다.
한 실시형태에서, 다수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 제1 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값보다 더 적은 표시 단위를 포함하고, 제2 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값과 동일한 표시 단위를 포함하고; 그리고 제1 표시 단위에 대응하는 SOI 필드의 비트의 모두 또는 일부는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
한 실시형태에서, 다수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 제1 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값보다 더 적은 표시 단위를 포함하고, 제2 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값과 동일한 표시 단위를 포함하고; 그리고 제2 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
한 실시형태에서, 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정된다.
한 실시형태에서, 다수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 그리고 제4 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
한 실시형태에서, 다수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 여기서, 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후, 제3 표시 단위에 대응하는 SOI 필드의 비트는 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 여기서, 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후 제3 표시 단위에 대응하는 SOI 필드의 사이즈는 제4 표시 단위에 대응하는 SOI 필드의 사이즈와 동일하다.
한 실시형태에서, 기준 신호 리소스 세트에 대응하는 DCI의 포맷은 비 DCI 2-3이다.
한 실시형태에서, 표시 단위는 컴포넌트 캐리어(CC) 및/또는 대역폭 부분(BWP)을 포함한다.
한 실시형태에서, SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 SRS를 포함하고;
단계(220)는 다음의 것을 포함한다.
기준 신호는, 슬롯 오프셋 표시 필드에 따라, 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우 (t+1) 번째 이용 가능한 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 전송되는데, 여기서 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트된다:
Figure pct00017
또는
Figure pct00018
기준 신호는 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우 (t+1) 번째 이용 가능한 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 전송되는데, 여기서 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트된다:
Figure pct00019
또는
Figure pct00020
여기서 t는 슬롯 표시 파라미터이고, n은 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 PDCCH를 수신하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 PDCCH를 수신하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이고, 는 SRS를 전송하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 SRS를 전송하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이다.
한 실시형태에서, SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 SRS를 포함하고;
단계(220)는 다음의 것을 포함한다.
기준 신호는 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우 다음 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 전송된다:
또는
Figure pct00026
기준 신호는 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우 다음 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 전송되는데:
또는
여기서 t는 슬롯 표시 파라미터이고, n은 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 PDCCH를 수신하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 PDCCH를 수신하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이고, 는 SRS를 전송하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 SRS를 전송하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이다.
본 출원의 실시형태는 표시 디바이스를 또한 제공한다. 도 3은 실시형태에 제공되는 표시 디바이스의 개략적인 구조 다이어그램이다. 도 3에서 도시되는 바와 같이, 표시 디바이스는 폭 결정 모듈(310) 및 정보 전송 모듈(320)을 포함한다. 폭 결정 모듈(310)은 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 슬롯 오프셋 표시(SOI) 필드의 비트 폭을 결정하도록 구성된다. 정보 전송 모듈(320)은 다운링크 제어 정보(DCI)를 전송하도록 구성되는데, 여기서 DCI는 SOI 필드를 포함한다.
본 실시형태의 표시 디바이스에서, 각각의 표시 단위의 SOI 필드의 비트 폭을 균일하게 설정하는 것을 통해, 그 결과, SRS 전송 슬롯의 표시 단위를 교차하는 표시가 달성되고, 슬롯을 전송하고 있는 기준 신호의 표시의 신뢰성 및 유연성이 개선된다.
한 실시형태에서, 폭 결정 모듈(310)은 모든 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수의 최대 값에 따라 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭을 결정하도록 구성되고; 여기서 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 동일함.
한 실시형태에서, 다수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 제1 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값보다 더 적은 표시 단위를 포함하고, 제2 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값과 동일한 표시 단위를 포함하고; 그리고 제1 표시 단위에 대응하는 SOI 필드의 비트의 모두 또는 일부는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
한 실시형태에서, 다수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 제1 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값보다 더 적은 표시 단위를 포함하고, 제2 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값과 동일한 표시 단위를 포함하고; 그리고 제2 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
한 실시형태에서, 폭 결정 모듈(310)은 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭을 결정하도록 구성된다.
한 실시형태에서, 다수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 그리고 여기서 제4 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
한 실시형태에서, 다수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후, 제3 표시 단위에 대응하는 SOI 필드의 비트는 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 여기서, 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후 제3 표시 단위에 대응하는 SOI 필드의 사이즈는 제4 표시 단위에 대응하는 SOI 필드의 사이즈와 동일하다.
한 실시형태에서, 기준 신호 리소스 세트에 대응하는 DCI의 포맷은 비 DCI 2-3이다.
한 실시형태에서, 표시 단위는 컴포넌트 캐리어(CC) 및/또는 대역폭 부분(BWP)을 포함한다.
한 실시형태에서, SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 단말은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우 (t+1) 번째 이용 가능한 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하고, 기준 신호는 SRS를 포함하고, 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트되고:
또는
단말은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우 (t+1) 번째 이용 가능한 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하는데, 여기서 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트되고:
또는
여기서 t는 슬롯 표시 파라미터이고, n은 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 PDCCH를 수신하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 PDCCH를 수신하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이고, 는 SRS를 전송하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 SRS를 전송하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이다.
한 실시형태에서, SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 SRS를 포함하고;
단말은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우 다음의 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하고:
또는
Figure pct00042
단말은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우 다음의 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하고:
또는
여기서 t는 슬롯 표시 파라미터이고, n은 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 PDCCH를 수신하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 PDCCH를 수신하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이고, 는 SRS를 전송하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 SRS를 전송하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이다.
본 실시형태에서 제공되는 표시 디바이스는 상기에서 설명된 실시형태에서 제공되는 표시 방법과 동일한 개념에 속하며, 본 실시형태에서 상세하게 설명되지 않는 기술적 세부 사항은 상기에서 설명된 실시형태 중 임의의 것을 참조할 수도 있으며, 본 실시형태는 표시 방법을 수행하는 것과 동일한 효과를 갖는다.
본 출원의 실시형태는 기준 신호 전송 디바이스를 또한 제공한다. 도 4는 실시형태에서 제공되는 기준 신호 전송 디바이스의 개략적인 구조 다이어그램이다. 도 4에서 도시되는 바와 같이, 표시 디바이스는 수신 모듈(410)과 신호 전송 모듈(420)을 포함한다. 수신 모듈(410)은 다운링크 제어 정보(DCI)가 수신하도록 구성되는데, 여기서 DCI는 슬롯 오프셋 표시(SOI) 필드를 포함하고, SOI 필드의 비트 폭은 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정된다. 신호 전송 모듈(420)은 슬롯 오프셋 표시 필드에 따라 기준 신호를 전송하도록 구성된다.
본 실시형태의 표시 디바이스는 표시 단위의 SOI 필드에 전체에 걸쳐 표시되는 슬롯 오프셋에 따라 각각의 표시 단위에 대한 SRS를 정확하게 전송할 수 있다.
한 실시형태에서, SOI 필드의 비트 폭이 모든 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수의 최대 값에 따라 결정되고; 그리고
여기서 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 동일하다.
한 실시형태에서, 다수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 제1 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값보다 더 적은 표시 단위를 포함하고, 제2 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값과 동일한 표시 단위를 포함하고; 그리고 제1 표시 단위에 대응하는 SOI 필드의 비트의 모두 또는 일부는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
한 실시형태에서, 다수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 제1 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값보다 더 적은 표시 단위를 포함하고, 제2 표시 단위는 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수가 최대 값과 동일한 표시 단위를 포함하고; 그리고 제2 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
한 실시형태에서, 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정된다.
한 실시형태에서, 다수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 그리고 제4 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용된다.
한 실시형태에서, 다수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후, 제3 표시 단위에 대응하는 SOI 필드의 비트는 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후 제3 표시 단위에 대응하는 SOI 필드 - SOI 필드의 비트는 제3 표시 단위에 대응함 - 의 사이즈는 제4 표시 단위에 대응하는 SOI 필드의 사이즈와 동일하다.
한 실시형태에서, 기준 신호 리소스 세트에 대응하는 DCI의 포맷은 비 DCI 2-3이다.
한 실시형태에서, 표시 단위는 컴포넌트 캐리어(CC) 및/또는 대역폭 부분(BWP)을 포함한다.
한 실시형태에서, SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 SRS를 포함하고;
신호 전송 모듈(420)은 다음을 수행하도록 구성된다.
신호 전송 모듈(420)은, 슬롯 오프셋 표시 필드에 따라, 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우 (t+1) 번째 이용 가능한 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하는데, 여기서 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트된다:
또는
신호 전송 모듈(420)은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우 (t+1) 번째 이용 가능한 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하는데, 여기서 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트되고:
또는
여기서 t는 슬롯 표시 파라미터이고, n은 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 PDCCH를 수신하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 PDCCH를 수신하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이고, 는 SRS를 전송하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 SRS를 전송하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이다.
한 실시형태에서, SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 SRS를 포함하고;
신호 전송 모듈(420)은 다음을 수행하도록 구성된다.
신호 전송 모듈(420)은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우 다음의 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하고:
또는
신호 전송 모듈(420)은 캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우 다음의 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 기준 신호를 전송하고:
또는
여기서 t는 슬롯 표시 파라미터이고, n은 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 PDCCH를 수신하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 PDCCH를 수신하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이고, 는 SRS를 전송하는 셀에 대해 구성되는 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 SRS를 전송하는 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치(즉, 가장 낮은 서브캐리어 간격 구성의 가장 큰 값)이다.
본 실시형태에서 제공되는 기준 신호 전송 디바이스는 상기에서 설명된 실시형태에서 제공되는 기준 신호 전송 방법과 동일한 개념에 속하며, 본 실시형태에서 상세하게 설명되지 않는 기술적 세부 사항은 상기에서 설명된 실시형태 중 임의의 것을 참조할 수도 있으며, 본 실시형태는 기준 신호 전송 방법을 수행하는 것과 동일한 효과를 갖는다.
본 출원의 실시형태는 통신 노드를 또한 제공한다. 통신 노드에 적용되는 상기에서 설명된 표시 방법은 표시 디바이스에 의해 수행될 수도 있고, 표시 디바이스는 소프트웨어 및/또는 하드웨어에 의해 구현될 수도 있고 통신 노드(예컨대, 기지국)에서 통합될 수도 있다. 상기에서 설명된 기준 신호 전송 방법은 기준 신호 전송 디바이스에 의해 수행될 수도 있고, 기준 신호 전송 디바이스는 소프트웨어 및/또는 하드웨어에 의해 구현될 수도 있고 통신 노드(예컨대, 단말)에서 통합될 수도 있다.
도 5는 실시형태에 제공되는 통신 노드의 하드웨어 구조의 개략적인 다이어그램이다. 도 5에서 도시되는 바와 같이, 본 출원에서 제공되는 통신 노드는 하나 이상의 프로세서(51)를 포함하는데, 여기서 하나 이상의 프로세서(51)는, 실행될 때, 본 출원의 실시형태 중 임의의 실시형태에서 제공되는 표시 방법 또는 기준 신호 전송 방법을 구현하며, 상응하여, 통신 노드는 네트워크 측 노드 또는 단말 측 노드이다.
통신 노드는 스토리지 디바이스(52)를 더 포함할 수도 있고; 통신 노드에서의 프로세서(51)의 개수는 하나 이상일 수도 있으며, 하나의 프로세서(51)가 도 5의 예로서 사용되고; 스토리지 디바이스(52)는 하나 이상의 프로그램을 저장하도록 구성되고; 하나 이상의 프로그램은, 하나 이상의 프로세서(51)에 의해 실행될 때, 하나 이상의 프로세서(51)로 하여금 본 출원의 실시형태에서 설명되는 표시 방법 또는 기준 신호 전송 방법을 구현하게 한다.
통신 노드는 통신 디바이스(53), 입력 디바이스(54) 및 출력 디바이스(55)를 더 포함한다.
통신 노드에서의 프로세서(51), 스토리지 디바이스(52), 통신 디바이스(53), 입력 디바이스(54) 및 출력 디바이스(55)는, 예를 들면, 버스 또는 다른 수단에 의해 연결될 수도 있으며, 그들이 버스에 의해 연결되는 것이 도 5에서 예로서 사용된다.
입력 디바이스(54)는 입력 디지털 또는 문자 정보를 수신하도록 그리고 유저 설정 및 통신 노드의 기능 제어에 관련되는 키 신호 입력을 생성하도록 구성될 수도 있다. 출력 디바이스(55)는 디스플레이 스크린과 같은 디스플레이 장치를 포함할 수도 있다.
통신 디바이스(53)는 수신기 및 전송기를 포함할 수도 있다. 통신 디바이스(53)는 프로세서(51)의 제어에 따라 정보 송수신 통신을 수행하도록 구성된다.
스토리지 디바이스(52)는 컴퓨터 판독 가능 저장 매체로서 기능하며, 소프트웨어 프로그램, 컴퓨터 실행 가능 프로그램 및 모듈, 예컨대 본 출원의 실시형태에서 설명되는 표시 방법에 대응하는 프로그램 명령어/모듈(예컨대, 폭 결정 모듈(310) 및 정보 전송 모듈(320))을 저장하도록 구성될 수도 있다. 스토리지 디바이스(52)는 저장 프로그램 영역 및 저장 데이터 영역을 포함할 수도 있는데, 여기서 저장 프로그램 영역은 오퍼레이팅 시스템, 적어도 하나의 기능에 필요한 애플리케이션 프로그램을 저장할 수도 있고; 저장 데이터 영역은 통신 노드의 사용에 따라 생성되는 데이터 또는 등등을 저장할 수도 있다. 또한, 스토리지 디바이스(52)는 고속 랜덤 액세스 메모리를 포함할 수도 있고, 또한 불휘발성 메모리, 예컨대 적어도 하나의 자기 디스크 스토리지 디바이스, 플래시 메모리 디바이스, 또는 다른 불휘발성 솔리드 스테이트 메모리 디바이스를 포함할 수도 있다. 몇몇 경우에, 스토리지 디바이스(52)는 프로세서(51)와 관련하여 원격으로 배치되는 메모리를 포함할 수도 있고, 이들 원격 메모리는 네트워크를 통해 통신 노드에 연결될 수도 있다. 그러한 네트워크의 인스턴스는, 인터넷, 인트라넷, 근거리 통신망, 이동 통신 네트워크, 및 이들의 조합을 포함하지만, 그러나 이들로 제한되지는 않는다.
본 출원의 실시형태는 저장 매체를 또한 제공한다. 저장 매체는 컴퓨터 프로그램을 저장하고, 컴퓨터 프로그램은, 프로세서에 의해 실행될 때, 본 출원의 실시형태 중 임의의 하나에서 설명되는 표시 방법 또는 기준 신호 전송 방법을 구현한다.
표시 방법은 다음의 것을 포함한다: 슬롯 오프셋 표시(SOI) 필드의 비트 폭이 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정됨; 및 다운링크 제어 정보(DCI)가 전송됨, 여기서 DCI는 SOI 필드를 포함함.
기준 신호 전송 방법은 다음의 것을 포함한다: 슬롯 오프셋 표시(SOI) 필드의 비트 폭이 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정됨; 및 다운링크 제어 정보(DCI)가 전송됨, 여기서 DCI는 SOI 필드를 포함함.
본 출원의 실시형태의 컴퓨터 저장 매체는 하나 이상의 컴퓨터 판독 가능 매체의 임의의 조합을 채택할 수도 있다. 컴퓨터 판독 가능 매체는 컴퓨터 판독 가능 신호 매체 또는 컴퓨터 판독 가능 저장 매체일 수도 있다. 컴퓨터 판독 가능 저장 매체는, 예를 들면, 전자적, 자기적, 광학적, 전자기적, 적외선, 또는 반도체 시스템, 장치, 또는 디바이스, 또는 전술한 것의 임의의 조합일 수도 있지만, 그러나 이들로 제한되지는 않는다. 컴퓨터 판독 가능 저장 매체의 예(비망라적 목록)는 다음의 것을 포함한다: 하나 이상의 배선을 갖는 전기적 연결, 휴대용 컴퓨터 디스켓, 하드 디스크, 랜덤 액세스 메모리(random access memory; RAM), 리드 온리 메모리(read-only memory; ROM), 소거 가능한 프로그래머블 리드 온리 메모리(erasable programmable read-only memory; EPROM), 플래시 메모리, 광섬유, 휴대용 컴팩트 디스크 리드 온리 메모리(compact disc read-only memory; CD-ROM), 광학 스토리지 디바이스, 자기 스토리지 디바이스, 또는 전술한 것의 임의의 적절한 조합. 컴퓨터 판독 가능 저장 매체는 프로그램을 포함하는 또는 저장하는 임의의 유형의 매체일 수도 있으며, 프로그램은 명령어 실행 시스템, 장치, 또는 디바이스에 의해 또는 이와 관련하여 사용될 수도 있다.
컴퓨터 판독 가능 신호 매체는, 예를 들면, 베이스밴드에서 또는 반송파의 일부로서 컴퓨터 판독 가능 프로그램 코드가 내부에서 반송되는 전파된 데이터 신호를 포함할 수도 있다. 그러한 전파된 데이터 신호는 다음의 것을 포함하는, 그러나 이들로 제한되지는 않는 다양한 형태를 채택할 수도 있다: 전자기 신호, 광학 신호, 또는 전술한 것의 임의의 적절한 조합. 컴퓨터 판독 가능 신호 매체는, 컴퓨터 판독 가능 저장 매체가 아닌 그리고 명령어 실행 시스템, 장치 또는 디바이스에 의한 또는 이들과 관련한 사용을 위한 프로그램을 전송, 전파, 또는 운반할 수도 있는 임의의 컴퓨터 판독 가능 매체일 수도 있다.
컴퓨터 판독 가능 매체 상에서 구체화되는 프로그램 코드는 다음의 것을 포함하는, 그러나 이들로 제한되지는 않는 임의의 적절한 매체를 사용하여 송신될 수도 있다: 무선, 유선, 광케이블, 라디오 주파수(radio frequency; RF), 등등, 또는 전술한 것의 임의의 적절한 조합.
본 출원의 동작을 수행하기 위한 컴퓨터 프로그램 코드는 하나 이상의 프로그래밍 언어 또는 이들의 조합으로 작성될 수도 있으며, 설명된 프로그래밍 언어는 객체 지향 프로그래밍 언어, 예컨대 Java(자바), Smalltalk(스몰토크), C++을 포함하며, 종래의 절차적 언어, 예컨대 "C" 언어 또는 유사한 프로그래밍 언어를 더 포함한다. 프로그램 코드는 다음과 같은 방식으로 실행될 수도 있다: 유저의 컴퓨터 상에서 전체적으로 실행됨, 유저의 컴퓨터 상에서 부분적으로 실행됨, 독립 소프트웨어 패키지로서 실행됨, 유저의 컴퓨터 상에서 부분적으로 실행되고 원격 컴퓨터 상에서 부분적으로 실행됨, 또는 원격 컴퓨터 또는 서버 상에서 전체적으로 실행됨. 원격 컴퓨터가 수반되는 경우, 원격 컴퓨터는, 근거리 통신망(local area network; LAN) 또는 광역 통신망(wide area network; WAN)을 비롯한, 임의의 종류의 네트워크를 통해 유저의 컴퓨터에 연결될 수도 있거나, 또는 외부 컴퓨터에 연결될 수도 있다(예를 들면, 인터넷 서비스 제공자에 의해 제공되는 인터넷을 통해 외부 컴퓨터에 연결됨).
상기의 설명은 단지 본 출원의 예시적인 실시형태에 불과하다.
용어 단말은 임의의 적절한 타입의 무선 유저 기기, 예컨대 이동 전화, 휴대용 데이터 프로세싱 디바이스, 휴대용 웹 브라우저 또는 차량 이동국(vehicle mobile station)를 포괄한다는 것이 기술 분야의 숙련된 자들에 의해 이해되어야 한다.
일반적으로, 본 출원의 다양한 실시형태는 하드웨어 또는 특수 목적 회로, 소프트웨어, 로직, 또는 이들의 임의의 조합으로 구현될 수도 있다. 예를 들면, 몇몇 양태는 하드웨어로 구현될 수도 있고, 한편 다른 양태는 컨트롤러, 마이크로프로세서 또는 다른 컴퓨팅 디바이스에 의해 실행될 수도 있는 펌웨어 또는 소프트웨어로 구현될 수도 있지만, 본 출원은 이들로 제한되지는 않는다.
본 출원의 실시형태는, 예를 들면, 프로세서 엔티티에서, 컴퓨터 프로그램 명령어를 실행하는 모바일 디바이스의 데이터 프로세서에 의해, 또는 하드웨어에 의해, 또는 소프트웨어와 하드웨어의 조합에 의해 구현될 수도 있다. 컴퓨터 프로그램 명령어는 어셈블러 명령어, 명령어 세트 아키텍쳐(instruction set architecture; ISA) 명령어, 머신 명령어, 머신 관련 명령어, 마이크로코드, 펌웨어 명령어, 상태 설정 데이터, 또는 하나 이상의 프로그래밍 언어의 임의의 조합으로 작성되는 소스 또는 오브젝트 코드일 수도 있다.
본 출원의 첨부의 도면에서의 로직 플로우의 임의의 블록 다이어그램은 프로그램 단계를 나타낼 수도 있거나, 또는 인터커넥트된 로직 회로, 모듈 및 기능을 나타낼 수도 있거나, 또는 프로그램 단계 및 로직 회로, 모듈, 및 기능의 조합을 나타낼 수도 있다. 컴퓨터 프로그램은 메모리 상에 저장될 수도 있다. 메모리는 로컬 기술 환경에 적절한 임의의 타입을 가질 수도 있고 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 광학 메모리 디바이스 및 시스템(디지털 비디오 디스크(digital video disc; DVD) 또는 컴팩트 디스크(compact disk; CD)), 등등과 같은, 그러나 이들로 제한되지는 않는 임의의 적절한 데이터 저장 기술을 사용하여 구현될 수도 있다. 컴퓨터 판독 가능 매체는 비순간적 저장 매체를 포함할 수도 있다. 데이터 프로세서는, 범용 컴퓨터, 특수 목적 컴퓨터, 마이크로프로세서, 디지털 신호 프로세서(digital signal processor; DSP), 주문형 집적 회로(application-specific integrated circuit; ASIC), 필드 프로그래머블 게이트 어레이(field-programmable gate array; FPGA), 및 멀티 코어 프로세서 아키텍쳐에 기초한 프로세서와 같은, 그러나 이들로 제한되지는 않는, 로컬 기술 환경에 적절한 임의의 타입을 가질 수도 있다.

Claims (24)

  1. 표시 방법(indication method)으로서,
    표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라, 슬롯 오프셋 표시(slot offset indication; SOI) 필드의 비트 폭을 결정하는 단계; 및
    다운링크 제어 정보(DCI) - 상기 DCI는 상기 SOI 필드를 포함함 - 를 전송하는 단계를 포함하는, 표시 방법.
  2. 제1항에 있어서,
    상기 표시 단위의 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수에 따라, 상기 SOI 필드의 상기 비트 폭을 결정하는 단계는:
    복수의 표시 단위 모두의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수의 최대 값에 따라, 상기 복수의 표시 단위 중 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭을 결정하는 단계를 포함하되; 각각의 표시 단위에 대응하는 상기 SOI 필드의 상기 비트 폭은 동일한, 표시 방법.
  3. 제2항에 있어서,
    상기 복수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 상기 제1 표시 단위는 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수가 상기 최대 값보다 더 적은 표시 단위를 포함하고, 상기 제2 표시 단위는 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수가 상기 최대 값과 동일한 표시 단위를 포함하고; 그리고
    상기 제1 표시 단위에 대응하는 SOI 필드의 비트의 모두 또는 일부는 상기 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 상기 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되는, 표시 방법.
  4. 제2항에 있어서,
    상기 복수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 상기 제1 표시 단위는 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수가 상기 최대 값보다 더 적은 표시 단위를 포함하고, 상기 제2 표시 단위는 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수가 상기 최대 값과 동일한 표시 단위를 포함하고; 그리고
    상기 제2 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 상기 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 상기 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되는, 표시 방법.
  5. 제1항에 있어서,
    상기 표시 단위의 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수에 따라, 상기 SOI 필드의 상기 비트 폭을 결정하는 단계는:
    복수의 표시 단위 중 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라, 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭을 결정하는 단계를 포함하는, 표시 방법.
  6. 제5항에 있어서,
    상기 복수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 상기 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 상기 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 그리고
    상기 제4 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 상기 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 상기 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되는, 표시 방법.
  7. 제5항에 있어서,
    상기 복수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 상기 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 상기 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고;
    상기 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후, 상기 제3 표시 단위에 대응하는 상기 SOI 필드의 비트는 상기 제4 표시 단위의 상기 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 상기 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고
    상기 제3 표시 단위에 대응하는 상기 SOI 필드의 상기 상위 비트 또는 상기 하위 비트가 0 또는 1로 채워진 이후 상기 제3 표시 단위에 대응하는 상기 SOI 필드의 사이즈는 상기 제4 표시 단위에 대응하는 SOI 필드의 사이즈와 동일한, 표시 방법.
  8. 제1항에 있어서,
    상기 기준 신호 리소스 세트에 대응하는 상기 DCI의 포맷은 비(non) DCI 2-3인, 표시 방법.
  9. 제1항에 있어서,
    상기 표시 단위는 컴포넌트 캐리어(component carrier; CC) 및/또는 대역폭 부분(bandwidth part; BWP) 중 적어도 하나를 포함하는, 표시 방법.
  10. 제1항에 있어서,
    상기 SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 사운딩 기준 신호(sounding reference signal; SRS)를 포함하고; 그리고
    상기 방법은:
    캐리어 애그리게이션-슬롯 오프셋 파라미터(carrier aggregation-slot offset parameter)를 가지고 구성되는 경우, 상기 단말에 의해, (t+1) 번째 이용 가능한 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 상기 기준 신호를 전송하는 단계를 더 포함하되, 상기 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트되고:
    또는

    캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우, 상기 단말에 의해, (t+1) 번째 이용 가능한 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 상기 기준 신호를 전송하는 단계를 포함하고, 상기 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트되고:
    또는
    t는 상기 슬롯 표시 파라미터이고, n은 상기 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(physical downlink control channel; PDCCH)의 서브캐리어 간격이고, 는 상기 PDCCH를 수신하는 셀에 대해 구성되는 상기 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 상기 PDCCH를 수신하는 상기 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치이고, 는 상기 SRS를 전송하는 셀에 대해 구성되는 상기 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 상기 SRS를 전송하는 상기 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치인, 표시 방법.
  11. 제1항에 있어서,
    상기 SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 SRS를 포함하고; 그리고
    상기 방법은:
    캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우, 상기 단말에 의해, 다음의 슬롯에서 트리거된 기준 신호 리소스 세트 각각에서 상기 기준 신호를 전송하는 단계를 더 포함하되, 상기 이용 가능한 슬롯은 다음의 슬롯부터 카운트되고:
    또는

    캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우, 상기 단말에 의해, 다음의 슬롯에서 상기 트리거된 기준 신호 리소스 세트 각각에서 상기 기준 신호를 전송하는 단계를 더 포함하되, 상기 이용 가능한 슬롯은 다음의 슬롯부터 카운트되고:
    또는
    t는 상기 슬롯 표시 파라미터이고, n은 상기 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 상기 PDCCH를 수신하는 셀에 대해 구성되는 상기 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 상기 PDCCH를 수신하는 상기 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치이고, 는 상기 SRS를 전송하는 셀에 대해 구성되는 상기 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 상기 SRS를 전송하는 상기 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치인, 표시 방법.
  12. 기준 신호 전송 방법으로서,
    다운링크 제어 정보(downlink control information; DCI) - 상기 DCI는 슬롯 오프셋 표시(SOI) 필드를 포함하고, 상기 SOI 필드의 비트 폭은 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정됨 - 를 수신하는 단계; 및
    상기 SOI 필드에 따라 기준 신호를 전송하는 단계를 포함하는, 기준 신호 전송 방법.
  13. 제12항에 있어서,
    상기 SOI 필드의 비트 폭이 복수의 표시 단위 모두의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수의 최대 값에 따라 결정되고; 그리고 상기 복수의 표시 단위 중 각각의 표시 단위에 대응하는 SOI 필드의 비트 폭은 동일한, 기준 신호 전송 방법.
  14. 제13항에 있어서,
    상기 복수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고,상기 제1 표시 단위는 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수가 상기 최대 값보다 더 적은 표시 단위를 포함하고, 상기 제2 표시 단위는 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수가 상기 최대 값과 동일한 표시 단위를 포함하고; 그리고
    상기 제1 표시 단위에 대응하는 SOI 필드의 비트의 모두 또는 일부는 상기 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 상기 제2 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되는, 기준 신호 전송 방법.
  15. 제13항에 있어서,
    상기 복수의 표시 단위는 제1 표시 단위 및 제2 표시 단위를 포함하고, 상기 제1 표시 단위는 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수가 상기 최대 값보다 더 적은 표시 단위를 포함하고, 상기 제2 표시 단위는 상기 기준 신호 리소스 세트에서 구성되는 상기 슬롯 표시 파라미터의 개수가 상기 최대 값과 동일한 표시 단위를 포함하고; 그리고
    상기 제2 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 상기 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 상기 제1 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되는, 기준 신호 전송 방법.
  16. 제12항에 있어서,
    각각의 표시 단위에 대응하는 SOI 필드의 비트 폭이 각각의 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수에 따라 결정되는, 기준 신호 전송 방법.
  17. 제16항에 있어서,
    상기 복수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 상기 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 상기 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고; 그리고
    상기 제4 표시 단위에 대응하는 SOI 필드의 비트 중 일부는 상기 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 상기 제3 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되는, 기준 신호 전송 방법.
  18. 제16항에 있어서,
    상기 복수의 표시 단위는 제3 표시 단위 및 제4 표시 단위를 포함하고, 상기 제3 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수는 상기 제4 표시 단위의 기준 신호 리소스 세트에서 구성되는 슬롯 표시 파라미터의 개수보다 더 적고;
    상기 제3 표시 단위에 대응하는 SOI 필드의 상위 비트 또는 하위 비트가 0 또는 1로 채워진 이후, 상기 제3 표시 단위에 대응하는 상기 SOI 필드의 비트는 상기 제4 표시 단위의 상기 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 상기 제4 표시 단위의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고
    상기 제3 표시 단위에 대응하는 상기 SOI 필드의 상기 상위 비트 또는 상기 하위 비트가 0 또는 1로 채워진 이후 상기 제3 표시 단위에 대응하는 상기 SOI 필드의 사이즈는 상기 제4 표시 단위에 대응하는 SOI 필드의 사이즈와 동일한, 기준 신호 전송 방법.
  19. 제12항에 있어서,
    상기 기준 신호 리소스 세트에 대응하는 상기 DCI의 포맷은 비 DCI 2-3인, 기준 신호 전송 방법.
  20. 제12항에 있어서,
    상기 표시 단위는 컴포넌트 캐리어(CC) 및/또는 대역폭 부분(BWP) 중 적어도 하나를 포함하는, 기준 신호 전송 방법.
  21. 제12항에 있어서,
    상기 SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 사운딩 기준 신호(sounding reference signal; SRS)를 포함하고; 그리고
    상기 슬롯 오프셋 표시(SOI) 필드에 따라 상기 기준 신호를 전송하는 단계는:
    캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우, 상기 슬롯 오프셋 표시 필드에 따라, (t+1) 번째 이용 가능한 슬롯의 트리거된 기준 신호 리소스 세트 각각에서 상기 기준 신호를 전송하는 단계를 포함하되, 상기 이용 가능한 슬롯은 다음의 슬롯부터 카운트되고:
    또는

    캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우, (t+1) 번째 이용 가능한 슬롯의 상기 트리거된 기준 신호 리소스 세트 각각에서 상기 기준 신호를 전송하는 단계를 포함하고, 상기 이용 가능한 슬롯은 다음의 슬롯으로부터 카운트되고:
    또는
    t는 상기 슬롯 표시 파라미터이고, n은 상기 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 상기 PDCCH를 수신하는 셀에 대해 구성되는 상기 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 상기 PDCCH를 수신하는 상기 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치이고, 는 상기 SRS를 전송하는 셀에 대해 구성되는 상기 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 상기 SRS를 전송하는 상기 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치인, 기준 신호 전송 방법.
  22. 제12항에 있어서,
    상기 SOI 필드는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터의 값을 표시하기 위해 또는 단말의 기준 신호 리소스 세트에서의 슬롯 표시 파라미터를 선택하기 위해 사용되고; 그리고 기준 신호는 SRS를 포함하고; 그리고
    상기 슬롯 오프셋 표시 필드에 따라 상기 기준 신호를 전송하는 단계는:
    캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되는 경우, 다음의 슬롯에서 트리거된 기준 신호 리소스 세트 각각에서 상기 기준 신호를 전송하는 단계를 포함하되:
    또는

    캐리어 애그리게이션-슬롯 오프셋 파라미터를 가지고 구성되지 않는 경우, 다음의 슬롯에서 트리거된 기준 신호 리소스 세트 각각에서 상기 기준 신호를 전송하는 단계를 포함하고:
    또는
    t는 상기 슬롯 표시 파라미터이고, n은 상기 DCI를 수신하기 위한 슬롯 인덱스이고, k는 상위 계층 파라미터의 트리거된 SRS 리소스 세트 각각에 대해 구성되는 슬롯 오프셋 파라미터이고, k는 트리거된 SRS 송신의 서브캐리어 간격과 관련되고, μSRS는 트리거된 SRS 송신의 서브캐리어 간격이고, μPDCCH는 트리거 커맨드를 반송하는 물리적 다운링크 제어 채널(PDCCH)의 서브캐리어 간격이고, 는 상기 PDCCH를 수신하는 셀에 대해 구성되는 상기 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 는 상기 PDCCH를 수신하는 상기 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치이고, 는 상기 SRS를 전송하는 셀에 대해 구성되는 상기 캐리어 애그리게이션-슬롯 오프셋 파라미터이며 프라이머리 셀과 세컨더리 셀 사이의 또는 프라이머리 세컨더리 셀과 세컨더리 셀 사이의 슬롯 오프셋을 나타내고, 그리고 는 상기 SRS를 전송하는 상기 셀에 대한 상위 계층 파라미터에서 구성되는 서브캐리어 간격 중 가장 낮은 서브캐리어 간격 구성의 최대치인, 기준 신호 전송 방법.
  23. 메모리, 프로세서, 및 상기 메모리에 저장되며 상기 프로세서 상에서 실행 가능한 컴퓨터 프로그램을 포함하는 통신 노드로서,
    상기 프로세서는, 상기 프로그램을 실행할 때, 제1항 내지 제11항 중 어느 한 항의 상기 표시 방법 또는 제12항 내지 제22항 중 어느 한 항의 상기 기준 신호 전송 방법을 구현하는, 컴퓨터 프로그램을 포함하는 통신 노드.
  24. 컴퓨터 프로그램을 저장하는 컴퓨터 판독 가능 저장 매체로서,
    상기 프로그램은, 프로세서에 의해 실행될 때, 제1항 내지 제11항 중 어느 한 항의 상기 표시 방법 또는 제12항 내지 제22항 중 어느 한 항의 상기 기준 신호 전송 방법을 구현하는, 컴퓨터 프로그램을 저장하는 컴퓨터 판독 가능 저장 매체.
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