KR20230165490A - 검사 방법 및 이를 이용한 반도체 메모리 소자 제조 방법 - Google Patents

검사 방법 및 이를 이용한 반도체 메모리 소자 제조 방법 Download PDF

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Abstract

예시적인 실시예들에 따르면, 검사 방법이 제공된다. 상기 방법은, 제1 관측 지점들로부터 방출되는 초음파 신호를 검출함으로써 제1 관측 지점들을 검사하는 단계; 제2 관측 지점들로부터 방출되는 초음파 신호를 검출함으로써 제2 관측 지점들을 검사하는 단계; 및 관심 구조를 포함하는 타겟 구조로부터 방출되는 초음파 신호를 검출함으로써 타겟 구조를 검사하는 단계를 포함하되, 상기 제1 관측 지점들 각각은, 상기 타겟 구조를 형성하기 위한 중간 작업물이고, 상기 제2 관측 지점들 각각은, 상기 타겟 구조로부터 변경된 구조이다.

Description

검사 방법 및 이를 이용한 반도체 메모리 소자 제조 방법{Inspection method and method of manufacturing semiconductor memory device using the same}
본 발명은 검사 방법 및 이를 이용한 반도체 메모리 소자 제조 방법에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 반도체 메모리 소자가 요구된다. 종래의 2차원 반도체 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적의 감소에 의해 주로 결정되기 때문에, 반도체 소자의 고집적화는 점점 심화되고 있다.
이에 따라, 반도체 제조의 각 공정 스텝을 모니터링 하기 위한 방법이 요구되고 있고, 이를 위해서는 높은 검사 속도의 비파괴 검사가 필수적이다. 최근, 이러한 미충족 요구를 해소하기 위한 수단으로서, 광음향학적 검사 및 초음파 검사에 대한 연구가 수행되고 있다.
본 발명의 기술적 과제는, 신뢰성이 제고된 검사 방법 및 이를 이용한 반도체 메모리 소자 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따르면, 검사 방법이 제공된다. 상기 방법은, 제1 관측 지점들로부터 방출되는 초음파 신호를 검출함으로써 제1 관측 지점들을 검사하는 단계; 제2 관측 지점들로부터 방출되는 초음파 신호를 검출함으로써 제2 관측 지점들을 검사하는 단계; 및 관심 구조를 포함하는 타겟 구조로부터 방출되는 초음파 신호를 검출함으로써 타겟 구조를 검사하는 단계를 포함하되, 상기 제1 관측 지점들 각각은, 상기 타겟 구조를 형성하기 위한 중간 작업물이고, 상기 제2 관측 지점들 각각은, 상기 타겟 구조로부터 변경된 구조이다.
예시적인 실시예들에 따르면, 반도체 소자 제조 방법이 제공된다. 상기 방법은, 기판 상에 주변 회로를 형성함으로써 제1 공정 관측 지점을 형성하는 단계; 상기 주변 회로 상에 도전성 플레이트를 형성함으로써 제2 공정 관측 지점을 형성하는 단계; 상기 도전성 플레이트 상에, 제1 반도체 층, 하부 희생층, 및 제3 반도체 층을 형성함으로써 제3 공정 관측 지점을 형성하는 단계; 상기 제3 반도체 층 상에 복수의 절연층들 및 복수의 희생층들을 교대로 적층함으로써, 제4 공정 관측 지점을 형성하는 단계; 상기 복수의 희생층들 중 일부를 수평적으로 분리하는 스트링 선택 라인 컷을 형성함으로써, 제5 공정 관측 지점을 형성하는 단계; 상기 제1 내지 제5 공정 관측 지점들 중 적어도 일부를 검사하는 단계; 복수의 채널 홀들이 형성되도록 상기 복수의 절연층들 및 상기 복수의 희생층들을 식각함으로써 타겟 구조를 형성하는 단계; 및 상기 타겟 구조를 검사하는 단계를 포함하되, 상기 제1 내지 제5 공정 관측 지점들 중 적어도 일부를 검사하는 단계 및 상기 타겟 구조를 검사하는 단계는, 광음향학적 검사 및 초음파 검사 중 어느 하나에 의해 수행된다.
예시적인 실시예들에 따르면 반도체 소자 제조 방법이 제공된다. 상기 방법은, 기판 상에 주변 회로를 형성함으로써 제1 공정 관측 지점을 형성하는 단계; 상기 제1 공정 관측 지점을 검사하는 단계; 상기 주변 회로 상에 도전성 플레이트를 형성함으로써 제2 공정 관측 지점을 형성하는 단계; 상기 제2 공정 관측 지점을 검사하는 단계; 상기 도전성 플레이트 상에, 제1 반도체 층, 하부 희생층, 및 제3 반도체 층을 형성함으로써 제3 공정 관측 지점을 형성하는 단계; 상기 제3 공정 관측 지점을 검사하는 단계; 상기 제3 반도체 층 상에 복수의 절연층들 및 복수의 희생층들을 교대로 적층하고, 제1 상부 절연층을 형성함으로써, 제4 공정 관측 지점을 형성하는 단계; 상기 제4 공정 관측 지점을 검사하는 단계; 상기 복수의 희생층들 중 일부를 수평적으로 분리하는 스트링 선택 라인 컷을 형성함으로써, 제5 공정 관측 지점을 형성하는 단계; 상기 제5 공정 관측 지점을 검사하는 단계; 복수의 채널 홀들이 형성되도록 상기 복수의 절연층들 및 상기 복수의 희생층들을 식각함으로써 제6 공정 관측 지점을 형성하는 단계; 상기 제6 공정 관측 지점을 검사하는 단계; 상기 복수의 채널 홀들을 채우는 복수의 채널 구조들을 형성함으로써 제7 공정 관측 지점을 형성하는 단계; 상기 제7 공정 관측 지점을 검사하는 단계; 상기 복수의 채널 구조들을 커버하는 제2 상부 절연층을 형성함으로써 제8 공정 관측 지점을 형성하는 단계; 상기 제8 공정 관측 지점을 검사하는 단계; 복수의 워드 라인 컷들이 형성되도록 상기 복수의 절연층들 및 상기 복수의 희생층들을 식각함으로써 타겟 구조를 형성하는 단계; 상기 타겟 구조를 검사하는 단계를 포함하되, 상기 제1 공정 관측 지점을 검사하는 단계, 상기 제2 공정 관측 지점을 검사하는 단계, 상기 제3 공정 관측 지점을 검사하는 단계, 상기 제4 공정 관측 지점을 검사하는 단계, 상기 제5 공정 관측 지점을 검사하는 단계, 상기 제6 공정 관측 지점을 검사하는 단계, 상기 제7 공정 관측 지점을 검사하는 단계, 상기 제8 공정 관측 지점을 검사하는 단계 및 상기 타겟 구조를 검사하는 단계는, 광음향학적 검사 및 초음파 검사 중 어느 하나에 의해 수행된다.
본 발명의 기술적 사상에 따르면, 타겟 구조를 형성하기 위한 중간 작업물인 제1 관측 지점들 및 타겟 구조로부터 변경된 구조인 제2 관측 지점들에 기초하여 타겟 구조의 관심 요소에 대한 검사의 해상도 및 민감도를 제고할 수 있다.
본 발명의 예시적인 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 않은 다른 효과들은 이하의 설명으로부터 본 개시의 예시적인 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적인 실시예들을 실시함에 따른 의도하지 않은 효과들 역시 본 개시의 예시적인 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 예시적인 실시예들에 따른 계측 시스템을 설명하기 위한 개략적인 도면이다.
도 2a는 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다.
도 2b는 도 2의 P10을 설명하기 위한 순서도이다.
도 3 내지 도 8은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9k는 도 8의 타겟 구조에 대한 제2 관측 지점들을 나타내는 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
도 11a는 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다.
도 11b는 도 2의 P10'을 설명하기 위한 순서도이다.
도 12 내지 도 19은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 계측 시스템(1)을 설명하기 위한 개략적인 도면이다.
도 1을 참조하면, 예시적인 실시예들에 따르면, 계측 시스템(1)은 예컨대, 웨이퍼(W)와 같은 검사 대상을 검사하도록 구성될 수 있다. 예시적인 실시예들에 따르면, 계측 시스템(1)은 예컨대, 웨이퍼(W)와 같은 검사 대상을 비파괴적으로 검사할 수 있다 계측 시스템(1)은, 광음향학 검사 및 초음파 검사 중 어느 하나를 수행할 수 있다.
여기서, 광음향학 검사는, 웨이퍼(W)와 같은 검사 대상에 광학 신호를 인가하고, 웨이퍼(W)와 같은 검사 대상이 상기 광학 신호에 대응하여 생성한 음향 신호를 센싱하는 것이다. 웨이퍼(W) 등의 검사 대상의 광학 신호를 흡수한 부분은, 온도 상승에 의해 팽창한다. 이때, 광학 신호는 펄스 또는 펄스 트레인이고, 개별 펄스의 길이는 광학 신호에 의해 유발되는 열 확산의 특성 시간(Characteristic time) 보다 짧아야 한다. 이런, 이러한 제약을 열적 제한(Thermal Confinement)이라 한다. 광학 신호의 흡수로 인한 웨이퍼(W)의 부분의 급격한 팽창을 통해 압력파를 생성하게 되고, 결과적으로 초음파 주파수 대역의 음향 신호가 생성될 수 있다. 웨이퍼 부분으로부터 생성된 음향 신호를 감지함으로써, 웨이퍼(W)가 검사될 수 있다.
초음파 검사는, 웨이퍼(W)와 같은 검사 대상에 초음파 신호를 인가하고, 웨이퍼(W)와 같은 검사 대상이 상기 광학 신호에 대응하여 생성한 초음파 신호를 센싱하는 것이다.
계측 시스템(1)이 광음향학 검사를 수행하는 경우, 입력 신호(IS)는 광학 신호일 수 있고, 출력 신호(OS)는 초음파 신호일 수 있다. 계측 시스템(1)이 초음파 검사를 수행하는 경우, 입력 신호(IS) 및 출력 신호(OS)는 초음파 신호일 수 있다.
계측 시스템(1)은, 입력 신호원(10), 디텍터(20), 컨트롤러(30) 및 프로세서(40)를 포함할 수 있다.
입력 신호원(10)은 광학 신호 및 초음파 신호 중 어느 하나인 입력 신호(IS)를 생성할 수 있다. 입력 신호원(10)은 입력 신호(IS)를 웨이퍼(W)와 같은 검사 대상에 조사할 수 있다.
입력 신호(IS)는 광학 신호이거나, 초음파 신호일 수 있다. 비제한적 예시로서, 입력 신호원(10)은 예컨대, Nd:YAG 레이저 발진기(Oscillator)를 포함할 수 있고, 입력 신호(IS)의 파장은 약 1064nm일 수 있다. 입력 신호(IS)가 초음파 신호인 경우, 입력 신호의 주파수는 수 MHz 내지 수십 MHz의 범위에 있을 수 있다.
입력 신호원(10)은 광학 집적 회로(Photonic integrated circuit), 광섬유 광학계(Fiber optics) 및 자유 공간 광학계(Free space optics) 중 어느 하나를 포함할 수 있다.
디텍터(20)는 출력 신호(OS)에 대응하여 전기적 신호를 생성하도록 구성될 수 있다. 디텍터(20)는 수 MHz 내지 수십 MHz 범위 주파수 대역의 신호를 측정할 수 있다.
컨트롤러(30)는 입력 신호원(10) 및 디텍터(20)의 동작을 제어하도록 구성될 수 있다. 컨트롤러(30)는 입력 신호원(10)의 발진 및 디텍터의 온/오프를 제어하기 위한 신호를 생성하도록 구성될 수 있다.
프로세서(40)는, 디텍터(20)에 의해 획득된 전기 신호를 처리하도록 구성될 수 있다. 프로세서(40)는 예컨대, 디텍터(20)에 의해 획득된 전기 신호로 구성된 측정 데이터를 전처리하고, 전처리된 데이터의 변환하며, 검사 대상 각각의 보강 간섭 주기의 산출, 보강 간섭 주기에 기초한 관측 지점들(Observation sites) 및 검사 대상의 변환된 데이터의 주파수 필터링, 및 관측 지점들과 검사 대상의 필터링된 데이터의 사이의 연산을 수행하도록 구성될 수 있다.
예시적인 실시예들에 따르면, 컨트롤러(30) 및 프로세서(40)는, 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 예컨대, 컨트롤러(30) 및 프로세서(40)는 워크 스테이션 컴퓨터, 데스크탑 컴퓨터, 랩 탑 컴퓨터, 태블릿 컴퓨터 등의 컴퓨팅 장치를 포함할 수 있다. 컨트롤러(30) 및 프로세서(40)는 단순 컨트롤러, 마이크로 프로세서, CPU, GPU 등과 같은 복잡한 프로세서, 소프트웨어에 의해 구성된 프로세서, 전용 하드웨어 또는 펌웨어를 포함할 수도 있다. 컨트롤러(30) 및 프로세서(40)는, 예를 들어, 범용 컴퓨터 또는 DSP(Digital Signal Process), FPGA(Field Programmable Gate Array) 및 ASIC(Application Specific Integrated Circuit) 등과 같은 애플리케이션 특정 하드웨어에 의해 구현될 수 있다.
일부 실시예들에 따르면, 컨트롤러(30) 및 프로세서(40)의 동작은 하나 이상의 프로세서에 의해 판독되고 실행될 수 있는 기계 판독 가능 매체 상에 저장된 명령들로서 구현될 수 있다. 여기서, 기계 판독 가능 매체는 기계(예를 들어, 컴퓨팅 장치)에 의해 판독 가능한 형태로 정보를 저장 및/또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계 판독 가능 매체는 ROM(Read Only Memory), RAM(Random Access Memory), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 장치들, 전기적, 광학적, 음향적 또는 다른 형태의 전파 신호(예컨대, 반송파, 적외선 신호, 디지털 신호 등) 및 기타 임의의 신호를 포함할 수 있다.
컨트롤러(30) 및 프로세서(40)에 대해 설명한 동작, 또는 이하에서 설명하는 임의의 공정을 수행하기 위한 또한, 펌웨어, 소프트웨어, 루틴, 명령어들이 구성될 수 있다. 하지만 이는 설명의 편의를 위한 것으로서, 상술된 컨트롤러(30) 및 프로세서(40)의 동작은 컴퓨팅 장치, 프로세서, 펌웨어, 소프트웨어, 루틴 및 명령어 등을 실행하는 다른 장치로부터 야기될 수도 있다.
도 2a는 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다.
도 2a를 참조하면 P10에서, 제1 관측 지점들(Observation sites) 을 검사할 수 있다.
제1 관측 지점들은 타겟 구조를 구현하기 위한 일련의 공정들 각각의 결과적인 작업물일 수 있다. 예시적인 실시예들에 따르면, 제1 관측 지점들 각각에 대해 일련의 공정들을 수행함으로써, 타겟 구조에 도달할 수 있다. 다시 말해, 제1 관측 지점들 각각은 타겟 구조를 형성하는 반도체 소자 제조 방법의 중간 작업물일 수 있다. 제1 관측 지점들 각각은 관심 요소를 포함하지 않을 수 있다. 제1 관측 지점들 각각은 관심 요소의 인접 요소들을 포함할 수 있다.
여기서 관심 요소는, 검사를 통해 파악하고자 하는 반도체 제조에 있어서 핵심적인 모니터링 대상일 수 있다. 관심 요소의 인접 요소들은, 관심 요소에 인접하게 배치되는 요소들로서, 공정 순서상 관심 요소의 형성 전에 이미 형성되는 요소들을 지칭한다.
예컨대, 도 7의 타겟 구조(TS2)의 경우, 도 3 내지 도 7에 도시된 중간 작업물들 각각은 제1 관측 지점들(OS1_1, OS1_2, OS1_3, OS1_4, OS1_5)일 수 있다. 다른 예로, 도 14의 타겟 구조(TS2)의 경우, 도 3 내지 도 8, 도 12 및 도 13에 도시된 중간 작업물들 각각은 제1 관측 지점들(OS1_1, OS1_2, OS1_3, OS1_4, OS1_5, OS1_6, OS1_7)일 수 있다.
제1 관측 지점들(OS1_1, OS1_2, OS1_3, OS1_4, OS1_5, OS1_6, OS1_7)은 순서대로 제1 내지 제7 공정 관측 구조들이라고 지칭될 수도 있다.
일 예로, 도 8의 타겟 구조(TS1)에서, 복수의 채널 홀들(CHH)은 관심 요소일 수 있고, 도 3 내지 도 7의 제1 관측 지점들(OS1_1, OS1_2, OS1_3, OS1_4, OS1_5)은 관심 요소인 복수의 채널 홀들(CHH)을 포함하지 않을 수 있다. 도 3 내지 도 7의 제1 관측 지점들(OS1_1, OS1_2, OS1_3, OS1_4, OS1_5)은, 도 8의 복수의 채널 홀들(CHH)의 인접 요소인, 소자 분리막(102), 주변 트랜지스터들(105), 도전성 비아들(111) 및 도전성 패턴들(115)을 포함하는 주변 회로 배선 및 주변 회로 배선을 커버하는 하부 절연층(110), 도전성 플레이트(CSL), 제1 반도체 층(121), 제3 반도체 층(123), 하부 희생층(124), 복수의 절연층들(130), 복수의 희생층들(135) 및 제1 상부 절연층(161) 중 적어도 일부를 포함할 수 있다.
다른 예로, 도 14의 타겟 구조(TS2)에서, 복수의 워드 라인 컷들(WLC)은 관심 요소일 수 있고, 도 3 내지 도 8 및 도 12 및 도 13의 제1 관측 지점들(OS1_1, OS1_2, OS1_3, OS1_4, OS1_5, OS1_6, OS1_7, OS1_8)은 관심 요소인 복수의 워드 라인 컷들(WLC)을 포함하지 않을 수 있다. 도 3 내지 도 8 및 도 12 및 도 13의 제1 관측 지점들(OS1_1, OS1_2, OS1_3, OS1_4, OS1_5, OS1_6, OS1_7, OS1_8)은, 도 14의 복수의 워드 라인 컷들(WLC)의 인접 요소인, 소자 분리막(102), 주변 트랜지스터들(105), 도전성 비아들(111) 및 도전성 패턴들(115)을 포함하는 주변 회로 배선 및 주변 회로 배선을 커버하는 하부 절연층(110), 도전성 플레이트(CSL), 제1 반도체 층(121), 제3 반도체 층(123), 하부 희생층(124), 복수의 절연층들(130), 복수의 희생층들(135), 및 제1 및 제2 상부 절연층들(161, 163) 중 적어도 일부를 포함할 수 있다.
도 2b는 도 2의 P10을 설명하기 위한 순서도이다. P10은, 후술하는 P11 내지 P15을 포함할 수 있다.
도 3 내지 도 16 는 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 2b 및 도 3을 참조하면, P11에서, 기판(101) 상에 주변 회로를 형성할 수 있다. 이에 따라, 제1 관측 지점(OS1_1)이 형성될 수 있다.
주변 회로를 형성하는 것은 기판(101) 상에 소자 분리막(102)을 정의하고, 주변 트랜지스터들(105)을 형성하며, 도전성 비아들(111) 및 도전성 패턴들(115)을 포함하는 주변 회로 배선 및 주변 회로 배선을 커버하는 하부 절연층(110)을 형성하는 것을 포함할 수 있다.
기판(101)은 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판일 수 있다. 기판(101)은 예를 들면, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 화합물 반도체를 더 포함할 수도 있다.
예시적인 실시예들에 따르면, 소자 분리막(102)은 기판(101)의 부분을 식각함으로써 얕은 트렌치를 형성하고, 상기 얕은 트렌치에 절연 물질을 퇴적함으로써 형성될 수 있다. 소자 분리막(102)에 의해 활성 영역 및 필드 영역이 정의될 수 있다.
이온 주입 공정을 수행하여 기판(101)에 p 웰 영역 및 n 웰 영역을 순차로형성하고 주변 트랜지스터들(105)을 형성할 수 있다. 주변 트랜지스터들(105)은 디코터 회로, 페이지 버퍼 및 로직 회로를 구성할 수 있다.
이어서 금속화 공정을 수행함으로써, 도전성 비아들(111) 및 도전성 패턴들(115)을 포함하는 주변 배선 및 주변 배선을 커버하는 하부 절연층(110)을 형성할 수 있다.
제1 관측 지점(OS1_1)의 형성 후, 제1 관측 지점(OS1_1)에 대한 검사를 수행할 수 있다. 제1 관측 지점(OS1_1)에 대한 검사는, 도 1을 참조하여 설명한 광음향학 검사 및 초음파 검사 중 어느 하나일 수 있다.
도 2b 및 도 4를 참조하면, P12에서, 하부 절연층(110) 상에 도전성 플레이트(CSL)를 형성할 수 있다. 이에 따라, 제1 관측 지점(OS1_2)이 형성될 수 있다.
도전성 플레이트(CSL)는 텅스텐(W) 또는 텅스텐(W) 화합물을 포함할 수 있다. 도전성 플레이트(CSL)는 공통 소스 라인일 수 있다. 도전성 플레이트(CSL)는 화학 기상 퇴적, 원자층 퇴적 및 물리 기상 퇴적 등에 의해 형성할 수 있다.
제1 관측 지점(OS1_2) 형성 후, 제1 관측 지점(OS1_2)에 대한 검사를 수행할 수 있다. 제1 관측 지점(OS1_2)에 대한 검사는, 도 1을 참조하여 설명한 광음향학 검사 및 초음파 검사 중 어느 하나일 수 있다.
도 2b 및 도 5를 참조하면, P13에서, 제1 반도체 층(121), 하부 희생 층(124) 및 제3 반도체 층(123)을 형성할 수 있다. 이에 따라, 제1 관측 지점(OS1_3)이 형성될 수 있다.
제1 반도체 층(121) 및 제3 반도체 층(123) 각각은 이용한 화학 기상 퇴적, 원자층 퇴적, 물리적 기상 퇴적 등에 의해 형성할 수 있다. 제1 및 제3 반도체 층들(121, 123)은 도핑된 실리콘을 포함할 수 있다.
제1 반도체 층(121) 상에 하부 희생층(124)을 제공하고 상기 하부 희생층(124)의 부분을 제거한 후, 그 위에 제3 반도체 층(123)을 콘포말하게 제공할 수 있다. 이에 따라 하부 희생층(124)이 제거된 부분에서 제1 반도체 층(121)과 제3 반도체 층(123)이 접할 수 있다. 하부 희생 층(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 어느 하나를 포함할 수 있다. 일부 실시예들에 따르면, 하부 희생층(124)은 후술하는 복수의 절연층들(130, 도 6 참조)에 대해 높은 식각 선택비를 가질 수 있다.
제1 관측 지점(OS1_3) 형성 후, 제1 관측 지점(OS1_3)에 대한 검사를 수행할 수 있다. 제1 관측 지점(OS1_3)에 대한 검사는, 도 1을 참조하여 설명한 광음향학 검사 및 초음파 검사 중 어느 하나일 수 있다.
도 2b 및 도 6를 참조하면, P14에서, 복수의 절연층들(130), 복수의 희생층들(135) 및 제1 상부 절연층(161)을 형성할 수 있다. 이에 따라, 제1 관측 지점(OS1_4)이 형성될 수 있다.
복수의 희생층들(135) 및 복수의 절연층들(130)은 제3 반도체 층(123) 상에 교대로 적층될 수 있다. 복수의 희생층들(135) 및 복수의 절연층들(130)의 각각의 적층수는, 제조되는 메모리 소자 스펙에 따라 예컨대, 16층, 32층, 64층, 128층, 176층, 256층 등과 같이 다양하게 결정될 수 있다.
일부 실시예들에 따르면 복수의 절연층들(130)과 복수의 희생층들(135)은 서로 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면 복수의 절연층들(130)과 복수의 희생층들(135)은 서로 높은 식각 선택비를 포함할 수 있다. 복수의 절연층들(130)과 복수의 희생층들(135)은 예컨대, 서로 다른 CVD(Chemical Vapor Deposition)설비에서 형성될 수 있다. 예컨대, 도 5의 작업물(즉, 관측 지점(OS1_3)은 복수의 절연층들(130)을 형성하기 위한 제1 CVD 설비 및 복수의 희생층들(135)을 형성하기 위한 제2 CVD 설비 사이에서 교대로 처리될 수 있다.
예컨대, 복수의 희생층들(135)이 실리콘 산화물을 포함하는 경우, 복수의 절연층들(130)은 실리콘 질화물을 포함할 수 있다. 다른 예로, 복수의 희생층들(135)이 실리콘 질화물을 포함하는 경우, 복수의 절연층들(130)은 실리콘 산화물을 포함할 수 있다. 또 다른 예로, 복수의 희생층들(135)이 도핑되지 않은 폴리 실리콘을 포함하는 경우, 복수의 절연층들(130)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
최상층의 희생층(135) 상에 제1 상부 절연층(161)이 제공될 수 있다. 제1 상부 절연층(161) 및 후술하는 제2 및 제3 상부 절연층들(163, 165, 도 18 참조)은 예컨대, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
제1 관측 지점(OS1_4)의 형성 후, 제1 관측 지점(OS1_4)에 대한 검사를 수행할 수 있다. 제1 관측 지점(OS1_4)에 대한 검사는, 도 1을 참조하여 설명한 광음향학 검사 및 초음파 검사 중 어느 하나일 수 있다.
도 2b 및 도 7를 참조하면, P15에서, 스트링 선택 라인 컷(SLC)을 형성할 수 있다. 이에 따라, 제1 관측 지점(OS1_5)이 형성될 수 있다.
일부 실시예들에 따르면, 제3 반도체 층(123)으로부터 가장 멀리 위치한 두 층의 희생층들(135)이 서로 수평적으로 분리되도록 상부 절연층(161), 복수의 절연층들(130) 중 일부 및 복수의 희생층들(135) 중 일부를 이방적으로 식각함으로써, 스트링 선택 라인 컷(SLC)이 형성될 수 있다.
제1 관측 지점(OS1_5)의 형성 후, 제1 관측 지점(OS1_5)에 대한 검사를 수행할 수 있다. 제1 관측 지점(OS1_5)에 대한 검사는, 도 1을 참조하여 설명한 광음향학 검사 및 초음파 검사 중 어느 하나일 수 있다.
이상에서, 도 3 내지 도 7의 제1 관측 지점들(OS1_1, OS1_2, OS1_3, OS1_4, OS1_5) 각각이 광음향학 검사 및 초음파 검사 중 어느 하나에 의해 검사되는 예시에 대해서 설명하였으나, 이는 예시를 위한 것으로서 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 예컨대, 추가적인 관측 지점들이 각각이 광음향학 검사 및 초음파 검사 중 어느 하나에 의해 검사되거나, 제1 관측 지점들(OS1_1, OS1_2, OS1_3, OS1_4, OS1_5) 중 일부만이 검사될 수도 있다.
이어서, 도 8을 참조하면, 복수의 채널 홀들(CHH)을 형성할 수 있다. 이에 따라, 타겟 구조(TS1)가 형성될 수 있다.
반사 방지막, 하드마스크 막 및 포토레지스트 막을 포함하는 식각 마스크를 형성하고 상기 식각 마스크를 이용하여 제1 상부 절연층(161), 복수의 절연층들(130), 복수의 희생층들(135), 제1 반도체층(121), 제3 반도체 층(123) 및 하부 희생층(124)을 이방적으로 식각함으로써, 복수의 채널홀들이 형성될 수 있다.
이어서 P20에서, 제2 관측 지점들을 검사할 수 있다.
제2 관측 지점들은 타겟 구조의 모사(Analogue) 구조일 수 있다. 제2 관측 지점들은 타겟 구조로부터 변경된 구조일 수 있다. 제2 관측 지점들은, 타겟 구조에서 관심 요소의 인접 요소가 생략되거나 대체된 구조일 수 있다.
도 9a 내지 도 9k는 도 8의 타겟 구조(TS1)에 대한 제2 관측 지점들을 나타내는 단면도들이다.
제2 관측 지점들은 도 9a의 제2 관측 지점(OS2_1), 도 9b의 제2 관측 지점(OS2_2), 도 9c의 제2 관측 지점(OS2_3), 도 9d의 제2 관측 지점(OS2_4), 도 9e의 제2 관측 지점(OS2_5), 도 9f의 제2 관측 지점(OS2_6), 도 9g의 제2 관측 지점(OS2_7), 도 9h의 제2 관측 지점(OS2_8), 도 9i의 제2 관측 지점(OS2_9), 도 9j의 제2 관측 지점(OS2_10), 도 9k의 제2 관측 지점(OS2_11)을 포함한다.
제2 관측 지점들(OS2_1, OS2_2, OS2_3, OS2_4, OS2_5, OS2_6, OS2_7, OS2_8, OS2_9, OS2_10, OS2_11) 각각은 순서대로 제1 내지 제11 변경 관측 지점들이라고 지칭될 수도 있다.
도 8 및 도 9a를 참조하면, 제2 관측 지점(OS2_1)은 도 8의 타겟 구조(TS1)와 유사하되, 제1 반도체 층(121), 제3 반도체 층(123) 및 하부 희생층(124)이 생략될 수 있다.
타겟 구조(TS1)에서 제1 반도체 층(121), 제3 반도체 층(123) 및 하부 희생층(124)에 의해 차지되었던 공간은, 제2 관측 지점(OS2_1)에서 최하의 절연층(130)에 의해 채워질 수 있다.
도 8 및 도 9b를 참조하면, 제2 관측 지점(OS2_2)은 도 8의 타겟 구조(TS1)와 유사하되, 도전성 플레이트(CSL)가 생략될 수 있다.
타겟 구조(TS1)에서 도전성 플레이트(CSL)에 의해 차지되었던 공간은, 제2 관측 지점(OS2_2)에서 하부 절연층(110)에 의해 채워질 수 있다.
도 8 및 도 9c를 참조하면, 제2 관측 지점(OS2_3)은 도 8의 타겟 구조(TS1)와 유사하되, 도전성 비아들(111) 및 도전성 패턴들(115)을 포함하는 주변 회로 배선이 생략될 수 있다.
타겟 구조(TS1)에서 도전성 비아들(111) 및 도전성 패턴들(115)을 포함하는 주변 회로 배선에 의해 차지되었던 공간은, 제2 관측 지점(OS2_3)에서 하부 절연층(110)에 의해 채워질 수 있다.
도 8 및 도 9d를 참조하면, 제2 관측 지점(OS2_4)은 도 8의 타겟 구조(TS1)와 유사하되, 주변 트랜지스터들(105)이 생략될 수 있다.
타겟 구조(TS1)에서 주변 트랜지스터들(105)에 의해 차지되었던 공간은, 제2 관측 지점(OS2_4)에서 하부 절연층(110)에 의해 채워질 수 있다.
도 8 및 도 9e를 참조하면, 제2 관측 지점(OS2_5)은 도 8의 타겟 구조(TS1)와 유사하되, 소자 분리막(102)이 생략될 수 있다.
타겟 구조(TS1)에서 소자 분리막(102)에 의해 차지되었던 공간은, 제2 관측 지점(OS2_5)에서 기판(101)에 의해 채워질 수 있다.
도 8 및 도 9f를 참조하면, 제2 관측 지점(OS2_6)은 도 8의 타겟 구조(TS1)와 유사하되, 복수의 절연층들(130) 및 복수의 희생층들(135)이 산화막(OXL)에 의해 대체될 수 있다.
도 8 및 도 9g를 참조하면, 제2 관측 지점(OS2_7)은 도 8의 타겟 구조(TS1)와 유사하되, 복수의 절연층들(130) 및 복수의 희생층들(135)이 산화막(OXL)에 대체되고, 제1 반도체 층(121), 제3 반도체 층(123) 및 하부 희생층(124)이 생략될 수 있다.
타겟 구조(TS1)에서 제1 반도체 층(121), 제3 반도체 층(123) 및 하부 희생층(124)에 의해 차지되었던 공간은, 제2 관측 지점(OS2_7)에서 최하의 절연층(130)에 의해 채워질 수 있다.
도 8 및 도 9h를 참조하면, 제2 관측 지점(OS2_8)은 도 8의 타겟 구조(TS1)와 유사하되, 복수의 절연층들(130) 및 복수의 희생층들(135)이 산화막(OXL)에 대체되고, 도전성 플레이트(CSL)가 생략될 수 있다.
타겟 구조(TS1)에서 도전성 플레이트(CSL)에 의해 차지되었던 공간은, 제2 관측 지점(OS2_8)에서 하부 절연층(110)에 의해 채워질 수 있다.
도 8 및 도 9i를 참조하면, 제2 관측 지점(OS2_9)은 도 8의 타겟 구조(TS1)와 유사하되, 복수의 절연층들(130) 및 복수의 희생층들(135)이 산화막(OXL)에 대체되고, 도전성 비아들(111) 및 도전성 패턴들(115)을 포함하는 주변 회로 배선이 생략될 수 있다.
타겟 구조(TS1)에서 도전성 비아들(111) 및 도전성 패턴들(115)을 포함하는 주변 회로 배선에 의해 차지되었던 공간은, 제2 관측 지점(OS2_9)에서 하부 절연층(110)에 의해 채워질 수 있다.
도 8 및 도 9j를 참조하면, 제2 관측 지점(OS2_10)은 도 8의 타겟 구조(TS1)와 유사하되, 복수의 절연층들(130) 및 복수의 희생층들(135)이 산화막(OXL)에 대체되고, 주변 트랜지스터들(105)이 생략될 수 있다.
타겟 구조(TS1)에서 주변 트랜지스터들(105)에 의해 차지되었던 공간은, 제2 관측 지점(OS2_10)에서 하부 절연층(110)에 의해 채워질 수 있다.
도 8 및 도 9k를 참조하면, 제2 관측 지점(OS2_11)은 도 8의 타겟 구조(TS1)와 유사하되, 복수의 절연층들(130) 및 복수의 희생층들(135)이 산화막(OXL)에 대체되고, 소자 분리막(102)이 생략될 수 있다.
타겟 구조(TS1)에서 소자 분리막(102)에 의해 차지되었던 공간은, 제2 관측 지점(OS2_11)에서 기판(101)에 의해 채워질 수 있다.
이상에서, 도 9a 내지 도 9k의 제2 관측 지점들(OS2_1, OS2_2, OS2_3, OS2_4, OS2_5, OS2_6, OS2_7, OS2_8, OS2_9, OS2_10, OS2_11) 각각이 광음향학 검사 및 초음파 검사 중 어느 하나에 의해 검사되는 예시에 대해서 설명하였으나, 이는 예시를 위한 것으로서 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 예컨대, 추가적인 관측 지점들이 각각이 광음향학 검사 및 초음파 검사 중 어느 하나에 의해 검사되거나, 제2 관측 지점들(OS2_1, OS2_2, OS2_3, O OS2_4, OS2_5, OS2_6, OS2_7, OS2_8, OS2_9, OS2_10, OS2_11) 중 일부만이 검사될 수도 있다.
이어서, 도 2a 및 도 8을 참조하면, P30에서, 타겟 구조(TS1)를 검사할 수 있다. 타겟 구조(TS1)의 검사는 광음향학적 검사 및 초음파 검사 중 어느 하나일 수 있다.
P10 내지 P30에서 얻어진 데이터들은, 제1 및 제2 관측 지점들 및 타겟 구조의 측정 데이터들이라 지칭한다.
이어서 P40에서, 제1 관측 지점들, 제2 관측 지점들 및 타겟 구조들의 측정 데이터를 전처리할 수 있다. 상기 전처리는 제1 관측 지점들, 제2 관측 지점들 및 타겟 구조들의 측정 데이터의 노이즈(예컨대, DC 노이즈 및 저주파 노이즈)를 제거하는 것을 포함할 수 있다. 일 예로, 상기 측정 데이터는, 시간-세기 그래프일 수 있고, 상기 전처리는 시간 영역의 커브 피팅일 수 있다. 예시적인 실시예들에 따르면, 커브 피팅에 의해 제1 관측 지점들, 제2 관측 지점들 및 타겟 구조들의 측정 데이터에 포함된 저주파 성분을 제거할 수 있다.
이어서, P50에서, 제1 관측 지점들, 제2 관측 지점들 및 타겟 구조들의 측정 데이터를 변환할 수 있다. 제1 관측 지점들, 제2 관측 지점들 및 타겟 구조들의 측정 데이터는 STFT(Short-Time Fourier Transform)에 의해 변환될 수 있고, 이에 따라 변환 데이터가 생성될 수 있다. 변환 데이터는, 도 10에 도시된 것과 유사한 스펙트로그램일 수 있다.
이어서, P60에서, 매질 보강 간섭 주기를 산출할 수 있다. 매질 보강 간섭 주기는, 타겟 구조에 포함된 요소들에 기초하여 결정될 수 있다. 도 8의 타겟 구조(TS1)의 경우, 복수의 절연층들(130) 및 복수의 희생층들(135)에 형성된 채널 홀들(CHH)을 포함하는바, 타겟 구조(TS1)의 매질 보강 간섭 주기는, 복수의 절연층들(130) 및 복수의 희생층들(135) 각각의 알려진 두께, 굴절률 및 감쇠 계수에 기초한 물리적 모델로부터 산출될 수 있다.
이어서, P70에서, 매질 보강 간섭 주기에 기초하여 변환데이터에 주파수 필터링을 수행할 수 있다.
예시적인 실시예들에 따르면, 주파수 필터링은, 대역 통과 필터를 적용하는 것을 포함할 수 있다. 예시적인 실시예들에 따르면, 주파수 필터링은, 변환데이터의 통과 대역 내에 있는 신호를 보존하고, 변환 데이터의 통과 대역 바깥의 신호를 제거할 수 있다.
예시적인 실시예들에 따르면, 통과 대역은, 매질 보강 간섭 주기에 따라 결정된 보강 간섭 주파수를 내포하도록 결정될 수 있다. 예컨대, 매질 보강 간섭 주기에 따라 결정된 보강 간섭 주파수가 약 20MHz인 경우, 통과 대역은 약 10MHz 내지 약 40MHz의 범위에 있을 수 있다. 이러한 예시에서, 도 10의 스펙토그램들 각각의 하단은 10MHZ이고, 상단은 40MHZ일 수 있다.
P70에서 얻어진 데이터들은, 제1 및 제2 관측 지점들 및 타겟 구조의 필터링된 데이터들이라 지칭한다.
도 10은 예시적인 실시예들에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
도 2a 및 도 10을 참조하면, P80에서, 타겟 구조의 필터링된 데이터(FTD) 및 제1 및 제2 관측 지점들의 필터링된 데이터들(FOD) 사이의 연산을 수행함으로써, 타겟 구조의 관심 요소로부터의 추출 데이터(ETF)를 생성할 수 있다.
도 10의 필터링된 데이터들(FTD, FOD, ETF) 각각은 STFT에 의한 변환된 데이터이므로, 시간 축, 주파수 축 및 밝기(즉, 픽셀 값)에 의해 결정되는 3차원 데이터들이다. 필터링된 데이터들(FTD, FOD, ETF)의 스펙토그램은, 도 10에서와 같이, 이미지 형식으로 표시될 수 있고, 경우에 따라, 도 10에서와 달리, 벡터 폼이나 텐서 폼으로 표시될 수도 있다. P60의 필터링에 의해, 데이터들(FTD, FOD, ETF) 각각의 세로축 사이즈가 결정된다.
P80의 연산은, 타겟 구조의 필터링된 데이터들(FOD)로부터 제1 및 제2 관측 지점들의 특성 주파수와 관련된 신호를 제거할 수 있다. 여기서 특성 주파수는, 제1 및 제2 관측 지점들의 필터링된 데이터들(FOD)의 이미지 상에 도시된 임의의 지점들일 수 있다.
즉, 추출 데이터(ETD)를 생성하는 것은, 필터링된 데이터(FTD)로부터, 필터링된 데이터들(FOD) 상의 영이 아닌 픽셀들과 중첩된 픽셀들의 값을 제거하는(즉, 0으로 만드는 것)을 포함할 수 있다. 이에 따라, 추출 데이터(ETD)의 0이 아닌 픽셀들은, 필터링된 데이터들(FOD)의 0이 아닌 픽셀들과 비중첩된 픽셀들일 수 있다.
예시적인 실시예들에 따르면, 제1 관측 지점들은, 타겟 구조(TS1)를 형성하기 위한 중간 작업물일 수 있고, 제1 관측 지점들의 변환 데이터들을 서로 비교하거나, 제1 관측 지점들의 변환 데이터들을 타겟 구조(TS1)의 변환데이터와 비교함으로써, 복수의 희생층들(135) 및 복수의 채널 홀들(CHH) 아래의 인접 요소들의 제1 관측 지점들의 변환 데이터들 및 타겟 구조의 변환 데이터에 대한 영향을 식별할 수 있다.
인접 요소들은, 전술한 것과 같이, 제1 반도체 층(121), 제3 반도체 층(123), 하부 희생층(124), 도전성 플레이트(CSL), 도전성 비아들(111) 및 도전성 패턴들(115)을 포함하는 주변 회로 배선, 주변 트랜지스터들(105) 및 소자 분리막(102)을 지칭한다.
보다 구체적으로, 타겟 구조(TS1)의 관심 요소는 복수의 채널 홀들(CHH)일 수 있고, 제1 관측 지점들의 필터링된 데이터들(FTD)과 타겟 구조(TS1)의 필터링된 데이터들(FOD) 사이의 연산에 기초하여, 유발된 신호를 추출할 수 있다.
제2 관측 지점들은, 타겟 구조(TS1)로부터 일부 요소들이 생략된 변경된 구조들일 수 있고, 제2 관측 지점들의 변환 데이터들을 서로 비교하거나, 제2 관측 지점들의 변환 데이터들을 타겟 구조(TS1)의 변환데이터와 비교함으로써, 기판(101) 상에 형성된 각 요소의 제1 관측 지점들의 변환 데이터들 및 타겟 구조의 변환 데이터에 대한 영향을 식별할 수 있다.
보다 구체적으로, 타겟 구조(TS1)의 관심 요소들은 채널 홀들(CHH)일 수 있고, 제2 관측 지점들의 변환 데이터들과 타겟 구조(TS1)의 변환 사이의 연산(예컨대, 차분 연산)에 기초하여, 복수의 채널 홀들(CHH)의 인접 요소들로부터 유발된 신호를 제거할 수 있다.
특히, 도 9f의 제2 관측 지점과, 도 9g 내지 도9k의 관측지점들의 연산을 수행함으로써, 복수의 절연층들(130) 및 복수의 희생층들(135)의 교대 적층 구조가 없는 경우에 대해서, 인접 요소들의 대상 구조(TS1)의 변환 데이터에 대한 영향을 식별할 수 있다.
최근 수직형 메모리 소자의 적층 단수가 증가함에 따라, 채널 홀들(CHH)의 종횡비가 급격하게 증가하고 있다. 광음향학적 검사 및 초음파 검사는 이러한 고종횡비 구조에 대한 민감도 및 해상도가 낮은 문제점이 있다. 이에 따라, 고 종횡비 구조에 대한 광음향학적 검사 및 초음파 검사 결과는, 정상인 경우와 불량인 경우(예컨대, 깊이 및 식각 프로파일 등의 불량) 사이에 유의미한 차이를 나타내지 않는다. 이러한 문제는, 낸드 플래시 메모리의 셀 게이트 메탈 컨택, 주변 회로 컨택 뿐만 아니라, DRAM(Dynamic Random Access Memory)의 스토리지 노드 전극(즉, 하부 전극) 형성을 위한 개구 형성에서도 반복된다.
예시적인 실시예들에 따르면, 복잡한 고 종횡비 구조에서, 관심 밖의 의한 신호를 식별함으로써, 관심 요소들 및 인접 요소들에 대한 해상도 및 민감도를 제고할 수 있다.
도 11a는 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다.
도 11b는 도 2의 P10'을 설명하기 위한 순서도이다. P10'은, 후술하는 P11 내지 P18을 포함할 수 있다.
도 11a의 반도체 소자 제조 방법은, P10'를 제외하고, 도 1a를 참조하여 설명한 것과 실질적으로 동일하므로, 이들에 대한 중복된 설명은 생략한다.
P10'는 도 2b의 P10에 더해, P17 및 P18을 더 포함할 수 있다. P11 내지 P15는 도 2b를 참조하여 설명한 것과 실질적으로 동일하고, P16은 도 8을 참조하여 설명한 타겟 구조(TS1)의 형성과 실질적으로 동일하므로 이들에 대한 중복된 설명은 생략한다. 여기서, 앞선 실시예에서 타겟 구조였던 도 8의 타겟 구조(TS1)는 본 실시예에서, 제1 관측 지점(OS1_6)일 수 있다.
도 12 내지 도 19은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 11b 및 도 12을 참조하면, P17에서 복수의 채널 구조들(150)을 형성할 수 있다. 이에 따라, 제1 관측 지점(OS1_7)이 형성될 수 있다.
각각 채널 홀들(CHH, 도 8 참조)의 적어도 일부를 채우는 게이트 절연 물질, 채널 물질 및 매립 절연 물질을 순차적으로, 제공할 수 있다. 일부 실시예들에 따르면, 게이트 절연 물질은, 전하 차단 물질, 전하 저장 물질 및 터널 절연 물질을 포함할 수 있다. 이어서 제1 상부 절연층(161)의 상면이 노출되도록 에치백 공정을 수행할 수 있다. 이어서 채널 홀들 내의 매립 절연 물질의 상부를 더 제거한 후, 매립 절연층(151)의 상부를 커버하도록 채널 물질을 퇴적할 수 있다. 이에 따라, 채널 층들(153) 각각의 상부는 비트 라인 컨택들(171, 도 19 참조)과 컨택하기 위한 패드들을 제공할 수 있다.
제1 관측 지점(OS1_7)의 형성 후, 제1 관측 지점(OS1_7)에 대한 검사를 수행할 수 있다. 제1 관측 지점(OS1_7)에 대한 검사는, 도 1을 참조하여 설명한 광음향학 검사 및 초음파 검사 중 어느 하나일 수 있다.
도 11b 및 도 13를 참조하면, P18에서 제2 상부 절연층(163)을 형성할 수 있다. 이에 따라, 제1 관측 지점(OS1_8)이 형성될 수 있다.
일부 실시예들에 따르면, 제2 상부 절연층(163)은 절연 물질을 포함할 수 있다. 제2 상부 절연층(163)은 채널 구조들(150)의 상면 및 제1 상부 절연층(161)의 상면을 커버할 수 있다. 제2 상부 절연층(162)은 스트링 선택 라인 컷(SLC) 내부 공간을 채울 수 있다.
제1 관측 지점(OS1_8)의 형성 후, 제1 관측 지점(OS1_8)에 대한 검사를 수행할 수 있다. 제1 관측 지점(OS1_8)에 대한 검사는, 도 1을 참조하여 설명한 광음향학 검사 및 초음파 검사 중 어느 하나일 수 있다.
도 11b 및 도 14을 참조하면, 워드 라인 컷들(WLC)을 형성할 수 있다. 이에 따라, 타겟 구조(TS2)가 형성될 수 있다.
워드 라인 컷들(WLC)의 형성은, 상부 절연층(161) 상에 하드 마스크 패턴을 제공한 후, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 제1 및 제2 상부 절연층들(161, 163), 복수의 희생층들(135) 및 복수의 절연층들(130)을 식각하는 것을 포함할 수 있다.
워드 라인 컷(WLC)을 형성한 후 하드 마스크 패턴은 제거될 수 있다. 일부 실시예들에 따르면, 워드 라인 컷(WLC)은 Z 방향을 따른 테이퍼드 형상을 가질 수 있다. 일부 실시예들에 따르면, 워드 라인 컷(WLC)의 X 방향 길이는 복수의 희생층들(135) 각각의 X 방향 길이보다 더 클 수 있다. 이에 따라, 워드 라인 컷(WLC)은 복수의 희생층들(135)을 서로 수평적으로 분리할 수 있다.
타겟 구조(TS2)는 도 11a의 P30에서 검사될 수 있다. 타겟 구조(TS2)에 대한 검사는, 도 1을 참조하여 설명한 광음향학 검사 및 초음파 검사 중 어느 하나일 수 있다.
이어서, 14를 참조하면, 하부 희생층(124)을 제거할 수 있다.
일부 실시예들에 따르면, 워드 라인 컷(WLC) 상에 워드 라인 컷 라이너 물질층을 제공한 후, 상기 워드 라인 컷 라이너 물질층의 하부를 제거함으로써 워드 라인 컷 라이너를 형성할 수 있다. 워드 라인 컷 라이너는 하부 희생층(124)에 대해 높은 식각 선택비를 가진 물질일 수 있다. 워드 라인 컷 라이너에 의해 복수의 희생층들(135)은 커버되되, 하부 희생층(124)은 노출될 수 있다. 워드 라인 컷 라이너는 하부 희생층(124)을 제거하는 공정에서 복수의 희생층들(135)을 보호하기 위한 층일 수 있다.
하부 희생층(124)을 제거하는 경우에도, 제1 반도체 층(121)과 제3 반도체 층(123)이 부분적으로 접촉하므로, 복수의 절연층들(130) 및 복수의 희생층들(135)이 무너지는 것을 방지할 수 있다. 하부 희생층(124)을 제거한 후 워드 라인 컷 라이너는 제거될 수 있다.
이어서, 도 16를 참조하면, 제2 반도체 층(122)을 형성할 수 있다.
제2 반도체 층(122)을 형성하는 것은, 게이트 절연층(155)의 일부를 제거하고 제2 반도체 층(122)을 제공하는 것을 포함할 수 있다. 예시적인 실시예들에 따르면, 게이트 절연층(155)은 습식 식각에 의해 제거될 수 있다.
희생층(124, 도 12a 참조)의 선택적 제거에 의해 형성된 공간에 제2 반도체 층(122)을 제공할 수 있다. 일부 실시예들에 따르면, 제2 반도체 층(122)은 제1 및 제3 반도체 층들(121, 123)과 실질적으로 동일한 농도로 도핑된 실리콘을 포함할 수 있다. 다른 일부 실시예들에 따르면, 제2 반도체 층(122)은 제1 및 제3 반도체 층들(121, 123)과 다른 농도로 도핑된 실리콘, 또는 도핑되지 않은 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 제2 반도체 층(122)은 후속 열처리 공정에 의해 제1 및 제3 반도체 층들(121, 123)의 도판트들이 확산되어 제1 및 제2 반도체 층들(201a, 201b)과 실질적으로 동일한 농도로 도핑될 수 있다. 제2 반도체 층(122)은 채널 층(153)과 접할 수 있다. 이에 따라, 복수의 채널 구조들(150) 각각이 메모리 셀 스트링으로 동작을 위한 전하 이동 경로가 형성될 수 있다. 제2 반도체 층(122)은 더미 채널 층(153D)과 이격되어 접하지 않을 수 있다.
이어서 도 17을 참조하면, 복수의 게이트 전극들(140)을 형성할 수 있다. 복수의 게이트 전극들(140)의 형성은, 습식 식각을 통해 복수의 희생층들(135)을 제거하고, 복수의 희생층들(135)이 제거된 공간에 워드 라인 컷(WLC)을 통해 게이트 전극 물질을 제공하며, 노드 분리를 위해 워드 라인 컷(WLC) 내의 게이트 전극 물질을 습식 식각을 통해 제거하는 것을 포함할 수 있다.
이어서, 도 18을 참조하면, 제3 상부 절연층(165)을 제공할 수 있다.
제3 상부 절연층(165)은 워드 라인 컷(WLC)을 채우고, 제2 상부 절연층(163)의 상면을 커버할 수 있다. 제3 상부 절연층(165)에 의해 수평적으로 분리된 동일 레벨의 복수의 게이트 전극들(140)이 서로 절연될 수 있다.
이어서, 도 19를 참조하면, 비트라인 컨택들(171)을 형성할 수 있다. 비트라인 컨택들(171)은 채널 구조들(150)과 접할 수 있다.
채널 구조들(150) 상에 비트라인 컨택들(171)을 제공하기 위한 홀을 형성하고, 상기 홀들을 채우도록 도전성 물질을 제공한 이후, 금속 CMP(Chemical Mechanical Polishing)등의 공정을 통해 이들을 수평으로 분리함으로써, 비트라인 컨택들(171)이 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 관측 지점들로부터 방출되는 초음파 신호를 검출함으로써 제1 관측 지점들을 검사하는 단계;
    제2 관측 지점들로부터 방출되는 초음파 신호를 검출함으로써 제2 관측 지점들을 검사하는 단계; 및
    관심 구조를 포함하는 타겟 구조로부터 방출되는 초음파 신호를 검출함으로써 타겟 구조를 검사하는 단계를 포함하되,
    상기 제1 관측 지점들 각각은, 상기 타겟 구조를 형성하기 위한 중간 작업물이고,
    상기 제2 관측 지점들 각각은, 상기 타겟 구조로부터 변경된 구조인 것을 특징으로 하는 검사 방법.
  2. 제1항에 있어서,
    상기 복수의 제1 관측 지점들 각각에 일련의 공정들을 수행함으로써, 상기 타겟 구조에 도달할 수 있는 것을 특징으로 하는 검사 방법.
  3. 제1항에 있어서,
    상기 복수의 제2 관측 지점들 각각은, 상기 타겟 구조의 상기 관심 구조를 포함하고, 상기 관심 구조의 인접 요소들 중 적어도 일부가 제거되거나 대체된 것을 특징으로 하는 검사 방법.
  4. 제1항에 있어서,
    상기 제1 관측 지점들의 검사, 상기 제2 관측 지점들의 검사 및 상기 타겟 구조의 검사는 광음향학 검사 및 초음파 검사 중 어느 하나인 것을 특징으로 하는 검사 방법.
  5. 제1항에 있어서,
    상기 제1 관측 지점들, 상기 제2 관측 지점들 및 상기 타겟 구조의 측정 데이터를 전처리하는 단계를 더 포함하되,
    상기 전처리는 시간 영역의 커브 피팅인 것을 특징으로 하는 검사 방법.
  6. 제1항에 있어서,
    STFT(Short-Time Fourier Transform)를 이용하여 상기 제1 관측 지점들, 상기 제2 관측 지점들 및 상기 타겟 구조의 측정 데이터를 변환하는 단계를 더 포함하는 검사 방법.
  7. 제6항에 있어서,
    상기 관심 구조를 구성하는 물질막들의 두께, 굴절률 및 감쇠계수를 포함하는 물리적 모델에 기초하여 상기 관심 구조의 매질 보강 간섭 주기를 산출하는 단계를 더 포함하는 것을 특징으로 하는 검사 방법.
  8. 제7항에 있어서,
    상기 제1 관측 지점들, 상기 제2 관측 지점들 및 상기 타겟 구조의 상기 변환된 데이터들을 상기 매질 보강 간섭 주기에 기초하여 주파수 필터링함으로써, 상기 제1 관측 지점들, 상기 제2 관측 지점들 및 상기 타겟 구조의 필터링된 데이터들을 생성하는 것을 특징으로 하는 검사 방법.
  9. 제8항에 있어서,
    상기 제1 관측 지점들, 상기 제2 관측 지점들 및 상기 타겟 구조의 상기 필터링된 데이터의 연산에 기초하여, 상기 타겟 구조의 상기 관심 구조에 대한 데이터인 추출 데이터를 생성하는 것을 특징으로 하는 검사 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 관측 지점들의 필터링된 데이터의 0이 아닌 픽셀들과 중첩되는 상기 타겟 구조의 상기 필터링된 데이터의 픽셀의 값을 제거하는 단계를 더 포함하는 것을 특징으로 하는 검사 방법.
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